KR102037589B1 - Semiconductor Structure for improvement of surface roughness and methods for production thereof - Google Patents
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Abstract
본 발명은 표면 조도가 개선된 반도체 구조체에 관한 것으로서, 더욱 자세하게는 육방정계 n 타입 실리콘 카바이드(SiC) 반도체 기판, 불순물이 주입된 실리콘 카바이드(SiC) 반도체 영역 및 상기 반도체 영역 상에 형성된 육방정계 구조의 질화계 캡층을 포함하는 반도체 구조체, 이의 제조 방법 및 이를 포함하는 반도체 소자에 관한 것이다.The present invention relates to a semiconductor structure with improved surface roughness, and more particularly, to a hexagonal n-type silicon carbide (SiC) semiconductor substrate, an implanted silicon carbide (SiC) semiconductor region, and a hexagonal structure formed on the semiconductor region. A semiconductor structure comprising a nitride based cap layer of the present invention, a method of manufacturing the same, and a semiconductor device including the same.
Description
본 발명은 표면 조도가 개선된 반도체 구조체 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor structure with improved surface roughness and a method of manufacturing the same.
차세대 수송수단인 전기자동차 및 신 재생에너지의 전력변환을 위한 고효율 인버터 기술의 필요성 및 역할이 급증함에 따라, 전력 반도체 소자에 대한 연구가 활발히 진행되고 있다.As the necessity and the role of the high efficiency inverter technology for power conversion of electric vehicles and new renewable energy, which are the next-generation transport vehicles, are rapidly increasing, researches on power semiconductor devices have been actively conducted.
현재, 실리콘 전력 반도체 소자가 인버터 시스템의 핵심 전력 변환 부품으로 사용되고 있으나, 실리콘 소자로 구성된 전원 장치를 고속화/경량화 하면서 동시에 고효율화, 고출력화를 달성하는 것은 점차 한계 상황에 이르고 있는 실정이다.Currently, silicon power semiconductor devices are being used as core power conversion components of inverter systems, but it is gradually reaching a limit situation to achieve high efficiency and high output while at the same time increasing the speed and weight of silicon power devices.
실리콘 반도체 소자로 구성된 전력 변환 장치는 전력 반도체 소자를 직, 병렬로 연결하는 방식으로 많은 공간을 차지하고, 열 방출에 필요한 냉각 장치 등 부대 장치가 필요하며, 스위치 소자마다 트리거 회로를 연결하여 경량화/소형화 및 고속 스위칭 측면에서 불리하다.A power converter composed of silicon semiconductor elements takes up a lot of space by connecting power semiconductor elements in parallel and in parallel, and requires additional devices such as a cooling device required for heat dissipation. And high speed switching.
반면, 실리콘 카바이드(탄화규소, SiC) 전력 반도체 소자는 재료 고유의 물질적 특성이 우수하여, 고출력, 고효율 전력 변환 소자 분야에 있어서, 기존의 실리콘 등 타 반도체 소자에 비해 탁월한 장점을 갖는 소자로서 각광받고 있다. On the other hand, silicon carbide (SiC) power semiconductor devices have excellent material properties, and thus, are highly regarded as devices having excellent advantages over other semiconductor devices such as silicon in the field of high output and high efficiency power conversion devices. have.
실리콘 카바이드 전력 반도체 소자는 기존 실리콘 기반의 전력 반도체 소자에 비해 에너지 밴드 폭이 3배, 항복 전압 특성이 10배, 포화전자 속도가 2배, 열전도도 특성이 3배로 높아서, 고온, 고 전압에서의 소자 안정성이 우수하고 높은 동작 주파수에서의 동작이 가능하여 기존의 전기, 전자 시스템의 신뢰성을 향상시키고 전력 변환 효율을 높이며 시스템을 경량화시킬 수 있다.Silicon carbide power semiconductor devices have three times the energy band width, 10 times the breakdown voltage characteristics, 2 times the saturation electron speed, and 3 times higher thermal conductivity characteristics than conventional silicon-based power semiconductor devices. Excellent device stability and operation at high operating frequencies improve the reliability of existing electrical and electronic systems, increase power conversion efficiency, and reduce system weight.
실리콘 카바이드를 이용한 반도체 소자는 단일 n 타입 또는 p 타입 실리콘 카바이드 반도체를 활용하기도 하지만, 그 용도에 따라 실리콘 카바이드 반도체에 불순물을 주입하여 p 타입 및 n 타입 영역을 전체적으로 또는 국소화 영역으로 형성한다. 실리콘 카바이드 반도체에 p 타입 SiC 영역을 형성하기 위해서 알루미늄 혹은 붕소를 주입하고 n 타입 SiC 영역을 형성하기 위해서 질소를 주입하며, 실리콘 카바이드의 경도 때문에 확산 공정이 아닌, 고 전류 이온 주입 공정을 활용 해야한다. 이렇게 주입된 불순물을 활성화하기 위하여 고온에서 장시간 활성화 열처리 공정을 진행하게 되는데, 이 경우 탄소가 승화하면서 표면 거칠기가 높아진다.A semiconductor device using silicon carbide may utilize a single n-type or p-type silicon carbide semiconductor, but impurities may be implanted into the silicon carbide semiconductor according to its use to form the p-type and n-type regions as a whole or as a localized region. Aluminum or boron is implanted to form p-type SiC regions in silicon carbide semiconductors, and nitrogen is implanted to form n-type SiC regions, and high current ion implantation processes should be used instead of diffusion processes due to the hardness of silicon carbide. . In order to activate the impurity implanted in this way, an activation heat treatment process is performed at a high temperature for a long time. In this case, as the carbon sublimes, the surface roughness increases.
높은 표면 거칠기는 반도체 계면 특성을 악화시켜, 제조된 반도체 소자의 특성에 바람직하지 않은 영향을 미치게 되고, 표면 누설 전류의 통로가 되어 반도체 소자의 특성을 악화시킨다.The high surface roughness deteriorates the semiconductor interface characteristics, undesirably affects the characteristics of the manufactured semiconductor element, and becomes a passage of the surface leakage current, thereby deteriorating the characteristics of the semiconductor element.
이러한 단점을 보완하기 위해서 현재는 활성화 열처리 공정 후, 질산 알루미늄(AlN) 또는 경화된 포토 레지스터를 캡층으로 올린 이후, 수산화칼륨(KOH) 또는 산소 플라즈마 건식 에칭을 이용하여 상기 캡층을 제거하는데, 이 때 실리콘 카바이드의 표면에 습식 식각 손상, 플라즈마로 인한 손상이 발생하는 문제점이 있다.In order to make up for this drawback, currently, after activation heat treatment, aluminum nitrate (AlN) or cured photoresist is raised to the cap layer, and then the cap layer is removed by using potassium hydroxide (KOH) or oxygen plasma dry etching. There is a problem that damage due to the wet etching damage, plasma occurs on the surface of the silicon carbide.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 육방정계 n 타입 실리콘 카바이드(SiC) 반도체 기판, 불순물이 주입된 실리콘 카바이드(SiC) 반도체 영역 및 상기 반도체 영역 상에 형성된 육방정계 구조의 질화계 캡층을 포함하는 표면 조도가 개선된 반도체 구조체를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and comprises a hexagonal n-type silicon carbide (SiC) semiconductor substrate, a silicon carbide (SiC) semiconductor region implanted with impurities, and a nitride-based cap layer having a hexagonal structure formed on the semiconductor region. It is to provide a semiconductor structure including improved surface roughness.
보다 구체적으로, 상기 질화계 캡층은 반도체 기판과 동일한 원자 구조를 갖고, 계면 상태를 완화시켜서 표면 조도를 향상시킬 수 있다.More specifically, the nitride based cap layer has the same atomic structure as that of the semiconductor substrate, and the surface state can be improved by alleviating the interface state.
그러나, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 분야 통상의 기술자에게 명확하게 이해될 수 있을 것이다.However, the problem to be solved by the present invention is not limited to those mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.
본 발명의 일 실시예에 따른 표면 조도가 개선된 반도체 구조체는, A semiconductor structure having improved surface roughness according to an embodiment of the present invention,
육방정계 n 타입 실리콘 카바이드(SiC) 반도체 기판, 불순물이 주입된 실리콘 카바이드(SiC) 반도체 영역 및 상기 반도체 영역 상에 형성된 육방정계 구조의 질화계 캡층을 포함한다.A hexagonal n-type silicon carbide (SiC) semiconductor substrate, a silicon carbide (SiC) semiconductor region implanted with impurities, and a nitride-based cap layer having a hexagonal structure formed on the semiconductor region.
본 발명의 일 실시예에 따라, 상기 실리콘 카바이드(SiC) 반도체 영역은, p 타입 반전 영역인 것인 것일 수 있다.According to an embodiment of the present invention, the silicon carbide (SiC) semiconductor region may be a p-type inversion region.
본 발명의 일 실시예에 따라, 상기 반도체 구조체는, 반도체의 실리콘 카바이드(SiC)/실리콘 다이옥사이드(SiO2) 계면 전하 포획 밀도를 감소시키는 것일 수 있다.According to one embodiment of the invention, the semiconductor structure may be to reduce the silicon carbide (SiC) / silicon dioxide (SiO 2 ) interface charge trap density of the semiconductor.
본 발명의 일 실시예에 따라, 상기 불순물은, 질소(N), 붕소(B) 및 알루미늄(Al)으로 이루어진 군으로부터 선택되는 하나 이상을 포함하는 것일 수 있다.According to one embodiment of the invention, the impurity may be one or more selected from the group consisting of nitrogen (N), boron (B) and aluminum (Al).
본 발명의 일 실시예에 따라, 상기 질화계 캡층은, 질화 알루미늄(AlN), 질화 붕소(BN) 또는 이 둘의 조합을 포함하는 것을 포함하는 것일 수 있다.According to an embodiment of the present invention, the nitride-based cap layer may be one containing aluminum nitride (AlN), boron nitride (BN) or a combination of the two.
본 발명의 일 실시예에 따라, 상기 질화 붕소(BN)는, 육방정계(hexagonal) 이차원 물질이고, 반도체 기판과 접촉 시, 계면 상태를 완화시키는 것일 수 있다.According to one embodiment of the present invention, the boron nitride (BN) is a hexagonal (hexagonal) two-dimensional material, when contacting the semiconductor substrate may be to reduce the interface state.
본 발명의 일 실시예에 따라, 상기 질화계 캡층은, 3층 내지 10층의 적층 구조를 갖는 것일 수 있다.According to an embodiment of the present invention, the nitride cap layer may have a laminated structure of 3 to 10 layers.
본 발명의 일 실시예에 따라, 상기 질화계 캡층의 두께는, 3 nm 내지 10 nm 인 것일 수 있다.According to one embodiment of the invention, the thickness of the nitride-based cap layer may be 3 nm to 10 nm.
본 발명의 다른 측면의 일 실시예에 따른, 표면 조도가 개선된 반도체 구조체의 제조 방법은, 반도체 기판 상부에 불순물이 주입된 반도체 영역을 형성하는 단계, 상기 반도체 영역 상에 육방정계 구조를 갖는 질화 붕소 캡층을 형성 하는 단계, 상기 캡층을 포함하는 반도체 기판을 열처리하는 단계 및 상기 캡층을 제거하는 단계를 포함한다.According to an embodiment of the present disclosure, a method of manufacturing a semiconductor structure having improved surface roughness may include forming a semiconductor region in which impurities are implanted on a semiconductor substrate, and nitriding a hexagonal structure on the semiconductor region. Forming a boron cap layer, heat treating a semiconductor substrate including the cap layer, and removing the cap layer.
본 발명의 일 실시예에 따라, 상기 육방정계 구조를 갖는 질화 붕소 캡층은, 유기 화학 기상 증착(Metal Organic Chemical Vapor Deposition, MOCVD) 공정으로 형성하는 것일 수 있다.According to an embodiment of the present invention, the boron nitride cap layer having a hexagonal structure may be formed by a metal organic chemical vapor deposition (MOCVD) process.
본 발명의 일 실시예에 따라, 상기 열처리 단계는, 1500 ℃ 내지 1800 ℃의 온도에서, 10 분 내지 30 분 동안 비활성화 분위기에서 진행하는 것일 수 있다.According to one embodiment of the present invention, the heat treatment step may be performed in an inert atmosphere for 10 minutes to 30 minutes at a temperature of 1500 ℃ to 1800 ℃.
본 발명의 일 실시예에 따라, 상기 캡층을 제거하는 단계는, 초순수, HF 또는 이 둘의 혼합액을 이용하는 것일 수 있다.According to one embodiment of the invention, the step of removing the cap layer may be to use ultrapure water, HF or a mixture of the two.
본 발명의 일 실시예에 따라, 상기 HF 및 초순수의 혼합액은 1:6 내지 1:10의 혼합비인 것일 수 있다.According to one embodiment of the present invention, the mixture of HF and ultrapure water may be a mixing ratio of 1: 6 to 1:10.
본 발명의 표면 조도가 개선된 반도체 구조체는, 육방정계 n 타입 실리콘 카바이드(SiC) 반도체 기판, 불순물이 주입된 실리콘 카바이드(SiC) 반도체 영역 및 상기 반도체 영역 상에 형성된 육방정계 구조의 질화계 캡층을 포함하여 계면 상태를 완화시켜서 고 신뢰도를 갖는 반도체 소자를 제공할 수 있다.The semiconductor structure having improved surface roughness may include a hexagonal n-type silicon carbide (SiC) semiconductor substrate, a silicon carbide (SiC) semiconductor region into which impurities are implanted, and a nitride-based cap layer having a hexagonal structure formed on the semiconductor region. It is possible to provide a semiconductor device having a high reliability by reducing the interface state.
보다 구체적으로는, 표면 조도가 개선된 반도체 구조체에 관한 것으로서, 반도체 기판과 동일한 육방정계 구조를 갖는 질화 붕소 캡층을 도포하여, 표면 거칠기를 개선하고, 계면 전하 포획 상대 밀도가 개선된 고품질의 실리콘 카바이드 반도체 소자를 제공할 수 있다.More specifically, the present invention relates to a semiconductor structure having an improved surface roughness, by applying a boron nitride cap layer having the same hexagonal structure as that of a semiconductor substrate to improve surface roughness and improve interfacial charge trapping relative density. A semiconductor device can be provided.
도 1은 본 발명의 일 실시예에 따라 제조된 반도체 구조체의 단면도를 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따라 제조된 p 타입 반전 영역을 포함한 반도체 구조체의 단면도를 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른 반도체 구조체 제조 방법에 대한 순서도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 구조체 제조 방법에 대한 순서를 도시한 단면도이다.1 illustrates a cross-sectional view of a semiconductor structure fabricated in accordance with one embodiment of the present invention.
2 illustrates a cross-sectional view of a semiconductor structure including a p-type inversion region fabricated in accordance with one embodiment of the present invention.
3 is a flowchart illustrating a method of manufacturing a semiconductor structure in accordance with an embodiment of the present invention.
4 is a cross-sectional view illustrating a procedure of a method of manufacturing a semiconductor structure in accordance with an embodiment of the present invention.
이하에서, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings.
이하에서 설명하는 실시예들에는 다양한 변경이 가해질 수 있다. 아래 설명하는 실시예들은 발명의 범위를 설명된 실시 형태로 한정하려는 것이 아니며, 본 출원을 통해 권리로서 청구하고자 하는 범위는 이들에 대한 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Various changes may be made to the embodiments described below. The examples described below are not intended to limit the scope of the invention to the described embodiments, and it is to be understood that the scope claimed as right through this application includes all modifications, equivalents, and substitutes for them.
실시예에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 실시예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of examples. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this specification, terms such as "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described on the specification, one or more other features. It is to be understood that the present disclosure does not exclude the presence or the possibility of addition of numbers, steps, operations, components, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.
구성 요소(element) 또는 층이 다른 요소 또는 층 "상에(on)", "에 연결된(connected to)", 또는 "에 결합된(coupled to)" 것으로서 나타낼 때, 이것이 직접적으로 다른 구성 요소 또는 층에 있을 수 있거나, 연결될 수 있거나 결합될 수 있거나 또는 간섭 구성 요소 또는 층(intervening elements and layer)이 존재할 수 있는 것으로 이해될 수 있다. When an element or layer is represented as "on", "connected to" or "coupled to" another element or layer, this is directly another element or layer. It may be understood that the layers may be present, connected or combined, or there may be intervening elements and layers.
이하, 본 발명의 표면 조도가 개선된 반도체 구조체에 대하여 실시예 및 도면을 참조하여 구체적으로 설명하도록 한다. 그러나, 본 발명이 이러한 실시예 및 도면에 제한되는 것은 아니다.Hereinafter, a semiconductor structure having improved surface roughness of the present invention will be described in detail with reference to embodiments and drawings. However, the present invention is not limited to these embodiments and drawings.
본 발명의 일 측면에서, 표면 조도가 개선된 반도체 구조체는, 육방정계 n 타입 실리콘 카바이드(SiC) 반도체 기판, 불순물이 주입된 실리콘 카바이드(SiC) 반도체 영역 및 상기 반도체 영역 상에 형성된 육방정계 구조의 질화계 캡층을 포함한다.In one aspect of the present invention, a semiconductor structure having improved surface roughness may include a hexagonal n-type silicon carbide (SiC) semiconductor substrate, a silicon carbide (SiC) semiconductor region implanted with impurities, and a hexagonal structure formed on the semiconductor region. A nitride based cap layer.
반도체 기판은 기판 상부에 형성될 반도체 영역과 실질적으로 반응하지 않으면서, 고온 하에 노출되어도 변형, 열화 등이 일어나지 않는 물질을 포함할 수 있으며, 통상적인 반도체 공정에서 사용되는 기판으로서, 예를 들어, 실리콘, 실리콘 산화물 (예: SiO2), 실리콘 질화물 (예: SiN), 실리콘 카바이드(SiC), 질화 반도체 (예: GaN), 금속 호일(metal foil, 예를 들면, 구리 호일, 알루미늄 호일, 니켈 호일, 팔라디움 호일, 스테인레스 스틸(stainless steel) 등), 금속 산화물, HOPG(Highly Ordered Pyrolytic Graphite), 헥사고날 보론 나이트라이드(Hexagonal Boron Nitride:h-BN), c-plane 사파이어 웨이퍼 (c-plane sapphire wafer), ZnS (Zinc Sulfide) 및 고분자 기판(polymer substrate)으로 이루어진 군으로부터 선택되는 하나 이상을 포함할 수 있으나, 바람직하게는, 실리콘 카바이드(SiC)일 수 있으며, 더욱 바람직하게는 육방정계(hexagonal) 구조의 실리콘 카바이드일 수 있다.The semiconductor substrate may include a material that does not substantially react with a semiconductor region to be formed on the substrate, and does not cause deformation, deterioration, or the like even when exposed to a high temperature. Silicon, silicon oxide (e.g. SiO 2 ), silicon nitride (e.g. SiN), silicon carbide (SiC), nitride semiconductor (e.g. GaN), metal foil (e.g. copper foil, aluminum foil, nickel Foil, palladium foil, stainless steel, etc.), metal oxide, HOPG (Highly Ordered Pyrolytic Graphite), Hexagonal Boron Nitride (h-BN), c-plane sapphire wafer wafer), ZnS (Zinc Sulfide), and a polymer substrate may include one or more selected from the group consisting of, but preferably, may be silicon carbide (SiC), more Preferably it may be silicon carbide of hexagonal structure (hexagonal) structure.
상기 반도체 기판의 예시에서, 상기 금속 호일은, 알루미늄 호일과 같이 녹는 점이 높으면서 탄소 박막을 형성촉매로는 작용하지 않는 물질 또는 구리 및 니켈 호일처럼 탄소 박막 형성 촉매로도 작용할 수 있는 물질일 수 있다.In the example of the semiconductor substrate, the metal foil may be a material that has a high melting point, such as aluminum foil, and does not act as a catalyst for forming a carbon thin film, or may also function as a carbon thin film forming catalyst such as copper and nickel foil.
상기 반도체 기판의 예시에서, 상기 금속 산화물의 보다 구체적인 예로는, 알루미늄 산화물, 몰리브덴 산화물, 마그네슘 산화물, 인듐 틴 옥사이드 등일 수 있으나 이에 한정되는 것은 아니다.In the example of the semiconductor substrate, more specific examples of the metal oxide may be, but are not limited to, aluminum oxide, molybdenum oxide, magnesium oxide, indium tin oxide, and the like.
상기 실리콘 카바이드는 실리콘과 탄소의 화합물로 공유결합과 부분적 이온결합으로 이루어진 인공화합물로서, 기존에 범용으로 사용되는 실리콘에 비해 에너지 밴드폭이 3배, 항복 전압 특성이 10배, 포화 전자 속도가 2 배, 열전도도 특성이 3배로 높아서 실리콘에 비해 약 8배 높은 전압을 견딜 수 있고, 전류는 100배 정도 흘릴 수 있다.The silicon carbide is an artificial compound composed of covalent bonds and partial ionic bonds of a compound of silicon and carbon, and has three times the energy bandwidth, 10 times the breakdown voltage characteristic, and 2 saturation electron speeds, compared to conventionally used silicon. It has three times higher thermal and thermal conductivity, and can withstand about 8 times higher voltage than silicon, and current can flow about 100 times.
또한, 상기 실리콘 카바이드는 간접 천이 반도체로서, 단결정 제조 기술이 다른 기판에 비해 간이한 편이며, GaN과 격자 부정합이 적고 열특성이 우수하여 GaN 박막을 성장시키는 기판으로 활용될 수도 있다.In addition, the silicon carbide is an indirect transition semiconductor, and the single crystal manufacturing technology is simpler than other substrates, and may be used as a substrate for growing a GaN thin film because of less lattice mismatch with GaN and excellent thermal characteristics.
상기 실리콘 카바이드의 결정 구조는 1000 ℃ 내지 2700 ℃ 이상의 영역에 걸쳐 결정 구조가 다른 상이 존재할 수 있으며, 대표적인 안정상으로는 3C(Cubic), 4H(Hexagonal), 6H(Hexagonal), 15R(Rhombohedral) 등이며, 이외에도 200 여종이 넘는 동질 이상형이 존재하지만, 대형의 단결정 성장이 가능한 안정상으로 존재할 수 있는 다형으로서 바람직하게는 4H 육방정계(4층 육방정계) 구조일 수 있다.The crystal structure of the silicon carbide may be a phase with a different crystal structure over a region of 1000 ℃ to 2700 ℃ or more, representative stable phases are 3C (Cubic), 4H (Hexagonal), 6H (Hexagonal), 15R (Rhombohedral), In addition, there are more than 200 homogeneous ideal forms, but the polymorphs may exist in a stable phase capable of large-sized single crystal growth, and may preferably have a 4H hexagonal (four-layer hexagonal) structure.
상기 반도체 기판은 서로 다른 1 이상의 물질의 혼합물로 이루어진 단일층일 수도 있고, 서로 다른 2 이상의 물질로 이루어진 개별 층들이 적층된 다층 구조일 수도 있다.The semiconductor substrate may be a single layer made of a mixture of one or more different materials, or may be a multilayer structure in which individual layers made of two or more different materials are stacked.
본 발명의 일 실시예에 따를 때, 상기 불순물이 주입된 실리콘 카바이드(SiC) 반도체 영역은, p 타입 반전 영역인 것일 수 있다.According to an embodiment of the present invention, the silicon carbide (SiC) semiconductor region into which the impurity is implanted may be a p-type inversion region.
상기 반도체 영역은, 실리콘 카바이드 기판에 용도에 따라 불순물을 주입하여, p 타입, n 타입을 전체적으로 혹은 국소적으로 형성시키는 것을 의미하며, p 타입 반전 또는 n 타입인 것일 수 있으며, 바람직하게는 p 타입 반전 영역일 수 있다.The semiconductor region may be formed by injecting impurities into a silicon carbide substrate according to a purpose to form p-type or n-type as a whole or locally, and may be p-type inverted or n-type, preferably p-type. It may be an inversion area.
본 발명의 일 실시예에 따를 때, 상기 p 타입 반전 실리콘 카바이드 반도체 영역을 포함하는 반도체 구조체는, 반도체의 SiC/SiO2 계면 전하 포획 밀도를 감소시키는 것일 수 있다. 상기 전하 포획 밀도의 감소는, 소자의 표면 누설 전류를 감소시켜서 소자 저항을 개선시킬 수 있다.According to an embodiment of the present invention, the semiconductor structure including the p-type inverted silicon carbide semiconductor region may be to reduce the SiC / SiO 2 interface charge trap density of the semiconductor. The reduction in charge trap density can reduce device surface leakage current to improve device resistance.
본 발명의 일 실시예에 따를 때, 상기 불순물은, 질소(N), 붕소(B) 및 알루미늄(Al)으로 이루어진 군으로부터 선택되는 하나 이상을 포함하는 것일 수 있다.According to one embodiment of the present invention, the impurities may include one or more selected from the group consisting of nitrogen (N), boron (B) and aluminum (Al).
상기 p 타입 실리콘 카바이드 반도체 영역은, 실리콘 카바이드 반도체에 불순물로서, 알루미늄 또는 붕소, 바람직하게는 붕소를 주입한 것일 수 있으며, 상기 n 타입 실리콘 카바이드 반도체 영역은, 불순물로서, 질소를 주입한 것일 수 있다.The p-type silicon carbide semiconductor region may be formed by implanting aluminum or boron, preferably boron as an impurity into the silicon carbide semiconductor, and the n-type silicon carbide semiconductor region may be implanted with nitrogen as an impurity. .
상기 붕소를 주입한 p 타입 실리콘 카바이드 반도체 영역은, 정공(hole)에 의해 전류가 흐르므로 정공이 메이저 캐리어가 되고, 자유 전자가 마이너 캐리어가 되는 것으로써, 붕소 원자량을 증가시키면 정공이 증가할 수 있다.In the p-type silicon carbide semiconductor region in which the boron is implanted, holes become major carriers because current flows through holes, and free electrons become minor carriers. As the amount of boron is increased, holes may increase. have.
상기 불순물은, 고온 이온 임플란터를 활용하여 주입할 수 있으며, 불순물 주입시 불순물 농도와 주변 온도, 주입 에너지는 최종적으로 요구되는 p 타입 반전 영역의 두께와 농도에 맞게 조절할 수 있다.The impurity may be implanted using a high temperature ion implanter, and the impurity concentration, the ambient temperature, and the implantation energy may be adjusted according to the thickness and concentration of the p-type inversion region finally required.
본 발명의 일 실시예에 따를 때, 상기 질화계 캡층은, 질화 알루미늄(AlN), 질화 붕소(BN) 또는 이 둘의 조합을 포함하는 것일 수 있다.According to an embodiment of the present invention, the nitride-based cap layer may include aluminum nitride (AlN), boron nitride (BN) or a combination of the two.
상기 질화계 캡층은, 상기 반도체 기판의 크랙에서 발생된 부분에서 누설 캐패시턴스를 억제하여, 표면 조도를 개선하고 반도체 소자 특성 및 신뢰성을 개선할 수 있다.The nitride cap layer may suppress leakage capacitance at a portion generated in a crack of the semiconductor substrate, thereby improving surface roughness and improving semiconductor device characteristics and reliability.
상기 질화계 캡층은, 질화 알루미늄, 질화 붕소 또는 이 둘의 조합을 포함하는 것일 수 있으나, 바람직하게는 붕소를 주입한 p 타입 반도체 영역과의 접합을 고려하여 질화 붕소일 수 있다.The cap nitride layer may include aluminum nitride, boron nitride, or a combination thereof, and may preferably be boron nitride in consideration of bonding to a p-type semiconductor region into which boron is implanted.
본 발명의 일 실시예에 따를 때, 상기 질화 붕소(BN)는, 육방정계(hexagonal) 이차원 물질이고, 반도체 기판과 접촉시, 계면 상태를 완화시키는 것일 수 있다.According to one embodiment of the present invention, the boron nitride (BN) is a hexagonal (hexagonal) two-dimensional material, and when in contact with the semiconductor substrate may be to reduce the interface state.
상기 육방정계 구조의 질화 붕소 캡층(이하, h-BN 캡층)은 p 타입 영역 형성 공정에서 활성화 열처리 발생하는 표면 거칠기가 개선되어 산화 공정 시, 실리콘 카바이드/이산화 규소 계면에 발생하는 전하 포획 상태 밀도를 효과적으로 낮춰 산화막을 활용하는 반도체 소자의 저항을 낮추는 것일 수 있다.The boron nitride cap layer (h-BN cap layer) having a hexagonal structure has improved surface roughness during activation heat treatment in a p-type region forming process, thereby reducing charge trapping state density occurring at a silicon carbide / silicon dioxide interface during an oxidation process. It may be to effectively lower the resistance of the semiconductor device utilizing the oxide film.
또한, 상기 h-BN 캡층은, 활성화 열처리 시 발생하는 표면 거칠기를 개선시켜 표면 누설 전류를 감소시킨 실리콘 카바이드 반도체 소자를 제공할 수 있다.In addition, the h-BN cap layer may provide a silicon carbide semiconductor device by reducing the surface leakage current by improving the surface roughness generated during the activation heat treatment.
상기 h-BN 캡층은, 압축 응력을 갖는 막일 수 있으며, 종래의 인장 응력을 갖는 패턴으로 인해 유발되는 크랙을 방지하고, 상기 크랙이 발생된 부분에서 유발되는 누설 캐패시턴스를 억제하여, 방전 전압(Breakdown Voltage)를 개선할 수 있다.The h-BN cap layer may be a film having a compressive stress, prevents a crack caused by a pattern having a conventional tensile stress, and suppresses a leakage capacitance caused at a portion where the crack is generated, thereby preventing a discharge voltage (Breakdown). Voltage) can be improved.
본 발명의 일 실시예에 따를 때, 상기 질화계 캡층은, 3층 내지 10층의 적층 구조를 갖는 것일 수 있다.According to an embodiment of the present invention, the nitride cap layer may have a laminated structure of 3 to 10 layers.
상기 질화계 캡층은 3층 미만을 캡층으로 사용할 경우, 성장된 질화계 캡층의 균일도가 저하되어 활성화에 좋지 않은 영향을 미칠 수 있고, 10층을 초과하는 경우에는, 캡층의 두께가 너무 두꺼워져서 추후 캡층 제거가 어려워 지고, 결과적으로 반도체 소자의 신뢰도가 저하될 수 있다.When the nitride-based cap layer is less than three layers, the uniformity of the grown nitride-based cap layer may be lowered, which may adversely affect the activation. When the nitride-based cap layer exceeds 10 layers, the thickness of the cap layer may be too thick. It becomes difficult to remove the cap layer, and as a result, the reliability of the semiconductor device may be lowered.
본 발명의 일 실시예에 따를 때, 상기 질화계 캡층의 두께는, 3 nm 내지 10 nm 인 것일 수 있다.According to one embodiment of the present invention, the thickness of the nitride-based cap layer may be 3 nm to 10 nm.
상기 캡층의 두께가 3 nm 미만일 경우에는, 질화계 캡층의 표면 거칠기 개선 효과가 저감되어, 반도체 표면에 손상을 가져올 수 있으며, 10 nm 초과하는 경우에는, 신뢰도가 저하되어 고용량의 반도체 집적 소자를 형성하기 어려울 수 있다.When the thickness of the cap layer is less than 3 nm, the effect of improving the surface roughness of the nitride based cap layer is reduced, which may cause damage to the semiconductor surface. When the cap layer exceeds 10 nm, the reliability is lowered to form a high capacity semiconductor integrated device. It can be difficult to do.
본 발명의 또 다른 측면에서, 표면 조도가 개선된 반도체 구조체 제조 방법은, 반도체 기판 상부에 불순물이 주입된 반도체 영역을 형성하는 단계, 상기 반도체 영역 상에 육방정계 구조를 갖는 질화 붕소 캡층을 형성하는 단계, 상기 캡층을 포함하는 반도체 기판을 열처리하는 단계 및 상기 캡층을 제거하는 단계를 포함한다.In still another aspect of the present invention, a method of manufacturing a semiconductor structure having improved surface roughness may include forming a semiconductor region in which impurities are implanted on a semiconductor substrate, and forming a boron nitride cap layer having a hexagonal structure on the semiconductor region. And heat treating the semiconductor substrate including the cap layer and removing the cap layer.
본 발명의 일 실시예에 따를 때, 상기 육방정계 구조를 갖는 질화 붕소 캡층은(h-BN 캡층), 유기 화학 기상 증착 (Metal Organic Chemical Vapor Deposition, MOCVD) 공정으로 형성되는 것일 수 있다.According to one embodiment of the present invention, the boron nitride cap layer having a hexagonal structure (h-BN cap layer), may be formed by a metal organic chemical vapor deposition (MOCVD) process.
MOCVD 공정은 반응성이 강한 기체 상태의 물질을 반응 장치 안에 주입하여 이를 빛, 열, 플라즈마, 마이크로웨이브(microwave), X-레이, 전기장 등을 이용하여 반응성 가스를 활성화 시켜 기판 위에 양질의 막을 형성하는 공정을 의미한다. 특히, 이중에서도 사용 전구체에 따른 분류로서 유기 금속 소스(metal organic source)를 이용하여 막을 형성시키는 방법을 의미하는 것으로써, 금속 유기화학물의 분해 온도가 낮기 때문에 '저온'에서의 에피 박막 성장이 가능하고, 박막 성장 속도가 빠른 공정시간을 단축시킬 수 있으며, 전구체 및 캐리어 가스의 온도와 유량을 조절하여 박막 조성이나 박막의 성장 속도를 제어할 수 있다. 또한, 스텝 커버리지(step coverage) 특성이 우수하고 기판이나 결정 표면의 손상이 거의 없을 수 있다.The MOCVD process injects a highly reactive gaseous material into the reactor and activates the reactive gas using light, heat, plasma, microwave, X-ray, or electric field to form a good film on the substrate. Means fair. In particular, it means a method of forming a film using a metal organic source as a classification according to the precursor used, epitaxial growth at low temperature is possible because the decomposition temperature of metal organic chemicals is low. In addition, it is possible to shorten the process time of rapid growth rate of the thin film, and to control the temperature and flow rate of the precursor and the carrier gas to control the composition of the thin film or the growth rate of the thin film. In addition, the step coverage characteristics may be excellent and there may be little damage to the substrate or the crystal surface.
상기 MOCVD 공정은, 활성화 되지 않은 불순물, 바람직하게는 활성화되지 않은 붕소가 주입된 실리콘 카바이드 반도체 영역 상에 h-BN 캡층을 MOCVD 장비를 이용하여 성장시키는 것일 수 있으며, 종래의 CVD(화학 기상 증착) 공정을 이용한 것과 비교할 때, 이차원 물질인 h-BN 의 층수를 조절하기 쉽고, 대면적으로 균일한 캡층의 형성에 용이할 수 있다.The MOCVD process may be to grow an h-BN cap layer by using a MOCVD equipment on a silicon carbide semiconductor region implanted with inactivated impurities, preferably inactivated boron, and using conventional chemical vapor deposition (CVD). Compared with the process, it is easy to control the number of layers of the two-dimensional material h-BN, and may be easy to form a large-area uniform cap layer.
상기 MOCVD 공정은 미세가공으로부터 미터 규모의 코팅에 이르는 등 넓은 범위의 증착 코팅이 가능할 수 있으며, 반도체 레이저용 다층 박막 등과 같은 소량 생산에서 세라믹 재료로서의 분체와 같은 대량 생산에 이르기까지 서로 다른 생산규모에의 대응도 가능할 수 있다. The MOCVD process can be a wide range of deposition coating, such as from micro-machining to metric scale coating, and can be produced in different production scales, from small-scale production such as multilayer thin films for semiconductor lasers to high-volume production such as powders as ceramic materials. May also be possible.
특히, 상기 h-BN 캡층의 MOCVD 공정은, 미세가공에 있어서, 서브마이크론 규모의 요철면 상에 균일한 막을 형성할 수 있게 하여, 표면 조도를 개선시킬 수 있으며, 고 순도 기체의 사용이 가능하므로 고 순도 재료의 합성에 적합할 수 있고, 초격자 공정에서의 단원자층 수준으로 계면의 정밀한 제어가 가능할 수 있다.In particular, the MOCVD process of the h-BN cap layer enables the formation of a uniform film on the sub-micron scale uneven surface in the micro-processing, thereby improving the surface roughness, it is possible to use a high purity gas It may be suitable for the synthesis of high purity materials and may enable precise control of the interface at the monoatomic layer level in a superlattice process.
본 발명의 일 실시예에 따를 때, 상기 열처리 단계는, 1500 ℃ 내지 1800 ℃ 의 온도에서 10 분 내지 30 분 동안 비활성화 분위기에서 진행하는 것일 수 있다.According to one embodiment of the invention, the heat treatment step may be to proceed in an inert atmosphere for 10 to 30 minutes at a temperature of 1500 ℃ to 1800 ℃.
상기 활성화 열처리 단계에서, 1500 ℃ 미만으로 열처리 하는 경우, 결정 성장과 불순물의 농도 제어를 통한 도핑 레벨 조절이 동시에 어려워져서, 에피텍셜의 성장이 제대로 이루어지지 않을 수 있으며, 1800 ℃를 초과하는 경우, 우수한 결정질을 갖기 어려울 수 있다. 상기 비활성화 분위기는 질소(N2) 또는 아르곤(Ar) 가스 분위기일 수 있다.In the activation heat treatment step, when the heat treatment to less than 1500 ℃, it is difficult to control the doping level through the crystal growth and the concentration control of the impurities at the same time, the epitaxial growth may not be made properly, if it exceeds 1800 ℃, It may be difficult to have good crystallinity. The inert atmosphere may be nitrogen (N 2 ) or argon (Ar) gas atmosphere.
상기와 같이, 특정 온도, 특정 시간 범위 내에서 활성화 열처리하는 단계는, 높은 정전 용량과 함께 우수한 저항 특성을 가지는 반도체 소자를 제조하게 할 수 있다. As described above, the step of activation heat treatment within a specific temperature, a specific time range, it is possible to manufacture a semiconductor device having excellent resistance characteristics with high capacitance.
본 발명의 일 실시예에 따를 때, 상기 캡층을 제거하는 단계는, 초순수, HF 또는 이 둘의 혼합액을 이용하는 것일 수 있으며, 바람직하게는 이 둘의 혼합액인 것일 수 있다.According to one embodiment of the invention, the step of removing the cap layer, may be to use ultrapure water, HF or a mixture of the two, preferably may be a mixture of the two.
상기 h-BN 캡층은, 질화 알루미늄 또는 경화된 포토 레지스터를 캡층으로 적용할 때와 비교하여, 상기 캡층을 제거하는 단계에서, KOH에 의한 습식 식각 및 플라즈마 손상에서 자유로운 표면을 포함하는 실리콘 카바이드 반도체 기판을 구현할 수 있다.The h-BN cap layer includes a silicon carbide semiconductor substrate comprising a surface free from wet etching and plasma damage by KOH in removing the cap layer, as compared to when aluminum nitride or a cured photoresist is applied as the cap layer. Can be implemented.
상기 캡층을 제거하는 단계에서, HF 용액에 담궈 캡층을 제거할 경우, p 타입 실리콘 카바이드 반도체 영역에 습식 손상을 받을 수 있기 때문에, HF와 초순수를 포함한 용액으로 제거하여 p 타입 실리콘 카바이드 반도체 영역을 노출시키는 것일 수 있다.In the removing of the cap layer, when the cap layer is removed by dipping in HF solution, the p-type silicon carbide semiconductor region may be wet-damaged, and thus, the p-type silicon carbide semiconductor region is exposed by removing the cap layer with a solution containing HF and ultrapure water. It may be to.
상기 h-BN 캡층을 제거한 후, 초순수로 린스할 수 있으며, 초순수는 질소를 활용하여 블로잉한 것일 수 있다.After removing the h-BN cap layer, it can be rinsed with ultrapure water, ultrapure water may be blown using nitrogen.
본 발명의 일 실시예에 따를 때, 상기 HF 및 초순수의 혼합액은, 1:6 내지 1:10의 혼합비인 것일 수 있다.According to one embodiment of the present invention, the mixture of HF and ultrapure water may be a mixing ratio of 1: 6 to 1:10.
상기 혼합비가 1:6 미만인 경우 HF의 농도가 너무 높아져서, 과식각의 우려가 있을 수 있으며, 1:10을 초과하는 경우 HF 농도가 너무 낮아져서, 캡층의 완전 제거가 어려울 수 있다.If the mixing ratio is less than 1: 6, the concentration of HF is too high, there may be a risk of over-etching, if it exceeds 1:10, HF concentration is too low, it may be difficult to completely remove the cap layer.
이하, 실시예 및 비교예에 의하여 본 발명을 더욱 상세히 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to Examples and Comparative Examples.
단, 하기 실시예는 본 발명을 예시하기 위한 것일 뿐, 본 발명의 내용이 하기 실시예에 한정되는 것은 아니다.However, the following examples are only for illustrating the present invention, and the contents of the present invention are not limited to the following examples.
실시예 . 표면 조도가 개선된 반도체 구조체EXAMPLE Semiconductor Structure with Improved Surface Roughness
먼저, 준비된 육방정계 n 타입 실리콘 카바이드 반도체 기판 상에 고온 이온 임플란터를 활용하여 p 타입 불순물을 주입한다. 불순물 주입시, 불순물 농도와 주변 온도, 주입 에너지를 요구하는 p 타입 반전 영역의 두께와 농도에 맞춰 조절하였다.First, p-type impurities are implanted on a prepared hexagonal n-type silicon carbide semiconductor substrate using a high temperature ion implanter. In the case of impurity implantation, the concentration was adjusted according to the thickness and concentration of the p-type inversion region requiring impurity concentration, ambient temperature, and implantation energy.
상기 주입한 불순물은 알루미늄 또는 붕소 중 하나를 반드시 포함하나, 추후, 불순물이 주입된 육방정계 n 타입 반도체 기판상에 붕소를 포함하는 h-BN을 캡층을 성장시킬 것을 고려하여, 동종인 붕소를 불순물로 주입하였다.The implanted impurity must include either aluminum or boron, but in the future, in consideration of growing a cap layer of h-BN containing boron on a hexagonal n-type semiconductor substrate into which the impurity is implanted, a homogeneous boron is used as an impurity. Injected.
그 다음, 활성화 되지 않은 불순물이 주입된 실리콘 카바이드 반도체 영역상에 h-BN 캡층을 MOCVD 장비를 이용하여 성장시켰다. Then, the h-BN cap layer was grown on the silicon carbide semiconductor region into which the unactivated impurities were implanted using the MOCVD equipment.
h-BN 캡층은 3층 내지 10층, 3 nm 내지 10 nm 두께로 조절하여 성장시켰다.The h-BN cap layer was grown to 3 to 10 layers, 3 nm to 10 nm thick.
그 다음, 불순물이 주입된 실리콘 카바이드 반도체 영역을 포함하는 실리콘 카바이드 반도체 기판을 고온 열처리(High Temperature Anneal Furnace) 장비를 사용하여 활성화 열처리 공정을 진행하였다. 활성화 열처리는 1500 ℃ 내지 1800 ℃의 온도 범위에서 10 분 내지 30 분 동안 비활성 분위기에서 진행하였다.Subsequently, the silicon carbide semiconductor substrate including the silicon carbide semiconductor region into which the impurities were implanted was subjected to an activation heat treatment process using a high temperature annealing equipment. The activation heat treatment was performed in an inert atmosphere for 10 to 30 minutes at a temperature range of 1500 ° C to 1800 ° C.
다음으로, 실리콘 반도체 소자 제조 공정을 위해, 성장된 h-BN 캡층을 HF와 초순수를 포함한 용액으로 제거하여 p 타입 실리콘 카바이드 영역을 노출시켰다.Next, for the silicon semiconductor device manufacturing process, the grown h-BN cap layer was removed with a solution containing HF and ultrapure water to expose the p-type silicon carbide region.
이 때, HF와 초순수의 혼합 비율은 1:6 내지 1:10으로 혼합하여 사용하였고, h-BN 캡층을 제거한 후, 질소를 활용하여 블로잉한 초순수로 린스하였다.At this time, the mixing ratio of HF and ultrapure water was used by mixing 1: 6 to 1:10, and after removing the h-BN cap layer, it was rinsed with ultrapure water blown using nitrogen.
성능의 확인Confirmation of performance
상기 실시예에 따른 반도체 구조체 및 이를 포함하는 반도체 소자의 신뢰도 및 표면 조도 등을 확인하기 위하여, 표면 거칠기 등을 측정한 결과, 본 발명의 일 실시예에 따른 p 타입 실리콘 카바이드 반전 영역을 포함하는 n 타입 실리콘 카바이드 반도체 소자의 표면 누설 전류가 종래에 비해 감소하고, p 타입 실리콘 카바이드 반전 영역과 산화 공정을 포함하는 소자의 실리콘 카바이드/실리콘 옥사이드 계면 전하 포획 밀도가 감소하여, 소자 저항을 개선시키는 것을 확인하였다.In order to check the reliability and surface roughness of the semiconductor structure and the semiconductor device including the same according to the embodiment, as a result of measuring the surface roughness, n including the p-type silicon carbide inversion region according to an embodiment of the present invention It is confirmed that the surface leakage current of the type silicon carbide semiconductor device is reduced compared to the prior art, and the silicon carbide / silicon oxide interface charge trap density of the device including the p-type silicon carbide inversion region and the oxidation process is reduced, thereby improving device resistance. It was.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.The foregoing description of the present invention is intended for illustration, and it will be understood by those skilled in the art that the present invention may be easily modified in other specific forms without changing the technical spirit or essential features of the present invention. will be. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive. For example, each component described as a single type may be implemented in a distributed manner, and similarly, components described as distributed may be implemented in a combined form.
본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is represented by the following claims, and it should be construed that all changes or modifications derived from the meaning and scope of the claims and their equivalents are included in the scope of the present invention.
100: 육방정계 n 타입 실리콘 카바이드 반도체 기판
110: 불순물이 주입된 실리콘 카바이드 반도체 영역
111: p 타입 실리콘 카바이드 영역
120: 육방정계 질화 붕소 캡층(h-BN 캡층)
S10: 반도체 기판 상부에 불순물이 주입된 반도체 영역을 형성하는 단계
S20: 상기 반도체 영역 상에 h-BN 캡층을 형성하는 단계
S30: 상기 캡층을 포함하는 반도체 기판을 열처리 하는 단계
S40: 캡층 제거 단계100: hexagonal n-type silicon carbide semiconductor substrate
110: silicon carbide semiconductor region implanted with impurities
111: p-type silicon carbide region
120: hexagonal boron nitride cap layer (h-BN cap layer)
S10: forming a semiconductor region in which impurities are implanted on the semiconductor substrate
S20: forming a h-BN cap layer on the semiconductor region
S30: heat-treating the semiconductor substrate including the cap layer
S40: Cap layer removal step
Claims (13)
상기 반도체 영역 상에 육방정계 구조를 갖는 질화 붕소 캡층을 형성하는 단계;
상기 캡층을 포함하는 반도체 기판을 열처리하는 단계; 및
상기 캡층을 제거하는 단계;
를 포함하고,
상기 캡층을 제거하는 단계는, HF를 포함하는 용액을 이용하는 것이고,
실리콘 카바이드(SiC) 반도체 영역은, p 타입 반전 영역인 것이고,
반도체의 실리콘 카바이드(SiC)/실리콘 다이옥사이드(SiO2) 계면 전하 포획밀도를 감소시키는 것이고,
상기 질화 붕소는, 육방정계(hexagonal) 이차원 물질이고, 반도체 기판과 접촉 시, 표면 조도를 개선시키는 것인,
표면 조도가 개선된 반도체 구조체의 제조 방법.
Forming a semiconductor region in which impurities are implanted on the semiconductor substrate;
Forming a boron nitride cap layer having a hexagonal structure on the semiconductor region;
Heat-treating the semiconductor substrate including the cap layer; And
Removing the cap layer;
Including,
Removing the cap layer is to use a solution containing HF,
The silicon carbide (SiC) semiconductor region is a p type inversion region,
To reduce the silicon carbide (SiC) / silicon dioxide (SiO2) interfacial charge trapping density of the semiconductor,
The boron nitride is a hexagonal two-dimensional material, and when in contact with the semiconductor substrate to improve the surface roughness,
A method of manufacturing a semiconductor structure with improved surface roughness.
상기 육방정계 구조를 갖는 질화 붕소 캡층은,
유기 화학 기상 증착(Metal Organic Chemical Vapor Deposition, MOCVD) 공정으로 형성하는 것인,
표면 조도가 개선된 반도체 구조체의 제조 방법.
The method of claim 9,
The boron nitride cap layer having a hexagonal structure,
Forming by an organic chemical vapor deposition (MOCVD) process,
A method of manufacturing a semiconductor structure with improved surface roughness.
상기 열처리하는 단계는,
1500 ℃ 내지 1800 ℃ 의 온도에서, 10 분 내지 30 분 동안 비활성화 분위기에서 진행하는 것 인,
표면 조도가 개선된 반도체 구조체의 제조 방법.
The method of claim 9,
The heat treatment step,
Proceeding in an inert atmosphere for 10 to 30 minutes at a temperature of 1500 ° C. to 1800 ° C.,
A method of manufacturing a semiconductor structure with improved surface roughness.
상기 HF를 포함하는 용액은, 초순수를 더 포함하고,
1:6 내지 1:10의 혼합비인 것인,
표면 조도가 개선된 반도체 구조체의 제조 방법.
The method of claim 9,
The solution containing HF further comprises ultrapure water,
It is a mixing ratio of 1: 6 to 1:10,
A method of manufacturing a semiconductor structure with improved surface roughness.
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