[go: up one dir, main page]

KR102036345B1 - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR102036345B1
KR102036345B1 KR1020120142903A KR20120142903A KR102036345B1 KR 102036345 B1 KR102036345 B1 KR 102036345B1 KR 1020120142903 A KR1020120142903 A KR 1020120142903A KR 20120142903 A KR20120142903 A KR 20120142903A KR 102036345 B1 KR102036345 B1 KR 102036345B1
Authority
KR
South Korea
Prior art keywords
insulating film
air spacer
insulating
substrate
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020120142903A
Other languages
English (en)
Other versions
KR20140075875A (ko
Inventor
송보영
윤철주
고승희
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020120142903A priority Critical patent/KR102036345B1/ko
Priority to US14/103,195 priority patent/US8987860B2/en
Publication of KR20140075875A publication Critical patent/KR20140075875A/ko
Application granted granted Critical
Publication of KR102036345B1 publication Critical patent/KR102036345B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

복수의 도전 패턴들 사이의 로드 커패시턴스를 최소화할 수 있는 구조를 가지는 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는 소자 분리 영역에 의해 정의되는 복수의 활성 영역을 가지는 기판, 복수의 활성 영역 위에 형성되고 양측에 측벽을 가지는 복수의 도전 패턴, 복수의 활성 영역 위에서 에어 스페이서 (air spacer)를 사이에 두고 측벽에 대면하고 제1 방향으로 연장되는 도전 라인, 및 에어 스페이서와 도전 패턴 사이에서 측벽을 덮는 제1 절연막을 포함하고, 제1 절연막은 기판에 인접하는 하단부에서 에어 스페이서 측으로 돌출된다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 복수의 도전 패턴들을 구비하는 반도체 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있다. 따라서 전자기기에 사용되는 높은 집적도를 가지는 반도체 소자가 요구되어, 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 고도로 스케일링(scaling)된 반도체 소자에서 복수의 배선 라인과 이들 사이에 개재되는 복수의 콘택 플러그와의 사이의 이격 거리가 점차 감소되고, 이로 인해 상호 인접한 도전 패턴들간의 로드 커패시턴스 (load capacitance)가 증가되어 동작 속도 또는 리프레시 특성에 악영향을 미칠 수 있다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자, 고집적화에 의해 미세화된 단위 셀 사이즈를 가지는 반도체 소자에서 복수의 도전 패턴들 사이의 로드 커패시턴스를 최소화할 수 있는 구조를 가지는 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는 소자 분리 영역에 의해 정의되는 복수의 활성 영역을 가지는 기판, 상기 복수의 활성 영역 위에 형성되고 양측에 측벽을 가지는 복수의 도전 패턴, 상기 복수의 활성 영역 위에서 에어 스페이서 (air spacer)를 사이에 두고 상기 측벽에 대면하고 제1 방향으로 연장되는 도전 라인, 및 상기 에어 스페이서와 상기 도전 패턴 사이에서 상기 측벽을 덮는 제1 절연막을 포함하고, 상기 제1 절연막은 상기 기판에 인접하는 하단부에서 상기 에어 스페이서 측으로 돌출된다.
상기 제1 절연막은 상기 기판에 인접하는 하단부에서 상기 제1 방향에 수직인 제2 방향에 대하여 폭이 증가할 수 있다.
상기 도전 패턴은 상기 활성 영역의 상면 및 측벽과 접할 수 있다.
상기 활성 영역은, 상기 도전 패턴과 접하는 상기 활성 영역의 상면 및 측벽 사이에 상기 활성 영역의 상면보다 리세스된 코너부를 가지며, 상기 도전 패턴은 상기 코너부와 접할 수 있다.
상기 제1 절연막은, 상기 도전 패턴과 접하는 제1 부분 절연막과, 상기 도전 패턴과 이격되고 상기 에어 스페이서에 노출되는 제2 부분 절연막으로 이루어지는 복층 구조일 수 있다.
상기 기판에 인접하는 하단부에서 상기 에어 스페이서 측으로 돌출되는 상기 제1 절연막의 부분은, 상기 제1 부분 절연막일 수 있다.
상기 제1 부분 절연막과 상기 제2 부분 절연막은 동일 물질로 이루어질 수 있다.
상기 에어 스페이서와 상기 도전 라인 사이에서 상기 도전 라인을 덮는 제1 부분과, 상기 제1 부분으로부터 연장되어 상기 제1 절연막과 접하되 상기 에어 스페이서에 노출되는 상면을 가지는 제2 부분을 가지는 제2 절연막을 더 포함하고, 상기 도전 패턴은 상기 제2 부분을 관통하여 상기 기판을 향하도록 연장되어 상기 활성 영역과 접할 수 있다.
상기 제2 부분을 관통하여 상기 기판을 향하도록 연장되는 상기 도전 패턴의 부분은 상기 제1 방향에 수직인 제2 방향으로 연장되어, 상기 제2 부분 아래로 확장될 수 있다.
상기 에어 스페이서는, 상기 제2 부분에 인접하는 부분에서 상기 제1 방향에 수직인 제2 방향에 대하여 폭이 감소할 수 있다.
상기 제1 부분과 상기 제1 절연막 사이에 개재되어, 상기 에어 스페이서에 의하여 노출되는 하면을 가지는 제3 절연막을 더 포함할 수 있다.
또한 본 발명에 따른 반도체 소자는 기판상에서 제1 방향으로 연장되는 도전 라인 및 절연 캡핑 라인의 적층 구조, 에어 스페이서를 사이에 두고 상기 도전 라인에 대면하는 측벽을 가지는 콘택 플러그, 상기 에어 스페이서와 상기 콘택 플러그 사이에서 상기 측벽을 덮는 제1 절연막을 포함하고, 상기 제1 절연막은 하단부에서 상기 에어 스페이서 측으로 돌출되도록 상기 제1 방향에 수직인 제2 방향에 대하여 폭이 증가한다.
상기 에어 스페이서와 상기 도전 라인 사이에서 상기 도전 라인을 덮고 상기 에어 스페이서에 의하여 노출되는 상면을 가지도록 상기 제1 절연막을 향하여 연장되는 제2 절연막을 더 포함하고, 상기 제1 방향에 수직인 제2 방향에 대하여 상기 제1 절연막과 상기 제2 절연막 사이의 간격은 상기 에어 스페이서의 하단부에서 감소할 수 있다.
상기 절연 캡핑 라인과 상기 제1 절연막 사이에 개재되어 상기 에어 스페이서에 의하여 노출되는 하면을 가지는 제3 절연막을 더 포함할 수 있다.
상기 에어 스페이서는 상기 도전 라인의 하면보다 낮은 레벨로부터 상기 도전 라인의 상면보다 높은 레벨까지 연장될 수 있다.
본 발명에 따른 반도체 소자는 도전 라인인 비트 라인과 도전 패턴인 콘택 플러그 사이에 빈공간, 즉 공기(air)가 채워지는 에어 스페이서가 배치될 수 있다. 따라서 에어 스페이서의 낮은 유전율로 인하여, 비트 라인과 콘택 플러그 사이의 커패시턴스를 감소시킬 수 있다. 또한 콘택 플러그와 접하는 활성 영역의 부분이 활성 영역의 상면 일부분 및 측벽 일부분으로 더 확장되어, 콘택 플러그와 활성 영역 사이의 접촉 저항이 감소될 수 있다.
또한 에어 스페이서의 하단부에 에어 스페이서 측으로 돌출되는 돌출부를 가지는 절연막을 가지므로, 콘택 플러그와 접하는 활성 영역의 부분을 확장시키기 위한 등방성 식각 공정 동안에, 에어 스페이서가 형성될 공간을 채우고 있는 희생층이 노출되지 않도록 할 수 있어, 에어 스페이서를 안정적으로 형성할 수 있다.
도 1은 본 발명의 실시 예에 따른 따른 반도체 소자의 레이아웃을 나타내는 개략도이다.
도 2a 내지 도 14는 본 발명의 실시 예에 따른 반도체 소자를 제조하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15는 본 발명의 실시 예에 따른 반도체 소자의 일부분을 확대한 단면도이다.
도 16은 본 발명의 실시 예에 따른 반도체 소자를 포함하는 시스템을 나타내는 구성도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 반도체 소자(100)의 레이아웃을 나타내는 개략도이다. 도 1에 예시한 레이아웃은 예를 들면, 반도체 메모리 소자에서 6F2의 단위 셀 사이즈를 가지는 메모리 셀에 적용 가능하다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 나타낸다.
도 1을 참조하면, 반도체 소자(100)는 복수의 활성 영역(AC)을 포함한다. 복수의 활성 영역(AC)을 가로질러 복수의 워드 라인(WL)이 제1 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL)은 서로 등간격으로 배치될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제1 방향(X 방향)과 다른 제2 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 제2 방향(Y 방향)은 예를 들면, 제1 방향(X 방향)과 직교할 수 있다.
복수의 비트 라인(BL)은 복수의 다이렉트 콘택(DC)을 통해 복수의 활성 영역(AC)에 연결될 수 있다.
예를 들면, 복수의 비트 라인(BL)은 각각 3F의 피치(pitch)를 가지고 서로 평행하게 배치될 수 있다. 예를 들면, 복수의 워드 라인(WL)은 각각 2F의 피치를 가지고 서로 평행하게 배치될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에는 복수의 콘택 플러그(CP)가 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 일렬로 배열될 수 있다. 일부 실시예들에서, 상기 복수의 콘택 플러그(CP)는 제2 방향(Y 방향)을 따라 등간격으로 배치될 수 있다. 복수의 콘택 플러그(CP)는 커패시터의 스토리지 전극(ST)을 활성 영역(AC)에 전기적으로 연결시키기 위한 베리드 콘택 (buried contact)을 구성할 수 있다.
도 2a 내지 도 14는 본 발명의 실시 예에 따른 반도체 소자(100, 도 14 참조)를 제조하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
반도체 소자(100)는 도 1에 예시한 레이아웃을 가질 수 있다. 도 2a, 및 도 3 내지 도 14는 각각 도 1의 A-A' 선 단면에 대응하는 부분의 단면도들이다. 도 2b는 도 1의 B-B' 선 단면에 대응하는 부분의 단면도이다. 도 2a 내지 도 14에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 반복되는 설명은 생략될 수 있다.
도 2a 및 도 2b를 함께 참조하면, 기판(110)에 소자 분리용 트렌치(112)를 형성하고, 소자 분리용 트렌치(112) 내에 소자 분리 영역(114)을 형성한다. 소자 분리 영역(114)에 의해 기판(110)에 복수의 활성 영역(116)이 정의된다. 복수의 활성 영역(116)은 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다.
기판(110)은 예를 들면 결정질, 다결정질 또는 비정질의 Si (silicon)을 포함할 수 있다. 기판(110)은 예를 들면, Ge (germanium), 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 기판(110)은 또는 SOI (silicon on insulator) 구조를 가지거나 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자 분리 영역(114)은 제1 소자 분리막(114A) 및 제2 소자 분리막(114B)을 포함한다. 제1 소자 분리막(114A) 및 제2 소자 분리막(114B)은 서로 다른 물질로 이루어질 수 있다. 예를 들면, 제1 소자 분리막(114A)은 산화막으로 이루어지고, 제2 소자 분리막(114B)은 질화막으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 따르면, 소자 분리 영역(114)의 구성은 상술한 바에 한정되는 것은 아니다. 예를 들면, 상기 소자 분리 영역(114)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 3 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수도 있다.
기판(110)에 복수의 워드 라인 트렌치(118)를 형성한다. 복수의 워드 라인 트렌치(118)는 상호 평행하게 연장되며, 각각 복수의 활성 영역(116)을 가로지르는 라인 형상을 가질 수 있다.
도 2b에 예시된 바와 같이, 저면에 단차가 형성된 복수의 워드 라인 트렌치(118)를 형성하기 위하여, 소자 분리 영역(114) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여, 소자 분리 영역(114)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 할 수 있다.
복수의 워드 라인 트렌치(118)가 형성된 결과물을 세정한 후, 복수의 워드 라인 트렌치(118)의 내부에 복수의 게이트 유전막(120), 복수의 워드 라인(122), 및 복수의 매몰 절연막(124)을 차례로 형성한다.
일부 실시예들에서, 워드 라인(122)을 형성한 후, 워드 라인(122)의 양측에서 기판(110)에 불순물 이온을 주입하여 복수의 활성 영역(116)의 상면에 소스/드레인 영역(도시 생략)을 형성할 수 있다. 다른 일부 실시예들에서, 복수의 워드 라인(122)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
복수의 워드 라인(122) 각각의 상면(122T)은 기판(110)의 상면(110T)보다 낮은 레벨에 위치될 수 있다. 복수의 워드 라인(122)의 저면은 요철 형상을 가지며, 복수의 활성 영역(116)에는 새들 핀 구조의 트랜지스터 (saddle FINFET)가 형성될 수 있다. 복수의 워드 라인(122)은 예를 들면, Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
게이트 유전막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 유전막(120)은 약 10 내지 25의 유전 상수를 가질 수 있다. 게이트 유전막(120)은 예를 들면, 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 게이트 유전막(120)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
복수의 매몰 절연막(124)의 상면(124T)은 기판(110)의 상면(110T)과 대략 동일 레벨에 위치될 수 있다. 매몰 절연막(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
기판(110)상에 층간절연막 패턴(130)을 형성할 수 있다. 층간절연막 패턴(130)은 약 200 ∼ 400 Å의 두께를 가지도록 형성될 수 있다. 층간절연막 패턴(130)은 실리콘 산화물을 포함할 수 있다. 예를 들면, 층간절연막 패턴(130)은 TEOS (tetraethylorthosilicate), HDP (high density plasma), 또는 BPSG (boro-phospho silicate glass)로 이루어질 수 있다.
층간절연막 패턴(130)은 복수의 활성 영역(116) 중 복수의 소스 영역(116S)을 노출시키는 복수의 개구(130H)를 포함할 수 있다.
그 후, 층간절연막 패턴(130)에 형성된 복수의 개구(130H) 내에 도전 물질을 채워 활성 영역(116)의 소스 영역(116S)에 전기적으로 연결 가능한 복수의 다이렉트 콘택(132)을 형성할 수 있다.
복수의 다이렉트 콘택(132)은 활성 영역(116)의 소스 영역(116S) 내로 침투하도록 형성할 수 있다. 또는 복수의 다이렉트 콘택(132)이 연결되는 활성 영역(116)의 소스 영역(116S)의 상면은 소스 영역(116S) 이외의 활성 영역(116)의 상면보다 낮을 수 있다. 즉, 복수의 다이렉트 콘택(132)은 소스 영역(116S) 이외의 활성 영역(116)의 상면보다 낮은 레벨까지 연장될 수 있다.
층간절연막 패턴(130)은 실리콘 산화물 이외의 물질을 더 포함할 수 있다. 층간절연막 패턴(130)은 예를 들면, 다결정 실리콘을 더 포함할 수 있다. 층간절연막 패턴(130)이 다결정 실리콘을 포함하는 경우에도, 다결정 실리콘은 층간 절연막(130)의 나머지 부분에 의하여 감싸져서, 층간절연막 패턴(130)은 그 전체로서 절연막의 기능을 수행할 수 있다.
층간절연막 패턴(130) 및 복수의 다이렉트 콘택(132) 위에서 상호 평행하게 연장되는 복수의 비트 라인 적층 구조(140)를 형성한다. 복수의 비트 라인 적층 구조(140)는 복수의 비트 라인(142)과, 복수의 비트 라인(142)의 상면을 덮는 복수의 절연 캡핑 라인(144)을 포함할 수 있다. 복수의 비트 라인(142)은 복수의 다이렉트 콘택(132)과 전기적으로 연결될 수 있다.
복수의 비트 라인(142)은 예를 들면, 불순물이 도핑된 반도체, 금속, 도전성 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 복수의 비트 라인(142)은 도핑된 폴리실리콘, 텅스텐 질화물, 및 텅스텐이 순차적으로 적층된 적층 구조를 가질 수 있다.
복수의 절연 캡핑 라인(144)은 예를 들면, 실리콘 질화막으로 이루어질 수 있다. 복수의 절연 캡핑 라인(144)의 두께는 복수의 비트 라인(142)의 두께보다 더 클 수 있다.
일부 실시예들에서, 복수의 비트 라인 적층 구조(140)를 형성하기 위하여, 먼저 층간절연막 패턴(130) 위에 비트 라인 형성용 도전층과, 상기 도전층을 덮는 절연층을 형성한다. 상기 절연층의 두께는 상기 비트 라인 형성용 도전층의 두께보다 더 클 수 있다. 상기 절연층을 패터닝하여 복수의 절연 캡핑 라인(144)을 형성한 후, 복수의 절연 캡핑 라인(144)을 식각 마스크로 이용하여 상기 비트 라인 형성용 도전층을 식각하여, 복수의 비트 라인(142)을 형성할 수 있다. 상기 비트 라인 형성용 도전층을 식각할 때 과도 식각에 의해 층간절연막 패턴(130)의 일부가 식각되어, 층간절연막 패턴(130)의 상면에 단차부가 형성될 수 있다.
상기 비트 라인 형성용 도전층은 예를 들면, 다중층으로 이루어질 수 있다. 상기 비트 라인 형성용 도전층은 예를 들면, 제1 금속 실리사이드막, 도전성 배리어막, 제2 금속 실리사이드막, 및 금속 또는 도전성 금속 질화물로 이루어지는 전극층이 차례로 적층된 다중층 구조를 가질 수 있다.
복수의 비트 라인 적층 구조(140) 각각의 사이에는 공간(146)이 남는다. 공간(146)은 라인 형상을 가질 수 있다.
도 3을 참조하면, 복수의 비트 라인 적층 구조(140)의 노출된 상면 및 측벽과, 층간절연막 패턴(130)의 노출 표면을 덮는 제1 절연 라이너(148)를 형성한다. 제1 절연 라이너(148)는 예를 들면, 후속 공정에서 식각 저지막으로 사용될 수 있다. 제1 절연 라이너(148)는 복수의 비트 라인 적층 구조(140)를 보호하기 위한 보호막으로 사용될 수 있다. 제1 절연 라이너(148)는 예를 들면, 실리콘 질화막으로 이루어진다. 제1 절연 라이너(148)는 예를 들면, 약 30 ∼ 80 Å의 두께를 가지도록 형성될 수 있다.
제1 절연 라이너(148) 중 비트 라인 적층 구조(140)의 측벽을 덮는 부분을 제1 부분(148-I) 및 층간절연막 패턴(130)의 노출 표면을 ??는 제2 부분(148-II)을 포함할 수 있다. 도 3에 보인 단면을 기준으로, 제1 절연 라이너(148)의 제1 부분(148-I)은, 제1 절연 라이너(148) 중 비트 라인 적층 구조(140)의 측벽을 따라서 제3 방향(Z 방향)으로 연장되는 부분을 의미하고, 제1 절연 라이너(148)의 제2 부분(148-II)은 공간(146)의 바닥면을 따라서 제1 방향(X 방향)으로 연장되는 부분을 의미한다. 제1 절연 라이너(148)의 제1 부분(148-I) 및 제2 부분(148-II)은 도 3에 보인 단면으로부터 제1 및 제3 방향(X 및 Z 방향)에 수직인 방향(도 1의 Y 방향)으로 함께 연장될 수 있다.
도 4를 참조하면, 제1 절연 라이너(148)가 형성된 결과물 상에 희생층(150)을 증착한다. 희생층(150)은 공간(146)을 모두 채우지 않고 제1 절연 라이너(148)을 균일한 두께로 덮도록 형성될 수 있다. 희생층(150)은 예를 들면, 실리콘 산화물, 실리콘 게르마늄 화합물 (SiGe compounds), 또는 폴리머로 이루어질 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 희생층(150)은 예를 들면, 제1 절연 라이너(148)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 희생층(150)은 절연 물질 또는 도전 물질로 이루어질 수 있다.
도 5를 참조하면, 희생층(150)이 형성된 결과물 상에 제2 절연 라이너(152)를 증착한다. 제2 절연 라이너(152)는 공간(146)을 모두 채우지 않고 희생층(150)을 균일한 두께로 덮도록 형성될 수 있다. 제2 절연 라이너(152)는 희생층(150)과는 다른 물질로 이루어질 수 있다. 제2 절연 라이너(152)는 예를 들면, 산화막, 질화막, 또는 실리콘 산화질화막으로 이루어질 수 있다. 제2 절연 라이너(152)는 예를 들면, 약 20 ∼ 100 Å의 두께를 가지도록 형성될 수 있다.
도 6을 참조하면, 희생층(150) 및 제2 절연 라이너(152)를 에치백하여 희생층(150) 및 제2 절연 라이너(152)가 비트 라인 적층 구조(140)의 측벽을 덮는 스페이서 구조를 가지도록 한다. 공간(146)의 바닥면에 인접한 부분에서는 희생층(150)이 노출될 수 있다. 또한 비트 라인 적층 구조(140)의 상면에 인접한 부분에서도 희생층(150)이 노출될 수 있다. 즉, 제2 절연 라이너(152)는 희생층(150)을 덮되, 제2 절연 라이너(152)는 희생층(150)의 상측 일부분 및 하측 일부분을 노출시킬 수 있다.
도 6에서, 제1 절연 라이너(148)는 비트 라인 적층 구조(140)의 상면 및 공간(146)의 바닥면에 잔류하는 것으로 도시되었으나, 이에 한정되지는 않는다. 절연 캡핑 라인(144)의 상면이 노출되도록 절연 캡핑 라인(144)의 상면 상의 제1 절연 라이너(148)의 부분도 함께 에치백될 수 있다. 또는 공간(146)의 바닥면 상의 제1 절연 라이너(148)의 부분도 함께 에치백될 수 있다.
도 7을 참조하면, 희생층(150)이 제1 절연 라이너(148) 및 제2 절연 라이너(152)에 대하여 식각 선택비를 가지는 식각 공정에 의하여, 희생층(150)의 일부분을 제거할 수 있다. 따라서 제2 절연 라이너(152)에 의하여 노출되는 희생층(150)의 상측 일부분 및 하측 일부분으로부터, 희생층(150)의 일부분이 제거될 수 있다.
예를 들면, 희생층(150)의 일부분을 제거하기 위하여 습식 식각과 같은 등방성 식각 공정이 수행될 수 있다.
희생층(150)의 일부분이 제거될 때, 공간(146)의 바닥면에 인접한 부분에서는 제1 절연 라이너(148)의 제1 부분(148-I)이 노출되지 않고, 제2 부분(148-II)만이 더 노출되도록 할 수 있다. 즉, 희생층(150)의 하측 일부분이 제거될 때, 제1 절연 라이너(148)의 제1 부분(148-I) 상에 희생층(150)이 잔류하도록 할 수 있다.
반면에, 희생층(150)의 일부분이 제거될 때, 비트 라인 적층 구조(140)의 상측에 인접한 부분에서는 제1 절연 라이너(148)의 제1 부분(148-I)이 노출되도록 할 수 있다. 즉 잔류하는 희생층(150)의 상면이 제2 절연 라이너(152)의 상면보다 낮은 레벨을 가지도록, 희생층(150)의 상측 일부분을 제거할 수 있다. 따라서 제2 절연 라이너(152)의 상측에서, 제1 절연 라이너(148)와 제2 절연 라이너(152) 사이에 희생층(150)이 개제되지 않는 빈 공간이 형성될 수 있다.
일부분이 제거된 후 희생층(150)은 상측으로부터 하측까지 대체적으로 균일한 두께를 가지다가, 공간(146)의 바닥면에 인접하여 그 두께가 감소할 수 있다.
도 8을 참조하면, 희생층(150)의 일부분을 제거한 결과물 상에 제3 절연 라이너(154)를 형성한다. 제3 절연 라이너(154)는 도 7에서 보인 희생층(150)의 일부분이 제거된 공간을 메꾸고, 노출된 제1 절연 라이너(148) 및 제2 절연 라이너(152)를 덮을 수 있다. 따라서 제3 절연 라이너(154)는 희생층(150)의 상측과 하측에 각각 접하는 부분에서 두껍게 형성될 수 있다. 제3 절연 라이너(154)는 공간(146)을 모두 채우지 않도록 형성할 수 있다. 희생층(150)은 제1 절연 라이너(148)와 제2/제3 절연 라이너(152, 154)의 사이에 갇힌 형상을 가질 수 있다.
제3 절연 라이너(154)는 희생층(150)과는 다른 물질로 이루어질 수 있다. 제3 절연 라이너(154)는 예를 들면, 산화막, 질화막, 또는 실리콘 산화질화막으로 이루어질 수 있다.
도 9를 참조하면, 공간(146)의 바닥면에 노출되는 제1 절연 라이너(148) 및 그 하부의 층간절연막 패턴(130)을 제거하여, 공간(146)을 통하여 활성 영역(116)의 일부분이 노출되도록 한다. 따라서 공간(146)은 제1 절연 라이너(148), 특히 제2 부분(148-II)을 관통하여 기판(110)을 향하여 연장될 수 있다.
공간(146)의 바닥면에 노출되는 제1 절연 라이너(148) 및 그 하부의 층간절연막 패턴(130)의 제거는, 제3 절연 라이너(154)가 형성된 결과물을 덮되, 공간(146)의 일부분만을 노출시키는 포토레지스트 패턴(미도시)을 형성한 후에 식각 공정을 통하여 수행될 수 있다. 상기 포토레지스트 패턴은 제2 방향(도 1의 Y 방향)을 따라서 공간(146)의 일부분을 노출시키는 서로 분리된 복수의 홀을 가질 수 있다. 상기 홀을 통하여, 공간(146)의 바닥면에 노출되는 제1 절연 라이너(148) 및 그 하부의 층간절연막 패턴(130)에 대한 식각 공정이 수행될 수 있다.
공간(146)의 바닥면에 노출되는 제1 절연 라이너(148) 및 그 하부의 층간절연막 패턴(130)을 제거할 때, 소자 분리 영역(114)의 일부분도 함께 노출될 수 있다. 공간(146)의 바닥면에 노출되는 제1 절연 라이너(148) 및 그 하부의 층간절연막 패턴(130)을 제거할 때, 활성 영역(116) 및/또는 소자 분리 영역(114)의 일부분도 함께 제거되어 리세스된 형상을 가질 수 있다. 이 경우, 활성 영역(116)에는 리세스된 코너부가 형성될 수 있다.
공간(146)의 바닥면에 노출되는 제1 절연 라이너(148) 및 그 하부의 층간절연막 패턴(130)을 제거할 때, 비트 라인 적층 구조(140) 상의 제3 절연 라이너(154)도 일부분이 함께 제거될 수 있다. 도 9에는 비트 라인 적층 구조(140) 상의 제3 절연 라이너(154)가 모두 제거되어 제1 절연 라이너(148)가 노출된 것으로 도시되었으나, 본 발명은 이에 한정되는 것은 아니다. 공정 방법과 조건에 따라서, 비트 라인 적층 구조(140) 상의 제3 절연 라이너(154)가 그대로 잔류할 수도 있고, 비트 라인 적층 구조(140) 상의 제3 절연 라이너(154)가 일부분만 제거되어 제1 절연 라이너(148)가 노출되지 않을 수도 있고, 비트 라인 적층 구조(140) 상의 제3 절연 라이너(154)와 함께 제1 절연 라이너(148)의 일부분도 제거될 수 있다.
단, 공간(146)의 바닥면에 노출되는 제1 절연 라이너(148) 및 그 하부의 층간절연막 패턴(130)을 제거할 때, 희생층(150)은 제3 절연 라이너(154) 및/또는 제1 절연 라이너(148)에 의하여 덮혀져서 노출되지 않을 수 있다. 희생층(150)의 상측에는 제3 절연 라이너(154)가 두껍게 형성되어, 제3 절연 라이너(154)의 일부분이 제거되어도, 희생층(150)이 노출되지 않을 수 있다. 따라서, 층간절연막 패턴(130) 및/또는 소자 분리 영역(114)의 일부분이 제거될 때, 희생층(150)은 제거되지 않고 그대로 잔류할 수 있다.
도 10을 참조하면, 공간(146)을 통하여 등방성 식각 공정을 수행하여, 공간(146)을 통하여 노출되는 층간절연막 패턴(130)의 일부분이 더 제거될 수 있다. 따라서 공간(146)은 제1 절연 라이너(152)의 제2 부분(148-II)의 아래로 확장되며, 활성 영역(116)의 상면의 일부분을 더 노출시킬 수 있다. 또한 등방성 식각 공정에 의하여 공간(146)을 통하여 노출되는 소자 분리 영역(114)의 일부분도 함께 더 제거될 수 있다. 따라서 공간(146)은 활성 영역(116)의 측벽을 노출시키면서 확장될 수 있다.
공간(146)을 확장시키는 등방성 식각 공정은 예를 들어, 산화물을 제거할 수 있는 습식 식각 방법에 의하여 수행될 수 있다. 층간절연막 패턴(130)이 실리콘 산화물 이외의 물질을 더 포함하는 경우, 공간(146)을 확장시키는 등방성 식각 공정에 의하여 층간절연막 패턴(130)의 실리콘 산화물 부분의 일부분만이 제거될 수 있다. 즉, 층간절연막 패턴(130)의 물질 구성에 따라서, 공간(146)을 확장시키는 등방성 식각 공정에 따라 제거되는 층간절연막 패턴(130)의 부분은 도 9에 보인 것과 차이가 있을 수 있다. 그러나, 공간(146)을 확장시키는 등방성 식각 공정은 층간절연막 패턴(130)의 물질 구성과 무관하게, 공간(146)을 제1 절연 라이너(152)의 제2 부분(148-II)의 아래로 확장시키고 활성 영역(116)의 상면의 일부분을 더 노출시킬 수 있다.
소자 분리 영역(114)이 도 2b에 보인 것과 같이 서로 다른 물질로 이루어지는 제1 소자 분리막(114A) 및 제2 소자 분리막(114B)로 이루어지는 경우, 공간(146)을 확장시키는 등방성 식각 공정은 산화막으로 이루어진 부분의 일부분만을 제거할 수 있다. 예를 들어, 제1 소자 분리막(114A)이 산화막으로 이루어지고, 제2 소자 분리막(114B)이 질화막으로 이루어지는 경우, 공간(146)을 확장시키는 등방성 식각 공정은 제1 소자 분리막(114A)의 일부분만을 제거할 수 있다. 즉, 소자 분리 영역(114)의 물질 구성에 따라서, 공간(146)을 확장시키는 등방성 식각 공정에 따라 제거되는 소자 분리 영역(114)의 부분은 도 9에 보인 것과 차이가 있을 수 있다. 그러나, 공간(146)을 확장시키는 등방성 식각 공정은 소자 분리 영역(114)의 물질 구성과 무관하게, 활성 영역(116)의 측벽을 노출시키면서 공간(146)을 확장시킬 수 있다.
공간(146)을 확장시키는 등방성 식각 공정이 수행되는 동안, 희생층(150)의 상측과 하측에 각각 접하는 부분에서 두껍게 형성된 제3 절연 라이너(154)에 의하여, 희생층(150)은 노출되지 않고 보호될 수 있다. 예를 들어 희생층(150)의 상측과 하측에 각각 접하는 부분에서 제3 절연 라이너(154)가 두껍게 형성되지 않은 경우, 공간(146)을 확장시키는 등방성 식각 공정이 수행되는 동안, 희생층(150)의 상측 및/또는 하측이 노출될 수 있다. 이 경우, 후속 공정에서 희생층(150)을 제거하여 에어 스페이서를 형성하는데에 어려움이 발생할 수 있다.
도 11을 참조하면, 공간(146)을 채우는 도전물질층(160)을 형성한다. 도전물질(160)은 공간(146)의 내벽 및 비트 라인 적층 구조(140) 상의 노출면을 덮는 배리어막 및 상기 배리어막 상에 형성되는 도전층을 포함할 수 있다. 상기 배리어막은 공간(146)을 모두 채우지 않도록 균일한 두께로 형성할 수 있다. 상기 도전층은 공간(146)의 내부를 채우기에 충분한 두께를 가지도록 형성할 수 있다. 상기 배리어막은 Ti/TiN 적층 구조로 이루어질 수 있다. 상기 도전층은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예들 들면, 상기 도전층은 텅스텐을 포함할 수 있다.
도전물질층(160)은 공간(146)의 하부, 즉 공간(146) 중 제1 절연 라이너(148)의 제2 부분(148-II) 아래 부분을 모두 채울 수 있다. 따라서 도전물질층(160)은 활성 영역(116)의 상면 일부, 측벽 일부 및 코너부와 접하여 전기적으로 연결될 수 있다.
도 11 및 도 12를 함께 참조하면, 도전물질층(160)의 일부를 제거하여 도전 패턴(160a)을 형성한다. 도전 패턴(160a)은. 상기 배리어막이 노출될 때까지 상기 도전층을 에치백 또는 연마한 후, 노출되는 배리어막을 제거하여 공간(146) 내에 형성할 수 있다.
도전 패턴(160a)을 형성하는 과정에서 희생층(150)이 노출될 때까지 상기 도전층을 에치백 또는 연마할 수 있다. 또는 도전 패턴(160a)을 형성한 후에, 희생층(150)을 덮는 제3 절연 라이너(154) 또는 제2 및 제3 절연 라이너(152, 154)의 일부를 제거하여 희생층(150)을 노출시킬 수 있다.
이후, 노출된 희생층(150)을 제거하여 제1 절연 라이너(148)와 제2/제3 절연 라이너(152/154) 사이에 갭(150A)을 형성할 수 있다.
도전 패턴(160a)은 도 1에 보인 콘택 플러그(CP)의 적어도 일부를 구성할 수 있다. 도 1에 보인 비트 라인(BL)에 대응하는 비트 라인 적층 구조(140)의 비트 라인(142)이 제2 방향(Y 방향)을 따라서 연장되나, 도전 패턴(160a)은 제2 방향(Y 방향)을 따라서 서로 분리된 복수의 패턴이 배열되도록 형성할 수 있다. 따라서 도 11에 보인 도전물질층(160)을 형성하기 전에, 공간(146)이 제2 방향(Y 방향)을 따라서 분리되도록 하는 절연물질을 도전 패턴(160a)을 형성하기 전에 공간(146)의 일부분을 형성할 수 있다. 또는 상기 도전층을 에치백 또는 연마한 후에, 제2 방향(Y 방향)을 따라서 복수의 패턴으로 분리하도록 식각 공정을 수행할 수 있다.
도전 패턴(160a)은 제1 절연 라이너(148)의 제2 부분(148-II) 아래 부분에서 활성 영역(116)의 상면 일부, 측벽 일부 및 코너부와 접하여 전기적으로 연결될 수 있다.
도 12 및 도 13을 함께 참조하면, 갭(150A)이 형성된 결과물 상에 절연물질층(156)을 형성한다. 절연물질층(156)에 의하여 갭(150A)의 상부측 공간을 한정할 수 있다. 따라서 절연 물질층(156)은 갭(150A)의 상부측 공간 위를 통하여 갭(150A)을 막을 수 있다. 따라서 제1 내지 제3 절연 라이너(148, 152, 154) 및 절연 물질층(156)에 의하여 감싸지는 에어 스페이서(AS)를 형성할 수 있다.
에어 스페이서(AS)는 도전 패턴(160a)과 비트 라인 적층 구조(140) 사이에 배치될 수 있다. 에어 스페이서(AS)는 비트 라인 적층 구조(140) 측벽에 인접하여 형성되었으나, 비트 라인 적층 구조(140)가 연장되는 방향으로 함께 연장되지는 않을 수 있다.
에어 스페이서(AS)는 도전 라인인 비트 라인(142)의 하면보다 낮은 레벨로부터 비트 라인(142)의 상면보다 높은 레벨까지 연장될 수 있다.
도 14를 참조하면, 절연물질층(156)을 에치백하여 일부 제거하여 도전 패턴(160a)을 노출시킬 수 있다. 이후, 도전 패턴(160a)과 전기적으로 연결 가능한 커패시터(도시 생략)를 형성하여 반도체 소자(100)를 형성할 수 있다.
도 15는 본 발명의 실시 예에 따른 반도체 소자의 일부분을 확대하여 나타내는 단면도이다. 구체적으로 도 15는 도 14의 XV 부분을 확대한 단면도이다.
도 14 및 도 15를 함께 참조하면, 도전 패턴(160a)은 활성 영역(116) 위에 형성되고, 제1 방향(X 방향)을 따라서 양측에 측벽을 가질 수 있다. 도전 라인인 비트 라인(142)과 절연 캡핑 라인(144)을 포함하는 비트 라인 적층 구조(140)는 활성 영역(116) 위에서 제2 방향(도 1의 Y 방향)을 따라서 연장되며, 에어 스페이서(AS)를 사이에 두고 도전 패턴(160a)의 측벽에 대면할 수 있다.
에어 스페이서(AS)는 도전 라인인 비트 라인(142)의 하면보다 낮은 레벨로부터 비트 라인(142)의 상면보다 높은 레벨까지 연장될 수 있다. 따라서 에어 스페이서(AS)는 비트 라인(142)과 도전 패턴(160a) 사이의 전체 영역에 걸쳐서 연장될 수 있다.
에어 스페이서(AS)와 도전 패턴(160a) 사이에는 도전 패턴(160a)의 측벽을 덮는 제1 절연막(155)이 형성될 수 있다. 제1 절연막(155)은 도전 패턴(160a)과 접하는 제3 절연 라이너(154) 및 도전 패턴(160a)과 이격되고 에어 스페이서(AS)에 노출되는 제2 절연 라이너(152)로 이루어지는 복층 구조일 수 있다. 제3 절연 라이너(154) 및 제2 절연 라이너(152)는 각각 제1 부분 절연막 및 제2 부분 절연막이라 병용할 수 있다. 제2 절연 라이너(152)는 예를 들면, 산화막, 질화막, 또는 실리콘 산화질화막으로 이루어질 수 있다. 제3 절연 라이너(154)는 예를 들면, 산화막, 질화막, 또는 실리콘 산화질화막으로 이루어질 수 있다. 제3 절연 라이너(154)와 제2 절연 라이너(152), 즉 상기 제1 부분 절연막과 상기 제2 부분 절연막은 동일 물질로 이루어질 수 있다.
제1 절연 라이너(148)는 에어 스페이서(AS)와 도전 라인인 비트 라인(142)을 포함하는 비트 라인 적층 구조(140)의 측벽을 덮는 제1 부분(148-I)과 제1 부분(148-I)으로부터 연장되어 제1 절연막(155)과 접하되, 에어 스페이서(AS)에 노출되는 상면을 가지는 제2 부분(148-II)을 가질 수 있다. 제1 절연 라이너(148)는 제2 절연막이라 병용할 수 있다.
제1 절연막(155)은 기판(110)에 인접하는 하단부에서 에어 스페이서(AS) 측으로 돌출되는 돌출부(155B)가 형성될 수 있다. 따라서 제1 절연막(155)은 기판(110)에 인접하는 하단부에서 제1 방향(X 방향)에 대하여 폭이 증가할 수 있다. 에어 스페이서(AS)는 제1 절연 라이너(148)의 제2 부분(148-II)에 인접하는 부분에서 제1 방향(X 방향)에 대하여 폭이 감소할 수 있다. 즉, 제1 방향(X 방향)에 대하여 제1 절연막(155)과 제1 절연 라이너(148) 사이의 간격은 에어 스페이서(AS)의 하단부에서 감소할 수 있다.
제1 절연막(155)의 돌출부(155b)는 제3 절연 라이너(152)를 형성할 때 만들어진 부분으로, 제3 절연 라이너(152), 즉 제1 부분 절연막의 부분일 수 있다.
도전 패턴(160a)는 제1 절연 라이너(148)의 제2 부분(148-II)을 관통하여 기판(110)을 향하도록 연장되어 활성 영역(116)과 접할 수 있다. 도전 패턴(160a)은 활성 영역(116)의 상면(116T) 및 측벽(116W)과 접할 수 있다. 활성 영역(116)은 도전 패턴(160a)과 접하는 활성 영역(116)의 상면(116T) 및 측벽(116W) 사이에서 상면(116T)보다 리세스된 코너부(116R)를 가질 수 있다. 도전 패턴(160a)은 활성 영역(116)의 상면(116T), 측벽(116W) 및 코너부(116R)와 접할 수 있다.
제1 절연 라이너(148)의 제2 부분(148-II)을 관통하여 기판(110)을 향하도록 연장되는 도전 패턴(160a)의 부분은 제1 방향(X 방향)으로 연장되어 제2 부분(148-II) 아래로 확장되는 제1 확장부(160a-I) 및 활성 영역(116)의 측벽(116W)을 따라서 연장되어 확장되는 제2 확장부(160a-II)를 가질 수 있다.
소자 분리 영역(114)은 소자 분리 영역(114)의 상면(114T)보다 리세스된 코너부(114R)를 가질 수 있다. 소자 분리 영역(114)의 코너부(114R)는 활성 영역(116)의 코너부(116R)와 인접하나, 소자 분리 영역(114)의 코너부(114R)의 최하단부가 활성 영역(116)의 코너부(116R)의 최하단부보다 낮은 레벨을 가질 수 있다.
즉, 도전 패턴(160a)의 제1 확장부(160a-I)는 도 10에서 보인 층간절연막 패턴(130)의 일부분이 제거된 곳을 채우도록 형성된 도전 패턴(160a)의 부분이고, 도전 패턴(160a)의 제2 확장부(160a-II)는 소자 분리 영역(114)의 일부분이 제거된 곳을 채우도록 형성된 도전 패턴(160a)의 부분일 수 있다. 도전 패턴(160a)의 제1 확장부(160a-I) 및 제2 확장부(160a-II)에 의하여, 도전 패턴(160a)과 활성 영역(116)이 접하는 면적이 증가할 수 있다. 따라서 도전 패턴(160a)과 활성 영역(116) 사이의 접촉 저항이 감소될 수 있다.
절연물질층(156)은 절연 캡핑 라인(144)와 제1 절연막(155) 사이, 또는 제1 절연 라이너(148)의 제1 부분(148-I)과 제1 절연막(155) 사이에 개재되어, 에어 스페이서(AS)에 의하여 노출되는 하면을 가질 수 있다. 절연물질층(156)은 제3 절연막이라 병용할 수 있다.
따라서 에어 스페이서(AS)는 제1 절연막(155), 제2 절연막(148), 제3 절연막(156)에 의하여 감싸질 수 있다. 또한 비트 라인(142)과 도전 패턴(160a) 사이에는 빈공간, 즉 공기(air)가 채워지는 에어 스페이서(AS) 배치될 수 있다. 따라서 에어 스페이서의 낮은 유전율로 인하여, 비트 라인(142)과 도전 패턴(160a)간의 커패시턴스를 감소시킬 수 있다.
도 16은 본 발명의 실시 예에 따른 반도체 소자를 포함하는 시스템을 나타내는 구성도이다.
도 16을 참조하면, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 기억 장치(1030)는 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함한다. 예를 들면, 기억 장치(1030)는 도 1 및 도 14에 예시한 반도체 소자(100)를 포함할 수 있다.
인터페이스(1040)는 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100 : 반도체 소자, 110 : 기판, 114 : 소자 분리 영역, 116 : 활성 영역, 130 : 층간절연막 패턴, 140 : 비트 라인 적층 구조, 142 : 비트 라인, 144 : 절연 캡핑 라인, 148 : 제1 절연 라이너(제2 절연막), 150 : 희생층, 152 : 제2 절연 라이너, 154 : 제3 절연 라이너, 155 : 제1 절연막, 156 : 절연 물질층(제3 절연막), 160a : 도전 패턴, AS : 에어 스페이서

Claims (10)

  1. 소자 분리 영역에 의해 정의되는 복수의 활성 영역을 가지는 기판,
    상기 복수의 활성 영역 위에 형성되고 상기 기판의 상면에 수평인 제1 방향을 따라서 양측에 측벽을 가지는 복수의 도전 패턴,
    에어 스페이서 (air spacer)를 사이에 두고 상기 측벽에 대면하며, 상기 복수의 활성 영역 위에서 상기 기판의 상면에 수평이고 상기 제1 방향에 수직인 제2 방향으로 연장되는 도전 라인, 및
    상기 에어 스페이서와 상기 도전 패턴 사이에서 상기 측벽을 덮는 제1 절연막을 포함하고,
    상기 제1 절연막은 상기 기판에 인접하는 하단부에서 상기 에어 스페이서 측으로 돌출되는 돌출부를 가지며,
    상기 제1 방향에 대한, 상기 제1 절연막의 상기 돌출부에 인접하는 상기 에어 스페이서의 부분의 폭은, 상기 에어 스페이서의 나머지 부분의 폭보다 작은 값을 가지는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 방향에 대한, 상기 제1 절연막의 상기 돌출부의 폭이 상기 제1 절연막의 나머지 부분의 폭보다 큰 값을 가지는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 도전 패턴은 상기 활성 영역의 상면 및 측벽과 접하는 것을 특징으로 하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 활성 영역은, 상기 도전 패턴과 접하는 상기 활성 영역의 상면 및 측벽 사이에 상기 활성 영역의 상면보다 리세스된 코너부를 가지며, 상기 도전 패턴은 상기 코너부와 접하는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 절연막은, 상기 도전 패턴과 접하는 제1 부분 절연막과, 상기 도전 패턴과 이격되고 상기 에어 스페이서에 노출되는 제2 부분 절연막으로 이루어지는 복층 구조인 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 에어 스페이서와 상기 도전 라인 사이에서 상기 도전 라인을 덮는 제1 부분과, 상기 제1 부분으로부터 연장되어 상기 제1 절연막과 접하되 상기 에어 스페이서에 노출되는 상면을 가지는 제2 부분을 가지는 제2 절연막을 더 포함하고,
    상기 도전 패턴은 상기 제2 부분을 관통하여 상기 기판을 향하도록 연장되어 상기 활성 영역과 접하는 것을 특징으로 하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 제2 부분을 관통하여 상기 기판을 향하도록 연장되는 상기 도전 패턴의 부분은 상기 기판의 상면에 수직인 제3 방향으로 연장되어, 상기 제2 부분 아래로 확장되는 것을 특징으로 하는 반도체 소자.
  8. 기판 상에서 상기 기판의 상면에 수평인 제1 방향으로 각각 연장되며 상기 기판의 상면에 수직인 제2 방향을 따라서 적층되는 도전 라인 및 절연 캡핑 라인의 적층 구조,
    에어 스페이서 (air spacer)를 사이에 두고 상기 도전 라인에 대면하는 측벽을 가지는 콘택 플러그,
    상기 에어 스페이서와 상기 콘택 플러그 사이에서 상기 측벽을 덮는 제1 절연막을 포함하고,
    상기 제1 절연막은 하단부에서 상기 에어 스페이서 측으로 돌출되는 돌출부를 가지며, 상기 기판의 상면에 수평이고 상기 제1 방향에 수직인 제3 방향에 대한 상기 제1 절연막의 상기 돌출부의 폭이 상기 제1 절연막의 나머지 부분의 폭보다 큰 값을 가지고, 상기 제3 방향에 대한 상기 제1 절연막의 상기 돌출부에 인접하는 상기 에어 스페이서의 부분의 폭이, 상기 에어 스페이서의 나머지 부분의 폭보다 작은 값을 가지는 것을 특징으로 하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 에어 스페이서와 상기 도전 라인 사이에서 상기 도전 라인을 덮고 상기 에어 스페이서에 의하여 노출되는 상면을 가지도록 상기 제1 절연막을 향하여 연장되는 제2 절연막을 더 포함하고,
    상기 에어 스페이서는 상기 제1 절연막과 상기 제2 절연막 사이에 배치되는 것을 특징으로 하는 반도체 소자.
  10. 제8 항에 있어서,
    상기 에어 스페이서는 상기 도전 라인의 하면보다 낮은 레벨로부터 상기 도전 라인의 상면보다 높은 레벨까지 연장되는 것을 특징으로 하는 반도체 소자.
KR1020120142903A 2012-12-10 2012-12-10 반도체 소자 Active KR102036345B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120142903A KR102036345B1 (ko) 2012-12-10 2012-12-10 반도체 소자
US14/103,195 US8987860B2 (en) 2012-12-10 2013-12-11 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120142903A KR102036345B1 (ko) 2012-12-10 2012-12-10 반도체 소자

Publications (2)

Publication Number Publication Date
KR20140075875A KR20140075875A (ko) 2014-06-20
KR102036345B1 true KR102036345B1 (ko) 2019-10-24

Family

ID=50880055

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120142903A Active KR102036345B1 (ko) 2012-12-10 2012-12-10 반도체 소자

Country Status (2)

Country Link
US (1) US8987860B2 (ko)
KR (1) KR102036345B1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102055299B1 (ko) * 2013-04-12 2019-12-16 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9425200B2 (en) * 2013-11-07 2016-08-23 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
US9196728B2 (en) * 2013-12-31 2015-11-24 Texas Instruments Incorporated LDMOS CHC reliability
JP2015211108A (ja) * 2014-04-25 2015-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US9941388B2 (en) * 2014-06-19 2018-04-10 Globalfoundries Inc. Method and structure for protecting gates during epitaxial growth
KR102271773B1 (ko) * 2014-09-16 2021-07-01 삼성전자주식회사 반도체 소자 제조 방법
KR102395192B1 (ko) 2015-11-27 2022-05-06 삼성전자주식회사 에어 스페이서를 포함하는 반도체 소자
US9859284B2 (en) 2016-01-21 2018-01-02 Micron Technology, Inc. Semiconductor memory device having enlarged cell contact area and method of fabricating the same
KR102519608B1 (ko) * 2016-07-12 2023-04-10 삼성전자주식회사 반도체 장치
KR102359266B1 (ko) * 2017-08-31 2022-02-07 삼성전자주식회사 반도체 소자
KR102359267B1 (ko) * 2017-10-20 2022-02-07 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10347643B1 (en) * 2018-06-07 2019-07-09 Micron Technology, Inc. Methods of forming integrated assemblies having dielectric regions along conductive structures
KR102606784B1 (ko) 2018-07-13 2023-11-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102574450B1 (ko) 2018-07-27 2023-09-04 삼성전자 주식회사 소자 특성을 향상시킬 수 있는 반도체 소자
CN110707083B (zh) 2018-08-23 2022-02-01 联华电子股份有限公司 半导体存储装置及其形成方法
US11508827B2 (en) 2018-09-26 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Air spacer for a gate structure of a transistor
US20210217652A1 (en) * 2020-01-12 2021-07-15 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor structure and method of forming thereof
US11502106B2 (en) * 2020-02-11 2022-11-15 Globalfoundries U.S. Inc. Multi-layered substrates of semiconductor devices
JP2021150341A (ja) 2020-03-16 2021-09-27 キオクシア株式会社 半導体装置および半導体装置の製造方法
KR102775697B1 (ko) 2020-07-24 2025-03-07 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US20220093478A1 (en) * 2020-09-18 2022-03-24 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
US12237215B2 (en) 2020-09-18 2025-02-25 Changxin Memory Technologies, Inc. Semiconductor structure and method for manufacturing same
CN116568031B (zh) * 2023-07-12 2023-11-17 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332123A (ja) 2005-05-23 2006-12-07 Toshiba Corp 半導体装置の製造方法
JP2009267208A (ja) 2008-04-28 2009-11-12 Toshiba Corp 半導体装置及びその製造方法
US20120276711A1 (en) * 2011-04-27 2012-11-01 Hynix Semiconductor Inc. Method for manufacturing semiconductor device having spacer with air gap

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495900B1 (en) 1997-11-12 2002-12-17 Micron Technology, Inc. Insulator for electrical structure
JP2001044380A (ja) * 1999-07-26 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003179224A (ja) 2001-12-10 2003-06-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6501120B1 (en) * 2002-01-15 2002-12-31 Taiwan Semiconductor Manufacturing Company, Ltd Capacitor under bitline (CUB) memory cell structure employing air gap void isolation
KR100853477B1 (ko) 2002-07-19 2008-08-21 주식회사 하이닉스반도체 반도체 소자 제조방법
KR100487656B1 (ko) 2003-08-12 2005-05-03 삼성전자주식회사 반도체 기판과 ″ｌ″형 스페이서 사이에 에어 갭을구비하는 반도체 소자 및 그 제조 방법
US7560375B2 (en) * 2004-09-30 2009-07-14 International Business Machines Corporation Gas dielectric structure forming methods
US7132342B1 (en) 2004-12-03 2006-11-07 National Semiconductor Corporation Method of reducing fringing capacitance in a MOSFET
US20080096364A1 (en) 2006-10-18 2008-04-24 Spansion Llc Conformal liner for gap-filling
KR100845720B1 (ko) 2006-11-30 2008-07-10 동부일렉트로닉스 주식회사 플래시 메모리 소자 및 그의 제조방법
US7994040B2 (en) 2007-04-13 2011-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication thereof
KR101119774B1 (ko) * 2009-08-11 2012-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
CN102097490A (zh) 2009-12-15 2011-06-15 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
KR101116359B1 (ko) * 2009-12-30 2012-03-09 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 및 그 제조 방법
US8603890B2 (en) * 2010-06-19 2013-12-10 Sandisk Technologies Inc. Air gap isolation in non-volatile memory
US20120007165A1 (en) * 2010-07-12 2012-01-12 Samsung Electronics Co., Ltd. Semiconductor devices
KR20120031667A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 반도체 소자 및 반도체 소자 제조 방법
CN102468326B (zh) 2010-10-29 2015-01-07 中国科学院微电子研究所 接触电极制造方法和半导体器件
KR101979752B1 (ko) * 2012-05-03 2019-05-17 삼성전자주식회사 반도체 소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332123A (ja) 2005-05-23 2006-12-07 Toshiba Corp 半導体装置の製造方法
JP2009267208A (ja) 2008-04-28 2009-11-12 Toshiba Corp 半導体装置及びその製造方法
US20120276711A1 (en) * 2011-04-27 2012-11-01 Hynix Semiconductor Inc. Method for manufacturing semiconductor device having spacer with air gap

Also Published As

Publication number Publication date
US20140159194A1 (en) 2014-06-12
KR20140075875A (ko) 2014-06-20
US8987860B2 (en) 2015-03-24

Similar Documents

Publication Publication Date Title
KR102036345B1 (ko) 반도체 소자
US9576902B2 (en) Semiconductor device including landing pad
CN108054153B (zh) 利用空气间隔分离导电结构的半导体器件及其制造方法
US9064731B2 (en) Semiconductor device having landing pads
KR101926610B1 (ko) 반도체 소자 및 그 제조 방법
US10886167B2 (en) Semiconductor device for improving device characteristics
KR102038091B1 (ko) 반도체 소자 제조방법
KR102424964B1 (ko) 반도체 소자 및 그 제조방법
US8946077B2 (en) Method of manufacturing a semiconductor device
US9362289B2 (en) Semiconductor device including landing pad
US10332831B2 (en) Semiconductor device including a bit line
US20200235049A1 (en) Semiconductor Devices Having Nonlinear Bitline Structures
KR102053353B1 (ko) 반도체 소자 및 그 제조 방법
KR102025339B1 (ko) 도전성 플러그를 포함하는 반도체 소자
US20250218862A1 (en) Method of manufacturing device isolation layer and method of manufacturing semiconductor device by using the same
KR20230112436A (ko) 반도체 소자

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20121210

PG1501 Laying open of application
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20171114

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20121210

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20181022

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190429

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20191007

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20191018

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20191021

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20220927

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee