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KR102030437B1 - 반도체 소자 - Google Patents

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KR102030437B1
KR102030437B1 KR1020130078716A KR20130078716A KR102030437B1 KR 102030437 B1 KR102030437 B1 KR 102030437B1 KR 1020130078716 A KR1020130078716 A KR 1020130078716A KR 20130078716 A KR20130078716 A KR 20130078716A KR 102030437 B1 KR102030437 B1 KR 102030437B1
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pattern
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buried
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허기재
홍형선
김세영
임준희
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삼성전자주식회사
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Abstract

본 발명에 따른 반도체 소자는, 제1 영역, 상기 제1 영역과 제1 방향으로 대향하는 제2 영역 및 상기 제1 및 제2 영역 사이에 분리용 트렌치가 형성된 기판이 마련된다. 상기 분리용 트렌치 내부에 구비되고, 소자 분리 영역으로 제공되는 절연 패턴이 구비된다. 상기 절연 패턴 내부에 매립되고, 상기 분리용 트렌치 양측으로 돌출되는 기판의 상부 주표면 보다 낮은 상부면을 갖고, 상기 제1 방향과 수직하는 제2 방향으로 연장되는 매립 도전 패턴이 구비된다. 상기 기판 표면 및 절연 패턴 상에는 제1 게이트 절연막이 구비된다. 상기 제1 게이트 절연막 상에는, 상기 제1 영역, 소자 분리 영역 및 제2 영역의 상부면을 따라 제1 방향으로 연장되는 공통 게이트 패턴이 구비된다. 상기 공통 게이트 패턴 양 측의 제1 영역 및 제2 영역에는 각각 소오스/드레인 영역들이 구비된다. 상기 반도체 소자는 우수한 동작 특성을 가질 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다. 보다 상세하게는, 트랜지스터들을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 각 회로들은 PMOS 트랜지스터를 이용한 풀업소자와 NMOS 트랜지스터를 이용한 풀다운 소자를 포함한다. 또한, 상기 PMOS 트랜지스터 및 NMOS 트랜지스터들은 전기적으로 연결되어 CMOS 트랜지스터로 제공된다. 반도체 소자의 집적도가 높아지면서 좁은 수평 면적 내에 많은 수의 트랜지스터들이 조밀하게 구비되며, 이에 따라 기생 커패시턴스에 의한 트랜지스터들의 동작 속도의 감소 등의 문제가 발생되고 있다.
본 발명의 목적은 우수한 동작 특성을 갖는 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 제1 영역, 상기 제1 영역과 제1 방향으로 대향하는 제2 영역 및 상기 제1 및 제2 영역 사이에 분리용 트렌치가 형성된 기판이 구비된다. 상기 분리용 트렌치 내부에는 소자 분리 영역으로 제공되는 절연 패턴이 구비된다. 상기 절연 패턴 내부에 매립되고, 상기 분리용 트렌치 양측으로 돌출된 기판의 상부 주표면 보다 낮은 상부면을 갖고, 상기 제1 방향과 수직하는 제2 방향으로 연장되는 매립 도전 패턴이 구비된다. 상기 기판 표면 및 절연 패턴 상에는 제1 게이트 절연막이 구비된다. 상기 제1 게이트 절연막 상에는 상기 제1 영역, 소자 분리 영역 및 제2 영역의 상부면을 따라 제1 방향으로 연장되는 공통 게이트 패턴이 구비된다. 상기 공통 게이트 패턴 양 측의 제1 영역의 기판 부위에는 제1 소오스/드레인 영역이 구비된다. 상기 공통 게이트 패턴 양 측의 제2 영역의 기판 부위에는 제2 소오스/드레인 영역이 구비된다.
본 발명의 일 실시예에서, 상기 공통 게이트 패턴은 복수개가 구비될 수 있고, 서로 평행하게 배치될 수 있다.
본 발명의 일 실시예에서, 상기 제1 영역 상에 구비되는 공통 게이트 패턴 부위와 상기 제1 소오스/드레인 영역은 제1 도전형의 MOS 트랜지스터로 제공되고, 상기 제2 영역 상에 구비되는 공통 게이트 패턴 부위와 상기 제2 소오스/드레인 영역은 제2 도전형의 MOS 트랜지스터로 제공되고, 상기 소자 분리 영역 상에 구비되는 공통 게이트 패턴 부위는 연결 부분으로 제공될 수 있다.
본 발명의 일 실시예에서, 상기 매립 도전 패턴은 복수개가 구비될 수 있고, 서로 평행하게 배치될 수 있다.
상기 매립 도전 패턴들은 적어도 2개가 서로 연결된 형상을 가질 수 있다. 이와는 달리, 상기 매립 도전 패턴들은 서로 분리된 형상을 가질 수 있다.
본 발명의 일 실시에에서, 상기 기판에는 셀 영역이 더 포함되고, 상기 셀 영역에는 제2 게이트 절연막 및 매립 게이트 전극을 포함하는 매립 트랜지스터들이 구비될 수 있다.
상기 매립 게이트 전극은 상기 매립 도전 패턴들과 동일한 도전 물질을 포함할 수 있다.
상기 매립 도전 패턴의 외벽 및 저면을 따라 라이너 형상의 절연막이 구비될 수 있다. 상기 라이너 형상의 절연막은 상기 매립 트랜지스터의 제2 게이트 절연막과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 드레인 영역과 각각 접촉하는 제1 및 제2 콘택 플러그들 및 상기 제1 및 제2 콘택 플러그들을 연결시키는 상부 배선 라인이 더 포함될 수 있다.
상기 상부 배선 라인은 상기 제1 방향으로 연장되는 라인 형상을 갖고, 상기 공통 게이트 패턴과 이격되면서 상기 공통 게이트 패턴 상에 구비될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 제1 방향으로 서로 대향하는 제1 및 제2 영역의 사이의 기판을 식각하여 분리용 트렌치를 형성한다. 상기 분리용 트렌치 내부에, 제1 방향과 수직한 제2 방향으로 연장되는 개구부를 포함하는 제1 절연 패턴을 형성한다. 상기 개구부 내부에, 상기 분리용 트렌치 양측으로 돌출되는 기판의 상부 주표면 보다 낮은 상부면을 갖고, 상기 제1 방향과 수직하는 제2 방향으로 연장되는 매립 도전 패턴을 형성한다. 상기 개구부 내부에서 상기 매립 도전 패턴 상에 제2 절연 패턴을 형성한다. 상기 기판 표면 및 제2 절연 패턴 상에 제1 게이트 절연막을 형성한다. 상기 제1 게이트 절연막 상에, 상기 제1 영역, 소자 분리 영역 및 제2 영역의 상부면을 따라 제1 방향으로 연장되는 공통 게이트 패턴을 형성한다. 상기 공통 게이트 패턴 양 측의 제1 영역의 기판 부위에 불순물을 주입하여 제1 소오스/드레인 영역을 형성한다. 또한, 상기 공통 게이트 패턴 양 측의 제2 영역의 기판 부위에 불순물을 주입하여 제2 소오스/드레인 영역을 형성한다.
본 발명의 일 실시예에서, 상기 기판에는 셀 영역이 더 포함되고, 상기 셀 영역에 제2 게이트 절연막 및 매립 게이트 전극을 포함하는 매립 트랜지스터들을 형성하는 공정을 더 포함할 수 있다.
상기 매립 도전 패턴 및 매립 게이트 전극은 동일한 증착 공정, 평탄화 공정 및 식각 공정을 통해 동시에 형성될 수 있다.
설명한 것과 같이, 본 발명에 따른 반도체 소자는 매립 도전 패턴을 포함하고 있다. 상기 매립 배선 패턴이 구비됨으로써, 상기 매립 도전 패턴 위로 상기 매립 도전 패턴을 가로지르는 공통 게이트 패턴들이 구비될 수 있다.
상기 매립 도전 패턴 양 측방으로 배치되는 MOS 트랜지스터의 게이트 패턴을 콘택이나 도전 라인없이 직접 연결시킬 수 있다. 따라서, 배선의 배치 설계가 간단해질 수 있다. 또한, 상기 매립 도전 패턴이 구비됨으로써, 다른 배선들과의 이격 거리를 증가시킬 수 있어 기생 커패시턴스를 감소시킬 수 있다. 따라서, 고성능을 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 2는 도 1에 도시된 I-I' 부위의 단면도이다.
도 3 내지 도 7은 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 8 내지 도 11은 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 14는 도 13에 도시된 I-I' 부위의 단면도이다.
도 15 및 도 16은 도 13에 도시된 반도체 소자의 제조 방법을 나타내는 단면도 및 평면도이다.
도 17은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 18은 도 17에 도시된 반도체 소자의 제조 방법을 나타내는 평면도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 20은 도 19의 반도체 소자에서 페리/코어 영역을 나타내는 평면도이다.
도 21 내지 도 26은 도 19에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 27은 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다. 도 2는 도 1에 도시된 I-I' 부위의 단면도이다.
본 실시예의 반도체 소자는 CMOS 트랜지스터들이 반복 배치되는 구조를 갖는다.
도 1 및 도 2를 참조하면, 기판(100)은 NMOS 트랜지스터들이 형성되기 위한 제1 영역(A)과, PMOS 트랜지스터들이 형성되기 위한 제2 영역(B)이 구분된다. 상기 제1 및 제2 영역(A, B)은 제1 방향으로 서로 대향하게 배치된다.
상기 제1 및 제2 영역(A, B) 사이의 기판(100)에는 소자 분리 영역이 구비될 수 있다. 상기 소자 분리 영역은 기판(100)이 일부 식각되어 형성된 소자 분리용 트렌치(102)의 내부에 절연막 패턴(117)이 채워진 형상을 갖는다. 상기 절연막 패턴(117)은 매립 도전 패턴(114)의 외벽 및 저면 부위와 접하는 제1 절연 패턴(110)과, 상기 매립 도전 패턴(114)의 상부면과 접하는 제2 절연 패턴(116)을 포함한다. 상기 제1 및 제2 절연 패턴(110, 116)은 동일한 절연 물질을 포함할 수도 있고, 서로 다른 절연 물질을 포함할 수도 있다.
이하에서는 상기 소자 분리용 트렌치(102)의 양 측으로 상기 소자 분리용 트렌치 부위에 비해 돌출되는 기판(100)의 상부 표면을 기판의 주 표면이라 하면서 설명한다. 즉, 상기 기판(100)의 주 표면은 액티브 영역(100a, 100b)의 기판 표면 부위가 된다.
상기 소자 분리용 트렌치(102) 내부에 적어도 하나의 매립 도전 패턴(114)이 구비된다. 상기 매립 도전 패턴(114)의 상부면은 상기 기판(100)의 주 표면보다 낮게 위치할 수 있다. 상기 매립 도전 패턴(114)은 상기 제1 방향과 수직하는 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
일 예로, 상기 매립 도전 패턴(114)은 상기 소자 분리용 트렌치(102)의 측벽과 접촉되지 않으면서 상기 절연막 패턴(117) 내부에 매립될 수 있다. 이 경우, 상기 매립 도전 패턴(114)의 전체 외벽의 표면은 상기 제1 절연 패턴(110)과 접할 수 있다. 이와는 다른 예로, 상기 매립 도전 패턴(114)은 상기 소자 분리용 트렌치(102) 측벽의 기판 부위와 접촉되는 형상을 가질 수도 있다. 이 경우, 상기 매립 도전 패턴(114) 외벽의 적어도 일부는 기판 부위와 접촉하고, 나머지 외벽의 표면은 상기 제1 절연 패턴과 접할 수 있다.
상기 매립 도전 패턴(114)은 폴리실리콘, 금속, 금속 질화물 등을 포함할 수 있다. 이들은 단독 또는 2 이상을 적층하여 형성할 수 있다. 상기 매립 도전 패턴으로 사용될 수 있는 금속 또는 금속 질화물의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 등을 들 수 있다.
선택적으로, 상기 매립 도전 패턴(114)의 외벽 및 저면 부위에는 라이너 형상의 절연막이 구비될 수도 있다.
상기 매립 도전 패턴(114)은 주변의 패턴들과 전기적으로 연결되는 배선 라인으로 제공될 수 있다.
상기 제1 영역(A)의 기판에는 제1 액티브 영역들(100a)이 구비될 수 있다. 예를들어, 상기 제1 액티브 영역들(100a)은 고립된 형상을 가지면서 상기 제1 방향과 수직한 제2 방향으로 나란하게 배치될 수 있다. 상기 제1 액티브 영역들(100a)에는 NMOS 트랜지스터들이 구비될 수 있다.
상기 제2 영역(B)의 기판에는 제2 액티브 영역들(100b)이 구비될 수 있다. 예를들어, 상기 제2 액티브 영역들(100b)은 고립된 형상을 가지면서 상기 제1 방향과 수직한 제2 방향으로 나란하게 배치될 수 있다. 상기 제2 액티브 영역들에는 PMOS 트랜지스터들이 구비될 수 있다.
하나의 NMOS 트랜지스터 및 하나의 PMOS 트랜지스터를 사용하여 하나의 인버터가 구현될 수 있기 때문에, 상기 PMOS 트랜지스터들은 상기 NMOS 트랜지스터들과 각각 제1 방향으로 대향하게 배치되는 것이 바람직하다. 또한, 상기 제2 액티브 영역들(100b)은 상기 제1 액티브 영역들(100a)과 각각 제1 방향으로 대향하게 배치되는 것이 바람직하다.
상기 제1 방향으로 서로 대향하게 배치되는 NMOS 트랜지스터 및 PMOS 트랜지스터는 공통 게이트 패턴(120)을 포함한다. 즉, 상기 공통 게이트 패턴(120)은 상기 제1 영역(A), 소자 분리 영역 및 제2 영역(B)의 상부면을 따라 상기 제1 방향으로 연장되는 형상을 갖는다. 상기 공통 게이트 패턴(120)은 상기 매립 도전 패턴(114)과 수직한 방향으로 연장된다.
상기 제2 방향으로 나란하게 배치되는 각각의 제1 및 제2 액티브 영역들(A, B)에 각각 NMOS 트랜지스터들 및 PMOS 트랜지스터들이 구비될 수 있다. 그러므로, 복수의 공통 게이트 패턴들(120)은 서로 평행하게 배치될 수 있다.
상기 공통 게이트 패턴(120)은 NMOS 트랜지스터의 게이트로 제공되는 제1 게이트 부분(120a)과, PMOS 트랜지스터의 게이트로 제공되는 제2 게이트 부분(120c)과 상기 소자 분리 영역 상에서 상기 제1 및 제2 게이트 부분(120a, 120c)을 연결시키는 연결 부분(120b)을 포함한다. 상기 공통 게이트 패턴(120)이 구비됨으로써, 상기 제1 및 제2 게이트 부분(120a, 120c)은 별도의 콘택 플러그나 도전 라인 없이 직접적으로 연결되는 구조를 가질 수 있다. 일 예로, 상기 제1 게이트 부분(120a), 제2 게이트 부분(120c) 및 연결 부분(120b)은 동일한 선폭을 가질 수 있다.
상기 NMOS 트랜지스터들에 포함되는 제1 게이트 부분(120a)의 양 측방으로 상기 제1 액티브 영역(100a)의 표면 부위에 각각 제1 소오스 및 제1 드레인 영역(122a, 122b)이 구비된다.
또한, 상기 PMOS 트랜지스터들에 포함되는 제2 게이트 부분(120c)의 양 측방으로 상기 제2 액티브 영역(100b)의 표면 부위에 각각 제2 소오스 및 제2 드레인 영역(124a, 124b)이 구비된다.
본 실시예에 의하면, 상기 제2 방향으로 연장되는 배선 라인으로써 매립 도전 패턴(114)이 구비된다. 즉, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 각 게이트들과 수직한 방향으로 연장되는 배선 라인이 상기 게이트들과 동일한 평면 레벨에서 형성되지 않고, 상기 게이트들 아래에 배치된다. 그러므로, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터들은 상기 배선 라인에 영향을 받지 않고 제1 방향으로 연장되는 공통 게이트 패턴(120)을 포함할 수 있다. 이와같이, 공통 게이트 패턴(120)이 구비됨으로써 연결 배선이 단순화될 수 있다.
도 3 내지 도 7은 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다. 도 8 내지 도 11은 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 3 및 도 8을 참조하면, 기판(100) 상에 소자 분리 영역 및 액티브 영역을 형성하기 위한 제1 식각 마스크 패턴을 형성한다.
상기 제1 식각 마스크 패턴을 이용하여 상기 기판(100)을 식각함으로써, 소자 분리용 트렌치(102)를 형성한다. 상기 소자 분리용 트렌치(102)는 상기 제1 영역(A)과 상기 제2 영역(B) 사이 부위에 형성될 수 있다. 또한, 상기 소자 분리용 트렌치(102)는 상기 제1 및 제2 영역(A, B)에서 상기 제1 액티브 영역들(100a) 및 제2 액티브 영역들(100b) 사이에 각각 형성될 수 있다.
상기 소자 분리용 트렌치(102) 내부를 채우는 제1 절연막을 형성한다. 상기 절연막을 평탄화하여 상기 소자 분리용 트렌치(102) 내부에 예비 절연 패턴(104)을 형성한다. 이 후, 상기 제1 식각 마스크 패턴을 제거한다.
도 4 및 도 9를 참조하면, 상기 예비 절연 패턴(104) 및 기판(100) 상에 매립 도전 패턴을 형성하기 위한 제2 식각 마스크 패턴(106)을 형성한다. 상기 제2 식각 마스크 패턴(106)은 상기 매립 도전 패턴이 형성될 부위를 선택적으로 노출한다.
상기 제2 식각 마스크 패턴(106)을 이용하여 상기 예비 절연 패턴(104)의 일부를 식각하여 개구부(108)를 형성한다. 상기 식각 공정을 수행함으로써, 상기 예비 절연 패턴(104)은 제1 절연 패턴(110)이 된다. 상기 개구부(108)의 저면에는 상기 제1 절연 패턴(110)이 구비된다.
상기 개구부(108)는 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 도시된 것과 같이, 상기 개구부(108)는 상기 제1 및 제2 영역 사이의 예비 절연 패턴(104)에 형성될 수 있다. 다른 예로, 상기 매립 도전 패턴이 상기 기판 부위와 접촉하도록 형성되는 경우에는 상기 식각 공정에서 상기 기판 부위도 일부 식각될 수 있다.
이 후, 선택적으로 상기 개구부(108) 내벽에 라이너 형상의 절연막을 형성한다. 즉, 상기 절연막 형성 공정은 생략될 수도 있다.
도 5를 참조하면, 상기 개구부(108) 내부를 완전하게 채우도록 도전막(112)을 형성한다. 따라서, 상기 도전막(112)은 상기 개구부(108) 내부 및 제2 식각 마스크 패턴(106) 상에 형성될 수 있다.
상기 도전막(112)은 폴리실리콘, 금속, 금속 질화물 등을 포함할 수 있다. 이들은 단독 또는 2 이상을 적층하여 형성할 수 있다. 상기 도전막(112)으로 사용될 수 있는 금속 또는 금속 질화물의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 등을 들 수 있다.
도 6 및 도 10을 참조하면, 상기 개구부(108) 내부에만 상기 도전막(112)이 남도록 상기 도전막(112)을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마 공정 또는 에치백 공정을 포함할 수 있다.
이 후, 상기 도전막(112)을 일부 두께만큼 식각하여 상기 기판의 주 표면보다 낮은 상부면을 갖는 매립 도전 패턴(114)을 형성한다.
계속하여, 상기 매립 도전 패턴(114) 상에 상기 개구부(108) 내부를 채우는 제2 절연막을 형성한다. 상기 제2 절연막은 상기 제1 절연막과 동일한 절연 물질로 형성할 수도 있고, 서로 다른 절연 물질로 형성할 수도 있다. 상기 제2 절연막으로 사용될 수 있는 절연 물질의 예로는 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물 등을 들 수 있다.
이 후, 상기 제2 절연막을 평탄화하여 제2 절연 패턴(116)을 형성한다. 상기 제2 절연 패턴은 상기 매립 도전 패턴(114) 상에 형성된다. 또한, 상기 제2 식각 마스크 패턴을 제거하여 기판(100) 상부면을 노출시킨다. 상기 노출된 기판(100) 상부면 부위는 액티브 영역들로 제공된다.
상기 매립 도전 패턴(114)은 상기 제1 및 제2 절연 패턴(110, 116)으로 구성되는 절연막 패턴(117)의 내부에 매립된 형상을 갖는다.
도 7 및 도 11을 참조하면, 상기 기판(100) 상에 게이트 절연막(118) 및 게이트 전극막을 형성한다. 상기 게이트 전극막 상에 제3 식각 마스크 패턴을 형성한다.
이 후, 상기 제3 식각 마스크 패턴을 이용하여 상기 게이트 전극막을 식각하여 공통 게이트 패턴들(120)을 형성한다. 상기 공통 게이트 패턴들(120)은 상기 제1 방향으로 연장되어 NMOS 트랜지스터들 및 PMOS 트랜지스터들의 공통의 게이트로 제공된다. 상기 각각의 공통 게이트 패턴들(120)은 서로 평행하게 배치된다.
즉, 상기 공통 게이트 패턴(120)은 상기 제1 액티브 영역(100a), 절연막 패턴(117) 및 제2 액티브 영역(100b)의 상부면을 따라 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 공통 게이트 패턴(120)은 NMOS 트랜지스터의 게이트로 제공되는 제1 게이트 부분(120a)과, PMOS 트랜지스터의 게이트로 제공되는 제2 게이트 부분(120c)과 상기 소자 분리 영역 상에서 상기 제1 및 제2 게이트 부분(120a, 120c)을 연결시키는 연결 부분(120b)을 포함한다. 이와같이, 상기 공통 게이트 패턴(120)이 구비됨으로써, 상기 제1 및 제2 게이트 부분(120a, 120c)은 별도의 콘택 플러그나 도전 라인없이 직접적으로 연결되는 구조를 가질 수 있다.
이 후, 상기 제1 영역의 기판 표면으로 N형 불순물을 주입하여 제1 소오스 영역들(122a) 및 제1 드레인 영역들(122b)을 형성한다.
상기 제2 영역의 기판 표면으로 P형 불순물을 주입하여 제2 소오스 영역들(124a) 및 제2 드레인 영역들(124b)을 형성한다.
상기 공정을 통해, 공통 게이트 패턴(120) 및 매립 도전 패턴(114_을 포함하는 반도체 소자를 완성할 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 12에 도시된 반도체 소자는 공통 게이트 패턴의 형상을 제외하고는 도 1 및 2를 참조로 설명한 것과 동일한 구조를 갖는다.
도 12를 참조하면, 기판은 NMOS 트랜지스터들이 형성되기 위한 제1 영역(A)과, PMOS 트랜지스터들이 형성되기 위한 제2 영역(B)이 구분된다. 상기 제1 및 제2 영역(A, B) 사이의 기판에는 소자 분리 영역이 구비될 수 있다. 상기 제1 및 제2 영역(A, B)은 제1 방향으로 서로 대향한다.
상기 소자 분리 영역으로 제공되는 절연 패턴 내부에는 상기 제1 방향과 수직한 제2 방향으로 연장되는 매립 도전 패턴(114)이 구비된다.
상기 기판 표면 및 절연 패턴 상에는 게이트 절연막이 구비된다. 또한, 상기 게이트 절연막 상에는, 상기 제1 영역(A), 소자 분리 영역 및 제2 영역(B)의 상부면을 따라 제1 방향으로 연장되는 형상을 갖는 공통 게이트 패턴(120)이 구비된다.
상기 공통 게이트 패턴(120)은 NMOS 트랜지스터의 게이트로 제공되는 제1 게이트 부분(120a)과, PMOS 트랜지스터의 게이트로 제공되는 제2 게이트 부분(120c)과 상기 소자 분리 영역 상에서 상기 제1 및 제2 게이트 부분(120a, 120c)을 연결시키는 연결 부분(120b)을 포함한다. 이와같이, 상기 공통 게이트 패턴(120)이 구비됨으로써, 상기 제1 및 제2 게이트 부분(120b, 120c)은 별도의 콘택 플러그나 도전 라인없이 직접적으로 연결되는 구조를 가질 수 있다.
상기 제1 게이트 부분(120a)은 NMOS 트랜지스터의 설계된 특성에 따라 선폭(d1)을 결정할 수 있다. 또한, 상기 제2 게이트 부분(120c)의 PMOS 트랜지스터의 설계된 특성에 따라 선폭(d3)을 결정할 수 있다. 그러므로, 상기 제1 게이트 부분(120a), 연결 부분(120b) 및 제2 게이트 부분(120c) 중 적어도 하나의 부분은 다른 선폭을 가질 수 있다. 일 예로, 도시된 것과 같이, 상기 연결 부분(120b)의 선폭(d2)은 저항의 감소를 위하여 상기 제1 및 제2 게이트 부분(120a, 120c)의 선폭(d1, d3)보다 더 넓을 수 있다.
이와같이, 상기 공통 게이트 패턴(120)은 각 부분(120a, 120b, 120c)별로 선폭이 동일하거나 또는 동일하지 않을 수 있다.
상기 공통 게이트 패턴(120) 양 측의 제1 영역의 기판 부위에는 제1 소오스/드레인 영역(122a, 122b)이 구비된다. 또한, 상기 공통 게이트 패턴(120) 양 측의 제2 영역의 기판 부위에는 제2 소오스/드레인 영역(124a, 124b)이 구비된다.
도 12에 도시된 반도체 소자는 도 3 내지 도 7을 참조로 설명한 것과 동일한 공정들을 수행하여 형성할 수 있다. 다만, 공통 게이트 패턴(120)을 형성하기 위한 패터닝 공정에서 각 부분별로 선폭이 동일하지 않도록 형성한다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다. 도 14는 도 13에 도시된 I-I' 부위의 단면도이다.
도 13 및 도 14에 도시된 반도체 소자는 매립 도전 패턴의 형상을 제외하고는 도 1 및 2를 참조로 설명한 것과 동일한 구조를 갖는다.
도 13 및 도 14를 참조하면, 기판(100)은 NMOS 트랜지스터들이 형성되기 위한 제1 영역(A)과, PMOS 트랜지스터들이 형성되기 위한 제2 영역(B)이 구분된다. 상기 제1 및 제2 영역(A, B) 사이의 기판(100)에는 소자 분리 영역이 구비될 수 있다. 상기 제1 및 제2 영역(A, B)은 제1 방향으로 서로 대향한다.
상기 소자 분리 영역으로 제공되는 절연막 패턴(117) 내부에는 상기 제1 방향과 수직한 제2 방향으로 연장되는 복수의 매립 도전 패턴(114a, 114b, 114c)이 구비된다. 상기 매립 도전 패턴들(114a, 114b, 114c)은 서로 평행하게 배치될 수 있다. 상기 복수의 매립 도전 패턴(114a, 114b, 114c)은 라인 형상을 가질 수 있다. 상기 복수의 매립 도전 패턴들(114a, 114b, 114c)은 서로 전기적으로 절연될 수 있다. 따라서, 각각의 매립 도전 패턴들(114a, 114b, 114c)은 서로 독립된 배선 라인으로 제공될 수 있다.
상기 기판(100) 표면 및 절연막 패턴(117) 상에는 게이트 절연막이 구비된다. 또한, 상기 게이트 절연막 상에는, 상기 제1 영역(A), 소자 분리 영역 및 제2 영역(B)의 상부면을 따라 제1 방향으로 연장되는 형상을 갖는 공통 게이트 패턴(120)이 구비된다.
상기 공통 게이트 패턴(120) 양 측의 제1 영역(A)의 기판 부위에는 제1 소오스/드레인 영역(122a, 122b)이 구비된다. 또한, 상기 공통 게이트 패턴(120) 양 측의 제2 영역(B)의 기판 부위에는 제2 소오스/드레인 영역(124a, 124b)이 구비된다.
도 15 및 도 16은 도 13에 도시된 반도체 소자의 제조 방법을 나타내는 단면도 및 평면도이다.
도 13에 도시된 반도체 소자를 제조하기 위하여, 먼저 도 3 및 도 8을 참조로 설명한 공정을 수행한다.
도 15 및 도 16을 참조하면, 상기 예비 절연 패턴(104) 및 기판(100) 상에 매립 도전 패턴들을 형성하기 위한 식각 마스크 패턴(106a)을 형성한다. 상기 식각 마스크 패턴(106a)은 상기 매립 도전 패턴들이 형성될 부위를 선택적으로 노출한다.
상기 식각 마스크 패턴(106a)을 이용하여 상기 예비 절연 패턴(104)의 일부를 식각하여 개구부들(108a)를 형성한다. 즉, 복수의 매립 도전 패턴을 형성하기 위하여 복수의 개구부들(108a)이 형성된다.
이 후, 도 5 내지 도 7을 참조로 설명한 것과 동일한 공정들을 수행하여 도 13 및 도 14에 도시된 반도체 소자를 제조할 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 17에 도시된 반도체 소자는 매립 도전 패턴의 형상을 제외하고는 도 1 및 2를 참조로 설명한 것과 동일한 구조를 갖는다.
도 17을 참조하면, 기판은 NMOS 트랜지스터들이 형성되기 위한 제1 영역(A)과, PMOS 트랜지스터들이 형성되기 위한 제2 영역(B)이 구분된다. 상기 제1 및 제2 영역(A, B) 사이의 기판에는 소자 분리 영역이 구비될 수 있다. 상기 제1 및 제2 영역(A, B)은 제1 방향으로 서로 대향한다.
상기 소자 분리 영역으로 제공되는 절연 패턴 내부에는 상기 제1 방향과 수직한 제2 방향으로 연장되는 복수의 매립 도전 패턴(115a)이 구비된다. 상기 매립 도전 패턴들(115a)은 서로 평행하게 배치될 수 있다. 상기 복수의 매립 도전 패턴(115a)은 라인 형상을 가질 수 있다.
상기 매립 도전 패턴들(115a) 중에 적어도 2개는 서로 전기적으로 연결될 수 있다. 일 예로, 복수의 매립 도전 패턴들(115a)은 연결 부위(115b)에서 서로 연결되어 하나의 배선으로 사용될 수 있다. 따라서, 저저항의 배선을 구현할 수 있다.
상기 기판 표면 및 절연 패턴 상에는 게이트 절연막이 구비된다. 또한, 상기 게이트 절연막 상에는, 상기 제1 영역(A), 소자 분리 영역 및 제2 영역의 상부면을 따라 제1 방향으로 연장되는 형상을 갖는 공통 게이트 패턴(120)이 구비된다.
상기 공통 게이트 패턴(120) 양 측의 제1 영역(A)의 기판 부위에는 제1 소오스/드레인 영역(122a, 122b)이 구비된다. 또한, 상기 공통 게이트 패턴(120) 양 측의 제2 영역(B)의 기판 부위에는 제2 소오스/드레인 영역(124a, 124b)이 구비된다.
도 18은 도 17에 도시된 반도체 소자의 제조 방법을 나타내는 평면도이다.
도 17에 도시된 반도체 소자를 제조하기 위하여, 먼저 도 3 및 도 8을 참조로 설명한 공정을 수행한다.
도 18을 참조하면, 상기 예비 절연 패턴(104) 및 기판(100) 상에 매립 도전 패턴들을 형성하기 위한 식각 마스크 패턴을 형성한다. 상기 식각 마스크 패턴은 상기 매립 도전 패턴들이 형성될 부위를 선택적으로 노출한다.
상기 식각 마스크 패턴을 이용하여 상기 예비 절연 패턴(104)의 일부를 식각하여 개구부(109)를 형성한다. 상기 개구부(109)는 상기 제2 방향으로 연장되는 복수의 라인 형상을 갖는다. 또한, 상기 복수의 라인 형상의 개구부의 일부 측벽이 서로 연통되는 형상을 가질 수 있다.
이 후, 도 5 내지 도 7을 참조로 설명한 것과 동일한 공정들을 수행하여 도 18에 도시된 반도체 소자를 제조할 수 있다.
도 19는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다. 도 20은 도 19의 반도체 소자에서 페리/코어 영역을 나타내는 평면도이다.
도 19에서 페리 코어 영역 부위는 도 20의 I_I' 및 II-II'부분에 해당된다. 도 19에 도시된 반도체 소자는 디램 소자일 수 있다.
도 19 및 20을 참조하면, 기판(200)은 메모리 셀들이 형성되는 셀 영역과 주변 회로들이 형성되는 페리/코어 영역으로 각각 구분된다.
상기 셀 영역에 형성되는 메모리 셀들에 대해 설명한다.
상기 셀 영역의 기판(200)은 액티브 영역들 및 소자 분리 영역이 각각 구분되어 있다.
상기 액티브 영역들 및 소자 분리 영역을 가로지르면서 제3 방향으로 연장되는 매립 게이트 구조물이 구비된다. 상기 매립 게이트 구조물은 게이트 절연막(212) 및 매립 게이트 전극(214a)이 적층되는 형상을 갖는다. 상기 매립 게이트 구조물 상에는 절연 패턴(216a)이 구비된다. 상기 매립 게이트 전극(214a)은 상기 기판(200)의 주 표면보다 낮은 상부면을 갖는다. 상기 매립 게이트 구조물의 양 측으로 각각 소오스/드레인 영역이 구비된다. 따라서, 상기 매립 게이트 구조물, 소오스/드레인 영역을 포함하는 매립 트랜지스터는 각 메모리 셀들의 선택 트랜지스터들로 제공된다.
상기 매립 트랜지스터를 포함하는 기판(200) 상에는 비트 라인 콘택 (222) 및 비트 라인(224)을 포함하는 비트 라인 구조물이 구비된다. 또한, 스토리지 노드 콘택(236) 및 커패시터(244)를 포함한다. 상기 스토리지 노드 콘택(236) 및 커패시터(244) 사이에 패드 패턴(238)이 더 구비될 수도 있다. 상기 비트 라인 구조물 및 스토리지 노드 콘택들(236) 사이에는 층간 절연막들(220, 234)이 구비된다.
상기 페리 영역에는 NMOS 및 PMOS 트랜지스터들이 각각 구비된다. 상기 NMOS 및 PMOS 트랜지스터들은 복수의 인버터로 구성될 수 있다. 상기 페리 영역에 형성되는 NMOS 및 PMOS 트랜지스터들의 구성은 도 1을 참조로 설명한 것과 유사하다.
상기 페리 영역에는 NMOS 트랜지스터들이 형성되기 위한 제1 영역(A)과, PMOS 트랜지스터들이 형성되기 위한 제2 영역(B)이 구분된다. 상기 제1 영역(A)과 상기 제2 영역(B)은 상기 제1 방향으로 서로 마주하는 형상을 갖는다.
상기 제1 및 제2 영역(A, B) 사이의 기판(200)에는 소자 분리 영역이 구비될 수 있다. 상기 소자 분리 영역은 기판이 일부 식각되어 형성된 소자 분리용 트렌치(202b)의 내부에 절연막 패턴(210b)이 채워지는 형상을 갖는다.
상기 소자 분리용 트렌치(202b) 내부에 적어도 하나의 매립 도전 패턴(214b)이 구비된다. 상기 매립 도전 패턴(214b)의 상부면은 상기 기판(200)의 주 표면보다 낮게 위치할 수 있다. 상기 매립 도전 패턴(214b)은 상기 제1 방향과 수직하는 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
도시하지는 않았지만, 상기 매립 도전 패턴(214b)의 외벽 및 저면 부위에는 라이너 형상의 절연막이 구비될 수 있다. 상기 라이너 형상의 절연막은 상기 게이트 절연막(212)과 동일한 물질로 이루어질 수 있다. 상기 매립 도전 패턴(214b)은 상기 셀 영역의 매립 게이트 전극(214a)과 실질적으로 동일한 구조를 가질 수 있다. 상기 매립 도전 패턴(214b)은 상기 매립 게이트 전극(214a)과 동일한 물질로 이루어질 수 있다.
상기 매립 도전 패턴(214b) 상에는 절연 마스크 패턴(216b)이 구비될 수 있다.
상기 제1 영역(A)의 기판(200)에는 제1 액티브 영역들(200a)이 구비될 수 있다. 상기 제2 영역(B)의 기판(200)에는 제2 액티브 영역들(200b)이 각각 구비될 수 있다.
상기 제1 액티브 영역들(200a)에는 NMOS 트랜지스터들이 구비된다. 또한, 상기 제2 액티브 영역들(200b)에는 PMOS 트랜지스터들이 구비된다.
상기 제1 방향으로 서로 대향하게 배치되는 NMOS 트랜지스터 및 PMOS 트랜지스터는 각각 게이트 절연막(226) 및 공통의 게이트 패턴(228)을 포함한다. 즉, 상기 공통 게이트 패턴(228)은 상기 제1 영역(A), 소자 분리 영역 및 제2 영역(B) 상에서 상기 제1 방향으로 연장되는 형상을 갖는다. 상기 공통 게이트 패턴(228)은 상기 매립 도전 패턴(214)과 수직한 방향으로 연장된다.
일 예로, 상기 공통 게이트 패턴(228)은 상기 비트 라인 콘택(222) 및 비트 라인(224)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 공통 게이트 패턴(228)은 NMOS 트랜지스터의 게이트로 제공되는 제1 게이트 부분과, PMOS 트랜지스터의 게이트로 제공되는 제2 게이트 부분과 상기 소자 분리 영역 상에서 상기 제1 및 제2 게이트 부분을 연결시키는 연결 부분을 포함한다. 따라서, 상기 제1 및 제2 게이트 부분은 별도의 콘택 플러그나 도전 라인 없이 직접적으로 연결되는 구조를 가질 수 있다.
또한, 상기 제1 게이트 부분의 양 측방의 기판(200)에는 제1 소오스 및 제1 드레인 영역(230a, 230b)이 구비되고, 상기 제2 게이트 부분의 양 측방의 기판(200)에는 제2 소오스 및 제2 드레인 영역(232a, 232b)이 구비된다.
각각의 NMOS 트랜지스터들 및 PMOS 트랜지스터들을 덮는 층간 절연막(220, 234)들이 구비된다.
상기 NMOS 트랜지스터들의 제1 드레인 영역들(230b)과 접촉하는 제1 콘택 플러그들(240a)과 상기 PMOS 트랜지스터들의 제2 드레인 영역들(232b)과 접촉하는 제2 콘택 플러그들(240b)이 구비된다. 또한, 상기 제1 및 제2 콘택 플러그들(240a, 240b) 상에는 상기 제1 및 제2 콘택 플러그들(240a, 240b)을 서로 연결시키기 위한 상부 배선 라인(242)이 구비된다. 상기 제1 및 제2 콘택 플러그(240a, 240b) 및 상부 배선 라인들(242)을 통해 상기 제1 및 제2 드레인 영역들(230b, 232b)이 전기적으로 연결된다.
상기 상부 배선 라인(242)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 즉, 상기 상부 배선 라인(242)은 상기 공통 게이트 패턴(228)의 연장 방향과 동일한 방향으로 연장될 수 있다.
본 실시예의 경우, 상기 상부 배선 라인(242)은 상기 공통 게이트 패턴(228)과 동일한 높이에 위치하지 않으며, 상기 공통 게이트 패턴(228)의 보다 더 높게 위치하게 된다. 그러므로, 상기 상부 배선 라인(242)과 공통 게이트 패턴(228)은 기판(200) 표면에 수직하는 방향으로 서로 이격되어 있다. 또한, 상기 상부 배선 라인(242)과 공통 게이트 패턴(228) 간의 이격 거리(d)를 용이하게 증가시킬 수 있어서 상기 상부 배선 라인(242)과 공통 게이트 패턴(228) 간의 기생 커패시턴스를 감소시킬 수 있다.
이와같이, 상기 매립 도전 패턴(214b)이 구비됨으로써, 배선 라인들을 보다 간단히 설계할 수 있다. 또한, 기생 커패시턴스의 감소로 인해 페리 회로들의 동작 속도가 빨라지게 되어, 상기 반도체 소자는 고성능을 갖는다.
도 21 내지 도 26은 도 19에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 21을 참조하면, 기판(200) 상에 소자 분리 영역 및 액티브 영역을 형성하기 위한 제1 식각 마스크 패턴을 형성한다.
상기 제1 식각 마스크 패턴을 이용하여 상기 기판(200)을 식각함으로써, 제1 및 제2 소자 분리용 트렌치(202a, 202b)를 형성한다. 상기 제1 소자 분리용 트렌치(202a)는 상기 셀 영역의 기판(200)을 식각하여 형성된다. 또한, 상기 제2 소자 분리용 트렌치(202b)는 페리 코어 영역의 기판(200)을 식각하여 형성된다. 상기 제2 소자 분리용 트렌치(202b)는 상기 제1 영역과 상기 제2 영역 사이 부위와 상기 제1 액티브 영역들 및 제2 액티브 영역들 사이 부위에 각각 형성될 수 있다.
상기 제1 및 제2 소자 분리용 트렌치(202a, 202b) 내부를 채우는 제1 절연막을 형성한다. 상기 제1 절연막을 평탄화하여 상기 제1 및 제2 소자 분리용 트렌치(202a, 202b) 내부에 각각 제1 및 제2 예비 절연 패턴(204a, 204b)을 형성한다. 이 후, 상기 제1 식각 마스크 패턴을 제거한다.
도 22를 참조하면, 상기 제1 및 제2 예비 절연 패턴(204a, 204b) 및 기판(200) 상에 매립 게이트 전극 및 매립 도전 패턴의 형성을 위한 제2 식각 마스크 패턴(206)을 형성한다. 상기 제2 식각 마스크 패턴(206)은 상기 매립 게이트 전극 및 매립 도전 패턴이 형성될 부위를 선택적으로 노출한다.
상기 제2 식각 마스크 패턴(206)을 이용하여 상기 제1 및 제2 예비 절연 패턴(204a, 204b)과 기판(200)의 일부를 식각하여 제1 및 제2 개구부(208a, 208b)를 각각 형성한다. 상기 제1 개구부는 상기 셀 영역에서 매립 게이트 전극이 형성될 부위가 된다. 또한, 상기 제2 개구부는 상기 페리/코어 영역에서 매립 도전 패턴이 형성될 부위가 된다.
상기 식각 공정에 의해 상기 제1 개구부(208a)를 포함하는 제1 절연 패턴(210a)과 상기 제2 개구부(208b)를 포함하는 제2 절연 패턴(210b)이 각각 형성된다.
상기 제1 개구부(208a)는 제3 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제2 개구부(208b)는 상기 제1 및 제2 영역 사이에 형성될 수 있다.
도 23을 참조하면, 상기 제1 개구부(208a) 내부에 매립 트랜지스터의 게이트 절연막(212)을 형성한다. 상기 게이트 절연막(212)은 상기 제1 개구부에 노출된 기판(100) 부위를 산화시켜 형성할 수 있다. 이와는 다른 예로, 상기 게이트 절연막(212)은 화학기상 증착 또는 원자층 증착 공정을 통하여 형성할 수 있다. 상기 증착 공정을 통해 상기 게이트 절연막(212)을 형성하는 경우, 상기 제2 개구부(208b) 내벽에도 라이너 형상의 절연막이 형성될 수 있다.
상기 제1 및 제2 개구부(208a, 208b) 내부를 완전하게 채우면서 상기 제2 식각 마스크 패턴(206) 상에 도전막(214)을 형성한다.
상기 도전막(214)은 폴리실리콘, 금속, 금속 질화물 등을 포함할 수 있다. 이들은 단독 또는 2 이상을 적층하여 형성할 수 있다. 상기 도전막(214)으로 사용될 수 있는 금속 또는 금속 질화물의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 등을 들 수 있다.
도 24를 참조하면, 상기 제1 및 제2 개구부(208a, 208b) 내부에만 상기 도전막이 남도록 상기 도전막을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마 공정 또는 에치백 공정을 포함할 수 있다. 이 후, 상기 도전막을 일부 두께만큼 식각한다. 따라서, 상기 제1 개구부(208a) 내부에는 상기 기판(200)의 주 표면보다 낮은 상부면을 갖는 매립 게이트 전극(214a)이 형성된다. 또한, 상기 제2 개구부(208b) 내부에는 상기 기판(200)의 주 표면보다 낮은 상부면을 갖는 매립 도전 패턴(214b)이 형성된다.
상기 매립 게이트 전극(214a) 및 상기 매립 도전 패턴(214b) 상에 상기 제1 및 제2 개구부(208a, 208b) 내부를 채우는 제2 절연막을 형성한다. 상기 제2 절연막은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물을 포함할 수 있다. 상기 제1 개구부(208a) 내부에 채워지는 제2 절연막 및 상기 제2 개구부(208b) 내부에 채워지는 제2 절연막은 동일한 절연 물질일 수도 있고 서로 다른 절연 물질일 수도 있다.
상기 제2 절연막을 평탄화하여 상기 제1 및 제2 개구부(208a, 208b) 내부에 각각 제3 및 제4 절연 패턴(216a, 216b)을 형성한다. 즉, 상기 매립 게이트 전극(214a) 상에는 제3 절연 패턴(216a)이 형성된다. 또한, 상기 매립 도전 패턴(214b) 상에 상기 제4 절연 패턴(216b)이 형성된다.
설명한 것과 같이, 상기 페리 코어 영역의 매립 도전 패턴(214b)과 상기 셀 영역에서 매립 게이트 전극(214a)은 동시에 형성된다. 즉, 상기 매립 게이트 전극(214a) 및 매립 도전 패턴(214b)은 동일한 증착 공정, 평탄화 공정 및 식각 공정을 통해 함께 형성된다. 그러므로, 상기 페리 코어 영역에 매립 도전 패턴(214b)을 형성하기 위하여 별도로 공정 단계가 추가되지 않는다. 따라서, 추가 공정 없이 상기 페리 코어 영역에 매립 도전 패턴(214b)을 형성할 수 있다.
이 후, 상기 제2 식각 마스크 패턴을 제거하여 기판(200) 상부면을 노출시킨다. 상기 노출된 기판(200) 상부면 부위는 액티브 영역들로 제공된다.
도 25를 참조하면, 상기 셀 영역의 기판(200) 상에 층간 절연막(220), 비트 라인 콘택(222) 및 비트 라인(224)을 각각 형성한다. 또한, 상기 코어 페리 영역의 기판(200) 상에 게이트 절연막(226) 및 공통 게이트 패턴들(228)을 형성한다.
상기 공통 게이트 패턴들(228)은 상기 제1 방향으로 연장되어 NMOS 트랜지스터들 및 PMOS 트랜지스터들의 공통 게이트로 제공된다. 상기 공통 게이트 패턴들(228)은 서로 평행하게 배치된다.
상기 공통 게이트 패턴들(228)이 구비됨으로써, 상기 NMOS 트랜지스터들 및 PMOS 트랜지스터들의 게이트는 별도의 콘택 플러그나 도전 라인 없이 전기적으로 연결될 수 있다.
상기 공통 게이트 패턴(228)은 상기 비트 라인 콘택(222) 및 비트 라인(224)에 포함된 도전 물질과 동일한 도전 물질을 포함할 수 있다.
도 26 및 도 20을 참조하면, 상기 제1 영역의 기판(200) 표면으로 N형 불순물을 주입하여 제1 소오스 영역들(230a) 및 제1 드레인 영역들(230b)을 형성한다. 상기 제2 영역의 기판(200) 표면으로 P형 불순물을 주입하여 제2 소오스 영역들(232a) 및 제2 드레인 영역들(232b)을 형성한다.
상기 공정을 통해, 공통 게이트 패턴(228)을 포함하는 NMOS 트랜지스터 및 PMOS 트랜지스터가 형성된다.
상기 비트 라인 및 트랜지스터들을 덮는 층간 절연막(234)을 형성한다. 상기 셀 영역에는 스토리지 노드 콘택(236)을 형성한다. 선택적으로, 상기 스토리지 노드 콘택(236) 상에 패드 패턴(238)을 더 형성할 수 있다.
상기 페리 코아 영역에는, 상기 NMOS 트랜지스터들의 제1 드레인 영역(230b)과 접촉하는 제1 콘택 플러그들(240a)과, 상기 PMOS 트랜지스터들의 제2 드레인 영역들(232b)과 접촉하는 제2 콘택 플러그들(240b)을 형성한다. 상기 제1 및 제2 콘택 플러그들(240a, 240b) 상에는 상기 제1 및 제2 콘택 플러그들(240a, 240b)을 서로 연결시키기 위한 상부 배선 라인(242)을 형성한다.
상기 상부 배선 라인(242)은 상기 제1 방향으로 연장되는 라인 형상을 갖도록 형성할 수 있다. 상기 상부 배선 라인(242)은 상기 공통 게이트 전극(228)의 연장 방향과 동일한 방향으로 연장될 수 있다.
다시, 도 19를 참조하면, 상기 스토리지 노드 콘택(236)과 전기적으로 연결되는 커패시터(244)를 형성한다. 상기 커패시터(244)는 상기 패드 패턴(238) 상부면과 접촉할 수 있다.
상기 설명한 공정들을 통해 도 19에 도시된 반도체 소자가 완성된다. 상기 반도체 소자는 상기 매립 도전 패턴(214b)이 구비된다. 따라서, 상기 매립 도전 패턴(214b) 상에서 상기 매립 도전 패턴(214b)을 가로지르는 방향으로 공통 게이트 전극(228)이 형성될 수 있다. 또한, 상기 상부 배선 라인(242)은 상기 공통 게이트 전극(228)과 동일한 평면 레벨에 위치하지 않는다. 때문에, 상기 상부 배선 라인(242)과 공통 게이트 전극(228) 간의 이격 거리(d)를 수직 방향으로 용이하게 증가시킬 수 있어서 상기 상부 배선 라인(242)과 공통 게이트 전극(228) 간의 기생 커패시턴스를 감소시킬 수 있다.
상기 예시적인 실시예들에 따른 반도체 소자는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.
도 27은 예시적인 실시예에 따른 시스템의 개략적인 구성을 나타내는 블록도이다.
도 27을 참조하면, 시스템(400)은 시스템 버스에 전기적으로 연결된 마이크로프로세서(CPU)(420), 램(RAM)(430), 사용자 인터페이스(USER INTERFACE)(440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(450) 및 메모리 시스템(410)을 포함할 수 있다. 메모리 시스템(410)은 메모리 소자(412)와 메모리 컨트롤러(411)를 포함할 수 있다. 메모리 소자(412)는 상술한 예시적인 실시예들에 따른 디램 소자를 포함할 수 있다. 메모리 컨트롤러(411)는 메모리 소자(412)를 제어할 수 있도록 구성된다. 메모리 소자(412)와 메모리 컨트롤러(411)의 결합에 의해 메모리 시스템(410)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다. 상기 시스템(400)이 모바일 장치인 경우, 컴퓨팅 시스템(400)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지 않았지만, 예시적인 실시예에 따른 시스템(400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다.
상기 설명한 것과 같이, 본 발명에 의하면 우수한 동작 특성을 갖는 는 반도체 소자를 제공할 수 있다.
100a, 200a: 제1 액티브 영역 100b, 200b : 제2 액티브 영역
114, 114a, 114b, 114c, 214b : 매립 도전 패턴
214a : 매립 게이트 패턴
120, 228 : 공통 게이트 패턴
122a, 230a : 제1 소오스 영역
122b, 230b : 제1 드레인 영역
124a, 232a : 제2 소오스 영역
124b, 232b : 제2 드레인 영역
240a :제1 콘택 플러그 240b :제2 콘택 플러그
242 : 상부 배선 라인

Claims (10)

  1. 제1 영역, 상기 제1 영역과 제1 방향으로 대향하는 제2 영역 및 상기 제1 및 제2 영역 사이에 분리용 트렌치가 형성된 기판;
    상기 분리용 트렌치 내부에 구비되고, 소자 분리 영역으로 제공되는 절연 패턴;
    상기 절연 패턴 내부에 매립되고, 상기 분리용 트렌치 양측으로 돌출되는 기판의 상부 주표면 보다 낮은 상부면을 갖고, 상기 제1 방향과 수직하는 제2 방향으로 연장되는 매립 도전 패턴;
    상기 기판 표면 및 절연 패턴 상에 구비되는 게이트 절연막;
    상기 게이트 절연막 상에 구비되고, 상기 제1 영역, 소자 분리 영역 및 제2 영역의 상부면을 따라 제1 방향으로 연장되는 공통 게이트 패턴;
    상기 공통 게이트 패턴 양 측의 제1 영역의 기판 부위에 구비되는 제1 소오스/드레인 영역; 및
    상기 공통 게이트 패턴 양 측의 제2 영역의 기판 부위에 구비되는 제2 소오스/드레인 영역을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 공통 게이트 패턴은 복수개가 구비되고 서로 평행하게 배치되는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 영역 상에 구비되는 공통 게이트 패턴 부위와 상기 제1 소오스/드레인 영역은 제1 도전형의 MOS 트랜지스터로 제공되고, 상기 제2 영역 상에 구비되는 공통 게이트 패턴 부위와 상기 제2 소오스/드레인 영역은 제2 도전형의 MOS 트랜지스터로 제공되고, 상기 소자 분리 영역 상에 구비되는 공통 게이트 패턴 부위는 연결 부분으로 제공되는 반도체 소자.
  4. 제1항에 있어서, 상기 매립 도전 패턴은 복수개가 구비되고 서로 평행하게 배치되는 반도체 소자.
  5. 제4항에 있어서, 상기 매립 도전 패턴들은 적어도 2개가 서로 연결된 형상을 갖는 반도체 소자.
  6. 제4항에 있어서, 상기 매립 도전 패턴들은 서로 분리된 형상을 갖는 반도체 소자.
  7. 제1항에 있어서, 상기 기판에는 셀 영역이 더 포함되고, 상기 셀 영역에는 매립 게이트 전극을 포함하는 매립 트랜지스터들이 구비되는 반도체 소자.
  8. 제7항에 있어서, 상기 매립 게이트 전극은 상기 매립 도전 패턴들과 동일한 도전 물질을 포함하는 반도체 소자.
  9. 제1항에 있어서, 상기 제1 및 제2 드레인 영역과 각각 접촉하는 제1 및 제2 콘택 플러그들 및 상기 제1 및 제2 콘택 플러그들을 연결시키는 상부 배선 라인이 더 포함되는 반도체 소자.
  10. 제9항에 있어서, 상기 상부 배선 라인은 상기 제1 방향으로 연장되는 라인 형상을 갖고, 상기 공통 게이트 패턴과 이격되면서 상기 공통 게이트 패턴 상에 구비되는 반도체 소자.
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