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KR102028980B1 - Method of fabricating thin film transistor substrate - Google Patents

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KR102028980B1
KR102028980B1 KR1020130011515A KR20130011515A KR102028980B1 KR 102028980 B1 KR102028980 B1 KR 102028980B1 KR 1020130011515 A KR1020130011515 A KR 1020130011515A KR 20130011515 A KR20130011515 A KR 20130011515A KR 102028980 B1 KR102028980 B1 KR 102028980B1
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semiconductor layer
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Abstract

본 발명은 누설 전류를 감소시키며, 계면의 장벽을 낮춰 전자를 잘 이동시킬 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것으로, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴군을 형성하는 단계와, 상기 제1 도전 패턴군이 형성된 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 데이터 라인, 소스 및 드레인 전극을 포함하는 제2 도전 패턴군을 형성하는 단계와, 상기 제2 도전 패턴군이 형성된 기판 상에 산화물 반도체층을 형성하는 단계와, 상기 산화물 반도체층이 형성된 기판 상에 소스 및 드레인 전극이 접촉하는 영역에 오믹 컨택층을 형성하는 단계를 포함하는 것을 특징으로 한다. The present invention relates to a method of manufacturing a thin film transistor substrate which can reduce electron leakage and move electrons well by lowering an interface barrier. The method of manufacturing a thin film transistor substrate according to the present invention includes a gate electrode and a gate line on a substrate. Forming a first conductive pattern group including a first conductive pattern group, forming a gate insulating film on a substrate on which the first conductive pattern group is formed, and a second conductive pattern including a data line, a source, and a drain electrode on the gate insulating film; Forming an group, forming an oxide semiconductor layer on the substrate on which the second conductive pattern group is formed, and forming an ohmic contact layer on a region where the source and drain electrodes contact on the substrate on which the oxide semiconductor layer is formed Characterized in that it comprises a step.

Description

박막 트랜지스터 기판의 제조 방법{METHOD OF FABRICATING THIN FILM TRANSISTOR SUBSTRATE}The manufacturing method of a thin film transistor substrate {METHOD OF FABRICATING THIN FILM TRANSISTOR SUBSTRATE}

본 발명은 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것으로, 특히 누설 전류를 감소시키며, 계면의 장벽을 낮춰 전자를 잘 이동시킬 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor substrate and a method of manufacturing the same, and more particularly, to a method of manufacturing a thin film transistor substrate capable of reducing electron leakage and moving electrons well by lowering an interface barrier.

액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 기판 및 컬러 필터 기판을 포함하는 액정 표시 패널과, 그 액정 표시 패널에 광을 조사하는 백라이트 유닛과, 액정 표시 패널을 구동하기 위한 구동 회로부를 포함한다. The liquid crystal display displays an image by adjusting the light transmittance of the liquid crystal having dielectric anisotropy using an electric field. Such a liquid crystal display device includes a liquid crystal display panel including a thin film transistor substrate and a color filter substrate bonded to each other, a backlight unit for irradiating light to the liquid crystal display panel, and a driving circuit unit for driving the liquid crystal display panel. .

컬러 필터 기판은 컬러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 화소 전극과 수직 전계를 이루는 공통 전극을 포함한다. The color filter substrate includes a color filter for color implementation, a black matrix for preventing light leakage, and a common electrode forming a vertical electric field with the pixel electrode.

현재, 박막 트랜지스터 기판은 아모퍼스 실리콘 또는 폴리 실리콘을 반도체층으로 형성된 박막 트랜지스터 기판보다는 산화물을 반도체층으로 이용한 산화물 박막 트랜지스터를 이용하고 있다. 이때, 산화물 박막 트랜지스터로는 에치 스토퍼 구조의 박막 트랜지스터와 인버티드 코플라나(Inverted Copolanar) 구조의 박막 트랜지스터를 포함한다. Currently, a thin film transistor substrate uses an oxide thin film transistor using an oxide as a semiconductor layer, rather than a thin film transistor substrate formed of amorphous silicon or polysilicon as a semiconductor layer. In this case, the oxide thin film transistor includes a thin film transistor having an etch stopper structure and a thin film transistor having an inverted copolanar structure.

이러한, 인버티드 코플라나 구조의 박막 트랜지스터 기판은 기판 상에 형성된 게이트 전극과 게이트 절연막 상에 형성된 게이트 절연막, 게이트 절연막 상에 서로 마주보며 형성된 소스 및 드레인 전극과, 소스 및 드레인 전극 상에 형성된 산화물 반도체층과, 드레인 전극과 접속된 화소 전극을 포함한다. The thin film transistor substrate having an inverted coplanar structure includes a gate electrode formed on the substrate, a gate insulating film formed on the gate insulating film, a source and drain electrode formed to face each other on the gate insulating film, and an oxide semiconductor formed on the source and drain electrodes. And a pixel electrode connected to the drain electrode.

이때, 인버티드 코플라나 구조의 박막 트랜지스터는 소스 및 드레인 전극과 산화물 반도체층과의 접촉력을 증가시키기 위한 오믹 컨택층이 없어 박막 트래지스터의 누설 전류가 발생되거나, 소스 및 드레인 전압(Vds)와 문턱 전압(Vth)간의 이격 차이로 인해 계면의 장벽이 높아 전자가 잘 이동할 수 없게 되는 문제가 발생된다. In this case, the inverted coplanar thin film transistor does not have an ohmic contact layer for increasing the contact force between the source and drain electrodes and the oxide semiconductor layer, so that a leakage current of the thin film transistor is generated, or the source and drain voltage (Vds) and the threshold Due to the difference in separation between the voltage (Vth) there is a problem that the electrons cannot move well due to the high barrier of the interface.

본 발명은 상기 문제점을 해결하기 위해 창안된 것으로서, 누설 전류를 감소시키며, 계면의 장벽을 낮춰 전자를 잘 이동시킬 수 있는 박막 트랜지스터 기판 및 그의 제조 방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a thin film transistor substrate and a method for manufacturing the same, which can reduce leakage current and lower an interface barrier to move electrons well.

이를 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴군을 형성하는 단계와, 상기 제1 도전 패턴군이 형성된 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 데이터 라인, 소스 및 드레인 전극을 포함하는 제2 도전 패턴군을 형성하는 단계와, 상기 제2 도전 패턴군이 형성된 기판 상에 산화물 반도체층을 형성하는 단계와, 상기 산화물 반도체층이 형성된 기판 상에 소스 및 드레인 전극이 접촉하는 영역에 오믹 컨택층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. To this end, the method of manufacturing a thin film transistor substrate according to the present invention includes forming a first conductive pattern group including a gate electrode and a gate line on the substrate, and forming a gate insulating film on the substrate on which the first conductive pattern group is formed. Forming a second conductive pattern group including a data line, a source, and a drain electrode on the gate insulating layer; forming an oxide semiconductor layer on a substrate on which the second conductive pattern group is formed; And forming an ohmic contact layer in a region where the source and drain electrodes contact each other on the substrate on which the oxide semiconductor layer is formed.

여기서, 상기 오믹 컨택층을 형성하는 단계는 상기 산화물 반도체층이 형성된 기판 상에 플라즈마 처리를 하여 형성하는 것을 특징으로 한다. The forming of the ohmic contact layer may be formed by performing a plasma treatment on a substrate on which the oxide semiconductor layer is formed.

또한, 상기 오믹 컨택층을 형성하는 단계는 상기 산화물 반도체층이 형성된 기판 상에 포토레지스트를 형성하는 단계와, 상기 포토레지스트를 마스크를 이용하여 포토리소그래피 공정 및 건식 식각 공정으로 포토레지스트가 패터닝됨과 동시에 상기 건식 식각 공정의 플라즈마 공정으로 인해 산화물 반도체층과 소스 및 드레인 전극이 접촉하는 영역에 오믹 컨택층을 형성하는 것을 특징으로 한다. The forming of the ohmic contact layer may include forming a photoresist on the substrate on which the oxide semiconductor layer is formed, and simultaneously patterning the photoresist using a photolithography process and a dry etching process using the photoresist as a mask. The ohmic contact layer may be formed in a region where the oxide semiconductor layer is in contact with the source and drain electrodes due to the plasma process of the dry etching process.

그리고, 상기 제2 도전 패턴군을 형성한 후, 상기 제2 도전 패턴군에 플라즈마 처리를 하는 단계를 더 포함하는 것을 특징으로 한다. The method may further include performing plasma treatment on the second conductive pattern group after forming the second conductive pattern group.

또한, 상기 산화물 반도체층의 두께는 50Å~100Å으로 형성하는 것을 특징으로 한다. The oxide semiconductor layer may be formed to have a thickness of 50 kPa to 100 kPa.

그리고 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴군을 형성하는 단계와, 상기 제1 도전 패턴군이 형성된 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 데이터 라인, 소스 및 드레인 전극을 포함하는 제2 도전 패턴군을 형성하는 단계와, 상기 제2 도전 패턴군이 형성된 기판 상에 산화물 반도체층을 형성하는 단계와, 상기 산화물 반도체층이 형성된 기판 상에 산화물 반도체층 보호막을 형성함과 동시에 산화물 반도체층과 소스 및 드레인 전극이 접촉하는 부분에 오믹 컨택층을 형성하는 단계를 포함하는 것을 특징으로 한다. The method for manufacturing a thin film transistor substrate according to the present invention includes forming a first conductive pattern group including a gate electrode and a gate line on the substrate, and forming a gate insulating film on the substrate on which the first conductive pattern group is formed. Forming a second conductive pattern group including a data line, a source, and a drain electrode on the gate insulating layer; forming an oxide semiconductor layer on a substrate on which the second conductive pattern group is formed; And forming an ohmic contact layer at a portion where the oxide semiconductor layer is in contact with the source and drain electrodes while forming an oxide semiconductor layer protective film on the layered substrate.

여기서, 상기 제2 도전 패턴군을 형성한 후, 상기 제2 도전 패턴군에 플라즈마 처리를 하는 단계를 더 포함하는 것을 특징으로 한다. The method may further include performing a plasma treatment on the second conductive pattern group after forming the second conductive pattern group.

또한, 상기 산화물 반도체층이 형성된 기판 상에 산화물 반도체층 보호막을 형성함과 동시에 산화물 반도체층과 소스 및 드레인 전극이 접촉하는 부분에 오믹 컨택층을 형성하는 단계는 상기 산화물 반도체층이 형성된 기판 상에 단일층 또는 이중층으로 산화물 반도체층 보호막 및 포토리소그래피를 형성하는 단계와, 마스크를 이용한 포토리소그래피 공정 및 건식 식각 공정으로 상기 산화물 반도체층 보호막이 패터닝됨과 동시에 상기 건식 식각 공정 중의 플라즈마 처리로 인해 소스 및 드레인 전극과 산화물 반도체층이 접촉된 영역에 오믹 컨택층을 형성하는 단계를 포함하는 것을 특징으로 한다. In addition, forming an oxide semiconductor layer protective film on the substrate on which the oxide semiconductor layer is formed and simultaneously forming an ohmic contact layer at a portion where the oxide semiconductor layer contacts the source and drain electrodes is performed on the substrate on which the oxide semiconductor layer is formed. Forming an oxide semiconductor layer protective film and a photolithography in a single layer or a double layer, and patterning the oxide semiconductor layer protective film by a photolithography process and a dry etching process using a mask, and at the same time, a source and a drain due to plasma treatment in the dry etching process. And forming an ohmic contact layer in a region where the electrode and the oxide semiconductor layer are in contact with each other.

그리고, 상기 산화물 반도체층의 두께는 50Å~100Å으로 형성하는 것을 특징으로 한다. The oxide semiconductor layer may have a thickness of 50 kPa to 100 kPa.

본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 산화물 반도체층과 소스 및 드레인 전극이 접촉하는 영역에 오믹 컨택층을 형성함으로써 박막 트랜지스터의 누설 전류를 감소시킬 수 있고, 박막 트랜지스터의 소스 및 드레인 전압(Vds)과 문턱 전압(Vth)을 이격 차이를 완화시킴으로써 계면의 장벽을 낮춰 전자가 잘 이동할 수 있게 구현할 수 있다. In the method of manufacturing a thin film transistor substrate according to the present invention, the ohmic contact layer is formed in a region where the oxide semiconductor layer is in contact with the source and drain electrodes, thereby reducing leakage current of the thin film transistor, and the source and drain voltages of the thin film transistor (Vds). ) And the threshold voltage (Vth) to alleviate the difference between the lower the barrier of the interface can be implemented to move the electrons well.

도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다.
도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ' 선을 따라 절단하여 도시한 단면도이다.
도 3a 내지 도 3c는 본 발명의 산화물 반도체층의 두께에 따른 박막 트랜지스터의 누설 전류를 나타낸 그래프들이다.
도 4a 내지 도 4e는 도 2에 도시된 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다.
도 6은 도 5에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다.
도 7a 내지 도 7f는 도 6에 도시된 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8f는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 통해 형성된 박막 트랜지스터의 소스 및 드레인 전압(Vds) 및 문텁 전압(Vth)를 나타낸 그래프이다. 1 is a plan view illustrating a thin film transistor substrate according to a first exemplary embodiment of the present invention, and shows an enlarged view of an enlarged thin film transistor.
FIG. 2 is a cross-sectional view of the thin film transistor substrate illustrated in FIG. 1 taken along the line II ′.
3A to 3C are graphs illustrating leakage currents of a thin film transistor according to a thickness of an oxide semiconductor layer of the present invention.
4A through 4E are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to a first embodiment of the present invention illustrated in FIG. 2.
5 is a plan view illustrating a thin film transistor substrate according to a second exemplary embodiment of the present invention, and shows an enlarged view of an enlarged thin film transistor.
6 is a cross-sectional view of the thin film transistor substrate illustrated in FIG. 5 taken along the line II-II ′.
7A to 7F are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to a second embodiment of the present invention illustrated in FIG. 6.
8A through 8F are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to a third exemplary embodiment of the present invention.
FIG. 9 is a graph illustrating source and drain voltages Vds and stub voltages Vth of a thin film transistor formed by a method of manufacturing a thin film transistor substrate according to a third embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다. 본 발명의 상세한 설명에 앞서, 동일한 구성 요소에 대해서는 다른 도면 상에 표시되더라도 가능한 동일한 부호로 표시하며, 공지된 구성에 대해서는 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 구체적인 설명은 생략하기로 함에 유의한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The construction of the present invention and the effects thereof will be clearly understood through the following detailed description. Prior to the detailed description of the present invention, the same components will be denoted by the same reference numerals as much as possible even if shown on different drawings, and the known components will be omitted if it is determined that the gist of the present invention may obscure the gist of the present invention. do.

이하, 본 발명의 바람직한 실시 예를 도 1 내지 도 9를 참조하여 상세히 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 1 to 9.

도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다. 도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ' 선을 따라 절단하여 도시한 단면도이다. 그리고, 도 3a 내지 도 3c는 본 발명의 산화물 반도체층의 두께에 따른 박막 트랜지스터의 누설 전류를 나타낸 그래프들이다. 1 is a plan view illustrating a thin film transistor substrate according to a first exemplary embodiment of the present invention, and shows an enlarged view of an enlarged thin film transistor. FIG. 2 is a cross-sectional view of the thin film transistor substrate illustrated in FIG. 1 taken along the line II ′. 3A to 3C are graphs showing leakage currents of a thin film transistor according to a thickness of an oxide semiconductor layer of the present invention.

도 1 및 도 2에 도시된 박막 트랜지스터 기판은 게이트 라인(102) 및 데이터 라인(104) 각각과 접속된 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(122)을 구비한다.The thin film transistor substrate shown in FIGS. 1 and 2 includes a thin film transistor connected to each of the gate line 102 and the data line 104, and a pixel electrode 122 formed in a pixel region provided in an intersecting structure.

박막 트랜지스터는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 전극(106), 소스 전극(108), 드레인 전극(110), 오믹 컨택층을 포함하는 산화물 반도체층(115)을 구비한다.The thin film transistor allows the pixel signal supplied to the data line 104 to be charged and held in the pixel electrode 122 in response to the scan signal supplied to the gate line 102. To this end, the thin film transistor includes an oxide semiconductor layer 115 including a gate electrode 106, a source electrode 108, a drain electrode 110, and an ohmic contact layer.

게이트 전극(106)은 게이트 라인(102)으로부터의 스캔 신호가 공급되도록 게이트 라인(102)과 접속된다. 이러한, 게이트 전극(106)은 단일층 또는 이중층 또는 삼중층으로 형성할 수 있다. The gate electrode 106 is connected with the gate line 102 to supply a scan signal from the gate line 102. The gate electrode 106 may be formed as a single layer, a double layer, or a triple layer.

소스 전극(108)은 데이터 라인(104)으로부터의 화소 신호가 공급되도록 데이터 라인(104)과 접속된다. 드레인 전극(110)은 산화물 반도체층(115)을 사이에 두고 소스 전극(110)과 좌우로 마주하도록 형성된다. 소스 및 드레인 전극(108,110) 형성 공정 이후, 소스 및 드레인 전극(108,110)이 형성된 기판(101) 전면 상에 플라즈마 처리를 하여 소스 및 드레인 전극(108,110)과 산화물 반도체층(115)의 컨택을 향상시킬 수 있다. The source electrode 108 is connected to the data line 104 so that the pixel signal from the data line 104 is supplied. The drain electrode 110 is formed to face the source electrode 110 from side to side with the oxide semiconductor layer 115 interposed therebetween. After the process of forming the source and drain electrodes 108 and 110, plasma treatment is performed on the entire surface of the substrate 101 on which the source and drain electrodes 108 and 110 are formed to improve the contact between the source and drain electrodes 108 and 110 and the oxide semiconductor layer 115. Can be.

화소 전극(122)은 박막 트랜지스터의 드레인 전극(110)과 컨택홀을 통해 접속된다. 이에 따라, 화소 전극(122)은 박막 트랜지스터를 통해 데이터 라인(104)으로부터의 화소 신호가 공급된다.The pixel electrode 122 is connected to the drain electrode 110 of the thin film transistor through a contact hole. Accordingly, the pixel electrode 122 is supplied with the pixel signal from the data line 104 through the thin film transistor.

산화물 반도체층(115)은 소스 전극(108)과 드레인 전극(110) 사이에 형성됨과 동시에 소스 및 드레인 전극(108,110)의 측면을 덮도록 형성되며, 소스 및 드레인 전극과 산화물 반도체층과 접촉하는 부분에 오믹 컨택층을 형성한다. 산화물 반도체층(115)은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성되며, n+ 불순물이 포함된다. 이러한, 산화물 반도체층(115)을 포함하는 박막 트랜지스터는 실리콘 반도체층을 포함하는 박막 트랜지스터보다 높은 전하 이동도 및 낮은 누설 전류 특성의 장점을 갖는다. 또한, 실리콘 반도체층(115)을 포함하는 박막 트랜지스터는 고온 공정을 통해 형성되며, 결정화 공정을 실시해야 하므로 대면적화할수록 결정화 공정시 균일도가 떨어져 대면적화에 불리하다. 이에 반해, 산화물 반도체층(115)을 포함하는 박막 트랜지스터는 저온 공정이 가능하며, 대면적화가 유리하다. The oxide semiconductor layer 115 is formed between the source electrode 108 and the drain electrode 110 and is formed to cover side surfaces of the source and drain electrodes 108 and 110, and is in contact with the source and drain electrodes and the oxide semiconductor layer. Form an ohmic contact layer on the. The oxide semiconductor layer 115 is formed of an oxide including at least one metal selected from Zn, Cd, Ga, In, Sn, Hf, and Zr, and includes n + impurities. The thin film transistor including the oxide semiconductor layer 115 has advantages of higher charge mobility and lower leakage current characteristics than the thin film transistor including the silicon semiconductor layer. In addition, the thin film transistor including the silicon semiconductor layer 115 is formed through a high temperature process, and the crystallization process must be performed, so that the larger the area, the lower the uniformity during the crystallization process, which is disadvantageous for the large area. In contrast, the thin film transistor including the oxide semiconductor layer 115 can be processed at a low temperature, and large area is advantageous.

그리고, 산화물 반도체층(115)의 두께는 50Å~500Å를 가지도록 형성할 수 있으며, 바람직하게는 산화물 반도체층(115)의 두께는 50Å~100Å를 가지도록 형성할 수 있다. 이때, 산화물 반도체층(115)의 두께는 산화물 반도체층을 플라즈마 처리할 때, 플라즈마 효과가 산화물 반도체층의 표면에서만 침투되는게 아니고, 내부까지 영향을 주어 n+ 불순물 주입 효과를 낼 수 있다. 이에 따라, 산화물 반도체층과 소스 및 드레인 전극 접촉 영역에 오믹 컨택층을 형성할 수 있다. 또한, 산화물 반도체층(115)의 두께가 50Å이하가 되면, 채널부를 형성할 수 없으므로, 산화물 반도체층(115)의 두께는 50Å이상은 되어야 하며, 상술한 바와 같이 산화물 반도체층(115)의 내부까지 n+ 불순물이 침투되어야 하므로 500Å이하여야 한다. The oxide semiconductor layer 115 may have a thickness of 50 kPa to 500 kPa, and preferably, the oxide semiconductor layer 115 may have a thickness of 50 kPa to 100 kPa. In this case, the thickness of the oxide semiconductor layer 115 may not only penetrate the surface of the oxide semiconductor layer when the oxide semiconductor layer is plasma treated, but may affect the inside thereof to produce an n + impurity implantation effect. Accordingly, an ohmic contact layer may be formed in the oxide semiconductor layer and the source and drain electrode contact regions. In addition, since the channel portion cannot be formed when the thickness of the oxide semiconductor layer 115 is 50 GPa or less, the thickness of the oxide semiconductor layer 115 should be 50 GPa or more, and as described above, the inside of the oxide semiconductor layer 115 Since n + impurity must penetrate until, it should be less than 500Å.

이와 같이, 산화물 반도체층(115)에 플라즈마 처리를 하여 산화물 반도체층(115)에 n+ 불순물을 주입하여 오믹 컨택층을 형성함으로써, 박막 트랜지스터의 턴-오프시 누설 전류가 감소됨을 알 수 있다. 이를, 도 3a 내지 도 3c를 결부하여 설명하기로 한다. As described above, the ohmic contact layer is formed by injecting n + impurities into the oxide semiconductor layer 115 by performing plasma treatment on the oxide semiconductor layer 115, thereby reducing leakage current during turn-off of the thin film transistor. This will be described with reference to FIGS. 3A to 3C.

구체적으로, 도 3a는 산화물 반도체층의 두께를 500Å로 하였으며, 500Å의 두께를 가지는 산화물 반도체층에 플라즈마 처리를 하여 오믹 컨택층을 형성한 경우에 따른 누설 전류를 나타내고 있다. 도 3b는 산화물 반도체층의 두께를 300Å로 하였으며, 300Å의 두께를 가지는 산화물 반도체층에 플라즈마 처리를 하여 오믹 컨택층을 형성한 경우에 따른 누설 전류를 나타내고 있다. 도 3c는 산화물 반도체층의 두께를 100Å로 하였으며, 100Å의 두께를 가지는 산화물 반도체층에 플라즈마 처리를 하여 오믹 컨택층을 형성한 경우에 따른 누설 전류를 나타내고 있다.Specifically, FIG. 3A shows a thickness of an oxide semiconductor layer of 500 mA and a leakage current according to a case where an ohmic contact layer is formed by performing a plasma treatment on an oxide semiconductor layer having a thickness of 500 mA. 3B shows a leakage current according to a case where an ohmic contact layer is formed by performing a plasma treatment on an oxide semiconductor layer having a thickness of 300 mA and an oxide semiconductor layer having a thickness of 300 mA. 3C shows a thickness of an oxide semiconductor layer of 100 mA and a leakage current according to a case where an ohmic contact layer is formed by performing plasma treatment on an oxide semiconductor layer having a thickness of 100 mA.

도 3a 내지 도 3c에 도시된 바와 같이, 산화물 반도체층에 플라즈마 처리를 하면 박막 트랜지스터의 누설 전류가 감소됨을 알 수 있으며, 산화물 반도체층의 두께를 100Å로 형성할 경우에 가장 박막 트랜지스터의 누설 전류가 감소됨을 알 수 있다. As shown in FIGS. 3A to 3C, when the plasma processing is performed on the oxide semiconductor layer, the leakage current of the thin film transistor is reduced. When the thickness of the oxide semiconductor layer is formed to 100 mA, the leakage current of the thin film transistor is the highest. It can be seen that the decrease.

도 4a 내지 도 4e는 도 2에 도시된 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다. 4A through 4E are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to a first embodiment of the present invention illustrated in FIG. 2.

도 4a를 참조하면, 기판 상에 게이트 전극(106), 게이트 라인(102)을 포함하는 제1 도전 패턴군이 형성된다. Referring to FIG. 4A, a first conductive pattern group including a gate electrode 106 and a gate line 102 is formed on a substrate.

구체적으로, 기판(101)상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층은 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등을 이용하여 단일층으로 형성되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Cu/Mo/Ti, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 형성될 수 있다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로서 게이트 전극(106), 게이트 라인(102)을 포함하는 제1 도전 패턴군이 형성된다. Specifically, the gate metal layer is formed on the substrate 101 through a deposition method such as a sputtering method. The gate metal layer is formed as a single layer using Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, Al alloy as the gate metal layer, or Al / Cr, Al / Mo, Al (Nd) / Al, Al (Nd) / Cr, Mo / Al (Nd) / Mo, Cu / Mo, Cu / Mo / Ti, Ti / Al (Nd) / Ti, Mo / Al, Mo / Ti / Al (Nd), As Cu alloy / Mo, Cu alloy / Al, Cu alloy / Mo alloy, Cu alloy / Al alloy, Al / Mo alloy, Mo alloy / Al, Al alloy / Mo alloy, Mo alloy / Al alloy, Mo / Al alloy etc The bilayer may be formed in a stacked structure. Subsequently, the gate metal layer is patterned by a photolithography process and an etching process using a first mask, thereby forming a first conductive pattern group including the gate electrode 106 and the gate line 102.

도 4b를 참조하면, 제1 도전 패턴군이 형성된 기판(101) 상에 게이트 절연막(112)이 형성되며, 소스 및 드레인 전극(108,110), 데이터 라인(104)을 포함하는 제2 도전 패턴군이 형성된다. Referring to FIG. 4B, the gate insulating layer 112 is formed on the substrate 101 on which the first conductive pattern group is formed, and the second conductive pattern group including the source and drain electrodes 108 and 110 and the data line 104 is formed. Is formed.

구체적으로, 제1 도전 패턴군이 형성된 기판(101) 상에 게이트 절연막(112), 데이터 금속층이 순차적으로 형성된다. 이때, 게이트 절연막은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질을 이용하여 단일층 또는 이중층으로 형성되며, 이종 물질의 무기 절연 물질 또는 동종 물질의 무기 절연 물질을 이용하여 이종층으로 형성될 수 있다. 또한, 데이터 금속층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO), Poly-ITO 등과 같은 투명 물질로 형성되거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 불투명 전극으로 형성될 수 있다. 예를 들면, 게이트 절연막(112)은 PECVD 방법으로 형성되고, 데이터 금속층은 스퍼터링 방법으로 형성된다. Specifically, the gate insulating film 112 and the data metal layer are sequentially formed on the substrate 101 on which the first conductive pattern group is formed. In this case, the gate insulating layer is formed of a single layer or a double layer using an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), or the like, and a heterogeneous layer using an inorganic insulating material of a different material or an inorganic insulating material of the same material. It can be formed as. In addition, the data metal layer may include tin oxide (TO), indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), It may be formed of a transparent material such as Poly-ITO, or may be formed of an opaque electrode such as Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, Al alloy, or the like. For example, the gate insulating film 112 is formed by a PECVD method, and the data metal layer is formed by a sputtering method.

이어서, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 데이터 금속층이 패터닝됨으로서 소스 및 드레인 전극(108,110), 데이터 라인(104)을 포함하는 제1 도전 패턴군이 형성된다. 이때, 데이터 금속층의 식각 공정으로는 건식 식각 공정(Dry etch) 또는 습식 식각(Wet etch) 공정으로 진행될 수 있으며, 습식 식각 공정시에는 식각액으로 OZ산, Al etchant, Cu etchant, BOE 등을 이용할 수 있다. Subsequently, the data metal layer is patterned by a photolithography process and an etching process using a second mask to form a first conductive pattern group including the source and drain electrodes 108 and 110 and the data line 104. In this case, the etching process of the data metal layer may be performed by a dry etching process or a wet etching process. During the wet etching process, OZ acid, Al etchant, Cu etchant, BOE, etc. may be used as an etching solution. have.

이후, 소스 및 드레인 전극(108,110)이 형성된 기판(101) 전면에 플라즈마 처리 공정을 할 수 있다. 이와 같이, 소스 및 드레인 전극(108,110) 상에 플라즈마 처리를 함으로써 이후 형성될 산화물 반도체층(115)과 컨택을 향상시킬 수 있다. Thereafter, a plasma treatment process may be performed on the entire surface of the substrate 101 on which the source and drain electrodes 108 and 110 are formed. As such, by performing plasma treatment on the source and drain electrodes 108 and 110, the contact with the oxide semiconductor layer 115 to be formed later may be improved.

도 4c를 참조하면, 제2 도전 패턴군이 형성된 기판(101) 상에 산화물 반도체층(115)이 형성된다. Referring to FIG. 4C, the oxide semiconductor layer 115 is formed on the substrate 101 on which the second conductive pattern group is formed.

구체적으로, 제2 도전 패턴군이 형성된 기판(101) 상에 산화물 반도체층이 형성된다. 산화물 반도체층은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성되거나, 실리콘 계를 이용할 수 있다. 산화물 반도체층(115)의 두께는 50Å~500Å로 형성될 수 있으며, 바람직하게는 산화물 반도체층(115)의 두께는 50Å~100Å로 형성될 수 있다. Specifically, an oxide semiconductor layer is formed on the substrate 101 on which the second conductive pattern group is formed. The oxide semiconductor layer may be formed of an oxide including at least one metal selected from Zn, Cd, Ga, In, Sn, Hf, and Zr, or may use silicon. The oxide semiconductor layer 115 may have a thickness of 50 kV to 500 kPa, and preferably, the oxide semiconductor layer 115 may have a thickness of 50 kPa to 100 kPa.

이어서, 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 산화물 반도체층이 패터닝됨으로써 산화물 반도체층이 형성된다. 이후, 산화물 반도체층이 형성된 기판 전면에 플라즈마 처리 공정을 한다. 이와 같이, 플라즈마 처리된 산화물 반도체층(115)은 n+ 불순물이 내부까지 침투된다. 이에 따라, 소스 및 드레인 전극과 산화물 반도체층이 접촉한 부분에 오믹 컨택층이 형성되어 n+ 효과에 따른 박막 트랜지스터의 턴-오프시 누설 전류를 감소시킬 수 있다. Subsequently, the oxide semiconductor layer is formed by patterning the oxide semiconductor layer in a photolithography process and an etching process using a third mask. Thereafter, a plasma treatment process is performed on the entire surface of the substrate on which the oxide semiconductor layer is formed. As such, the n + impurity penetrates into the plasma semiconductor oxide layer 115. Accordingly, an ohmic contact layer is formed at a portion of the source and drain electrodes in contact with the oxide semiconductor layer, thereby reducing leakage current when the thin film transistor is turned off due to the n + effect.

도 4d를 참조하면, 산화물 반도체층(115)이 형성된 기판(101) 상에 컨택홀(120)을 포함하는 보호막(132)이 형성된다. Referring to FIG. 4D, the passivation layer 132 including the contact hole 120 is formed on the substrate 101 on which the oxide semiconductor layer 115 is formed.

구체적으로, 산화물 반도체층(115)이 형성된 기판(101) 상에 보호막(132)이 PECVD 또는 CVD 방법으로 증착된다. 보호막(132)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다. 이러한, 보호막(132)은 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(120)이 형성된다. 컨택홀(120)은 보호막(132)을 관통하여 드레인 전극(110)을 노출시킨다. Specifically, the protective film 132 is deposited on the substrate 101 on which the oxide semiconductor layer 115 is formed by PECVD or CVD. The passivation layer 132 may be formed of an inorganic insulating material or an organic insulating material. The protective layer 132 is patterned by a photolithography process and an etching process using a third mask to form a contact hole 120. The contact hole 120 penetrates the passivation layer 132 to expose the drain electrode 110.

도 4e를 참조하면, 보호막(132)이 형성된 기판(101) 상에 화소 전극(122)을 포함하는 제3 도전 패턴군이 형성된다. Referring to FIG. 4E, a third conductive pattern group including the pixel electrode 122 is formed on the substrate 101 on which the passivation layer 132 is formed.

구체적으로, 보호막(132)이 형성된 기판(101) 상에 투명 전극층이 스퍼터링 방법 등으로 형성된다. 투명 전극층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO)을 이용할 수 있다. 이러한, 투명 전극층은 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(120)을 통해 드레인 전극(110)과 접속된 화소 전극(122)이 형성된다. Specifically, the transparent electrode layer is formed on the substrate 101 on which the protective film 132 is formed by a sputtering method or the like. Tin oxide (TO), indium tin oxide (ITO), indium zinc oxide (IZO), and indium tin zinc oxide (ITZO) may be used as the transparent electrode layer. have. The transparent electrode layer is patterned by a photolithography process and an etching process using a third mask to form the pixel electrode 122 connected to the drain electrode 110 through the contact hole 120.

도 5는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다. 도 6은 도 5에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다. 5 is a plan view illustrating a thin film transistor substrate according to a second exemplary embodiment of the present invention, and shows an enlarged view of an enlarged thin film transistor. 6 is a cross-sectional view of the thin film transistor substrate illustrated in FIG. 5 taken along the line II-II ′.

도 5 및 도 6에 도시된 박막 트랜지스터 기판은 게이트 라인(202) 및 데이터 라인(204) 각각과 접속된 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(222)을 구비한다.The thin film transistor substrate shown in FIGS. 5 and 6 includes a thin film transistor connected to each of the gate line 202 and the data line 204, and a pixel electrode 222 formed in a pixel region provided in an intersecting structure.

박막 트랜지스터는 게이트 라인(202)에 공급되는 스캔 신호에 응답하여 데이터 라인(204)에 공급되는 화소 신호가 화소 전극(222)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 전극(206), 소스 전극(208), 드레인 전극(210), 오믹 컨택층을 포함하는 산화물 반도체층(215), 산화물 반도체 보호막(140)을 구비한다.The thin film transistor keeps the pixel signal supplied to the data line 204 charged in the pixel electrode 222 in response to the scan signal supplied to the gate line 202. To this end, the thin film transistor includes a gate electrode 206, a source electrode 208, a drain electrode 210, an oxide semiconductor layer 215 including an ohmic contact layer, and an oxide semiconductor protective layer 140.

게이트 전극(206)은 게이트 라인(202)으로부터의 스캔 신호가 공급되도록 게이트 라인(202)과 접속된다. 이러한, 게이트 전극(206)은 단일층 또는 이중층 또는 삼중층으로 형성할 수 있다. The gate electrode 206 is connected to the gate line 202 so that a scan signal from the gate line 202 is supplied. The gate electrode 206 may be formed as a single layer, a double layer, or a triple layer.

소스 전극(208)은 데이터 라인(204)으로부터의 화소 신호가 공급되도록 데이터 라인(204)과 접속된다. 드레인 전극(210)은 산화물 반도체층(215)을 사이에 두고 소스 전극(210)과 좌우로 마주하도록 형성된다. 소스 및 드레인 전극(208,210) 형성 공정 이후, 소스 및 드레인 전극(208,210)이 형성된 기판(201) 전면 상에 플라즈마 처리를 하여 소스 및 드레인 전극(208,210)과 산화물 반도체층(215)의 컨택을 향상시킬 수 있다. The source electrode 208 is connected to the data line 204 so that the pixel signal from the data line 204 is supplied. The drain electrode 210 is formed to face the source electrode 210 from side to side with the oxide semiconductor layer 215 therebetween. After the process of forming the source and drain electrodes 208 and 210, plasma treatment is performed on the entire surface of the substrate 201 on which the source and drain electrodes 208 and 210 are formed to improve the contact between the source and drain electrodes 208 and 210 and the oxide semiconductor layer 215. Can be.

화소 전극(222)은 박막 트랜지스터의 드레인 전극(210)과 컨택홀(220)을 통해 접속된다. 이에 따라, 화소 전극(222)은 박막 트랜지스터를 통해 데이터 라인(204)으로부터의 화소 신호가 공급된다.The pixel electrode 222 is connected to the drain electrode 210 of the thin film transistor through the contact hole 220. Accordingly, the pixel electrode 222 is supplied with the pixel signal from the data line 204 through the thin film transistor.

산화물 반도체층(215)은 소스 전극(208)과 드레인 전극(210) 사이에 형성됨과 동시에 소스 및 드레인 전극(208,210)의 측면을 덮도록 형성되며, 소스 및 드레인 전극과 접촉한 부분에 오믹 컨택층이 형성된다. 산화물 반도체층(215)은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성되며, 산화물 반도체층은 소스 및 드레인 전극(208,210)과 접촉된 부분에 n+ 불순물이 주입된 오믹 컨택층을 포함한다. 이러한, 산화물 반도체층(215)을 포함하는 박막 트랜지스터는 실리콘 반도체층을 포함하는 박막 트랜지스터보다 높은 전하 이동도 및 낮은 누설 전류 특성의 장점을 갖는다. 또한, 실리콘 반도체층(215)을 포함하는 박막 트랜지스터는 고온 공정을 통해 형성되며, 결정화 공정을 실시해야 하므로 대면적화할수록 결정화 공정시 균일도가 떨어져 대면적화에 불리하다. 이에 반해, 산화물 반도체층(215)을 포함하는 박막 트랜지스터는 저온 공정이 가능하며, 대면적화가 유리하다. The oxide semiconductor layer 215 is formed between the source electrode 208 and the drain electrode 210 and covers the side surfaces of the source and drain electrodes 208 and 210, and the ohmic contact layer is in contact with the source and drain electrodes. Is formed. The oxide semiconductor layer 215 is formed of an oxide including at least one metal selected from Zn, Cd, Ga, In, Sn, Hf, and Zr, and the oxide semiconductor layer is in contact with the source and drain electrodes 208 and 210. and an ohmic contact layer implanted with n + impurities. The thin film transistor including the oxide semiconductor layer 215 has advantages of higher charge mobility and lower leakage current characteristics than the thin film transistor including the silicon semiconductor layer. In addition, the thin film transistor including the silicon semiconductor layer 215 is formed through a high temperature process, and the crystallization process must be performed, so that the larger the area, the lower the uniformity during the crystallization process, which is disadvantageous for large area. On the other hand, the thin film transistor including the oxide semiconductor layer 215 can be a low temperature process, it is advantageous to large area.

그리고, 산화물 반도체층(215)의 두께는 50Å~500Å를 가지도록 형성할 수 있으며, 바람직하게는 산화물 반도체층(215)의 두께는 50Å~100Å를 가지도록 형성할 수 있다. 이때, 산화물 반도체층(215)의 두께는 산화물 반도체층을 플라즈마 처리할 때, 플라즈마 효과가 산화물 반도체층의 표면에서만 침투되는게 아니고, 내부까지 영향을 주어 n+ 불순물 주입 효과를 낼 수 있다. 또한, 산화물 반도체층(215)의 두께가 50Å이하가 되면, 채널부를 형성할 수 없으므로, 산화물 반도체층(215)의 두께는 50Å이상은 되어야 하며, 상술한 바와 같이 산화물 반도체층(215)의 내부까지 n+ 불순물이 침투되어야 하므로 500Å이하여야 한다. The oxide semiconductor layer 215 may be formed to have a thickness of 50 GPa to 500 GPa. Preferably, the oxide semiconductor layer 215 may be formed to have a thickness of 50 GPa to 100 GPa. In this case, the thickness of the oxide semiconductor layer 215 may not only penetrate the surface of the oxide semiconductor layer when the oxide semiconductor layer is plasma treated, but may affect the inside to produce n + impurity implantation effect. In addition, since the channel portion cannot be formed when the thickness of the oxide semiconductor layer 215 is 50 GPa or less, the thickness of the oxide semiconductor layer 215 should be 50 GPa or more, and the inside of the oxide semiconductor layer 215 as described above. Since n + impurity must penetrate until, it should be less than 500Å.

이와 같이, 산화물 반도체층(215)에 플라즈마 처리를 하여 산화물 반도체층에 n+ 불순물을 주입하면, 박막 트랜지스터의 턴-오프시 누설 전류가 감소됨을 알 수 있다. As such, when n + impurity is injected into the oxide semiconductor layer by performing plasma treatment on the oxide semiconductor layer 215, it can be seen that the leakage current is reduced when the thin film transistor is turned off.

이때, 본원 발명의 제2 실시 예에 따른 박막 트랜지스터의 산화물 반도체층(215)의 플라즈마 처리는 본원 발명의 제1 실시 예에 따른 박막 트랜지스터의 산화물 반도체층(115)의 플라즈마 처리 방법과 달리, 산화물 반도체층 보호막(140)의 건식 식각 공정 중에 산화물 반도체층(215)에 플라즈마 처리한다. In this case, the plasma treatment of the oxide semiconductor layer 215 of the thin film transistor according to the second embodiment of the present invention is different from the plasma treatment method of the oxide semiconductor layer 115 of the thin film transistor according to the first embodiment of the present invention. The oxide semiconductor layer 215 is plasma treated during the dry etching process of the semiconductor layer protective film 140.

다시 말하여, 본원 발명의 제1 실시 예에 따른 박막 트래지스터의 산화물 반도체층(115)의 n+ 불순물 주입 방법은 산화물 반도체층(115)을 형성한 후, 플라즈마 처리 공정을 진행하여 산화물 반도체층(115)에 n+ 불순물을 침투시켰으나, 본원 발명의 제2 실시 예에 따른 박막 트랜지스터의 산화물 반도체층(215)의 n+ 불순물 주입 방법은 산화물 반도체층 보호막(140)의 건식 공정 중의 플라즈마 처리를 이용하여 n+ 불순물을 침투시켜 오믹 컨택층을 형성한다. In other words, in the n + impurity implantation method of the oxide semiconductor layer 115 of the thin film transistor according to the first embodiment of the present invention, after the oxide semiconductor layer 115 is formed, a plasma treatment process is performed to perform the oxide semiconductor layer ( Although n + impurity is penetrated into the transistor 115, the n + impurity implantation method of the oxide semiconductor layer 215 of the thin film transistor according to the second embodiment of the present invention uses n + impurity plasma treatment during the dry process of the oxide semiconductor layer protective film 140. Impurities penetrate to form an ohmic contact layer.

산화물 반도체층 보호막(140)은 소스 및 드레인 전극(208,210)과 산화물 반도체층(215)이 접촉하는 영역을 제외한 산화물 반도체층(215) 상에 형성된다. 산화물 반도체층(215)이 산소의 영향을 받지 않도록 할 수 있으며, 산화물 반도체층(215) 형성 공정 이후 공정에서 발생할 수 있는 이물질 등을 보호할 수 있다. 이와 같이, 산화물 반도체층 보호막(140)은 산화물 반도체층(215)의 백 채널부(Back channel)를 보호를 할 수 있다. The oxide semiconductor layer protective film 140 is formed on the oxide semiconductor layer 215 except for the region where the source and drain electrodes 208 and 210 and the oxide semiconductor layer 215 are in contact with each other. The oxide semiconductor layer 215 may be prevented from being affected by oxygen, and may protect foreign matters that may occur in the process after the oxide semiconductor layer 215 is formed. As such, the oxide semiconductor layer protective film 140 may protect the back channel portion of the oxide semiconductor layer 215.

또한, 산화물 반도체층 보호막(140)은 소스 및 드레인 전극(208,210)과 산화물 반도체층(215)이 접촉하는 영역에 형성하지 않음으로써, 산화물 반도체층 보호막(140)의 건식 식각 공정 중의 플라즈마에 의해 상기 영역에 n+ 불순물을 주입됨으로써 오믹 컨택층이 형성된다. In addition, the oxide semiconductor layer protective layer 140 is not formed in a region where the source and drain electrodes 208 and 210 and the oxide semiconductor layer 215 are in contact with each other, so that the oxide semiconductor layer protective layer 140 is formed by plasma during the dry etching process of the oxide semiconductor layer protective layer 140. An ohmic contact layer is formed by implanting n + impurity into the region.

이러한, 산화물 반도체층 보호막(140)은 산화 실리콘(SiOx), 질화 실리콘(SiNx)이 포함된 단일층 또는 이중층으로 형성될 수 있으며, 막질의 향상을 위해 플라즈마 처리 공정을 진행할 수 있다. The oxide semiconductor layer protective film 140 may be formed of a single layer or a double layer including silicon oxide (SiOx) and silicon nitride (SiNx), and may be subjected to a plasma treatment process to improve film quality.

도 7a 내지 도 7f는 도 6에 도시된 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다. 7A to 7F are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to a second embodiment of the present invention illustrated in FIG. 6.

도 7a를 참조하면, 기판 상에 게이트 전극(206), 게이트 라인(202)을 포함하는 제1 도전 패턴군이 형성된다. Referring to FIG. 7A, a first conductive pattern group including a gate electrode 206 and a gate line 202 is formed on a substrate.

구체적으로, 기판(201)상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층은 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등을 이용하여 단일층으로 형성되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Cu/Mo/Ti, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 형성될 수 있다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로서 게이트 전극(206), 게이트 라인(202)을 포함하는 제1 도전 패턴군이 형성된다. Specifically, the gate metal layer is formed on the substrate 201 through a deposition method such as a sputtering method. The gate metal layer is formed as a single layer using Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, Al alloy as the gate metal layer, or Al / Cr, Al / Mo, Al (Nd) / Al, Al (Nd) / Cr, Mo / Al (Nd) / Mo, Cu / Mo, Cu / Mo / Ti, Ti / Al (Nd) / Ti, Mo / Al, Mo / Ti / Al (Nd), As Cu alloy / Mo, Cu alloy / Al, Cu alloy / Mo alloy, Cu alloy / Al alloy, Al / Mo alloy, Mo alloy / Al, Al alloy / Mo alloy, Mo alloy / Al alloy, Mo / Al alloy etc The bilayer may be formed in a stacked structure. Subsequently, the gate metal layer is patterned by a photolithography process and an etching process using a first mask to form a first conductive pattern group including the gate electrode 206 and the gate line 202.

도 7b를 참조하면, 제1 도전 패턴군이 형성된 기판(201) 상에 게이트 절연막(212)이 형성되며, 소스 및 드레인 전극(208,210), 데이터 라인(204)을 포함하는 제2 도전 패턴군이 형성된다. Referring to FIG. 7B, a gate insulating film 212 is formed on a substrate 201 on which a first conductive pattern group is formed, and a second conductive pattern group including source and drain electrodes 208 and 210 and a data line 204 is formed. Is formed.

구체적으로, 제1 도전 패턴군이 형성된 기판(201) 상에 게이트 절연막(212), 데이터 금속층이 순차적으로 형성된다. 이때, 게이트 절연막은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질을 이용하여 단일층 또는 이중층으로 형성되며, 이종 물질의 무기 절연 물질 또는 동종 물질의 무기 절연 물질을 이용하여 이종층으로 형성될 수 있다. 또한, 데이터 금속층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO), Poly-ITO 등과 같은 투명 물질로 형성되거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 불투명 전극으로 형성될 수 있다. 예를 들면, 게이트 절연막(212)은 PECVD 방법으로 형성되고, 데이터 금속층은 스퍼터링 방법으로 형성된다. Specifically, the gate insulating film 212 and the data metal layer are sequentially formed on the substrate 201 on which the first conductive pattern group is formed. In this case, the gate insulating layer is formed of a single layer or a double layer using an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), or the like, and a heterogeneous layer using an inorganic insulating material of a different material or an inorganic insulating material of the same material. It can be formed as. In addition, the data metal layer may include tin oxide (TO), indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), It may be formed of a transparent material such as Poly-ITO, or may be formed of an opaque electrode such as Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, Al alloy, or the like. For example, the gate insulating film 212 is formed by the PECVD method, and the data metal layer is formed by the sputtering method.

이어서, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 데이터 금속층이 패터닝됨으로서 소스 및 드레인 전극(208,210), 데이터 라인(204)을 포함하는 제1 도전 패턴군이 형성된다. 이때, 데이터 금속층의 식각 공정으로는 건식 식각 공정(Dry etch) 또는 습식 식각(Wet etch) 공정으로 진행될 수 있으며, 습식 식각 공정시에는 식각액으로 OZ산, Al etchant, Cu etchant, BOE 등을 이용할 수 있다. Subsequently, the data metal layer is patterned by a photolithography process and an etching process using a second mask, thereby forming a first conductive pattern group including the source and drain electrodes 208 and 210 and the data line 204. In this case, the etching process of the data metal layer may be performed by a dry etching process or a wet etching process. During the wet etching process, OZ acid, Al etchant, Cu etchant, BOE, etc. may be used as an etching solution. have.

이후, 소스 및 드레인 전극(208,210)이 형성된 기판(201) 전면에 플라즈마 처리 공정을 할 수 있다. 이와 같이, 소스 및 드레인 전극(208,210) 상에 플라즈마 처리를 함으로써 이후 형성될 산화물 반도체층(215)과 컨택을 향상시킬 수 있다. Thereafter, a plasma treatment process may be performed on the entire surface of the substrate 201 where the source and drain electrodes 208 and 210 are formed. As such, the plasma treatment may be performed on the source and drain electrodes 208 and 210 to improve contact with the oxide semiconductor layer 215 to be formed later.

도 7c를 참조하면, 제2 도전 패턴군이 형성된 기판(201) 상에 산화물 반도체층(215)이 형성된다. Referring to FIG. 7C, an oxide semiconductor layer 215 is formed on the substrate 201 on which the second conductive pattern group is formed.

구체적으로, 제2 도전 패턴군이 형성된 기판(201) 상에 산화물 반도체층이 형성된다. 산화물 반도체층은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성되거나, 실리콘 계를 이용할 수 있다. 산화물 반도체층(215)의 두께는 50Å~500Å로 형성될 수 있으며, 바람직하게는 산화물 반도체층(215)의 두께는 50Å~100Å로 형성될 수 있다. Specifically, an oxide semiconductor layer is formed on the substrate 201 on which the second conductive pattern group is formed. The oxide semiconductor layer may be formed of an oxide including at least one metal selected from Zn, Cd, Ga, In, Sn, Hf, and Zr, or may use silicon. The oxide semiconductor layer 215 may have a thickness of 50 kV to 500 kPa, and preferably, the oxide semiconductor layer 215 may have a thickness of 50 kPa to 100 kPa.

이어서, 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 산화물 반도체층이 패터닝된다. Subsequently, the oxide semiconductor layer is patterned by a photolithography process and an etching process using a third mask.

도 7d를 참조하면, 산화물 반도체층(215)이 형성된 기판 상에 산화물 반도체층 보호막(140)과 오믹 컨택층이 형성된다. Referring to FIG. 7D, an oxide semiconductor layer protective film 140 and an ohmic contact layer are formed on a substrate on which the oxide semiconductor layer 215 is formed.

구체적으로, 산화물 반도체층(215)이 형성된 기판(201) 상에 산화물 반도체층 보호막(140)이 형성된다. 산화물 반도체층 보호막(140)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질을 이용하여 단일층 또는 이중층으로 형성될 수 있다. Specifically, the oxide semiconductor layer protective film 140 is formed on the substrate 201 on which the oxide semiconductor layer 215 is formed. The oxide semiconductor layer protective layer 140 may be formed as a single layer or a double layer using an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), or the like.

이어서, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 산화물 반도체층 보호막(140)이 패터닝됨으로써 소스 및 드레인 전극(208,210)과 산화물 반도체층(215)이 접촉된 영역에는 오픈된 산화물 반도체층 보호막(140)이 형성된다. 이와 같이, 산화물 반도체층 보호막(140)은 건식 식각 공정으로 형성되는데, 건식 식각 공정은 챔버 내에 가스를 주입하여 플라즈마를 생성하는데, 이러한 플라즈마에 의해 소스 및 드레인 전극(208,210)과 접촉된 영역의 산화물 반도체층(215)이 반응하여 n+ 불순물 주입이 이루어진다. 챔버 내에 주입된 가스는 SF6, O2, Cl2, HCl 등을 주입할 수 있다. 이에 따라, 소스 및 드레인 전극(208,210)과 접촉된 영역의 산화물 반도체층(215) 내에 n+ 불순물으로 이루어진 오믹 컨택층이 형성된다. 이와 같이, 산화물 반도체층(215) 내의 소스 및 드레인 전극(208,210)과 접촉하는 영역에 오믹 컨택층을 형성함으로써 박막 트랜지스터의 턴-오프시 누설 전류를 감소시킬 수 있다.Subsequently, the oxide semiconductor layer passivation layer 140 is patterned by a photolithography process and an etching process using a fourth mask, so that the oxide semiconductor layer passivation layer opened in a region where the source and drain electrodes 208 and 210 and the oxide semiconductor layer 215 are in contact with each other. 140 is formed. As such, the oxide semiconductor layer passivation layer 140 is formed by a dry etching process. The dry etching process injects gas into the chamber to generate a plasma, and the oxide in the region contacted with the source and drain electrodes 208 and 210 by the plasma. The semiconductor layer 215 reacts to inject n + impurities. The gas injected into the chamber may inject SF 6 , O 2 , Cl 2 , HCl, and the like. As a result, an ohmic contact layer made of n + impurities is formed in the oxide semiconductor layer 215 in the region in contact with the source and drain electrodes 208 and 210. As described above, the ohmic contact layer may be formed in the region in contact with the source and drain electrodes 208 and 210 in the oxide semiconductor layer 215 to reduce the leakage current when the thin film transistor is turned off.

이후, 산화물 반도체층 보호막(140)이 형성된 기판(201) 상에 플라즈마 처리를 하여 막질을 향상시킬 수 있다. Subsequently, the film quality may be improved by performing a plasma treatment on the substrate 201 on which the oxide semiconductor layer protective film 140 is formed.

도 7e를 참조하면, 산화물 반도체층(215)이 형성된 기판(201) 상에 컨택홀(220)을 포함하는 보호막(232)이 형성된다. Referring to FIG. 7E, the passivation layer 232 including the contact hole 220 is formed on the substrate 201 on which the oxide semiconductor layer 215 is formed.

구체적으로, 산화물 반도체층(215)이 형성된 기판(201) 상에 보호막(232)이 PECVD 또는 CVD 방법으로 증착된다. 보호막(232)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다. 이러한, 보호막(232)은 제5 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(220)이 형성된다. 컨택홀(220)은 보호막(232)을 관통하여 드레인 전극(210)을 노출시킨다. Specifically, the protective film 232 is deposited on the substrate 201 on which the oxide semiconductor layer 215 is formed by PECVD or CVD. The passivation layer 232 may be formed of an inorganic insulating material or an organic insulating material. The protective layer 232 is patterned by a photolithography process and an etching process using a fifth mask to form a contact hole 220. The contact hole 220 penetrates the passivation layer 232 to expose the drain electrode 210.

도 7f를 참조하면, 보호막(232)이 형성된 기판(201) 상에 화소 전극(222)을 포함하는 제3 도전 패턴군이 형성된다. Referring to FIG. 7F, a third conductive pattern group including the pixel electrode 222 is formed on the substrate 201 on which the passivation layer 232 is formed.

구체적으로, 보호막(232)이 형성된 기판(201) 상에 투명 전극층이 스퍼터링 방법 등으로 형성된다. 투명 전극층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO)을 이용할 수 있다. 이러한, 투명 전극층은 제6 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(220)을 통해 드레인 전극(210)과 접속된 화소 전극(222)이 형성된다. Specifically, the transparent electrode layer is formed on the substrate 201 on which the protective film 232 is formed by a sputtering method or the like. Tin oxide (TO), indium tin oxide (ITO), indium zinc oxide (IZO), and indium tin zinc oxide (ITZO) may be used as the transparent electrode layer. have. The transparent electrode layer is patterned by a photolithography process and an etching process using a sixth mask to form a pixel electrode 222 connected to the drain electrode 210 through the contact hole 220.

본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 다른 실시 예의 제조 방법으로, 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 구조와 동일한 구조로 형성되나, 본 발명의 제1 실시 예에 박막 트랜지스터 기판의 제조 방법과 다른 방법으로 형성되므로 그에 따른 박막 트랜지스터의 기판의 다른 효과가 도출된다. 이에 따른 효과는 추후 설명하기로 한다. A manufacturing method of a thin film transistor substrate according to a third embodiment of the present invention is a manufacturing method of another embodiment of the thin film transistor substrate according to the first embodiment of the present invention, the structure of the thin film transistor substrate according to the first embodiment of the present invention Although formed in the same structure as in the first embodiment of the present invention, since it is formed by a method different from the method of manufacturing the thin film transistor substrate, a different effect of the substrate of the thin film transistor is thereby obtained. The effect thereof will be described later.

단, 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판에서는 산화물 반도체층의 두께를 한정하였으나, 본 발명의 제3 실시 예에 따른 박막 트랜지스터의 기판은 산화물 반도체층의 두께를 특별히 한정하지 않는다. However, although the thickness of the oxide semiconductor layer is limited in the thin film transistor substrate according to the first embodiment of the present invention, the thickness of the oxide semiconductor layer is not particularly limited in the substrate of the thin film transistor according to the third embodiment of the present invention.

도 8a 내지 도 8f는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다. 8A through 8F are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to a third exemplary embodiment of the present invention.

본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법은 도 8a 및 도 8b에 도시된 바와 같이 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 도전 패턴군 형성 공정과, 제2 도전 패턴군 형성 공정과 동일하므로 생략하기로 한다.A method of manufacturing a thin film transistor substrate according to a third exemplary embodiment of the present invention may include forming a first conductive pattern group in a method of manufacturing a thin film transistor substrate according to the first exemplary embodiment of the present invention. Since it is the same as that of the 2nd conductive pattern group formation process, it abbreviate | omits.

도 8c를 참조하면, 제2 도전 패턴군이 형성된 기판(301) 상에 산화물 반도체층(315)이 형성된다. Referring to FIG. 8C, an oxide semiconductor layer 315 is formed on the substrate 301 on which the second conductive pattern group is formed.

구체적으로, 제2 도전 패턴군이 형성된 기판(301) 상에 산화물 반도체층(315)이 형성된다. 산화물 반도체층(315)은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성되거나, 실리콘 계를 이용할 수 있다. Specifically, the oxide semiconductor layer 315 is formed on the substrate 301 on which the second conductive pattern group is formed. The oxide semiconductor layer 315 may be formed of an oxide including at least one metal selected from Zn, Cd, Ga, In, Sn, Hf, and Zr, or may use silicon.

이어서, 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 산화물 반도체층이 패터닝된다. Subsequently, the oxide semiconductor layer is patterned by a photolithography process and an etching process using a third mask.

도 8d를 참조하면, 산화물 반도체층(315)이 형성된 기판(301) 상에 소스 및 드레인 전극(308,310)과 산화물 반도체층(315)이 접촉되는 영역에 오믹 컨택층이 형성된다. Referring to FIG. 8D, an ohmic contact layer is formed on a region where the source and drain electrodes 308 and 310 and the oxide semiconductor layer 315 are contacted on the substrate 301 on which the oxide semiconductor layer 315 is formed.

구체적으로, 산화물 반도체층(315)이 형성된 기판(301) 상에 포토레지스트(400)가 도포된 다음, 제4 마스크를 이용한 포토리소그래피 공정 및 건식 식각 공정으로 포토레지스트(400)가 패터닝됨과 동시에 산화물 반도체층(315)과 소스 및 드레인 전극(308,310)이 접촉하는 영역에 오믹 컨택층이 형성된다. Specifically, after the photoresist 400 is coated on the substrate 301 on which the oxide semiconductor layer 315 is formed, the photoresist 400 is patterned by a photolithography process and a dry etching process using a fourth mask, and at the same time, an oxide An ohmic contact layer is formed in a region where the semiconductor layer 315 is in contact with the source and drain electrodes 308 and 310.

제4 마스크는 차단층(402)이 형성된 차단 영역(S1)과, 기판(400)만 존재하는 투과 영역(S2)을 구비한다. 투과 영역(S2)은 산화물 반도체층(315)과 소스 및 드레인 전극(308,310)이 접촉하는 영역과 대응되는 영역에 위치하여 자외선을 투과시킴으로써 노광 및 현상 후, 건식 식각 공정으로 포토레지스트(400)를 제거하면서 산화물 반도체층(315)에 오믹 컨택층을 형성한다. The fourth mask includes a blocking region S1 in which the blocking layer 402 is formed, and a transmitting region S2 in which only the substrate 400 exists. The transmissive region S2 is positioned in a region corresponding to the region where the oxide semiconductor layer 315 is in contact with the source and drain electrodes 308 and 310 and transmits ultraviolet rays to expose the photoresist 400 through a dry etching process after exposure and development. While removing, an ohmic contact layer is formed on the oxide semiconductor layer 315.

다시 말하여, 건식 식각 공정은 챔버 내에 가스를 주입하면서 플라즈마를 형성하고, 플라즈마를 이용하여 식각을 하게 되는데, 이러한 플라즈마에 의해 산화물 반도체층(315)에 오믹 컨택층이 형성된다. 오믹 컨택층이 형성된 영역을 제외하고는 포토레지스트가 형성되어 있으므로 건식 식각 공정에 영향을 받지 않는다. 이후, 남은 포토레지스트는 스트립 공정으로 제거된다. In other words, in the dry etching process, a plasma is formed while gas is injected into the chamber, and the plasma is etched using the plasma. An ohmic contact layer is formed on the oxide semiconductor layer 315 by the plasma. Except for the region where the ohmic contact layer is formed, the photoresist is formed and thus is not affected by the dry etching process. The remaining photoresist is then removed by stripping.

도 8e를 참조하면, 산화물 반도체층(315)이 형성된 기판(301) 상에 컨택홀(320)을 포함하는 보호막(332)이 형성된다. Referring to FIG. 8E, the passivation layer 332 including the contact hole 320 is formed on the substrate 301 on which the oxide semiconductor layer 315 is formed.

구체적으로, 산화물 반도체층(315)이 형성된 기판(301) 상에 보호막(332)이 PECVD 또는 CVD 방법으로 증착된다. 보호막(332)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다. 이러한, 보호막(332)은 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(120)이 형성된다. 컨택홀(320)은 보호막(332)을 관통하여 드레인 전극(310)을 노출시킨다. Specifically, the protective film 332 is deposited on the substrate 301 on which the oxide semiconductor layer 315 is formed by PECVD or CVD. The passivation layer 332 may be formed of an inorganic insulating material or an organic insulating material. The protective layer 332 is patterned by a photolithography process and an etching process using a third mask to form a contact hole 120. The contact hole 320 passes through the passivation layer 332 to expose the drain electrode 310.

도 8f를 참조하면, 보호막(332)이 형성된 기판(301) 상에 화소 전극(322)을 포함하는 제3 도전 패턴군이 형성된다. Referring to FIG. 8F, a third conductive pattern group including the pixel electrode 322 is formed on the substrate 301 on which the passivation layer 332 is formed.

구체적으로, 보호막(332)이 형성된 기판(301) 상에 투명 전극층이 스퍼터링 방법 등으로 형성된다. 투명 전극층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO)을 이용할 수 있다. 이러한, 투명 전극층은 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(320)을 통해 드레인 전극(310)과 접속된 화소 전극(322)이 형성된다. Specifically, the transparent electrode layer is formed on the substrate 301 on which the protective film 332 is formed by a sputtering method or the like. Tin oxide (TO), indium tin oxide (ITO), indium zinc oxide (IZO), and indium tin zinc oxide (ITZO) may be used as the transparent electrode layer. have. The transparent electrode layer is patterned by a photolithography process and an etching process using a third mask to form a pixel electrode 322 connected to the drain electrode 310 through the contact hole 320.

종래에는 산화물 반도체층과 소스 및 드레인 전극 간의 계면에 장벽이 높아 소스 및 드레인 전압(Vds)과 문텁 전압(Vth) 이격 현상이 발견되어 전자가 잘 이동되지 못한다. 하지만, 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 통해, 도 9에 도시된 바와 같이 소스 및 드레인 전극(308,310)과 산화물 반도체층(315)이 접촉된 부분에 오믹 컨택층을 형성함으로써 소스 및 드레인 전압(Vds)과 문턱 전압(Vth)의 이격 현상을 완화시킴으로써 계면 장벽을 낮춰 전자가 잘 이동할 수 있게 구현하였다. Conventionally, since the barrier is high at the interface between the oxide semiconductor layer and the source and drain electrodes, the separation between the source and drain voltages Vds and the gate voltage Vth is found, and thus electrons are not easily moved. However, through the method of manufacturing the thin film transistor substrate according to the third embodiment of the present invention, as shown in FIG. 9, an ohmic contact layer is formed at a portion where the source and drain electrodes 308 and 310 and the oxide semiconductor layer 315 are in contact with each other. As a result, the separation of the source and drain voltages (Vds) and the threshold voltages (Vth) is reduced, thereby lowering the interface barrier to enable electrons to move well.

이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.The above description is merely illustrative of the present invention, and various modifications may be made by those skilled in the art without departing from the technical spirit of the present invention. Therefore, the embodiments disclosed in the specification of the present invention are not intended to limit the present invention. The scope of the present invention should be construed by the claims below, and all techniques within the scope equivalent thereto will be construed as being included in the scope of the present invention.

106,206,306 : 게이트 전극 108,208,308 : 소스 전극
110,210,301 : 드레인 전극 112,212,312 : 게이트 절연막
115,215,315 : 산화물 반도체층 120,220,320 : 컨택홀
122,222,322 : 화소 전극 132,232,332 : 보호막
140 : 산화물 반도체층 보호막106,206,306: Gate electrode 108,208,308: Source electrode
110, 210, 301: drain electrode 112, 212, 312: gate insulating film
115,215,315: oxide semiconductor layer 120,220,320: contact hole
122,222,322: pixel electrode 132,232,332: protective film
140: oxide semiconductor layer protective film

Claims (9)

기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴군을 형성하는 단계와;
상기 제1 도전 패턴군이 형성된 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 데이터 라인, 소스 및 드레인 전극을 포함하는 제2 도전 패턴군을 형성하는 단계와;
상기 제2 도전 패턴군이 형성된 기판 상에 산화물 반도체층을 형성하는 단계와;
상기 산화물 반도체층이 형성된 기판 상에 소스 및 드레인 전극이 접촉하는 영역에 오믹 컨택층을 형성하는 단계를 포함하고, 상기 오믹 컨택층을 형성하는 단계는
상기 산화물 반도체층이 형성된 기판 상에 포토레지스트를 형성하는 단계와;
상기 포토레지스트를 마스크를 이용하여 포토리소그래피 공정 및 건식 식각 공정으로 포토레지스트가 패터닝됨과 동시에 상기 건식 식각 공정의 플라즈마 공정으로 인해 산화물 반도체층과 소스 및 드레인 전극이 접촉하는 영역에 오믹 컨택층을 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. Forming a first conductive pattern group including a gate electrode and a gate line on the substrate;
Forming a gate insulating film on the substrate on which the first conductive pattern group is formed, and forming a second conductive pattern group including a data line, a source, and a drain electrode on the gate insulating film;
Forming an oxide semiconductor layer on the substrate on which the second conductive pattern group is formed;
And forming an ohmic contact layer in a region where the source and drain electrodes contact each other on the substrate on which the oxide semiconductor layer is formed, and forming the ohmic contact layer
Forming a photoresist on the substrate on which the oxide semiconductor layer is formed;
The photoresist is patterned by a photolithography process and a dry etching process using a mask as a mask, and at the same time, an ohmic contact layer is formed in a region where the oxide semiconductor layer contacts the source and drain electrodes due to the plasma process of the dry etching process. A method of manufacturing a thin film transistor substrate, characterized in that. 제1항에 있어서,
상기 오믹 컨택층을 형성하는 단계는
상기 산화물 반도체층이 형성된 기판 상에 플라즈마 처리를 하여 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. The method of claim 1,
Forming the ohmic contact layer
And forming a plasma on the substrate on which the oxide semiconductor layer is formed. 삭제delete 제1항에 있어서,
상기 제2 도전 패턴군을 형성한 후, 상기 제2 도전 패턴군에 플라즈마 처리를 하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. The method of claim 1,
And forming a plasma process on the second conductive pattern group after forming the second conductive pattern group. 제1항에 있어서,
상기 산화물 반도체층의 두께는 50Å~100Å으로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. The method of claim 1,
The oxide semiconductor layer has a thickness of 50 kV to 100 kV. 기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴군을 형성하는 단계와;
상기 제1 도전 패턴군이 형성된 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 데이터 라인, 소스 및 드레인 전극을 포함하는 제2 도전 패턴군을 형성하는 단계와;
상기 제2 도전 패턴군이 형성된 기판 상에 산화물 반도체층을 형성하는 단계와;
상기 산화물 반도체층이 형성된 기판 상에 산화물 반도체층 보호막을 형성함과 동시에 산화물 반도체층과 소스 및 드레인 전극이 접촉하는 부분에 오믹 컨택층을 형성하는 단계를 포함하고,
상기 산화물 반도체층이 형성된 기판 상에 산화물 반도체층 보호막을 형성함과 동시에 산화물 반도체층과 소스 및 드레인 전극이 접촉하는 부분에 오믹 컨택층을 형성하는 단계는
상기 산화물 반도체층이 형성된 기판 상에 단일층 또는 이중층으로 산화물 반도체층 보호막 및 포토리소그래피를 형성하는 단계와;
마스크를 이용한 포토리소그래피 공정 및 건식 식각 공정으로 상기 산화물 반도체층 보호막이 패터닝됨과 동시에 상기 건식 식각 공정 중의 플라즈마 처리로 인해 소스 및 드레인 전극과 산화물 반도체층이 접촉된 영역에 오믹 컨택층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.Forming a first conductive pattern group including a gate electrode and a gate line on the substrate;
Forming a gate insulating film on the substrate on which the first conductive pattern group is formed, and forming a second conductive pattern group including a data line, a source, and a drain electrode on the gate insulating film;
Forming an oxide semiconductor layer on the substrate on which the second conductive pattern group is formed;
Forming an ohmic contact layer at a portion where the oxide semiconductor layer is in contact with the source and drain electrodes while forming an oxide semiconductor layer protective film on the substrate on which the oxide semiconductor layer is formed;
Forming an oxide semiconductor layer protective film on the substrate on which the oxide semiconductor layer is formed and simultaneously forming an ohmic contact layer at a portion where the oxide semiconductor layer contacts the source and drain electrodes
Forming an oxide semiconductor layer protective film and photolithography as a single layer or a double layer on the substrate on which the oxide semiconductor layer is formed;
Forming an ohmic contact layer in a region where the source and drain electrodes and the oxide semiconductor layer are in contact with each other by patterning the oxide semiconductor layer protective layer by a photolithography process using a mask and a dry etching process and by plasma treatment during the dry etching process. A method for manufacturing a thin film transistor substrate, comprising: 제6항에 있어서,
상기 제2 도전 패턴군을 형성한 후, 상기 제2 도전 패턴군에 플라즈마 처리를 하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. The method of claim 6,
And forming a plasma process on the second conductive pattern group after forming the second conductive pattern group. 삭제delete 제6항에 있어서,
상기 산화물 반도체층의 두께는 50Å~100Å으로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. The method of claim 6,
The oxide semiconductor layer has a thickness of 50 kV to 100 kV.
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