[go: up one dir, main page]

KR102028027B1 - 반도체 칩의 전자파 차폐막 형성 장치 및 방법 - Google Patents

반도체 칩의 전자파 차폐막 형성 장치 및 방법 Download PDF

Info

Publication number
KR102028027B1
KR102028027B1 KR1020180028621A KR20180028621A KR102028027B1 KR 102028027 B1 KR102028027 B1 KR 102028027B1 KR 1020180028621 A KR1020180028621 A KR 1020180028621A KR 20180028621 A KR20180028621 A KR 20180028621A KR 102028027 B1 KR102028027 B1 KR 102028027B1
Authority
KR
South Korea
Prior art keywords
shielding film
semiconductor chip
film composition
conveyor
electromagnetic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020180028621A
Other languages
English (en)
Other versions
KR20180105577A (ko
Inventor
정광춘
성준기
김민희
한미경
Original Assignee
(주)잉크테크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)잉크테크 filed Critical (주)잉크테크
Publication of KR20180105577A publication Critical patent/KR20180105577A/ko
Application granted granted Critical
Publication of KR102028027B1 publication Critical patent/KR102028027B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H10W42/20—
    • H10W42/60—
    • H10W74/01—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76—Apparatus for connecting with build-up interconnects
    • H01L2224/7615—Means for depositing
    • H01L2224/76151—Means for direct writing
    • H01L2224/76155—Jetting means, e.g. ink jet
    • H10W72/07131—

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Application Of Or Painting With Fluid Materials (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)

Abstract

본 발명은 반도체 칩의 전자파 차폐막 형성 장치 및 방법에 관한 것이다. 본 발명에 따른 반도체 칩의 전자파 차폐막 형성 방법은 반도체 칩의 상면에 전도성 입자를 포함하는 전자파 차폐막 조성물을 제트 분사 방식으로 도포하는 상면 코팅 단계; 반도체 칩의 측면에 전도성 입자를 포함하는 전자파 차폐막 조성물을 도포하는 하는 측면 코팅 단계; 및 반도체 칩 표면에 도포된 전자파 차폐막 조성물을 경화시키는 경화 단계;를 포함하여 이루어지는 것을 특징으로 한다.
이에 따라, 간단하고 경제적인 수단을 통해 우수한 성능을 가지는 반도체 칩의 전자파 차폐막을 형성하는 것이 가능하다.

Description

반도체 칩의 전자파 차폐막 형성 장치 및 방법{EMI shielding apparatus and method for semiconductor chip}
본 발명은 반도체 칩의 전자파 차폐막 형성 장치 및 방법에 관한 것으로서, 보다 상세하게는 비교적 단순한 공정을 통해 전자파 차폐막을 균일하게 형성하는 것이 가능한 반도체 칩의 전자파 차폐막 형성 장치 및 방법에 관한 것이다.
반도체 칩은 소형화 및 고집적화되는 추세로 계속해서 발전하고 있으며, 이에 따라 집적된 전자기기 부품들 간의 전자파 간섭(EMI; Electro Magnetic Interference)을 제거해줄 필요가 있다.
반도체 칩에 대한 전자파 간섭을 제거하기 위하여 반도체를 감싸며 접지수단에 접하도록 전자파 차폐막을 형성하는 방법이 사용된다. 기존에는 전자파 차폐막을 형성하기 위하여 스퍼터링(sputtering) 공법 또는 스프레이 코팅(spray coating) 공법이 사용되었다.
그러나 스퍼터링 공법은 진공 분위기에서 이루어지기 때문에 고가의 장비가 필요하며, 스프레이 코팅 공법은 전자파 차폐막의 두께를 균일하게 형성하는 것이 쉽지 않은 문제점을 갖는다.
KR 10-1662068 B1
따라서, 본 발명의 목적은 이와 같은 종래의 문제점을 해결하기 위한 것으로서, 간단하고 경제적인 수단을 통해 반도체 칩의 전자파 차폐막을 형성하는 것이 가능한 반도체 칩의 전자파 차폐막 형성 장치 및 방법을 제공함에 있다.
또한, 우수한 성능의 전자파 차폐막을 형성하는 것이 가능한 반도체 칩의 전자파 차폐막 형성 장치 및 방법을 제공하고자 한다.
상기 목적은, 본 발명에 따라, 상면에 반도체 칩이 놓여지는 컨베이어; 상기 컨베이어의 상부에서 상기 컨베이어 상면에 놓여진 반도체 칩의 상면에 전자파 차폐막 조성물을 제트 분사 방식으로 도포하는 제1분사 헤드; 상기 컨베이어의 상부에서 컨베이어 상면에 놓여진 반도체 칩의 측면에 전자파 차폐막 조성물을 도포하는 제2분사 헤드; 및 상기 컨베이어의 상부에서 상기 컨베이어 상면에 놓여진 반도체 칩 표면에 도포된 전자파 차폐막 조성물을 경화시키는 경화기;를 포함하여 이루어지는 것을 특징으로 하는 반도체 칩의 전자파 차폐막 형성 장치에 의해 달성된다.
상기 제2분사 헤드는 상기 컨베이어의 상면과 경사를 이루도록 배치될 수 있다.
상기 컨베이어는 상면이 경사지게 형성되는 방향전환부를 구비하고, 상기 제2분사 헤드는 상기 방향전환부의 접선방향으로 배치될 수 있다.
상기 제2분사 헤드는 제트 분사 방식 또는 스프레이 분사 방식으로 전자파 차폐막 조성물을 도포할 수 있다.
상기 제2분사 헤드는 반도체 칩의 각 측면을 향하도록 형성되거나, 반도체 칩의 마주보는 두 측방 모서리를 향하도록 형성될 수 있다.
상기 제1분사 헤드와 제2분사 헤드 사이에는, 컨베이어 상면에 놓여진 반도체 칩 표면에 도포된 전자파 차폐막 조성물을 예비 경화시키는 예비 경화기를 더 포함하는 것이 바람직하다.
상기 컨베이어는 접착성을 가지는 것이 바람직하다.
상기 목적은, 본 발명에 따라, 반도체 칩의 상면에 전도성 입자를 포함하는 전자파 차폐막 조성물을 제트 분사 방식으로 도포하는 상면 코팅 단계; 반도체 칩의 측면에 전도성 입자를 포함하는 전자파 차폐막 조성물을 도포하는 하는 측면 코팅 단계; 및 반도체 칩 표면에 도포된 전자파 차폐막 조성물을 경화시키는 경화 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 칩의 전자파 차폐막 형성 방법에 의해 달성된다.
상기 상면 코팅 단계 전에는, 반도체 칩의 표면을 플라즈마로 처리하는 표면 처리 단계가 더 진행되는 것이 바람직하다.
상기 상면 코팅 단계와 상기 측면 코팅 단계 사이에는, 반도체 칩 상면에 도포된 전자파 차폐막 조성물을 예비 경화시키는 예비 경화 단계가 더 진행되는 것이 바람직하다.
상기 상면 코팅 단계에서는 반도체 칩의 상면 일부에 전자파 차폐막 조성물을 도포하고, 상기 측면 코팅 단계에서는 반도체 칩의 측면 일부에 전자파 차폐막 조성물을 도포할 수 있다.
본 발명에 의한 반도체 칩의 전자파 차폐막 형성 장치는 간단한 구성을 가짐에도 불구하고 반도체 칩을 위한 우수한 성능의 전자파 차폐막 형성할 수 있다.
상기 전자파 차폐막 형성 장치는 또한 전자파 차폐막의 형성 작업을 용이하게 한다.
도 1은 본 발명에 의한 반도체 칩의 전자파 차폐막 형성 장치에 관한 설명도,
도 2는 상기 전자파 차폐막 형성 장치의 컨베이어가 방향전환부를 구비하는 경우에 관한 설명도,
도 3은 상기 전자파 차폐막 형성 장치의 제2분사 헤드 배치방법에 관한 설명도,
도 4는 본 발명에 의한 반도체 칩의 전자파 차폐막 형성 방법의 순서도이다.
이하에서는 본 발명의 구체적인 실시예에 대하여 도면을 참고하여 자세하게 설명하도록 한다.
본 발명에 의한 반도체 칩의 전자파 차폐막 형성 장치(1)는 컨베이어(10), 제1분사 헤드(20), 제2분사 헤드(30) 및 경화기(40)를 포함하여 이루어진다. 도 1에는 본 발명의 전자파 차폐막 형성 장치(1)에 관한 설명도가 도시되어 있다.
본 발명에 의한 전자파 차폐막 형성 장치(1)는 개략적으로, 반도체 칩(2)의 상면(2a)을 코팅하는 단계, 반도체 칩(2)의 측면(2b)을 코팅하는 단계, 및 반도체 칩(2) 표면에 코팅된 전자파 차폐막 조성물을 경화시키는 단계를 통해 반도체 칩(2)에 전자파 차폐막을 형성한다.
상기 컨베이어(10)는 그 상면에 반도체 칩(2)이 놓여지는 것으로, 반도체 칩(2)을 이동시켜 반도체 칩(2)이 전자파 차폐막 형성의 각 과정들을 거칠 수 있도록 한다.
제1분사 헤드(20)는 컨베이어(10)의 상부로 간격을 두고 배치되며, 컨베이어(10)의 상면에 놓여진 반도체 칩(2)의 상면(2a)에 전자파 차폐막 조성물을 도포하는 역할을 한다.
참고로, 전차파 차폐막 조성물은 접지의 방법으로 반도체 칩(2)에 대한 전자파의 영향을 차단할 수 있어야 하므로 구리, 철, 은, 금, 알루미늄, 니켈 또는 아연과 같은 전도성 입자를 포함하는 금속 잉크이거나 무입자 타입의 금속 잉크일 수 있다.
전자파 차폐막 조성물은 필요에 따라, 용매, 안정제, 분산제, 바인더 수지(binder resin), 가교제, 환원제, 계면활성제(surfactant), 습윤제(wetting agent), 칙소제(thixotropic agent) 또는 레벨링제(leveling agent), 증점제, 소포제 등의 첨가제를 포함할 수 있다.
제1분사 헤드(20)는 제트 분사 방식으로 전자파 차폐막 조성물을 도포한다. 제트 분사 방식에 의해서는 액상 물질을 정확한 위치에 정확한 양만큼을 분사시킬 수 있기 때문에 제트 분사 방식에 의해 전자파 차폐막 조성물을 도포하는 경우 전자파 차폐막 조성물이 도포되는 두께와 도포 위치를 정밀하게 제어하는 것이 가능하다.
전자파 차폐막 조성물의 점도가 너무 낮거나 높은 경우, 또는 표면장력이 너무 높은 경우에는 제1분사 헤드(20)에서 필요로 하는 요변성(搖變性)을 만족시키지 못해 안정적인 분사가 어려울 수 있다. 따라서, 전자파 차폐막 조성물의 점도는 1 ~ 50,000 cPs 일 수 있으며, 보다 바람직하게는 5 ~ 400 cPs 일 수 있다. 그리고 표면장력은 최대 35 dyn/cm 일 수 있으며, 보다 바람직하게는 30 dyn/cm 이하일 수 있다.
제1분사 헤드(20)의 온도는 1 ~ 50 ℃, 보다 바람직하게는 25 ~ 35 ℃로 하여 전자파 차폐막 조성물 분사의 안정성을 높인다.
제2분사 헤드(30)는 상기 제1분사 헤드(20)와 마찬가지로 컨베이어(10)의 상부로 간격을 두고 배치되며, 컨베이어(10)의 상면에 놓여진 반도체 칩(2)의 측면(2b)에 전자파 차폐막 조성물을 도포한다.
상기 제2분사 헤드(30)는 제트 분사 방식 또는 스프레이 분사 방식으로 전자파 차폐막 조성물을 도포할 수 있다. 제트 분사 방식으로 전자파 차폐막 조성물을 도포하는 경우에는 상기했던 바와 같이 전자파 차폐막 조성물이 도포되는 두께와 도포 위치를 정밀하게 제어할 수 있다. 반도체 칩(2)의 측면(2b)은 상면(2a)보다 작은 면적을 가지므로, 스프레이 분사 방식으로 반도체 칩(2)의 측면(2b)에 전자파 차폐막 조성물을 도포하는 경우에도 충분히 균질한 두께의 전자파 차폐막을 형성할 수 있다.
전자파 차폐막 조성물의 점도가 너무 낮은 경우에는 전자파 차폐막 조성물의 흐름성이 증가하여 반도체 칩의 측면에 균일한 전자파 차폐막을 형성하기 어려울 수 있으므로 제2분사 헤드(30)로 분사하는 전자파 차폐막 조성물은 너무 낮은 점도를 갖지 않도록 한다.
경화기(40)는 컨베이어(10)의 상부에 위치하며, 컨베이어(10) 상면에 놓인 반도체 칩(2)의 상면(2a)과 측면(2b)에 도포된 액상형의 전자파 차폐막 조성물을 가열하여 경화시킨다. 이에 따라, 반도체 칩(2)의 표면에서 전자파 차폐막 조성물이 흐르는 것을 방지하고 전자파 차폐막 형성에 소요되는 시간을 단축할 수 있다.
경화기(40)에 의한 작업은 140 ~ 160℃ 온도에서 4 ~ 6분간 이루어지는 것이 바람직하다.
상기 제2분사 헤드(30)는 도 1에서와 같이, 컨베이어(10)의 상면과 경사를 이루도록 배치될 수 있다.
이러한 제2분사 헤드(30)는 수직하게 놓여진 반도체 칩(2)의 측면(2b)과도 경사를 이루어 반도체 칩(2)의 측면(2b)에 전자파 차폐막 조성물을 용이하게 도포할 수 있다.
상기 제2분사 헤드(30)는 컨베이어(10) 상면에 놓여진 반도체 칩(2)의 측면(2b)과 직각을 이루는 방향으로 전자파 차폐막 조성물을 도포할 수도 있다. 즉, 도 2에 도시되어 있는 것과 같이 컨베이어(10)의 일부 구간이 롤러의 외주면을 따라 이동하면서 형성되는 방향전환부(11)를 둠으로써 컨베이어(10)의 상면 중 일부가 경사지게 형성되도록 하고, 제2분사 헤드(30)를 상기 방향전환부(11)의 접선방향으로 배치함으로써 반도체 칩(2)의 측면(2b)에 바로 전자파 차폐막 조성물을 도포할 수 있다.
반도체 칩(2)의 측면(2b)과 직각을 이루는 방향으로 도포되는 전자파 차폐막 조성물은 도포되는 두께와 위치를 용이하게 조절할 수 있다.
컨베이어(10)가 직선 경로만을 가지는 경우에는 반도체 칩(2)의 측면(2b)에 직각을 이루는 방향으로 전자파 차폐막 조성물을 도포하고자 하면 제2분사 헤드(30)와 컨베이어(10)의 상면이 간섭할 수 있지만, 컨베이어(10)가 방향전환부(11)를 구비하는 경우에는 제2분사 헤드(30)가 반도체 칩(2)의 측면(2b)과 직각을 이루는 방향으로 배치되더라도 방향전환부(11) 부분의 경사에 의해 컨베이어(10) 상면과 제2분사 헤드(30)가 간섭하지 않는다.
컨베이어(10)는 접착성을 가질 수 있다.
이 경우, 제1분사 헤드(20)나 제2분사 헤드(30)로 반도체 칩(2)에 전자파 차폐막 조성물을 도포할 때 컨베이어(10) 상에서 반도체 칩(2)의 위치가 변화되는 것을 방지할 수 있어 도포의 정확성을 높일 수 있으며, 특히 경사를 가지는 방향전환부(11)에서 반도체 칩(2)이 이탈하게 되는 것을 방지할 수 있다.
상기 제2분사 헤드(30)는 도 3의 (a)에 도시되어 있는 것과 같이, 반도체 칩(2)의 각 측면(2b)을 향하도록 형성될 수 있다. 참고로, 도 3의 (a)는 반도체 칩(2)을 상부에서 바라본 모습이다.
반도체 칩(2)은 보통 납작한 육면체 형상으로 이루어지므로, 제2분사 헤드(30)를 반도체 칩(2)의 각 측면(2b)을 향하도록 형성하여 반도체 칩(2)의 각 측면(2b)에 직각 방향으로 전자파 차폐막 조성물을 도포하면 반도체 칩(2)의 모든 측면(2b)에서 도포 위치와 두께를 용이하게 조절할 수 있고, 도포 시간을 단축할 수 있다.
상기 제2분사 헤드(30)는 도 3의 (b)에 도시되어 있는 것과 같이, 반도체 칩(2)의 마주보는 두 측방 모서리(2c)를 향하도록 형성될 수도 있다.
이 경우, 상대적으로 적은 수의 제2분사 헤드(30)로 반도체 칩(2)의 모든 측면(2b)에 전자파 차폐막 조성물을 도포해주는 것이 가능하다.
제2분사 헤드(30)가 반도체 칩(2)의 측방 모서리(2c)를 향하게 되면 반도체 칩(2)의 측면(2b)에 경사진 방향으로 전자파 차폐막 조성물이 도포되어 전자파 차폐막 조성물이 반도체 칩(2)의 측면(2b)에서 넓게 퍼지게 되므로, 제2분사 헤드(30)가 반도체 칩(2)의 각 측면(2b)을 향하도록 형성되는 경우에 비하여 여러 번 전자파 차폐막 조성물을 도포해주는 것이 바람직하다.
제1분사 헤드(20)와 제2분사 헤드(30) 사이에는 예비 경화기(50)를 더 구비할 수 있다.
상기 예비 경화기(50)는 제1분사 헤드(20)를 거쳐 반도체 칩(2)의 상면(2a)에 도포되어 있는 전자파 차폐막 조성물을 예비 경화시키는 역할을 한다.
예비 경화기(50)는 히터로 이루어져 전자파 차폐막 조성물을 열 경화시키거나 유브이(UV; Ultra Violet) 조사기로 이루어져 전자파 차폐막 조성물을 유브이 경화시킬수 있다.
예비 경화에 의해 유동성이 저하된 전자파 차폐막 조성물은 제2분사 헤드(30)에 의한 후속 작업시 흐르지 않으므로, 반도체 칩(2)의 상면(2a)에 도포된 전자파 차폐막 조성물의 유동에 의해 반도체 칩 측면(2b)의 전자파 차폐막 두께가 균질하지 않게 되는 것을 방지할 수 있다.
상기 예비 경화기(50)는 전자파 차폐막 조성물을 완전히 경화시키는 것이 아니라 전자파 차폐막 조성물에서 유동성을 없애는 정도로만 경화시키면 되므로, 상기 경화기(40)에서보다 더 낮은 온도나 짧은 시간으로 전자파 차폐막 조성물 경화시킨다.
이하에서는 상기한 반도체 칩의 전자파 차폐막 형성 장치(1)를 이용하여 반도체 칩에 전자파 차폐막을 형성하는 방법에 대하여 설명한다. 본 발명에 의한 반도체 칩의 전자파 차폐막 형성 방법에 대하여 설명하면서, 반도체 칩의 전자파 차폐막 형성 장치(1)를 설명하면서 언급된 부분에 대하여는 자세하게 설명하지 않도록 한다.
도 4에는 본 발명에 의한 반도체 칩의 전자파 차폐막 형성 방법의 순서도가 도시되어 있다. 본 발명에 의한 반도체 칩의 전자파 차폐막 형성 방법은 크게, 상면 코팅 단계(S20), 측면 코팅 단계(S40) 및 경화 단계(S50)를 포함하여 이루어진다.
상면 코팅 단계(S20)에서는 제1분사 헤드(20)를 이용하여 반도체 칩(2)의 상면(2a)에 전도성 입자를 포함하는 전자파 차폐막 조성물을 도포한다. 제1분사 헤드(20)는 제트 분사 방식으로 전자파 차폐막 조성물을 도포하므로 도포 두께와 위치를 정밀하게 조절할 수 있다.
측면 코팅 단계(S40)에서는 반도체 칩(2)의 측면(2b)에 전자파 차폐막 조성물을 도포한다. 제2분사 헤드(30)는 제트 분사 방식 또는 스프레이 분사 방식으로 전자파 차폐막 조성물을 도포한다.
경화 단계(S50)에서는 반도체 칩(2) 표면에 도포된 전자파 차폐막 조성물을 경화시킨다.
이러한 본 발명에 의한 반도체 칩(2)의 전자파 차폐막 형성 방법을 적용하는 경우, 간단한 구성의 장치를 통해 균질한 두께를 가지는 전자파 차폐막을 형성할 수 있으므로 우수한 성능의 반도체 칩(2)을 제작하는 것이 가능하고, 전자파 차폐막 형성에 소요되는 시간을 단축할 수 있다.
상기 상면 코팅 단계(S20) 전에는 표면 처리 단계(S10)가 더 진행될 수 있다.
표면 처리 단계(S10)에서는 반도체 칩(2)의 표면을 플라즈마로 처리한다. 이에 따라, 상면 코팅 단계(S20) 및 측면 코팅 단계(S40)에서 반도체 칩(2) 표면에 대한 전자파 차폐막 조성물의 부착력이 증가하게 된다.
상면 코팅 단계(S20)와 측면 코팅 단계(S40) 사이에는 예비 경화 단계(S30)가 더 진행될 수 있다.
예비 경화 단계(S30)에서는 반도체 칩 상면(2a)에 도포된 전자파 차폐막 조성물을 예비 경화시켜, 반도체 칩 상면(2a)의 전자파 차폐막 조성물이 유동함으로써 반도체 칩 측면(2b)의 전자파 차폐막 형성에 영향을 주는 것을 방지할 수 있다.
예비 경화 단계(S30)에서는 전자파 차폐막 조성물을 열 또는 유브이(UV; Ultra Violet)에 의해 경화시킬 수 있다.
상면 코팅 단계(S20)에서는 반도체 칩의 상면(2a) 일부에 전자파 차폐막 조성물을 도포하고, 측면 코팅 단계(S40)에서는 반도체 칩의 측면(2b) 일부에 전자파 차폐막 조성물을 도포해줄 수 있다.
전자파 차폐막은 접지에 의해 반도체 칩에 대한 전자파의 영향을 차단하기 위한 것이므로 반드시 반도체 칩 전체를 전자파 차폐막으로 코팅해주어야 할 필요는 없다. 따라서, 반도체 칩의 표면 일부에 대해서만 전자파 차폐막을 형성함으로써 반도체 칩에 대해 전자파를 차단하면서도 전자파 차폐막 형성에 소요되는 시간과 비용을 줄일 수 있다.
반도체 칩 표면의 일부에만 전자파 차폐막 조성물이 도포되더라도, 반도체 칩 상면(2a)의 전자파 차폐막 조성물과 반도체 칩 측면(2b)의 전자파 차폐막 조성물은 서로 연결되어야 할 것이다.
본 발명의 권리범위는 상술한 실시예에 한정되는 것이 아니라 첨부된 특허청구범위 내에서 다양한 형태의 실시예로 구현될 수 있다. 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 변형 가능한 다양한 범위까지 본 발명의 청구범위 기재의 범위 내에 있는 것으로 본다.
1 : 반도체 칩의 전자파 차폐막 형성 장치
2 : 반도체 칩
10 : 컨베이어 11 : 방향전환부
20 : 제1분사 헤드 30 : 제2분사 헤드
40 : 경화기 50 : 예비 경화기
S10 : 표면 처리 단계 S20 : 상면 코팅 단계
S30 : 예비 경화 단계 S40 : 측면 코팅 단계
S50 : 경화 단계

Claims (12)

  1. 상면에 반도체 칩이 놓여지는 컨베이어;
    상기 컨베이어의 상부에서 상기 컨베이어 상면에 놓여진 반도체 칩의 상면에 전자파 차폐막 조성물을 제트 분사 방식으로 도포하는 제1분사 헤드;
    상기 컨베이어의 상부에서 컨베이어 상면에 놓여진 반도체 칩의 측면에 전자파 차폐막 조성물을 도포하는 제2분사 헤드; 및
    상기 컨베이어의 상부에서 상기 컨베이어 상면에 놓여진 반도체 칩 표면에 도포된 전자파 차폐막 조성물을 경화시키는 경화기;를 포함하여 이루어지며,
    상기 컨베이어는 상면이 경사지게 형성되는 방향전환부를 구비하고,
    상기 제2분사 헤드는 상기 방향전환부의 접선방향으로 배치되는 것을 특징으로 하는 반도체 칩의 전자파 차폐막 형성 장치.
  2. 제1항에 있어서,
    상기 제2분사 헤드는 상기 컨베이어의 상면과 경사를 이루도록 배치되는 것을 특징으로 하는 반도체 칩의 전자파 차폐막 형성 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 제2분사 헤드는 제트 분사 방식 또는 스프레이 분사 방식으로 전자파 차폐막 조성물을 도포하는 것을 특징으로 하는 반도체 칩의 전자파 차폐막 형성 장치.
  5. 제1항에 있어서,
    상기 제2분사 헤드는 반도체 칩의 각 측면을 향하도록 형성되는 것을 특징으로 하는 반도체 칩의 전자파 차폐막 형성 장치.
  6. 제1항에 있어서,
    상기 제2분사 헤드는 반도체 칩의 마주보는 두 측방 모서리를 향하도록 형성되는 것을 특징으로 하는 반도체 칩의 전자파 차폐막 형성 장치.
  7. 제1항에 있어서,
    상기 제1분사 헤드와 제2분사 헤드 사이에는, 컨베이어 상면에 놓여진 반도체 칩 표면에 도포된 전자파 차폐막 조성물을 예비 경화시키는 예비 경화기를 더 포함하는 것을 특징으로 하는 반도체 칩의 전자파 차폐막 형성 장치.
  8. 제1항에 있어서,
    상기 컨베이어는 접착성을 가지는 것을 특징으로 하는 반도체 칩의 전자파 차폐막 형성 장치.
  9. 반도체 칩의 상면에 전도성 입자를 포함하는 전자파 차폐막 조성물을 제트 분사 방식으로 도포하는 상면 코팅 단계;
    반도체 칩의 측면에 전도성 입자를 포함하는 전자파 차폐막 조성물을 도포하는 하는 측면 코팅 단계; 및
    반도체 칩 표면에 도포된 전자파 차폐막 조성물을 경화시키는 경화 단계;를 포함하여 이루어지며,
    상기 상면 코팅 단계에서는 반도체 칩의 상면의 적어도 일부에 전자파 차폐막 조성물을 도포하고 상기 측면 코팅 단계에서는 반도체 칩의 측면의 적어도 일부에 전자파 차폐막 조성물을 도포하되, 반도체 칩의 상면의 전자파 차폐막 조성물과 반도체 칩의 측면의 전자파 차폐막 조성물은 서로 연결되도록 도포되는 것을 특징으로 하는 반도체 칩의 전자파 차폐막 형성 방법.
  10. 제9항에 있어서,
    상기 상면 코팅 단계 전에는, 반도체 칩의 표면을 플라즈마로 처리하는 표면 처리 단계가 더 진행되는 것을 특징으로 하는 반도체 칩의 전자파 차폐막 형성 방법.
  11. 제9항에 있어서,
    상기 상면 코팅 단계와 상기 측면 코팅 단계 사이에는, 반도체 칩 상면에 도포된 전자파 차폐막 조성물을 예비 경화시키는 예비 경화 단계가 더 진행되는 것을 특징으로 하는 반도체 칩의 전자파 차폐막 형성 방법.
  12. 삭제
KR1020180028621A 2017-03-14 2018-03-12 반도체 칩의 전자파 차폐막 형성 장치 및 방법 Expired - Fee Related KR102028027B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20170031884 2017-03-14
KR1020170031884 2017-03-14

Publications (2)

Publication Number Publication Date
KR20180105577A KR20180105577A (ko) 2018-09-28
KR102028027B1 true KR102028027B1 (ko) 2019-10-04

Family

ID=63523799

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180028621A Expired - Fee Related KR102028027B1 (ko) 2017-03-14 2018-03-12 반도체 칩의 전자파 차폐막 형성 장치 및 방법

Country Status (3)

Country Link
KR (1) KR102028027B1 (ko)
TW (1) TWI676229B (ko)
WO (1) WO2018169280A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4146724A1 (en) 2020-05-07 2023-03-15 Dow Silicones Corporation (meth)acrylate functional silicone and methods for its preparation and use
EP4146762B1 (en) 2020-05-07 2024-05-08 Dow Silicones Corporation Silicone hybrid pressure sensitive adhesive and methods for its preparation and use on uneven surfaces
JP2023524667A (ja) 2020-05-07 2023-06-13 ダウ シリコーンズ コーポレーション シリコーンハイブリッド感圧接着剤、及びその調製方法、及び（光）電子デバイスを製作するための保護フィルムにおける使用
KR102642318B1 (ko) * 2022-08-30 2024-03-04 엔트리움 주식회사 전자 장치의 제조 방법
KR102650018B1 (ko) * 2022-08-30 2024-03-22 엔트리움 주식회사 전자 장치의 제조 방법
KR20240131935A (ko) * 2023-02-24 2024-09-02 엔트리움 주식회사 캐리어 테이프
WO2025038154A1 (en) 2023-08-17 2025-02-20 Dow Silicones Corporation Two-step curable silicone composition and methods for the preparation and use thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014210640A (ja) * 2013-04-18 2014-11-13 横浜ゴム株式会社 コンベヤベルト用コートゴム組成物、積層体およびコンベヤベルト
KR101479251B1 (ko) * 2014-08-07 2015-01-05 (주) 씨앤아이테크놀로지 반도체 패키지의 전자파 차폐를 위한 스퍼터링 장치 및 이를 포함한 인라인 스퍼터링 증착 시스템

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002032588A1 (en) * 2000-10-17 2002-04-25 Neophotonics Corporation Coating formation by reactive deposition
KR100295551B1 (ko) * 1998-11-14 2001-07-12 손명호 전자파차폐막코팅방법및그장치
KR100409203B1 (ko) * 1999-12-23 2003-12-11 재단법인 포항산업과학연구원 자외선 도료의 미경화를 방지하는 자외선 도료 코팅 시스템
US8123896B2 (en) * 2004-06-02 2012-02-28 Semiconductor Energy Laboratory Co., Ltd. Laminating system
KR100651167B1 (ko) * 2004-12-27 2006-11-29 미래산업 주식회사 전자파 차폐막 코팅장치 및 그 방법
TWI496626B (zh) * 2012-06-06 2015-08-21 Yong Hau Entpr Co Ltd 殼體噴塗方法
US9831187B2 (en) * 2012-11-30 2017-11-28 Apic Yamada Corporation Apparatus and method for electrostatic spraying or electrostatic coating of a thin film
US9536841B2 (en) * 2014-08-01 2017-01-03 Cyntec Co., Ltd. Semiconductor package with conformal EM shielding structure and manufacturing method of same
KR102474242B1 (ko) * 2015-01-09 2022-12-06 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR101662068B1 (ko) 2015-08-07 2016-10-04 (주) 씨앤아이테크놀로지 반도체 패키지의 전자파 차폐막 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014210640A (ja) * 2013-04-18 2014-11-13 横浜ゴム株式会社 コンベヤベルト用コートゴム組成物、積層体およびコンベヤベルト
KR101479251B1 (ko) * 2014-08-07 2015-01-05 (주) 씨앤아이테크놀로지 반도체 패키지의 전자파 차폐를 위한 스퍼터링 장치 및 이를 포함한 인라인 스퍼터링 증착 시스템

Also Published As

Publication number Publication date
TW201839893A (zh) 2018-11-01
WO2018169280A1 (ko) 2018-09-20
TWI676229B (zh) 2019-11-01
KR20180105577A (ko) 2018-09-28

Similar Documents

Publication Publication Date Title
KR102028027B1 (ko) 반도체 칩의 전자파 차폐막 형성 장치 및 방법
US10249515B2 (en) Electronic device package
KR101503402B1 (ko) 슬릿 노즐 및 이를 이용한 표시장치 제조방법
TWI624927B (zh) 半導體封裝之電磁波遮蔽層形成裝置及方法
CN103357540A (zh) 涂覆基板的设备以及涂覆基板的方法
EP3485511B1 (en) Method of manufacturing flexible electronic circuits having conformal material coatings
US20110143021A1 (en) Conformal coating system and method
KR102142750B1 (ko) 기판의 접착방법 및 이를 통해 제조된 디스플레이용 기판
CH619333A5 (en) Process for covering a flat component with a polymer
JP4823656B2 (ja) パッケージ部品の製造方法
JP2021046615A (ja) 溶射層で被覆されるよう意図された構成部品をマスキングする方法
KR101616954B1 (ko) 터치 스크린 디스플레이 조립체의 기판 접합 방법
US6904673B1 (en) Control of flux by ink stop line in chip joining
KR102436660B1 (ko) 전자 부품 실장 시스템
JPH0638551B2 (ja) 多層配線板の製造方法
JP2003069196A (ja) 実装基板に実装した電子部品の合成樹脂コーティング
KR102792606B1 (ko) 솔더 레지스트 필름 제조방법 및 이를 이용한 회로기판 제조방법
KR100824868B1 (ko) 포토레지스트 도포장치 및 도포방법
KR101069924B1 (ko) 기판 코팅장치 및 기판 제조방법
JP3420509B2 (ja) 封止剤塗布装置及びそれに用いる塗布方法
JPH01211993A (ja) プリント配線板のソルダ−レジスト塗布方法
CN101151722B (zh) 物品的处理
KR100238044B1 (ko) 반도체 칩 부착을 위한 접착제 도포방법
Babiarz et al. Advances in fast underfill of flip chips
CN120307791A (zh) 立体承印物打印方法、装置、设备及存储介质

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20220927

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20220927

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000