KR102026422B1

KR102026422B1 - Display panel

Info

Publication number: KR102026422B1
Application number: KR1020180141492A
Authority: KR
Inventors: 정진수; 김영구; 성병훈; 전백균
Original assignee: 삼성디스플레이 주식회사
Priority date: 2018-11-16
Filing date: 2018-11-16
Publication date: 2019-09-30
Anticipated expiration: 2032-06-18
Also published as: KR20180127624A

Abstract

표시 패널은 어레이 기판을 포함한다. 상기 어레이 기판은 표시영역 및 상기 표시영역에 인접한 비표시영역을 포함하는 제1 베이스 기판, 상기 표시영역 및 상기 비표시영역에 배치된 제1 부분 및 상기 제1 베이스 기판의 일측에 대향하도록 상기 제1 부분으로부터 밴딩된 제2 부분을 포함하는 고분자 유기물층, 상기 표시영역의 상기 고분자 유기물층 상에 배치된 화소, 상기 고분자 유기물층의 상기 제2 부분 상에 배치된 신호 입력 패드 및 상기 화소와 상기 신호 입력 패드를 연결하는 신호라인을 포함한다.The display panel includes an array substrate. The array substrate may include a first base substrate including a display area and a non-display area adjacent to the display area, a first portion disposed in the display area and the non-display area, and one side of the first base substrate. A polymer organic layer including a second portion bent from one portion, a pixel disposed on the polymer organic layer in the display area, a signal input pad disposed on the second portion of the polymer organic layer, and the pixel and the signal input pad It includes a signal line for connecting.

Description

Display panel {DISPLAY PANEL}

본 발명은 표시 패널에 관한 것으로, 보다 상세하게는 외부 회로 모듈과 연결되는 패드 영역을 최소화할 수 있는 표시 패널에 관한 것이다.The present invention relates to a display panel, and more particularly, to a display panel capable of minimizing a pad area connected to an external circuit module.

일반적으로 표시 장치는 화상을 표시하는 표시 패널, 및 상기 표시 패널에 각종 제어 신호를 제공하는 외부 회로 모듈을 포함하고, 상기 표시 패널과 상기 외부 회로 모듈은 샤시와 같은 수납 용기에 고정된다. 또한, 상기 표시 패널 및 상기 외부 회로 모듈은 드라이버 IC를 포함하는 테이프 캐리어 패키지(Tape Carrier Package, TCP) 또는 연성 회로 기판(Flexible Printed Circuit Board, FPC)와 같은 신호 배선을 통하여 연결된다. In general, a display device includes a display panel for displaying an image and an external circuit module for providing various control signals to the display panel, wherein the display panel and the external circuit module are fixed to a storage container such as a chassis. In addition, the display panel and the external circuit module are connected through a signal line such as a tape carrier package (TCP) or a flexible printed circuit board (FPC) including a driver IC.

한편, 상기 신호 배선은 일반적으로 상기 표시 패널의 일측에 부착되어 상기 외부 회로 모듈과 연결된다. 따라서, 상기 표시 패널은 상기 신호 배선과 연결되기 위하여 상기 표시 패널의 일측에 일정 공간을 마련하여야 하며, 상기 수납 용기는 상기 신호 배선을 위한 소정의 공간을 확보하여야 한다. 상기와 같이, 상기 신호 배선을 위한 공간은 표시 장치에서, 상기 표시 패널에서 화상이 표시되는 영역 이외의 영역을 최소화하고자 하는 최근 연구 경향에 제약이 된다. Meanwhile, the signal wire is generally attached to one side of the display panel and connected to the external circuit module. Therefore, the display panel must provide a predetermined space on one side of the display panel to be connected to the signal wires, and the storage container must secure a predetermined space for the signal wires. As described above, the space for the signal wiring is limited to the recent research trend of minimizing an area other than an area where an image is displayed on the display panel in the display device.

본 발명의 일 목적은 외부 회로 모듈과 연결되는 패드 영역을 최소화할 수 있는 표시 패널을 제공하는 것이다.An object of the present invention is to provide a display panel capable of minimizing a pad area connected to an external circuit module.

본 발명의 일 목적을 달성하기 위한 표시 패널은 표시 영역, 상기 표시 영역을 감싸는 비표시 영역, 및 상기 비표시 영역의 적어도 일측에서 연장된 패드 영역으로 구분되고, 상기 비표시 영역은 상기 패드 영역에 인접한 제1 비표시 영역 및 상기 제1 비표시 영역 이외의 제2 비표시 영역을 포함하는 어레이 기판, 상기 어레이 기판에 마주하고, 제2 베이스 기판 및 상기 제2 베이스 기판 상에 배치되는 공통 전극을 포함하는 대향 기판, 및 상기 어레이 기판 및 상기 대향 기판 사이에 배치되는 액정층을 포함한다. 상기 어레이 기판은 상기 표시 영역 및 상기 비표시 영역에 배치된 제1 베이스 기판, 상기 패드 영역 및 상기 제1 비표시 영역에 배치되는 고분자 유기물층, 상기 표시 영역에 배치되는 박막 트랜지스터, 상기 박막 트랜지스터와 접속된 화소 전극, 및 상기 박막 트랜지스터와 접속되고, 상기 패드 영역에서 상기 고분자 유기물층 상에 배치된 신호 입력 패드를 포함하며, 상기 제1 비표시 영역의 고분자 유기물층은 상기 제1 베이스 기판 상에 배치될 수 있다. According to an aspect of the present invention, a display panel is divided into a display area, a non-display area surrounding the display area, and a pad area extending from at least one side of the non-display area, wherein the non-display area is disposed on the pad area. An array substrate including an adjacent first non-display area and a second non-display area other than the first non-display area, a common electrode disposed on the second base substrate and the second base substrate facing the array substrate. It includes an opposing substrate, and a liquid crystal layer disposed between the array substrate and the opposing substrate. The array substrate may be connected to a first base substrate disposed in the display area and the non-display area, a polymer organic layer disposed in the pad area and the first non-display area, a thin film transistor disposed in the display area, and the thin film transistor. A pixel electrode, and a signal input pad connected to the thin film transistor and disposed on the polymer organic material layer in the pad area, wherein the polymer organic material layer of the first non-display area may be disposed on the first base substrate. have.

상기 고분자 유기물층은 상기 제1 베이스 기판 상의 상기 표시 영역까지 연장되어 배치될 수 있다. 상기 박막 트랜지스터는 상기 고분자 유기물층 상에 배치될 수 있다. 상기 고분자 유기물층 및 상기 박막 트랜지스터 사이에 배치되는 절연막을 더 포함할 수 있다. The polymer organic material layer may extend to the display area on the first base substrate. The thin film transistor may be disposed on the polymer organic material layer. It may further include an insulating film disposed between the polymer organic material layer and the thin film transistor.

상기 제1 베이스 기판은 상기 패드 영역에 인접한 상기 비표시 영역에 배치된 요홈 형태의 트렌치를 구비할 수 있다. 상기 고분자 유기물층은 상기 패드 영역에 인접한 상기 비표시 영역에서 상기 트렌치 내부에 배치될 수 있다. The first base substrate may include a trench-shaped trench disposed in the non-display area adjacent to the pad area. The polymer organic layer may be disposed in the trench in the non-display area adjacent to the pad area.

상기 고분자 유기물층은 폴리에틸렌테레프탈레이트(polyethyleneterephthalate, PET), 폴리에틸렌나프탈레이트(Polyethylenenapthalate, PEN), 폴리 카보네이트(Polycarbonate, PC), 폴리에테르이미드(Polyetherimide, PEI), 폴리에테르설폰(Polyethersulfone, PES), 폴리에테르에테르케톤(Polyetheretherketon, PEEK), 및 폴리이미드(Polyimide, PI) 중 적어도 하나를 포함할 수 있다. The polymer organic material layer is polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polycarbonate (PC), polyetherimide (PEI), polyethersulfone (PES), polyether It may include at least one of ether ketone (PEEK), and polyimide (PI).

본 발명의 다른 목적을 달성하기 위한 표시 패널의 제조 방법은 표시 영역, 상기 표시 영역을 감싸는 비표시 영역, 및 상기 비표시 영역의 적어도 일측에서 연장된 패드 영역으로 구분되고, 상기 비표시 영역은 상기 패드 영역에 인접한 제1 비표시 영역 및 상기 제1 비표시 영역 이외의 제2 비표시 영역을 포함하는 베이스 기판을 준비하는 단계, 상기 패드 영역 및 상기 제1 비표시 영역에서 상기 베이스 기판 상에 고분자 유기물층을 형성하는 단계, 상기 표시 영역에서 상기 베이스 기판 상에 박막 트랜지스터를 형성하고, 이와 동시에 상기 박막 트랜지스터와 접속하는 신호 입력 패드를 상기 패드 영역에 형성하는 단계, 상기 박막 트랜지스터와 접속하는 화소 전극을 형성하여 어레이 기판을 제조하는 단계, 상기 어레이 기판 및 상기 어레이 기판에 마주하는 공통 전극을 포함하는 대향 기판 사이에 액정층을 배치하고, 상기 어레이 기판 및 상기 대향 기판을 합착하는 단계, 및 상기 베이스 기판의 상기 패드 영역에 대응하는 영역을 제거하는 단계를 포함한다. A manufacturing method of a display panel for achieving another object of the present invention is divided into a display area, a non-display area surrounding the display area, and a pad area extending from at least one side of the non-display area, wherein the non-display area is Preparing a base substrate including a first non-display area adjacent to the pad area and a second non-display area other than the first non-display area, the polymer on the base substrate in the pad area and the first non-display area Forming an organic layer, forming a thin film transistor on the base substrate in the display region, and simultaneously forming a signal input pad in the pad region to be connected to the thin film transistor, and forming a pixel electrode to be connected to the thin film transistor. Forming an array substrate and forming an array substrate on the array substrate and the array substrate. A liquid crystal layer disposed between the counter substrate including a common electrode, and a step, and removing the area corresponding to the pad region of the base substrate for cementation of the array substrate and the counter substrate.

상기와 같은 표시 패널은 외부 회로 모듈과 연결되는 패드 영역 전체를 절곡할 수 있다. 따라서, 상기 표시 패널을 구비하는 표시 장치는 상기 패드 영역을 위한 공간을 최소화할 수 있다. The display panel as described above may bend the entire pad area connected to the external circuit module. Therefore, the display device including the display panel can minimize the space for the pad area.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 분해 사시도이다.
도 2는 표시 패널에 연성 회로 기판이 부착되기 전의 상태를 설명하기 위한 평면도이다.
도 3은 도 2의 A 영역의 확대도이다.
도 4는 도 2의 B 영역의 확대도이다.
도 5는 표시 패널에 연성 회로 기판이 부착된 상태를 설명하기 위한 평면도이다.
도 6은 도 5의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 7은 도 6의 표시 패널에서 패드 영역이 절곡된 형상을 설명하기 위한 단면도이다.
도 8 내지 도 12는 도 6 및 도 7에 도시된 표시 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 표시 장치에 적용 가능한 표시 패널을 설명하기 위한 단면도이다.
도 14는 도 13의 표시 패널에서 패드 영역이 절곡된 형상을 설명하기 위한 단면도이다.
도 15 내지 17는 도 13 및 도 14에 도시된 표시 패널의 제조 방법을 설명하기 위한 공정 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 표시 장치에 적용 가능한 표시 패널을 설명하기 위한 단면도이다.
도 19는 도 18의 표시 패널에서 패드 영역이 절곡된 형상을 설명하기 위한 단면도이다.
도 20 내지 도 23은 도 18 및 도 19에 도시된 표시 패널의 제조 방법을 설명하기 위한 공정 단면도이다. 1 is an exploded perspective view illustrating a display device according to an exemplary embodiment of the present invention.
2 is a plan view illustrating a state before a flexible circuit board is attached to a display panel.
FIG. 3 is an enlarged view of region A of FIG. 2.
FIG. 4 is an enlarged view of region B of FIG. 2.
5 is a plan view illustrating a state in which a flexible circuit board is attached to a display panel.
FIG. 6 is a cross-sectional view taken along line II ′ of FIG. 5.
FIG. 7 is a cross-sectional view illustrating a shape in which a pad area is bent in the display panel of FIG. 6.
8 through 12 are cross-sectional views illustrating a method of manufacturing the display device illustrated in FIGS. 6 and 7.
13 is a cross-sectional view illustrating a display panel applicable to a display device according to another exemplary embodiment of the present invention.
14 is a cross-sectional view illustrating a shape in which a pad area is bent in the display panel of FIG. 13.
15 to 17 are cross-sectional views illustrating a method of manufacturing the display panel illustrated in FIGS. 13 and 14.
18 is a cross-sectional view illustrating a display panel applicable to a display device according to still another embodiment of the present invention.
19 is a cross-sectional view illustrating a shape in which a pad region is bent in the display panel of FIG. 18.
20 to 23 are cross-sectional views illustrating a method of manufacturing the display panel illustrated in FIGS. 18 and 19.

이하, 첨부된 도면을 참조하여, 본 발명의 바람직한 실시예를 보다 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 표시 패널이 적용된 표시 장치를 설명하기 위한 분해 사시도이다. 1 is an exploded perspective view illustrating a display device to which a display panel is applied according to an exemplary embodiment.

도 1을 참조하면, 표시 장치는 표시 패널(100), 백라이트 유닛(200), 상부 커버(410) 및 하부 커버(420)를 포함한다. Referring to FIG. 1, the display device includes a display panel 100, a backlight unit 200, an upper cover 410, and a lower cover 420.

상기 표시 패널(100)로는 다양한 형태의 표시 패널이 적용될 수 있다. 예를 들면, 상기 표시 패널(100)로 액정 표시 패널(liquid crystal display panel, LCD panel), 전기영동 표시 패널(electrophoretic display panel, EPD panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel, EWD panel)과 같은 표시 패널을 사용하는 것이 가능하다. 본 실시예에서는 상기 표시 패널(100)로 상기 액정 표시 패널을 예로서 설명한다.Various types of display panels may be applied to the display panel 100. For example, the display panel 100 may be a liquid crystal display panel (LCD panel), an electrophoretic display panel (EPD panel), and an electrowetting display panel (EWD panel). It is possible to use such a display panel. In the present embodiment, the liquid crystal display panel will be described as the display panel 100 as an example.

상기 표시 패널(100)은 장변 및 단변을 가지는 직사각형의 판상을 가지며, 화상을 표시하는 표시 영역(DA), 상기 표시 영역(DA) 주변의 비표시 영역(NDA), 및 상기 비표시 영역(NDA)의 적어도 일측에서 연장된 패드 영역(PA)을 포함한다. 또한, 상기 표시 패널(100)은 어레이 기판(110), 상기 어레이 기판(110)에 대향되는 대향 기판(120) 및 상기 어레이 기판(110)과 상기 대향 기판(120) 사이에 형성된 액정층(미도시)을 포함한다. 또한, 상기 표시 패널(100)의 양면, 즉, 상기 어레이 기판(110) 및 상기 대향 기판(120) 각각의 외부면에는 편광 필름(미도시)이 부착될 수 있다. The display panel 100 has a rectangular plate shape having long sides and short sides, and includes a display area DA for displaying an image, a non-display area NDA around the display area DA, and the non-display area NDA. Pad region PA extended from at least one side thereof. In addition, the display panel 100 includes an array substrate 110, an opposing substrate 120 that faces the array substrate 110, and a liquid crystal layer formed between the array substrate 110 and the opposing substrate 120. City). In addition, polarizing films (not shown) may be attached to both surfaces of the display panel 100, that is, the outer surfaces of each of the array substrate 110 and the opposing substrate 120.

상기 어레이 기판(110)의 상기 표시 영역(DA)에는 매트릭스 형태로 배열된 복수의 화소들(미도시)이 배치될 수 있다. 여기서, 각 화소는 다수의 서브 화소를 포함할 수 있으며, 각 서브 화소는 서로 다른 색상을 가질 수 있다. 예를 들면, 상기 각 서브 화소는 적색, 녹색, 청색, 황색 및 백색 중 어느 하나의 색상을 가질 수 있다. 따라서, 상기 각 서브 화소에서 출사되는 광은 상기 적색, 녹색, 청색, 황색 및 백색 중 어느 하나의 색상을 가질 수 있다. 또한, 상기 각 화소는 게이트 라인(미도시), 상기 게이트 라인과 절연되게 교차하는 데이터 라인(미도시), 및 화소 전극(미도시)을 구비할 수 있다. 또한, 상기 각 화소에는 상기 게이트 라인 및 상기 데이터 라인에 전기적으로 연결되며, 상기 화소 전극에 대응하여 전기적으로 연결된 박막 트랜지스터(미도시)가 구비될 수 있다. 상기 박막 트랜지스터는 대응하는 화소 전극 측으로 제공되는 구동 신호를 스위칭할 수 있다. A plurality of pixels (not shown) arranged in a matrix form may be disposed in the display area DA of the array substrate 110. Here, each pixel may include a plurality of sub pixels, and each sub pixel may have a different color. For example, each of the sub pixels may have any one color of red, green, blue, yellow, and white. Therefore, the light emitted from each sub pixel may have any one of the colors red, green, blue, yellow, and white. In addition, each pixel may include a gate line (not shown), a data line (not shown) intersecting the gate line insulated from each other, and a pixel electrode (not shown). In addition, each pixel may include a thin film transistor (not shown) electrically connected to the gate line and the data line and electrically connected to the pixel electrode. The thin film transistor may switch a driving signal provided to a corresponding pixel electrode side.

상기 어레이 기판(110)의 상기 비표시 영역(NDA)에는 상기 어레이 기판(110) 및 상기 대향 기판(120)을 합착시키는 봉지 패턴(미도시)이 배치될 수 있다. An encapsulation pattern (not shown) may be disposed in the non-display area NDA of the array substrate 110 to bond the array substrate 110 and the opposing substrate 120 to each other.

상기 어레이 기판(110)의 상기 패드 영역(PA)에는 드라이버 IC(141)가 실장된 연성 회로 기판(140)이 연결되며, 상기 연성 회로 기판(140)은 외부 회로 모듈(미도시)과 연결될 수 있다. 상기 드라이버 IC(141)는 상기 외부 회로 모듈로부터 각종 제어 신호를 입력받으며, 입력된 각종 제어 신호에 응답하여 상기 표시 패널(100)을 구동하는 구동 신호를 상기 박막 트랜지스터 측으로 출력한다. A flexible circuit board 140 on which a driver IC 141 is mounted is connected to the pad area PA of the array substrate 110, and the flexible circuit board 140 may be connected to an external circuit module (not shown). have. The driver IC 141 receives various control signals from the external circuit module and outputs a driving signal for driving the display panel 100 to the thin film transistor in response to the various control signals.

상기 대향 기판(120)은 그 일면 상에 상기 백라이트 유닛(200)에서 제공되는 광을 이용하여 소정의 색을 구현하는 컬러 필터(미도시) 및 상기 컬러 필터 상에 형성되어 상기 화소 전극(미도시)과 대향하는 공통 전극(미도시)을 구비할 수 있다. 여기서 상기 컬러 필터는 적색, 녹색, 청색, 황색 및 백색 중 어느 하나의 색상을 가지며, 증착 또는 코팅과 같은 공정을 통하여 형성될 수 있다. 한편, 본 실시예에서는 상기 대향 기판(120)에 상기 컬러 필터가 형성된 것을 예를 들어 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 컬러 필터는 상기 어레이 기판(110) 상에 형성될 수도 있다. The opposing substrate 120 is formed on a color filter (not shown) that implements a predetermined color using light provided from the backlight unit 200 on one surface thereof, and is formed on the color filter so that the pixel electrode (not shown). ) May be provided with a common electrode (not shown). The color filter may have any one color of red, green, blue, yellow, and white, and may be formed through a process such as deposition or coating. In the present exemplary embodiment, the color filter is formed on the opposing substrate 120, for example, but the present invention is not limited thereto. For example, the color filter may be formed on the array substrate 110.

상기 액정층은 상기 화소 전극 및 상기 공통 전극에 인가되는 전압에 의하여 특정 방향으로 배열됨으로써, 상기 백라이트 유닛(200)으로부터 제공되는 상기 광의 투과도를 조절하여, 상기 표시 패널(100)이 영상을 표시할 수 있도록 한다. The liquid crystal layer is arranged in a specific direction by voltages applied to the pixel electrode and the common electrode, thereby adjusting the transmittance of the light provided from the backlight unit 200 so that the display panel 100 can display an image. To be able.

상기 백라이트 유닛(200)은 상기 표시 패널(100)에서 영상이 출사되는 방향의 반대 방향에 배치된다. 상기 백라이트 유닛(200)은 도광판(210), 복수의 광원을 포함하는 광원 유닛(220), 광학 부재(230) 및 반사 시트(240)를 포함한다. The backlight unit 200 is disposed in a direction opposite to a direction in which an image is emitted from the display panel 100. The backlight unit 200 includes a light guide plate 210, a light source unit 220 including a plurality of light sources, an optical member 230, and a reflective sheet 240.

상기 도광판(210)은 상기 표시 패널(100)의 하부에 위치하며, 상기 광원 유닛(220)에서 방출되는 상기 광을 가이드하여 상기 표시 패널(100) 방향으로 상기 광을 출사시킨다. 특히, 상기 도광판(210)은 적어도 상기 표시 패널(100)의 표시 영역(DA)과 중첩된다. 여기서, 상기 도광판(210)은 상기 광을 출사하는 출사면, 상기 출사면에 대향하는 하면, 및 상기 출사면과 상기 하면을 연결하는 측면들을 포함한다. 또한, 상기 측면들 중 적어도 어느 하나는 상기 광원 유닛(220)과 대향하여 상기 광원 유닛(220)에서 방출하는 광이 입사되는 입사면일 수 있으며, 상기 입사면에 대향하는 측면은 광을 반사하는 대광면일 수 있다. The light guide plate 210 is positioned below the display panel 100 and guides the light emitted from the light source unit 220 to emit the light toward the display panel 100. In particular, the light guide plate 210 overlaps at least the display area DA of the display panel 100. Here, the light guide plate 210 includes an emission surface for emitting the light, a lower surface facing the emission surface, and side surfaces connecting the emission surface and the lower surface. In addition, at least one of the side surfaces may be an incident surface to which light emitted from the light source unit 220 is incident to face the light source unit 220, and the side opposite to the incident surface may be a light that reflects light. It may be cotton.

상기 광원 유닛(220)은 복수의 광원들(221), 예를 들면 복수의 발광 다이오드(light-emitting diode)가 인쇄 회로 기판(222, printed circuit board, PCB)에 실장된 형태일 수 있다. 여기서, 상기 광원들(221)은 서로 다른 색상의 광을 방출할 수 있다. 예를 들면, 상기 광원들(221) 중 일부는 적색광을 방출할 수 있으며, 상기 광원들(221) 중 다른 일부는 녹색광을 방출할 수 있으며, 상기 광원들(221) 중 나머지는 청색광을 방출할 수 있다. The light source unit 220 may have a shape in which a plurality of light sources 221, for example, a plurality of light-emitting diodes, are mounted on a printed circuit board 222. Here, the light sources 221 may emit light of different colors. For example, some of the light sources 221 may emit red light, others of the light sources 221 may emit green light, and others of the light sources 221 may emit blue light. Can be.

또한, 상기 광원 유닛(220)은 상기 도광판(210)의 측면들 중 적어도 어느 하나를 마주하여 광을 방출하도록 배치되어, 상기 표시 패널(100)이 영상을 표시하는데 사용되는 광을 상기 도광판(210)을 통하여 제공한다. In addition, the light source unit 220 is disposed to emit light facing at least one of the side surfaces of the light guide plate 210, so that the light used by the display panel 100 to display an image is light guide plate 210. Provided through

상기 광학 부재(230)는 상기 도광판(210) 및 상기 표시 패널(100) 사이에 제공된다. 상기 광학 부재(230)는 상기 광원 유닛(220)에서 제공되어 상기 도광판(210)을 통해 출사되는 광을 제어하는 역할을 수행한다. 또한, 상기 광학 부재(230)은 순차적으로 적층된 확산 시트(236), 프리즘 시트(234) 및 보호 시트(232)를 포함한다. The optical member 230 is provided between the light guide plate 210 and the display panel 100. The optical member 230 serves to control the light provided from the light source unit 220 and emitted through the light guide plate 210. In addition, the optical member 230 includes a diffusion sheet 236, a prism sheet 234, and a protective sheet 232 sequentially stacked.

상기 확산 시트(236)는 상기 도광판(210)에서 출사된 광을 확산하는 역할을 수행한다. 상기 프리즘 시트(234)는 상기 확산 시트(236)에서 확산된 빛을 상부의 표시 패널(100)의 평면에 수직한 방향으로 집광하는 역할을 수행한다. 상기 프리즘 시트(234)를 통과한 빛은 거의 대부분 상기 표시 패널(100)에 수직하게 입사된다. 상기 보호 시트(232)는 상기 프리즘 시트(234) 상에 위치한다. 상기 보호 시트(232)는 상기 프리즘 시트(234)를 외부의 충격으로부터 보호한다. The diffusion sheet 236 serves to diffuse the light emitted from the light guide plate 210. The prism sheet 234 collects light diffused from the diffusion sheet 236 in a direction perpendicular to a plane of the display panel 100. Most of the light passing through the prism sheet 234 is incident perpendicularly to the display panel 100. The protective sheet 232 is positioned on the prism sheet 234. The protective sheet 232 protects the prism sheet 234 from external impact.

본 실시예에서는 상기 광학 부재(230)가 상기 확산 시트(236), 상기 프리즘 시트(234), 및 상기 보호 시트(232)가 한 매씩 구비된 것을 예로 들었으나 이에 한정되는 것은 아니다. 상기 광학 부재(230)는 상기 확산 시트(236), 상기 프리즘 시트(234), 및 상기 보호 시트(232) 중 적어도 어느 하나를 복수 매 겹쳐서 사용할 수 있으며, 필요에 따라 어느 하나의 시트를 생략할 수도 있다. In the present exemplary embodiment, the optical member 230 is provided with the diffusion sheet 236, the prism sheet 234, and the protective sheet 232 one by one, but is not limited thereto. The optical member 230 may overlap at least one of the diffusion sheet 236, the prism sheet 234, and the protective sheet 232, and may omit any one sheet as necessary. It may be.

상기 반사 시트(240)는 상기 도광판(210)의 하부에 배치되어, 상기 광원 유닛(220)에서 출사된 광 중 상기 표시 패널(100) 방향으로 제공되지 않고 누설되는 광을 반사시켜 상기 표시 패널(100) 방향으로 광의 경로를 변경시킬 수 있다. 상기 반사 시트(240)는 광을 반사하는 물질을 포함한다. 상기 반사 시트(240)는 상기 하부 커버(420) 상에 구비되어 상기 광원 유닛(220)로부터 발생된 광을 반사시킨다. 그 결과, 상기 반사 시트(240)는 상기 표시 패널(100) 측으로 제공되는 광의 양을 증가시킨다. The reflective sheet 240 is disposed under the light guide plate 210 and reflects the light leaked from the light source unit 220 without being provided in the direction of the display panel 100 to reflect the light. It is possible to change the path of light in the direction of 100). The reflective sheet 240 includes a material that reflects light. The reflective sheet 240 is provided on the lower cover 420 to reflect the light generated from the light source unit 220. As a result, the reflective sheet 240 increases the amount of light provided to the display panel 100 side.

한편, 본 실시예에서는 상기 광원 유닛(220)이 상기 도광판(210)의 측면 방향으로 광을 제공하도록 배치된 것을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 광원 유닛(220)은 상기 도광판(210)의 하면 방향으로 광을 제공하도록 배치될 수도 있다. 또한, 상기 백라이트 유닛(200)에서 상기 도광판(210)이 생략되고 상기 광원 유닛(220)이 상기 표시 패널(100)의 하부에 위치하여, 상기 광원 유닛(220)에서 출사된 광이 상기 표시 패널(100)로 직접 광을 제공될 수도 있다. Meanwhile, in the present exemplary embodiment, the light source unit 220 is disposed to provide light in the lateral direction of the light guide plate 210 as an example, but is not limited thereto. For example, the light source unit 220 may be disposed to provide light toward the lower surface of the light guide plate 210. In addition, the light guide plate 210 is omitted from the backlight unit 200, and the light source unit 220 is positioned below the display panel 100, so that the light emitted from the light source unit 220 is emitted to the display panel. Light may be provided directly to 100.

상기 상부 커버(410)는 상기 표시 패널(100)의 상부에 구비된다. 상기 상부 커버(410)는 상기 표시 패널(100)의 상기 표시 영역(DA)을 노출시키는 표시창(411)을 포함한다. 상기 상부 커버(410)는 상기 하부 커버(420)와 결합하여 상기 표시 패널(100)의 전면 가장자리를 지지한다. The upper cover 410 is provided on the display panel 100. The upper cover 410 includes a display window 411 exposing the display area DA of the display panel 100. The upper cover 410 is coupled to the lower cover 420 to support the front edge of the display panel 100.

상기 하부 커버(420)는 백라이트 유닛(200)의 하부에 구비된다. 상기 하부 커버(420)는 상기 표시 패널(100) 및 상기 백라이트 유닛(200)를 수용할 수 있는 공간을 포함한다. 또한, 상기 하부 커버(420)는 상기 상부 커버(410)와 결합되어 그 내부 공간에 상기 표시 패널(100) 및 백라이트 유닛(200)를 수납하고 지지한다. The lower cover 420 is provided below the backlight unit 200. The lower cover 420 includes a space for accommodating the display panel 100 and the backlight unit 200. In addition, the lower cover 420 is coupled to the upper cover 410 to accommodate and support the display panel 100 and the backlight unit 200 in an inner space thereof.

도 2는 도 1에 도시된 표시 패널에 연성 회로 기판이 부착되기 전의 상태를 설명하기 위한 평면도이며, 도 3은 도 2의 A 영역의 확대도이며, 도 4는 도 2의 B 영역의 확대도이며, 도 5는 표시 패널에 연성 회로 기판이 부착된 상태를 설명하기 위한 평면도이며, 도 6은 도 5의 Ⅰ-Ⅰ' 라인에 따른 단면도이며, 도 7은 도 6의 표시 패널에서 패드 영역이 절곡된 형상을 설명하기 위한 단면도이다. 2 is a plan view illustrating a state before a flexible circuit board is attached to the display panel illustrated in FIG. 1, FIG. 3 is an enlarged view of region A of FIG. 2, and FIG. 4 is an enlarged view of region B of FIG. 2. 5 is a plan view illustrating a state in which a flexible circuit board is attached to a display panel, FIG. 6 is a cross-sectional view taken along the line II ′ of FIG. 5, and FIG. 7 is a pad area of the display panel of FIG. 6. It is sectional drawing for demonstrating the bent shape.

도 2 내지 도 7을 참조하면, 표시 패널(100)은 영상을 표시하는 표시 영역(DA), 상기 표시 영역(DA)을 감싸는 비표시 영역(NDA), 및 상기 비표시 영역(NDA)의 적어도 일측에서 연장된 패드 영역(PA)을 포함한다. 여기서, 상기 비표시 영역(NDA)는 상기 패드 영역(PA)에 인접한 제1 비표시 영역(NDA-1), 및 상기 제1 비표시 영역(NDA-1) 이외의 제2 비표시 영역(NDA-2)으로 구분될 수 있다. 2 to 7, the display panel 100 includes at least a display area DA for displaying an image, a non-display area NDA surrounding the display area DA, and the non-display area NDA. The pad region PA extends from one side. The non-display area NDA is a first non-display area NDA-1 adjacent to the pad area PA and a second non-display area NDA other than the first non-display area NDA-1. -2).

또한, 상기 표시 패널(100)은 어레이 기판(110), 상기 어레이 기판(110)에 마주하는 대향 기판(120), 및 상기 어레이 기판(110)과 상기 대향 기판(120) 사이에 배치되는 액정층(130)을 포함한다. In addition, the display panel 100 includes an array substrate 110, an opposing substrate 120 facing the array substrate 110, and a liquid crystal layer disposed between the array substrate 110 and the opposing substrate 120. 130.

상기 어레이 기판(110)은 상기 표시 패널(100)의 형상에 대응하므로, 상기 표시 영역(DA), 상기 비표시 영역(NDA), 및 상기 패드 영역(PA)을 포함할 수 있다. Since the array substrate 110 corresponds to the shape of the display panel 100, the array substrate 110 may include the display area DA, the non-display area NDA, and the pad area PA.

상기 어레이 기판(110)의 상기 표시 영역(DA)에는 색상을 구현할 수 있는 복수의 화소들이 매트릭스 형태로 배열될 수 있으며, 각 화소에는 이후에 설명되는 박막 트랜지스터(TFT) 및 화소 전극(115)이 배치될 수 있다. In the display area DA of the array substrate 110, a plurality of pixels capable of realizing colors may be arranged in a matrix form, and each pixel includes a thin film transistor TFT and a pixel electrode 115 described later. Can be arranged.

상기 어레이 기판(110)의 상기 비표시 영역(NDA)에는 봉지 패턴(SP)이 배치될 수 있다. 상기 봉지 패턴(SP)은 상기 표시 영역(DA)을 감싸도록 배치되어 상기 어레이 기판(110) 및 상기 대향 기판(120)을 합착하며, 상기 액정층(130)이 외부로 누출되는 것을 방지할 수 있다. An encapsulation pattern SP may be disposed in the non-display area NDA of the array substrate 110. The encapsulation pattern SP is disposed to surround the display area DA to bond the array substrate 110 and the opposing substrate 120 to prevent the liquid crystal layer 130 from leaking to the outside. have.

상기 어레이 기판(110)의 상기 패드 영역(PA)에는 상기 박막 트랜지스터(TFT)와 연결되는 신호 입력 패드(SIP)가 배치될 수 있다. A signal input pad SIP connected to the thin film transistor TFT may be disposed in the pad area PA of the array substrate 110.

또한, 상기 어레이 기판(110)은 제1 베이스 기판(111), 상기 제1 베이스 기판(111) 상에 배치되는 고분자 유기물층(112), 상기 고분자 유기물층(112) 상에 배치되는 절연막(113), 상기 절연막(113) 상에 배치되는 상기 박막 트랜지스터(TFT), 상기 박막 트랜지스터(TFT)와 접속된 상기 화소 전극(115)을 포함한다. In addition, the array substrate 110 may include a first base substrate 111, a polymer organic material layer 112 disposed on the first base substrate 111, an insulating film 113 disposed on the polymer organic material layer 112, The thin film transistor TFT disposed on the insulating layer 113 and the pixel electrode 115 connected to the thin film transistor TFT are included.

상기 제1 베이스 기판(111)은 상기 표시 영역(DA) 및 상기 비표시 영역(NDA)에 배치되고, 장변 및 단변을 구비하는 직사각의 판상일 수 있다. 즉, 상기 제1 베이스 기판(111)은 상기 패드 영역(PA)과 중첩하지 않는다. The first base substrate 111 may be disposed in the display area DA and the non-display area NDA, and may have a rectangular plate shape having long sides and short sides. That is, the first base substrate 111 does not overlap the pad area PA.

상기 제1 베이스 기판(111)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 또한, 상기 제1 베이스 기판(111)은 리지드 타입(Rigid type) 기판일 수 있으며, 플렉서블 타입(Flexible type)일 수도 있다. 상기 리지드 타입의 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함한다. 상기 플렉서블 타입의 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함한다. 상기 제1 베이스 기판(111)에 채용되는 물질은 제조 공정시 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다. The first base substrate 111 may include a transparent insulating material to transmit light. In addition, the first base substrate 111 may be a rigid type substrate, or may be a flexible type. The rigid type substrate includes a glass substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate. The flexible type substrate includes a film substrate and a plastic substrate including a polymer organic material. The material employed for the first base substrate 111 preferably has resistance (or heat resistance) to high processing temperatures in the manufacturing process.

상기 고분자 유기물층(112)은 상기 제1 베이스 기판(111)의 상기 대향 기판(120) 방향의 면 상에 배치될 수 있다. 또한, 상기 고분자 유기물층(112)은 상기 표시 영역(DA), 상기 비표시 영역(NDA), 및 상기 패드 영역(PA) 모두에 배치될 수 있다. 즉, 상기 패드 영역(PA)에서 상기 고분자 유기물층(112)의 하부에는 상기 제1 베이스 기판(111)이 존재하지 않는다. The polymer organic layer 112 may be disposed on a surface of the first base substrate 111 in the direction of the opposite substrate 120. In addition, the polymer organic layer 112 may be disposed in all of the display area DA, the non-display area NDA, and the pad area PA. That is, the first base substrate 111 does not exist below the polymer organic layer 112 in the pad region PA.

또한, 상기 고분자 유기물층(112)은 광 투과가 가능한 고분자 유기물, 예를 들면, 폴리에틸렌테레프탈레이트(polyethyleneterephthalate, PET), 폴리에틸렌나프탈레이트(Polyethylenenapthalate, PEN), 폴리 카보네이트(Polycarbonate, PC), 폴리에테르이미드(Polyetherimide, PEI), 폴리에테르설폰(Polyethersulfone, PES), 폴리에테르에테르케톤(Polyetheretherketon, PEEK), 및 폴리이미드(Polyimide, PI) 중 적어도 하나를 포함할 수 있다. 또한, 상기 고분자 유기물층(112)은 상기 신호 입력 패드(SIP)를 지지하기 위하여 3㎛ 내지 50㎛의 두께를 가질 수 있다.In addition, the polymer organic layer 112 may be a light-transmitting polymer organic material, for example, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polycarbonate (PC), polyetherimide ( Polyetherimide (PEI), polyethersulfone (Polyethersulfone (PES), polyetheretherketon (PEEK), and polyimide (Polyimide, PI) may include at least one. In addition, the polymer organic layer 112 may have a thickness of 3 μm to 50 μm to support the signal input pad (SIP).

상기 절연막(113)은 상기 고분자 유기물층(112) 상에 배치된다. 또한, 상기 절연막(113)은 광 투과가 가능한 절연물질, 예를 들면, SiNx 및 SiO2 중 적어도 하나를 포함할 수 있다. 상기 절연막(113)은 상기 고분자 유기물층(112)에 포함된 물질이 상기 박막 트랜지스터(TFT)로 확산되어 상기 박막 트랜지스터(TFT)의 구동 특성이 저하되는 것을 방지한다. The insulating layer 113 is disposed on the polymer organic layer 112. In addition, the insulating layer 113 may include at least one of an insulating material capable of transmitting light, for example, SiNx and SiO2. The insulating layer 113 prevents a material included in the polymer organic material layer 112 from being diffused into the thin film transistor TFT to reduce driving characteristics of the thin film transistor TFT.

상기 박막 트랜지스터(TFT)는 상기 절연막(113) 상에 배치되고, 반도체층(SCL), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 상기 박막 트랜지스터(TFT)를 보다 상세히 설명하면, 상기 절연막(113) 상에 배치된 상기 게이트 전극(GE), 상기 게이트 전극(GE)을 커버하는 게이트 절연막(GIL), 상기 게이트 절연막(GIL) 상에 배치되는 상기 반도체층(SCL), 및 상기 반도체층(SCL)의 양단에 각각 접속하는 소스 전극(SE)과 드레인 전극(DE)을 포함한다. 여기서, 상기 반도체층(SCL)은 상기 게이트 전극(GE)과 평면상에서 중첩하는 채널 영역, 상기 소스 전극(SE)과 접속하는 소스 영역, 및 상기 드레인 전극(DE)과 접속하는 드레인 영역을 포함할 수 있다. 상기 박막 트랜지스터(TFT)의 상기 게이트 전극(GE)은 스캔 신호 또는 게이트 신호를 상기 박막 트랜지스터(TFT)로 전송하는 게이트 라인(GL)과 접속할 수 있다. 상기 박막 트랜지스터(TFT)의 상기 소스 전극(SE)은 데이터 전압을 상기 박막 트랜지스터(TFT)로 전송하는 데이터 라인(DL)과 접속할 수 있다. The thin film transistor TFT may be disposed on the insulating layer 113 and may include a semiconductor layer SCL, a gate electrode GE, a source electrode SE, and a drain electrode DE. In more detail, the thin film transistor TFT is disposed on the gate electrode GE disposed on the insulating layer 113, the gate insulating layer GIL covering the gate electrode GE, and the gate insulating layer GIL. And a source electrode SE and a drain electrode DE respectively connected to both ends of the semiconductor layer SCL and the semiconductor layer SCL. The semiconductor layer SCL may include a channel region overlapping with the gate electrode GE in plan view, a source region connected to the source electrode SE, and a drain region connected to the drain electrode DE. Can be. The gate electrode GE of the thin film transistor TFT may be connected to a gate line GL that transmits a scan signal or a gate signal to the thin film transistor TFT. The source electrode SE of the thin film transistor TFT may be connected to a data line DL that transmits a data voltage to the thin film transistor TFT.

한편, 상기에서는 박막 트랜지스터(TFT)의 상기 게이트 전극(GE)이 상기 반도체층(SCL) 하부에 위치하는 바텀 게이트 구조의 박막 트랜지스터를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 박막 트랜지스터(TFT)는 상기 게이트 전극(GE)이 상기 반도체층(SCL) 상부에 위치하는 탑 게이트 구조의 박막 트랜지스터일 수도 있다. Meanwhile, the thin film transistor having a bottom gate structure in which the gate electrode GE of the thin film transistor TFT is positioned below the semiconductor layer SCL has been described as an example, but is not limited thereto. For example, the thin film transistor TFT may be a thin film transistor having a top gate structure in which the gate electrode GE is positioned on the semiconductor layer SCL.

상기 박막 트랜지스터(TFT) 상에는 보호막(114)이 배치된다. 상기 보호막(114)의 일부 영역은 개구(open)되어 상기 드레인 전극(DE)의 일부를 노출시키는 콘택 홀(CH)일 수 있다. 또한, 상기 보호막(114)은 경우에 따라 다층 구조를 가질 수 있다. 예를 들면, 상기 보호막(114)은 상기 박막 트랜지스터(TFT) 및 상기 게이트 절연막(GIL)을 커버하고 무기물로 이루어지는 무기 보호막, 상기 무기 보호막 상에 배치되고 유기물로 이루어지는 유기 보호막을 포함할 수 있다. 여기서, 상기 유기 보호막은 하부의 박막 트랜지스터(TFT)에 의해 발생하는 단차를 제거하여 표면이 평탄화될 수 있다. The passivation layer 114 is disposed on the thin film transistor TFT. A portion of the passivation layer 114 may be a contact hole CH that is open to expose a portion of the drain electrode DE. In addition, the passivation layer 114 may have a multilayer structure in some cases. For example, the passivation layer 114 may include an inorganic passivation layer made of an inorganic material and covering the thin film transistor TFT and the gate insulating layer GIL, and an organic passivation layer formed on the inorganic passivation layer and made of an organic material. The organic passivation layer may have a flattened surface by removing a step generated by a lower TFT.

상기 보호막(114)의 상부에는 상기 화소 전극(115)이 배치되며, 상기 화소 전극(115)은 상기 콘택 홀(CH)을 통하여 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 화소 전극(115)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전성 산화물을 포함할 있다. The pixel electrode 115 is disposed on the passivation layer 114, and the pixel electrode 115 is electrically connected to the drain electrode DE through the contact hole CH. The pixel electrode 115 may include a transparent conductive oxide such as indium tin oxide (ITO) or indium zinc oxide (IZO).

상기 게이트 라인(GL) 및 상기 데이터 라인(DL) 중 적어도 하나, 예를 들면, 상기 데이터 라인(DL)은 상기 패드 영역(PA)까지 연장되어 상기 표시 패널(100)을 제어하는 외부 신호가 입력되는 신호 입력 패드(SIP)와 연결될 수 있다. 즉, 상기 신호 입력 패드(SIP)는 상기 패드 영역(PA)의 상기 절연막(113) 상에 배치될 수 있다. At least one of the gate line GL and the data line DL, for example, the data line DL, extends to the pad area PA to receive an external signal for controlling the display panel 100. It may be connected to the signal input pad (SIP). That is, the signal input pad SIP may be disposed on the insulating layer 113 of the pad area PA.

상기 신호 입력 패드(SIP)에는 드라이버 IC(141)가 실장된 연성 회로 기판(140)이 연결될 수 있다. 상기 드라이버 IC(141)는 외부 회로 모듈로부터 각종 제어 신호를 입력받으며, 입력된 각종 제어 신호에 응답하여 상기 표시 패널(100)을 구동하는 구동 신호를 상기 신호 입력 패드(SIP)를 통하여 상기 박막 트랜지스터(TFT) 측으로 출력한다. The flexible circuit board 140 on which the driver IC 141 is mounted may be connected to the signal input pad SIP. The driver IC 141 receives various control signals from an external circuit module and transmits a driving signal for driving the display panel 100 in response to the various control signals input through the signal input pad SIP. Output to (TFT) side.

상기 대향 기판(120)은 상기 표시 영역(DA), 및 상기 비표시 영역(NDA)에 배치된다. 또한, 상기 대향 기판(120)은 제2 베이스 기판(121) 및 상기 제2 베이스 기판(121) 위에 형성된 공통 전극(125)을 포함한다. 상기 제2 베이스 기판(121)은 상기 제1 베이스 기판(111)과 마찬가지로, 리지드 타입의 기판 또는 플렉서블 타입의 기판일 수 있다. 상기 공통 전극(125)은 상기 화소 전극(115)과 같이, 투명 도전성 산화물을 포함할 수 있다. 또한, 상기 공통 전극(125)은 외부에서 제공되는 공통 전압(Vcom)을 상기 각 화소에 전달한다. The opposing substrate 120 is disposed in the display area DA and the non-display area NDA. In addition, the opposing substrate 120 may include a second base substrate 121 and a common electrode 125 formed on the second base substrate 121. Like the first base substrate 111, the second base substrate 121 may be a rigid type substrate or a flexible type substrate. The common electrode 125 may include a transparent conductive oxide, like the pixel electrode 115. In addition, the common electrode 125 transmits a common voltage Vcom provided from the outside to each of the pixels.

상기 액정층(130)은 복수의 액정 분자들을 포함한다. 상기 액정 분자들은 상기 화소 전극(115) 및 상기 공통 전극(125) 사이에 형성되는 전계에 의하여 특정 방향으로 배열되어 광의 투과도를 조절할 수 있다. 따라서, 상기 액정층(130)은 상기 전계에 의하여 상기 백라이트 유닛(200)으로부터 제공되는 상기 광을 투과시켜, 상기 표시 패널(100)이 영상을 표시할 수 있도록 한다. The liquid crystal layer 130 includes a plurality of liquid crystal molecules. The liquid crystal molecules may be arranged in a specific direction by an electric field formed between the pixel electrode 115 and the common electrode 125 to control light transmittance. Therefore, the liquid crystal layer 130 transmits the light provided from the backlight unit 200 by the electric field, so that the display panel 100 can display an image.

상기한 바와 같이, 상기 표시 패널(100)의 패드 영역(PA)에는 상기 제1 베이스 기판(111) 및 상기 제2 베이스 기판(121)이 존재하지 않으며, 상기 패드 영역(PA)에는 상기 고분자 유기물층(112), 상기 절연막(113), 상기 신호 입력 패드(SIP) 및 상기 연성 회로 기판(140)만이 배치된다. 즉, 상기 표시 패널(100)은 상기 패드 영역(PA)에서 상기 고분자 유기물층(112) 상에 신호 입력 패드(SIP)가 배치되어 필름 형태의 연성 회로 기판과 유사한 형태를 가진다. 따라서, 상기 패드 영역(PA)이 백라이트 유닛 방향으로 절곡될 수 있으며, 상기 표시 패널(100)에서 상기 패드 영역(PA)의 폭이 최소화될 수 있다. As described above, the first base substrate 111 and the second base substrate 121 do not exist in the pad region PA of the display panel 100, and the polymer organic layer is present in the pad region PA. Only the insulating layer 113, the signal input pad SIP, and the flexible circuit board 140 are disposed. That is, the display panel 100 has a signal input pad SIP disposed on the polymer organic layer 112 in the pad area PA, so that the display panel 100 has a shape similar to that of a flexible printed circuit board. Accordingly, the pad area PA may be bent in the direction of the backlight unit, and the width of the pad area PA may be minimized in the display panel 100.

또한, 상기 표시 패널(100)을 포함하는 표시 장치는 상기 표시 패널(100)을 수용하는 상부 커버 및 하부 커버에서 상기 패드 영역(PA)에 대응하는 공간이 축소될 수 있다. In addition, in the display device including the display panel 100, a space corresponding to the pad area PA may be reduced in an upper cover and a lower cover that accommodate the display panel 100.

도 8 내지 도 12는 도 6 및 도 7에 도시된 표시 패널의 제조 방법을 설명하기 위한 공정 단면도이다. 8 to 12 are cross-sectional views illustrating a method of manufacturing the display panel illustrated in FIGS. 6 and 7.

우선, 도 8을 참조하면, 어레이 기판(110)을 제조한다. 상기 어레이 기판(110)은 표시 영역(DA), 상기 표시 영역(DA)을 감싸는 비표시 영역(NDA), 및 상기 비표시 영역(NDA)의 적어도 일측에서 연장된 패드 영역(PA)을 포함한다. 여기서, 상기 비표시 영역(NDA)는 상기 패드 영역(PA)에 인접한 제1 비표시 영역(NDA-1), 및 상기 제1 비표시 영역(NDA-1) 이외의 제2 비표시 영역(NDA-2)으로 구분될 수 있다. First, referring to FIG. 8, an array substrate 110 is manufactured. The array substrate 110 includes a display area DA, a non-display area NDA surrounding the display area DA, and a pad area PA extending from at least one side of the non-display area NDA. . The non-display area NDA is a first non-display area NDA-1 adjacent to the pad area PA and a second non-display area NDA other than the first non-display area NDA-1. -2).

또한, 상기 어레이 기판(110)은 제1 베이스 기판(111), 상기 제1 베이스 기판(111) 상에 배치되는 고분자 유기물층(112), 상기 고분자 유기물층(112) 상에 배치되는 절연막(113), 상기 절연막(113) 상에 배치되는 박막 트랜지스터(TFT), 상기 박막 트랜지스터(TFT)와 접속된 상기 화소 전극(115)을 포함한다. In addition, the array substrate 110 may include a first base substrate 111, a polymer organic material layer 112 disposed on the first base substrate 111, an insulating film 113 disposed on the polymer organic material layer 112, A thin film transistor TFT disposed on the insulating layer 113 and the pixel electrode 115 connected to the thin film transistor TFT are included.

상기 어레이 기판(110)을 제조하는 방법을 보다 상세히 설명하면 하기와 같다. Hereinafter, a method of manufacturing the array substrate 110 will be described in detail.

우선, 상기 제1 베이스 기판(111)을 준비한다. 여기서, 상기 제1 베이스 기판(111)은 광 투과가 가능하며, 장변 및 단변을 가지는 직사각형의 판상일 수 있다. 또한, 상기 제1 베이스 기판(111)은 상기 표시 영역(DA), 상기 비표시 영역(NDA) 및 상기 패드 영역(PA)으로 구분될 수 있다. First, the first base substrate 111 is prepared. Here, the first base substrate 111 may transmit light and may have a rectangular plate shape having long sides and short sides. In addition, the first base substrate 111 may be divided into the display area DA, the non-display area NDA, and the pad area PA.

그런 다음, 상기 제1 베이스 기판(111)의 전면에 걸쳐 3㎛ 내지 50㎛의 두께를 가지는 상기 고분자 유기물층(112)을 형성한다. 상기 고분자 유기물층(112)은 슬릿 코팅, 스핀 코팅, 롤 코팅, 또는 잉크젯 코팅과 같은 방법을 이용하여 형성될 수 있다. 즉, 상기 고분자 유기물층(112)은 상기 제1 베이스 기판(111)과 같이, 상기 표시 영역(DA), 상기 비표시 영역(NDA) 및 상기 패드 영역(PA)으로 구분될 수 있다. Then, the polymer organic material layer 112 having a thickness of 3 μm to 50 μm is formed over the entire surface of the first base substrate 111. The polymer organic layer 112 may be formed using a method such as slit coating, spin coating, roll coating, or inkjet coating. That is, the polymer organic layer 112 may be divided into the display area DA, the non-display area NDA, and the pad area PA, like the first base substrate 111.

상기 고분자 유기물층(112)은 광 투과가 가능한 고분자 유기물, 예를 들면, 폴리에틸렌테레프탈레이트(polyethyleneterephthalate, PET), 폴리에틸렌나프탈레이트(Polyethylenenapthalate, PEN), 폴리 카보네이트(Polycarbonate, PC), 폴리에테르이미드(Polyetherimide, PEI), 폴리에테르설폰(Polyethersulfone, PES), 폴리에테르에테르케톤(Polyetheretherketon, PEEK), 및 폴리이미드(Polyimide, PI) 중 적어도 하나를 포함할 수 있다. The polymer organic material layer 112 may be a light-transmitting polymer organic material, for example, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polycarbonate (PC), polyetherimide (Polyetherimide) PEI), polyethersulfone (PES), polyetheretherketon (PEEK), and polyimide (PI).

상기 고분자 유기물층(112)을 형성한 후, 상기 고분자 유기물층(112) 상에 절연막(113)을 형성한다. 상기 절연막(113)은 광 투과가 가능한 절연물질, 예를 들면, SiNx 및 SiO2 중 적어도 하나를 포함할 수 있다. 또한, 상기 절연막(113)은 물리적 기상 증착(Physical Vapor Deposition, PVD) 또는 화학적 기상 증착(Chemical Vapor Deposition, CVD)를 통하여 형성될 수 있다. After the polymer organic layer 112 is formed, an insulating film 113 is formed on the polymer organic layer 112. The insulating layer 113 may include at least one of an insulating material capable of transmitting light, for example, SiNx and SiO2. In addition, the insulating layer 113 may be formed through physical vapor deposition (PVD) or chemical vapor deposition (CVD).

상기 절연막(113)은 금속 물질과의 접착력이 우수하다. 따라서, 상기 절연막(130)은 상기 박막 트랜지스터(TFT)의 금속 물질이 상기 고분자 유기물층(112)에 직접 증착되는 경우 발생할 수 있는 금속층의 박리 현상을 방지할 수 있다. The insulating layer 113 is excellent in adhesion to the metal material. Accordingly, the insulating layer 130 may prevent the peeling phenomenon of the metal layer, which may occur when the metal material of the thin film transistor TFT is directly deposited on the polymer organic material layer 112.

또한, 상기 절연막(113)은 상기 고분자 유기물층(112)에 포함되는 물질이 상기 박막 트랜지스터(TFT)로 확산되는 것을 방지할 수 있다. 따라서, 상기 절연막(113)은 상기 박막 트랜지스터(TFT) 구동 특성이 저하되는 것을 방지할 수 있다. In addition, the insulating layer 113 may prevent the material included in the polymer organic layer 112 from being diffused into the thin film transistor TFT. Accordingly, the insulating layer 113 may prevent the thin film transistor (TFT) driving characteristic from being lowered.

상기 절연막(113)을 형성한 후, 상기 절연막(113) 상에 상기 박막 트랜지스터(TFT)를 형성한다. 상기 박막 트랜지스터(TFT)는 게이트 전극(GE), 반도체층(SCL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. After the insulating layer 113 is formed, the thin film transistor TFT is formed on the insulating layer 113. The thin film transistor TFT may include a gate electrode GE, a semiconductor layer SCL, a source electrode SE, and a drain electrode DE.

상기 박막 트랜지스터(TFT)를 제조하는 방법을 보다 상세히 설명하면, 우선, 상기 절연막(113) 상에 게이트 전극(GE)을 형성하고, 상기 게이트 전극(GE)을 커버하는 게이트 절연막(GIL)을 형성한다. 그런 다음, 상기 게이트 절연막(GIL) 상에 반도체층(SCL)을 형성하고, 상기 반도체층(SCL)의 소스 영역 및 드레인 영역에 각각 접속하는 소스 전극(SE) 및 드레인 전극(DE)을 형성한다. 상기 소스 영역 및 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다. Referring to the method of manufacturing the thin film transistor TFT in detail, first, a gate electrode GE is formed on the insulating layer 113, and a gate insulating layer GIL is formed to cover the gate electrode GE. do. Next, a semiconductor layer SCL is formed on the gate insulating layer GIL, and a source electrode SE and a drain electrode DE are formed to be connected to the source region and the drain region of the semiconductor layer SCL, respectively. . The region between the source region and the drain region may be a channel region.

또한, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성됨과 동시에 상기 소스 전극(SE)과 전기적으로 연결되는 데이터 라인(DL), 및 상기 데이터 라인(DL)과 전기적으로 연결되고, 상기 패드 영역(PA)의 상기 절연막(113) 상에 배치되는 신호 입력 패드(SIP)가 형성될 수 있다. In addition, the source electrode SE and the drain electrode DE are formed, and at the same time, the data line DL electrically connected to the source electrode SE, and the data line DL. The signal input pad SIP may be formed on the insulating layer 113 of the pad area PA.

상기 박막 트랜지스터(TFT)를 형성한 후, 상기 박막 트랜지스터(TFT)를 커버하는 보호막(114)을 형성한다. 상기 보호막(114)은 무기물, 유기물 또는 유무기 복합물질을 포함할 수 있다. After forming the thin film transistor TFT, a passivation layer 114 covering the thin film transistor TFT is formed. The passivation layer 114 may include an inorganic material, an organic material, or an organic / inorganic composite material.

상기 보호막(114)을 형성한 후, 상기 드레인 전극(DE)의 일부를 노출시키도록 상기 보호막(114)의 일부 영역을 제거한다. 상기 제거된 영역은 콘택 홀(CH)일 수 있다. After forming the passivation layer 114, a portion of the passivation layer 114 is removed to expose a portion of the drain electrode DE. The removed region may be a contact hole CH.

상기 드레인 전극(DE)의 일부를 노출시킨 후, 상기 콘택 홀(CH)을 통하여 상기 박막 트랜지스터(TFT)의 상기 드레인 전극(DE)과 접속하는 상기 화소 전극(115)을 형성한다. After exposing a part of the drain electrode DE, the pixel electrode 115 is formed to be connected to the drain electrode DE of the thin film transistor TFT through the contact hole CH.

도 9를 참조하면, 상기 어레이 기판(110)을 형성한 후, 상기 어레이 기판(110)의 상기 비표시 영역(NDA)에 봉지 패턴(SP)을 배치한다. 즉, 상기 봉지 패턴(SP)은 상기 표시 영역(DA)을 감싸는 형상을 가질 수 있다.Referring to FIG. 9, after forming the array substrate 110, an encapsulation pattern SP is disposed in the non-display area NDA of the array substrate 110. In other words, the encapsulation pattern SP may have a shape surrounding the display area DA.

한편, 상기 비표시 영역(NDA)의 상기 어레이 기판(110) 및 상기 대향 기판(120) 사이에는 봉지 패턴(SP)이 배치될 수 있다. 상기 봉지 패턴(SP)은 상기 표시 영역(DA)을 감싸도록 배치되어 상기 어레이 기판(110) 및 상기 대향 기판(120)을 합착하며, 상기 액정층(130)이 외부로 누출되는 것을 방지할 수 있다. An encapsulation pattern SP may be disposed between the array substrate 110 and the opposing substrate 120 of the non-display area NDA. The encapsulation pattern SP is disposed to surround the display area DA to bond the array substrate 110 and the opposing substrate 120 to prevent the liquid crystal layer 130 from leaking to the outside. have.

상기 봉지 패턴(SP)은 도전성을 가질 수 있으며, 상기 봉지 패턴(SP)은 상기 공통 전극(125)과 접속하여 상기 공통 전극(125)이 각 화소에 공통 전압(Vcom)을 인가할 수 있도록 한다. 예를 들면, 상기 봉지 패턴(SP)은 에폭시(epoxy)계 수지, 페놀(phenol)계 수지 및 아크릴(acryl)계 수지 중 적어도 하나를 함유하는 고분자 수지, 금, 은, 구리 및 알루미늄 중 적어도 하나를 함유하는 도전성 입자, 및 유기 바인더의 혼합물을 포함할 수 있다. 또한, 상기 봉지 패턴(SP)은 열 또는 광에 의하여 경화가 가능하다. The encapsulation pattern SP may have conductivity, and the encapsulation pattern SP may be connected to the common electrode 125 to allow the common electrode 125 to apply a common voltage Vcom to each pixel. . For example, the encapsulation pattern SP may include at least one of a polymer resin, gold, silver, copper, and aluminum containing at least one of an epoxy resin, a phenol resin, and an acrylic resin. It may contain a mixture of conductive particles containing, and an organic binder. In addition, the encapsulation pattern SP may be cured by heat or light.

상기 봉지 패턴(SP)을 형성한 후, 상기 표시 영역(DA)에 다수의 액정 분자들을 포함하는 액정층(130)을 배치한다. After forming the encapsulation pattern SP, a liquid crystal layer 130 including a plurality of liquid crystal molecules is disposed in the display area DA.

상기 액정층(130)을 배치한 후, 제2 베이스 기판(121) 및 상기 제2 베이스 기판(121) 상에 배치된 공통 전극(125)을 포함하는 대향 기판(120)을 준비한다. 여기서, 상기 대향 기판(120)은 상기 표시 영역(DA) 및 상기 비표시 영역(NDA)로 구분될 수 있다. After the liquid crystal layer 130 is disposed, an opposing substrate 120 including a second base substrate 121 and a common electrode 125 disposed on the second base substrate 121 is prepared. The opposing substrate 120 may be divided into the display area DA and the non-display area NDA.

그런 다음, 상기 대향 기판(120)의 공통 전극(125)이 상기 어레이 기판(110)을 향하도록 배치한다. 여기서, 상기 어레이 기판(110) 및 상기 대향 기판(120)은 상기 봉지 패턴(SP)에 의하여 합착된다. Then, the common electrode 125 of the opposing substrate 120 is disposed to face the array substrate 110. Here, the array substrate 110 and the opposing substrate 120 are bonded by the encapsulation pattern SP.

한편, 본 실시예에서는 상기 봉지 패턴(SP)을 형성한 후, 상기 액정층(130)을 배치하고, 상기 어레이 기판(110) 및 상기 대향 기판(120)을 합착하는 방법을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 봉지 패턴(SP)을 형성하고, 상기 어레이 기판(110) 및 상기 대향 기판(120)을 합착한 후, 상기 액정층(130)을 상기 어레이 기판(110) 및 상기 대향 기판(120) 사이의 공간으로 주입하는 방법을 사용할 수도 있다. Meanwhile, in the present embodiment, a method of arranging the liquid crystal layer 130 and then bonding the array substrate 110 and the opposing substrate 120 after forming the encapsulation pattern SP has been described as an example. It is not limited to this. For example, the encapsulation pattern SP is formed, the array substrate 110 and the opposing substrate 120 are bonded to each other, and the liquid crystal layer 130 is connected to the array substrate 110 and the opposing substrate. It is also possible to use a method of injection into the space between the 120.

상기 어레이 기판(110) 및 상기 대향 기판(120)을 합착한 후, 상기 봉지 패턴(SP)에 열 또는 광을 공급하여 상기 봉지 패턴(SP)을 경화하여 초기 표시 패널(100P)을 제조한다. After the array substrate 110 and the opposing substrate 120 are bonded together, heat or light is supplied to the encapsulation pattern SP to cure the encapsulation pattern SP to manufacture the initial display panel 100P.

상기 봉지 패턴(SP)을 경화한 후, 상기 패드 영역(PA)의 상기 제1 베이스 기판(111)을 제거한다. 상기 제1 베이스 기판(111)의 제거는 레이저 커팅 또는 습식 식각 등의 방법을 사용할 수 있다. 본 실시예에서는 상기 패드 영역(PA)의 상기 제1 베이스 기판(111)을 제거하기 위하여 식각 방법을 이용하는 경우를 예로서 설명한다. After curing the encapsulation pattern SP, the first base substrate 111 of the pad area PA is removed. The first base substrate 111 may be removed by laser cutting or wet etching. In this embodiment, an etching method is used as an example to remove the first base substrate 111 of the pad area PA.

도 10을 참조하면, 우선, 상기 초기 표시 패널(100P)의 일단에 보호 필름(150)을 부착한다. 예를 들면, 상기 보호 필름(150)은 상기 어레이 기판(110)의 패드 영역(PA) 및 상기 대향 기판(120)의 비표시 영역(NDA)에 부착될 수 있다. Referring to FIG. 10, first, a protective film 150 is attached to one end of the initial display panel 100P. For example, the protective film 150 may be attached to the pad area PA of the array substrate 110 and the non-display area NDA of the opposing substrate 120.

상기 보호 필름(150)을 부착한 후, 상기 봉지 패턴(SP)에 의하여 합착된 상기 초기 표시 패널(100P)을 식각 용액(etchant)이 담아져 있는 식각 배스(EB)(bath)에 투입한다. 여기서, 상기 초기 표시 패널(100P)은 상기 보호 필름(150)이 지면 방향을 향하도록 하여 상기 식각 배스(EB)에 투입된다. 또한, 상기 식각 배스(EB)에 투입되는 상기 초기 표시 패널(100P)의 깊이는 상기 패드 영역(PA)의 폭 이상, 상기 패드 영역(PA) 및 상기 비표시 영역(NDA)의 폭의 합 이하일 수 있다. After attaching the protective film 150, the initial display panel 100P bonded by the encapsulation pattern SP is introduced into an etch bath (EB) containing an etchant. Here, the initial display panel 100P is injected into the etching bath EB with the protective film 150 facing the paper direction. In addition, the depth of the initial display panel 100P input to the etching bath EB is equal to or greater than the width of the pad area PA and equal to or less than the sum of the widths of the pad area PA and the non-display area NDA. Can be.

상기 초기 표시 패널(100P)이 상기 식각 배스(EB)에 투입되면, 상기 패드 영역(PA)의 상기 제1 베이스 기판(111)이 상기 식각 용액에 의하여 제거된다. 따라서, 상기 표시 패널(100)의 상기 패드 영역(PA)에는 도 11에 도시된 바와 같이, 상기 고분자 유기물층(112), 상기 절연막(113) 및 상기 신호 입력 패드(SIP)만이 잔류한다. When the initial display panel 100P is input to the etching bath EB, the first base substrate 111 of the pad area PA is removed by the etching solution. Therefore, only the polymer organic layer 112, the insulating layer 113, and the signal input pad SIP remain in the pad area PA of the display panel 100, as illustrated in FIG. 11.

도 12를 참조하면, 상기 제1 베이스 기판(111)을 제거한 후, 상기 보호 필름(150)을 제거하고, 상기 패드 영역(PA)의 상기 신호 입력 패드(SIP)에 외부 회로 모듈과 연결되는 연성 회로 기판(140)을 부착하여, 상기 신호 입력 패드(SIP) 및 드라이버 IC(141)를 전기적으로 연결하여 표시 패널(100)을 제조한다. Referring to FIG. 12, after removing the first base substrate 111, the protective film 150 is removed, and a flexible connector connected to an external circuit module is connected to the signal input pad SIP of the pad area PA. The display panel 100 is manufactured by attaching the circuit board 140 to electrically connect the signal input pad SIP and the driver IC 141.

상기 신호 입력 패드(SIP)에 상기 연성 회로 기판(140)을 연결한 후, 상기 패드 영역(PA)을 백라이트 유닛 방향으로 절곡한다. After connecting the flexible circuit board 140 to the signal input pad SIP, the pad area PA is bent toward the backlight unit.

이후에는 상기 표시 패널(100)을 상기 백라이트 유닛과 함께 상부 커버 및 하부 커버에 수납하는 공정을 진행하여 표시 장치를 제조할 수 있다. Thereafter, the display panel 100 may be accommodated in the upper cover and the lower cover together with the backlight unit to manufacture the display device.

상기한 바와 같은 공정을 통하여 제조된 상기 표시 패널(100)은 상기 패드 영역(PA)이 백라이트 유닛을 향하여 절곡될 수 있다. 따라서, 상기 표시 패널(100)을 구비하는 표시 장치는 상기 패드 영역(PA)을 위한 공간이 최소화될 수 있다. In the display panel 100 manufactured through the above process, the pad area PA may be bent toward the backlight unit. Therefore, in the display device including the display panel 100, a space for the pad area PA may be minimized.

이하, 도 13 내지 도 23을 통하여 본 발명의 다른 실시예들을 설명한다. 도 13 내지 도 23에 있어서, 도 1에서 도 12에 도시된 구성 요소와 동일한 구성 요소는 동일한 참조번호를 부여하고, 그에 대한 구체적인 설명은 생략한다. 또한, 도 13 내지 도 23에서는 중복된 설명을 피하기 위하여, 도 1 내지 도 12와 다른 점을 위주로 설명한다. Hereinafter, other embodiments of the present invention will be described with reference to FIGS. 13 to 23. In FIGS. 13 to 23, the same components as those shown in FIGS. 1 to 12 are denoted by the same reference numerals, and detailed description thereof will be omitted. In addition, in FIGS. 13 to 23, different points from those of FIGS. 1 to 12 will be described in order to avoid overlapping descriptions.

도 13은 본 발명의 다른 실시예에 따른 표시 패널을 설명하기 위한 단면도이며, 도 14는 도 13의 표시 패널에서 패드 영역이 절곡된 형상을 설명하기 위한 단면도이다. 13 is a cross-sectional view illustrating a display panel according to another exemplary embodiment. FIG. 14 is a cross-sectional view illustrating a shape in which a pad region is bent in the display panel of FIG. 13.

도 13 및 도 14를 참조하면, 표시 패널(100)은 영상을 표시하는 표시 영역(DA), 상기 표시 영역(DA)을 감싸는 비표시 영역(NDA), 및 상기 비표시 영역(NDA)의 적어도 일측에서 연장된 패드 영역(PA)을 포함한다. 여기서, 상기 비표시 영역(NDA)는 상기 패드 영역(PA)에 인접한 제1 비표시 영역(NDA-1), 및 상기 제1 비표시 영역(NDA-1) 이외의 제2 비표시 영역(NDA-2)으로 구분될 수 있다. 13 and 14, the display panel 100 may include at least a display area DA displaying an image, a non-display area NDA surrounding the display area DA, and the non-display area NDA. The pad region PA extends from one side. The non-display area NDA is a first non-display area NDA-1 adjacent to the pad area PA and a second non-display area NDA other than the first non-display area NDA-1. -2).

상기 어레이 기판(110)은 상기 표시 패널(100)의 형상에 대응하므로, 상기 표시 영역(DA), 상기 비표시 영역(NDA), 및 상기 패드 영역(PA)을 포함할 수 있다. 또한, 상기 어레이 기판(110)은 제1 베이스 기판(111), 상기 제1 베이스 기판(111)의 일부 상에 배치되는 고분자 유기물층(112'), 상기 고분자 유기물층(112') 및 상기 제1 베이스 기판(111) 상에 배치되는 절연막(113), 상기 절연막(113) 상에 배치되는 상기 박막 트랜지스터(TFT), 상기 박막 트랜지스터(TFT)와 접속된 상기 화소 전극(115)을 포함한다. Since the array substrate 110 corresponds to the shape of the display panel 100, the array substrate 110 may include the display area DA, the non-display area NDA, and the pad area PA. In addition, the array substrate 110 may include a polymer organic material layer 112 ′, a polymer organic material layer 112 ′, and a first base disposed on a portion of the first base substrate 111 and the first base substrate 111. And an insulating film 113 disposed on the substrate 111, the thin film transistor TFT disposed on the insulating film 113, and the pixel electrode 115 connected to the thin film transistor TFT.

상기 고분자 유기물층(112')은 상기 패드 영역(PA) 및 상기 제1 비표시 영역(NDA-1)에 배치될 수 있다. 즉, 상기 패드 영역(PA)에서 상기 고분자 유기물층(112')의 하부에는 상기 제1 베이스 기판(111)이 존재하지 않는다. 또한, 상기 고분자 유기물층(112')은 상기 표시 영역(DA)과 중첩하지 않는다. 한편, 상기 고분자 유기물층(112')는 상기 표시 영역(DA)과 중첩하지 않으므로, 색상을 가지는 물질을 포함할 수 있다. 따라서, 상기 고분자 유기물층(112')은 상기 표시 영역(DA)으로 공급되는 외부 광이 상기 표시 영역(DA) 이외의 영역으로 누설되는 것을 방지할 수 있다. The polymer organic layer 112 ′ may be disposed in the pad area PA and the first non-display area NDA-1. That is, the first base substrate 111 does not exist below the polymer organic layer 112 ′ in the pad region PA. In addition, the polymer organic layer 112 ′ does not overlap the display area DA. The polymer organic layer 112 ′ does not overlap the display area DA and may include a material having a color. Accordingly, the polymer organic layer 112 ′ may prevent the external light supplied to the display area DA from leaking to a region other than the display area DA.

상기 절연막(113)은 상기 고분자 유기물층(112') 및 상기 제1 베이스 기판(111)을 커버한다. 즉, 상기 절연막(113)은 상기 패드 영역(PA), 상기 비표시 영역(NDA) 및 상기 패드 영역(PA)을 커버한다. The insulating layer 113 covers the polymer organic layer 112 ′ and the first base substrate 111. That is, the insulating layer 113 covers the pad area PA, the non-display area NDA, and the pad area PA.

상기 박막 트랜지스터(TFT)는 상기 절연막(113) 상에 배치되고, 반도체층(SCL), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 상기 소스 전극(SE)은 데이터 전압을 상기 박막 트랜지스터(TFT)로 전송하는 데이터 라인(DL)과 접속할 수 있다. The thin film transistor TFT may be disposed on the insulating layer 113 and may include a semiconductor layer SCL, a gate electrode GE, a source electrode SE, and a drain electrode DE. The source electrode SE may be connected to a data line DL that transmits a data voltage to the thin film transistor TFT.

상기 박막 트랜지스터(TFT) 상에는 보호막(114)이 배치된다. 상기 보호막(114)의 일부 영역은 개구(open)되어 상기 드레인 전극(DE)의 일부를 노출시키는 콘택 홀(CH)일 수 있다. The passivation layer 114 is disposed on the thin film transistor TFT. A portion of the passivation layer 114 may be a contact hole CH that is open to expose a portion of the drain electrode DE.

상기 보호막(114)의 상부에는 상기 화소 전극(115)이 배치되며, 상기 화소 전극(115)은 상기 콘택 홀(CH)을 통하여 상기 드레인 전극(DE)과 전기적으로 연결된다. The pixel electrode 115 is disposed on the passivation layer 114, and the pixel electrode 115 is electrically connected to the drain electrode DE through the contact hole CH.

상기 비표시 영역(NDA)의 상기 어레이 기판(110) 및 상기 대향 기판(120) 사이에는 봉지 패턴(SP)이 배치될 수 있다. An encapsulation pattern SP may be disposed between the array substrate 110 and the opposing substrate 120 in the non-display area NDA.

한편, 상기 소스 전극(SE)은 데이터 라인과 연결되며, 상기 데이터 라인(DL)은 상기 패드 영역(PA)까지 연장되어 신호 입력 패드(SIP)와 연결될 수 있다. 즉, 상기 신호 입력 패드(SIP)는 상기 패드 영역(PA)의 상기 절연막(113) 상에 배치될 수 있다. 상기 신호 입력 패드(SIP)는 외부 회로 모듈과 접속하는 드라이버 IC(141)와 실장된 연성 회로 기판(140)이 연결될 수 있다. The source electrode SE may be connected to a data line, and the data line DL may extend to the pad area PA to be connected to the signal input pad SIP. That is, the signal input pad SIP may be disposed on the insulating layer 113 of the pad area PA. The signal input pad SIP may be connected to a driver IC 141 connected to an external circuit module and a mounted flexible circuit board 140.

도 15 내지 17는 도 13 및 도 14에 도시된 표시 패널의 제조 방법을 설명하기 위한 공정 단면도이다. 15 to 17 are cross-sectional views illustrating a method of manufacturing the display panel illustrated in FIGS. 13 and 14.

우선, 도 15를 참조하면, 어레이 기판(110)을 제조한다. 상기 어레이 기판(110)은 표시 패널의 표시 영역(DA), 비표시 영역(NDA), 및 패드 영역(PA)을 포함한다. 여기서, 상기 비표시 영역(NDA)는 상기 패드 영역(PA)에 인접한 제1 비표시 영역(NDA-1), 및 상기 제1 비표시 영역(NDA-1) 이외의 제2 비표시 영역(NDA-2)으로 구분될 수 있다. First, referring to FIG. 15, an array substrate 110 is manufactured. The array substrate 110 includes a display area DA, a non-display area NDA, and a pad area PA of the display panel. The non-display area NDA is a first non-display area NDA-1 adjacent to the pad area PA and a second non-display area NDA other than the first non-display area NDA-1. -2).

또한, 상기 어레이 기판(110)은 제1 베이스 기판(111), 상기 제1 베이스 기판(111) 상의 일부에 배치되는 고분자 유기물층(112'), 상기 고분자 유기물층(112') 상에 배치되는 절연막(113), 상기 절연막(113) 상에 배치되는 상기 박막 트랜지스터(TFT), 상기 박막 트랜지스터(TFT)와 접속된 상기 화소 전극(115)을 포함한다. In addition, the array substrate 110 may include an insulating layer disposed on the first base substrate 111, the polymer organic layer 112 ′ disposed on a portion of the first base substrate 111, and the polymer organic layer 112 ′. 113, the thin film transistor TFT disposed on the insulating layer 113, and the pixel electrode 115 connected to the thin film transistor TFT.

상기 고분자 유기물층(112')은 상기 제1 베이스 기판(111)의 상기 패드 영역(PA) 및 상기 제1 비표시 영역(NDA-1)에만 배치될 수 있다. The polymer organic layer 112 ′ may be disposed only in the pad area PA and the first non-display area NDA-1 of the first base substrate 111.

우선, 상기 제1 베이스 기판(111)을 준비한다. 여기서, 상기 제1 베이스 기판(111)은 광 투과가 가능하며, 장변 및 단변을 가지는 직사각형의 판상일 수 있다. First, the first base substrate 111 is prepared. Here, the first base substrate 111 may transmit light and may have a rectangular plate shape having long sides and short sides.

그런 다음, 상기 제1 베이스 기판(111) 전면에 걸쳐 고분자 유기물을 코팅한다. 상기 고분자 유기물을 코팅한 후, 상기 고분자 유기물을 패터닝한다. 예를 들면, 상기 패드 영역(PA) 및 상기 제1 비표시 영역(NDA-1)을 제외한 영역에서 상기 고분자 유기물을 제거한다. 따라서, 상기 고분자 유기물층(112')은 상기 제1 베이스 기판(111) 상의 상기 패드 영역(PA) 및 상기 제1 비표시 영역(NDA-1)에만 배치될 수 있다. 또한, 상기 고분자 유기물을 패터닝하는 방법은 식각 방법 또는 레이저 제거 방법을 이용할 수 있다. Then, a polymer organic material is coated on the entire surface of the first base substrate 111. After coating the polymer organic material, the polymer organic material is patterned. For example, the polymer organic material is removed in regions except for the pad area PA and the first non-display area NDA-1. Accordingly, the polymer organic layer 112 ′ may be disposed only in the pad area PA and the first non-display area NDA-1 on the first base substrate 111. In addition, the method of patterning the polymer organic material may use an etching method or a laser removal method.

또한, 상기 고분자 유기물층(112')은 롤 코팅, 잉크젯 코팅, 또는 스크린을 이용한 코팅 방법을 이용하여 상기 패드 영역(PA) 및 상기 제1 비표시 영역(NDA-1)에만 형성될 수도 있다. In addition, the polymer organic layer 112 ′ may be formed only in the pad area PA and the first non-display area NDA-1 using a roll coating method, an inkjet coating method, or a coating method using a screen.

상기 고분자 유기물층(112')을 형성한 후, 상기 고분자 유기물층(112') 및 상기 제1 베이스 기판(111) 상에 SiNx 및 SiO2 중 적어도 하나를 포함하는 절연막(113)을 형성한다. After forming the polymer organic layer 112 ′, an insulating layer 113 including at least one of SiNx and SiO 2 is formed on the polymer organic layer 112 ′ and the first base substrate 111.

상기 절연막(113)을 형성한 후, 상기 절연막(113) 상에 박막 트랜지스터(TFT)를 형성한다. 상기 박막 트랜지스터(TFT)는 게이트 전극(GE), 반도체층(SCL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. After the insulating layer 113 is formed, a thin film transistor TFT is formed on the insulating layer 113. The thin film transistor TFT may include a gate electrode GE, a semiconductor layer SCL, a source electrode SE, and a drain electrode DE.

상기 게이트 전극(GE) 및 상기 반도체층(SCL) 사이에는 게이트 절연막(GIL)이 배치될 수 있다. 상기 게이트 절연막(GIL)은 상기 게이트 전극(GE)과 상기 반도체층(SCL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 절연되도록 한다. A gate insulating layer GIL may be disposed between the gate electrode GE and the semiconductor layer SCL. The gate insulating layer GIL may insulate the gate electrode GE, the semiconductor layer SCL, the source electrode SE, and the drain electrode DE from each other.

상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성됨과 동시에 상기 소스 전극(SE)과 전기적으로 연결되는 데이터 라인(DL), 및 상기 데이터 라인(DL)과 전기적으로 연결되고, 상기 패드 영역(PA)의 상기 절연막(113) 상에 배치되는 신호 입력 패드(SIP)가 형성될 수 있다. The data line DL and the data line DL are electrically connected to the source electrode SE at the same time the source electrode SE and the drain electrode DE are formed, and the pad region A signal input pad SIP may be formed on the insulating layer 113 of PA.

상기 박막 트랜지스터(TFT)를 형성한 후, 상기 박막 트랜지스터(TFT)를 커버하는 보호막(114)을 형성한다. After forming the thin film transistor TFT, a passivation layer 114 covering the thin film transistor TFT is formed.

상기 보호막(114)을 형성한 후, 상기 보호막(114)의 일부 영역이 제거되어 상기 드레인 전극(DE)을 노출시키는 콘택 홀(CH)을 형성한다. After forming the passivation layer 114, a portion of the passivation layer 114 is removed to form a contact hole CH exposing the drain electrode DE.

상기 콘택 홀(CH)을 형성한 후, 상기 콘택 홀(CH)을 통하여 상기 박막 트랜지스터(TFT)의 상기 드레인 전극(DE)과 접속하는 상기 화소 전극(115)을 형성한다. After forming the contact hole CH, the pixel electrode 115 is formed to be connected to the drain electrode DE of the thin film transistor TFT through the contact hole CH.

도 16을 참조하면, 상기 어레이 기판(110)을 형성한 후, 상기 어레이 기판(110)의 상기 비표시 영역(NDA)에 봉지 패턴(SP)을 배치한다. 상기 봉지 패턴(SP)은 도전성을 가질 수 있으며, 열 또는 광에 의하여 경화될 수 있다. Referring to FIG. 16, after forming the array substrate 110, an encapsulation pattern SP is disposed in the non-display area NDA of the array substrate 110. The encapsulation pattern SP may have conductivity and may be cured by heat or light.

상기 봉지 패턴(SP)을 형성한 후, 상기 표시 영역(DA)에 액정층(130)을 배치한다. After forming the encapsulation pattern SP, the liquid crystal layer 130 is disposed in the display area DA.

상기 액정층(130)을 배치한 후, 제2 베이스 기판(121) 및 상기 제2 베이스 기판(121)에 배치된 공통 전극(125)을 포함하는 대향 기판(120)을 준비하고, 상기 대향 기판(120)의 상기 공통 전극(125)이 상기 어레이 기판(110)을 향하도록 배치한다. 여기서, 상기 어레이 기판(110) 및 상기 대향 기판(120)은 상기 봉지 패턴(SP)에 의하여 합착될 수 있다. After the liquid crystal layer 130 is disposed, an opposing substrate 120 including a second base substrate 121 and a common electrode 125 disposed on the second base substrate 121 is prepared, and the opposing substrate is provided. The common electrode 125 of 120 is disposed to face the array substrate 110. The array substrate 110 and the opposing substrate 120 may be bonded by the encapsulation pattern SP.

상기 어레이 기판(110) 및 상기 대향 기판(120)을 합착한 후, 상기 봉지 패턴(SP)에 열 또는 광을 공급하여 상기 봉지 패턴(SP)을 경화시킨다. After the array substrate 110 and the counter substrate 120 are bonded to each other, heat or light is supplied to the encapsulation pattern SP to cure the encapsulation pattern SP.

도 17을 참조하면, 상기 봉지 패턴(SP)을 경화한 후, 상기 패드 영역(PA)의 상기 제1 베이스 기판(111)을 제거한다. 상기 제1 베이스 기판(111)을 제거하는 방법에는 레이저 커팅 또는 식각 등의 방법이 사용될 수 있다. Referring to FIG. 17, after curing the encapsulation pattern SP, the first base substrate 111 of the pad area PA is removed. A method such as laser cutting or etching may be used to remove the first base substrate 111.

상기 제1 베이스 기판(111)의 영역을 제거한 후, 상기 패드 영역(PA)에 연성 회로 기판(140)을 부착하여, 상기 신호 입력 패드(SIP) 및 드라이버 IC(141)를 전기적으로 연결한다. After removing the region of the first base substrate 111, the flexible circuit board 140 is attached to the pad region PA to electrically connect the signal input pad SIP and the driver IC 141.

상기 신호 입력 패드(SIP)에 상기 연성 회로 기판(140)을 연결한 후, 상기 패드 영역(PA)을 절곡한다. After connecting the flexible circuit board 140 to the signal input pad SIP, the pad area PA is bent.

이후에는 상기 표시 패널(100)을 백라이트 유닛과 함께 상부 커버 및 하부 커버에 수납하는 공정을 진행하여 표시 장치를 제조할 수 있다. Thereafter, the display panel 100 may be accommodated together with the backlight unit in the upper cover and the lower cover to manufacture the display device.

도 18은 본 발명의 또 다른 실시예에 따른 표시 패널을 설명하기 위한 단면도이며, 도 19는 도 18의 표시 패널에서 패드 영역이 절곡된 형상을 설명하기 위한 단면도이다. FIG. 18 is a cross-sectional view illustrating a display panel according to another exemplary embodiment. FIG. 19 is a cross-sectional view illustrating a shape in which a pad area is bent in the display panel of FIG. 18.

도 18 및 도 19를 참조하면, 표시 패널(100)은 영상을 표시하는 표시 영역(DA), 상기 표시 영역(DA)을 감싸는 비표시 영역(NDA), 및 상기 비표시 영역(NDA)의 적어도 일측에서 연장된 패드 영역(PA)을 포함한다. 여기서, 상기 비표시 영역(NDA)는 상기 패드 영역(PA)에 인접한 제1 비표시 영역(NDA-1), 및 상기 제1 비표시 영역(NDA-1) 이외의 제2 비표시 영역(NDA-2)으로 구분될 수 있다. 18 and 19, the display panel 100 includes at least a display area DA displaying an image, a non-display area NDA surrounding the display area DA, and at least one of the non-display area NDA. The pad region PA extends from one side. The non-display area NDA is a first non-display area NDA-1 adjacent to the pad area PA and a second non-display area NDA other than the first non-display area NDA-1. -2).

상기 어레이 기판(110)은 상기 표시 패널(100)의 형상에 대응하므로, 상기 표시 영역(DA), 상기 비표시 영역(NDA), 및 상기 패드 영역(PA)을 포함할 수 있다. 또한, 상기 어레이 기판(110)은 제1 베이스 기판(111), 상기 제1 베이스 기판(111)의 일부 상에 배치되는 고분자 유기물층(112"), 상기 고분자 유기물층(112") 및 상기 제1 베이스 기판(111) 상에 배치되는 절연막(113), 상기 절연막(113) 상에 배치되는 상기 박막 트랜지스터(TFT), 상기 박막 트랜지스터(TFT)와 접속된 상기 화소 전극(115)을 포함한다. Since the array substrate 110 corresponds to the shape of the display panel 100, the array substrate 110 may include the display area DA, the non-display area NDA, and the pad area PA. In addition, the array substrate 110 includes a first base substrate 111, a polymer organic layer 112 ″ disposed on a portion of the first base substrate 111, the polymer organic layer 112 ″, and the first base. And an insulating film 113 disposed on the substrate 111, the thin film transistor TFT disposed on the insulating film 113, and the pixel electrode 115 connected to the thin film transistor TFT.

상기 제1 베이스 기판(111)은 상기 표시 영역(DA) 및 상기 비표시 영역(NDA)에 배치되고, 장변 및 단변을 구비하는 직사각의 판상일 수 있다. 또한, 상기 제1 베이스 기판(111)은 상기 비표시 영역(NDA)의 일부, 예를 들면, 상기 패드 영역(PA)에 인접한 상기 비표시 영역(NDA)이 제거되어 형성된 트렌치(T)를 구비할 수 있다. 즉, 상기 트렌치(T)는 요홈 형태를 가질 수 있다. The first base substrate 111 may be disposed in the display area DA and the non-display area NDA, and may have a rectangular plate shape having long sides and short sides. In addition, the first base substrate 111 includes a trench T formed by removing a portion of the non-display area NDA, for example, the non-display area NDA adjacent to the pad area PA. can do. That is, the trench T may have a groove shape.

상기 고분자 유기물층(112")은 상기 패드 영역(PA) 및 상기 제1 비표시 영역(NDA-1)에 배치될 수 있다. 또한, 상기 제1 비표시 영역(NDA-1)의 상기 고분자 유기물층(112")은 상기 트렌치(T) 내부에 배치될 수 있다. 상기 패드 영역(PA)에서 상기 고분자 유기물층(112")의 하부에는 상기 제1 베이스 기판(111)이 존재하지 않는다. 또한, 상기 고분자 유기물층(112")은 상기 표시 영역(DA)과 중첩하지 않는다. The polymer organic layer 112 ″ may be disposed in the pad area PA and the first non-display area NDA-1. The polymer organic layer of the first non-display area NDA-1 may also be formed. 112 ″ may be disposed inside the trench T. The first base substrate 111 is not disposed under the polymer organic layer 112 ″ in the pad area PA. The polymer organic layer 112 ″ does not overlap the display area DA. .

상기 절연막(113)은 상기 고분자 유기물층(112") 및 상기 제1 베이스 기판(111)을 커버한다. The insulating layer 113 covers the polymer organic layer 112 ″ and the first base substrate 111.

도 20 내지 도 23은 도 18 및 도 19에 도시된 표시 패널의 제조 방법을 설명하기 위한 공정 단면도이다. 20 to 23 are cross-sectional views illustrating a method of manufacturing the display panel illustrated in FIGS. 18 and 19.

우선, 어레이 기판(110)을 제조한다. 상기 어레이 기판(110)은 표시 패널의 표시 영역(DA), 비표시 영역(NDA), 및 패드 영역(PA)을 포함한다. 여기서, 상기 비표시 영역(NDA)는 상기 패드 영역(PA)에 인접한 제1 비표시 영역(NDA-1), 및 상기 제1 비표시 영역(NDA-1) 이외의 제2 비표시 영역(NDA-2)으로 구분될 수 있다. 또한, 상기 어레이 기판(110)은 제1 베이스 기판(111), 상기 제1 베이스 기판(111) 상의 일부에 배치되는 고분자 유기물층(112"), 상기 고분자 유기물층(112") 상에 배치되는 절연막(113), 상기 절연막(113) 상에 배치되는 상기 박막 트랜지스터(TFT), 상기 박막 트랜지스터(TFT)와 접속된 상기 화소 전극(115)을 포함한다. First, the array substrate 110 is manufactured. The array substrate 110 includes a display area DA, a non-display area NDA, and a pad area PA of the display panel. The non-display area NDA is a first non-display area NDA-1 adjacent to the pad area PA and a second non-display area NDA other than the first non-display area NDA-1. -2). In addition, the array substrate 110 may include an insulating layer disposed on the first base substrate 111, the polymer organic material layer 112 ″ disposed on a portion of the first base substrate 111, and the polymer organic material layer 112 ″. 113, the thin film transistor TFT disposed on the insulating layer 113, and the pixel electrode 115 connected to the thin film transistor TFT.

상기 고분자 유기물층(112")은 상기 제1 베이스 기판(111)의 상기 패드 영역(PA) 및 상기 제1 비표시 영역(NDA-1)에만 배치될 수 있다. The polymer organic layer 112 ″ may be disposed only in the pad area PA and the first non-display area NDA-1 of the first base substrate 111.

도 20을 참조하면, 제1 베이스 기판(111)을 준비한다. 여기서, 상기 제1 베이스 기판(111)은 광 투과가 가능하며, 장변 및 단변을 가지는 직사각형의 판상일 수 있다. Referring to FIG. 20, the first base substrate 111 is prepared. Here, the first base substrate 111 may transmit light and may have a rectangular plate shape having long sides and short sides.

그런 다음, 상기 제1 베이스 기판(111)의 상기 패드 영역(PA) 및 상기 제1 비표시 영역(NDA-1)의 일부 영역을 제거하여 트렌치(T)를 형성한다. Afterwards, a portion of the pad area PA and the first non-display area NDA-1 of the first base substrate 111 is removed to form a trench T. Referring to FIG.

상기 트렌치(T)를 형성한 후, 상기 트렌치(T)에 충진된 형태의 고분자 유기물층(112")을 형성한다. 여기서, 상기 고분자 유기물층(112")은 상기 제1 베이스 기판(111) 상에 고분자 유기물을 도포하고, 상기 트렌치(T)에 대응하는 영역을 제외하고, 상기 고분자 유기물을 제거하여 형성될 수 있다. 따라서, 상기 고분자 유기물층(112")은 상기 트렌치(T) 내부의 상기 패드 영역(PA) 및 상기 제1 비표시 영역(NDA-1)에 배치될 수 있다.After the trench T is formed, a polymer organic material layer 112 ″ filled in the trench T is formed. Here, the polymer organic material layer 112 ″ is formed on the first base substrate 111. It may be formed by applying a polymer organic material and removing the polymer organic material, except for a region corresponding to the trench T. Accordingly, the polymer organic layer 112 ″ may be disposed in the pad area PA and the first non-display area NDA-1 in the trench T. FIG.

상기 고분자 유기물층(112")을 형성한 후, 상기 고분자 유기물층(112") 및 상기 제1 베이스 기판(111) 상에 SiNx 및 SiO2 중 적어도 하나를 포함하는 절연막(113)을 형성한다. After forming the polymer organic material layer 112 ″, an insulating film 113 including at least one of SiNx and SiO 2 is formed on the polymer organic material layer 112 ″ and the first base substrate 111.

도 21을 참조하면, 상기 절연막(113) 상에 박막 트랜지스터(TFT)를 형성한다. 상기 박막 트랜지스터(TFT)는 게이트 전극(GE), 반도체층(SCL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. Referring to FIG. 21, a thin film transistor TFT is formed on the insulating layer 113. The thin film transistor TFT may include a gate electrode GE, a semiconductor layer SCL, a source electrode SE, and a drain electrode DE.

상기 콘택 홀(CH)을 형성한 후, 상기 콘택 홀(CH)을 통하여 상기 박막 트랜지스터(TFT)의 상기 드레인 전극(DE)과 접속하는 상기 화소 전극(115)을 형성하여 어레이 기판을 제조한다. After forming the contact hole CH, the pixel electrode 115 connecting to the drain electrode DE of the thin film transistor TFT is formed through the contact hole CH to manufacture an array substrate.

도 22를 참조하면, 상기 어레이 기판(110)을 제조한 후, 상기 어레이 기판(110)의 상기 비표시 영역(NDA)에 봉지 패턴(SP)을 배치한다. 상기 봉지 패턴(SP)은 도전성을 가질 수 있으며, 열 또는 광에 의하여 경화될 수 있다. Referring to FIG. 22, after manufacturing the array substrate 110, an encapsulation pattern SP is disposed in the non-display area NDA of the array substrate 110. The encapsulation pattern SP may have conductivity and may be cured by heat or light.

상기 어레이 기판(110) 및 상기 대향 기판(120)을 합착한 후, 상기 봉지 패턴(SP)에 열 또는 광을 공급하여 상기 봉지 패턴(SP)을 경화시킨다.After the array substrate 110 and the counter substrate 120 are bonded to each other, heat or light is supplied to the encapsulation pattern SP to cure the encapsulation pattern SP.

도 23을 참조하면, 상기 봉지 패턴(SP)을 경화한 후, 상기 패드 영역(PA)의 상기 제1 베이스 기판(111)을 영역을 제거한다. Referring to FIG. 23, after curing the encapsulation pattern SP, an area of the first base substrate 111 of the pad area PA is removed.

상기 패드 영역(PA)의 상기 제1 베이스 기판(111)을 제거한 후, 상기 패드 영역(PA)에 연성 회로 기판(140)을 부착하여, 상기 신호 입력 패드(SIP) 및 드라이버 IC(141)를 전기적으로 연결한다. After removing the first base substrate 111 of the pad area PA, the flexible circuit board 140 is attached to the pad area PA to connect the signal input pad SIP and the driver IC 141. Connect electrically.

이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.The foregoing detailed description illustrates and describes the present invention. In addition, the foregoing description merely shows and describes preferred embodiments of the present invention, and as described above, the present invention can be used in various other combinations, modifications, and environments, and the scope of the concept of the invention disclosed in the present specification and writing Changes or modifications may be made within the scope equivalent to the disclosure and / or within the skill or knowledge of the art. Accordingly, the detailed description of the invention is not intended to limit the invention to the disclosed embodiments. Also, the appended claims should be construed as including other embodiments.

표시 패널; 100 어레이 기판; 110
제1 베이스 기판; 111 고분자 유기물층; 112
절연막; 113 보호막; 114
화소 전극; 115 박막 트랜지스터; TFT
게이트 전극; GE 게이트 절연막; GIL
반도체층; SCL 소스 전극; SE
드레인 전극; DE 데이터 라인; DL
게이트 라인 GL 콘택 홀; CH
대향 기판; 120 제2 베이스 기판; 121
공통 전극; 125 봉지 패턴: SP
액정층; 130 표시 영역; DA
비표시 영역; NDA 제1 비표시 영역; NDA-1
제2 비표시 영역; NDA-2 패드 영역; PA
신호 입력 패드; SIP 연성 회로 기판; 140
드라이버 IC; 141 보호 필름; 150
식각 배스; EB 트렌치; T
백라이트 유닛; 200 도광판; 210
광원 유닛; 220 광원; 221
인쇄 회로 기판; 222 광학 부재; 230
보호 시트; 232 프리즘 시트; 234
확산 시트; 236 반사 시트; 240
상부 커버; 410 표시창; 411
하부 커버; 420Display panel; 100 array substrates; 110
A first base substrate; 111 polymer organic layer; 112
Insulating film; 113 protective film; 114
Pixel electrodes; 115 thin film transistor; TFT
Gate electrodes; GE gate insulating film; GIL
A semiconductor layer; SCL source electrode; SE
Drain electrode; DE data line; DL
Gate line GL contact hole; CH
Opposing substrate; 120 second base substrate; 121
Common electrode; 125 bags pattern: SP
Liquid crystal layer; 130 display area; DA
Non-display area; An NDA first non-display area; NDA-1
A second non-display area; NDA-2 pad area; PA
Signal input pads; SIP flexible circuit board; 140
Driver IC; 141 protective film; 150
Etching baths; EB trenches; T
A backlight unit; 200 light guide plate; 210
A light source unit; 220 light source; 221
Printed circuit boards; 222 optical member; 230
Protective sheet; 232 prism sheet; 234
Diffusion sheet; 236 reflective sheet; 240
Upper cover; 410 display window; 411
Lower cover; 420

Claims

An array substrate, wherein the array substrate,
A first base substrate including a top surface including a display area and a non-display area adjacent to the display area, a bottom surface facing the top surface, and side surfaces connecting the top surface and the bottom surface;
A polymer organic layer including a first portion disposed in the display area and the non-display area on the upper surface and a second portion bent from the first portion to face a side disposed on one side of the side surfaces;
A pixel overlapping the display area and disposed on the polymer organic material layer;
A signal input pad disposed on the second portion of the polymer organic layer; And
And a signal line connecting the pixel and the signal input pad.

According to claim 1,
The first base substrate may be a film substrate or a plastic substrate including a polymer organic material.

According to claim 1,
The array substrate further includes an insulating layer on the polymer organic material.

The method of claim 3, wherein
The insulating layer includes at least one of SiNx and SiO2.

According to claim 1,
The display panel further includes an opposing substrate facing the array substrate.

The method of claim 5,
And an encapsulation pattern disposed between the array substrate and the opposing substrate, wherein the encapsulation pattern overlaps the non-display area.

The method of claim 5,
The opposing substrate is a flexible substrate.

According to claim 1,
And a flexible circuit board connected to the signal input pad.

According to claim 1,
A display panel having a thickness of the polymer organic layer is 3 μm to 50 μm.

According to claim 1,
The polymer organic material layer may be polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polycarbonate (PC), polyetherimide (PEI), polyethersulfone (PES), polyether A display panel comprising at least one of ether ketone (PEEK) and polyimide (PI).

According to claim 1,
The polymer organic layer may include a material having a color to prevent leakage of light supplied to the display area.

According to claim 1,
The signal line includes at least one of a data line and a gate line.

According to claim 1,
A portion of the signal line is bent and the portion of the signal line overlaps the second portion of the polymer organic layer.

According to claim 1,
The second portion of the polymer organic layer is spaced apart from the top surface of the first base substrate.