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KR102025694B1 - 재구성 가능한 프로세서의 검증 방법 - Google Patents

재구성 가능한 프로세서의 검증 방법 Download PDF

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Abstract

재구성가능 프로세서의 아키텍처 기술 정보와 테스트 기술정보를 이용하여 생성된 랜덤 테스트 프로그램을 시뮬레이터와 재구성 가능한 프로세서에서 실행하여 실행 결과 값의 형태를 상호비교하여 재구성 가능한 프로세서의 동작을 검증하기 위한 방법에 관한 것이다.

Description

재구성 가능한 프로세서의 검증 방법{METHOD FOR VERIFICATION OF RECONFIGURABLE PROCESSOR}
본 발명은 재구성 가능한 프로세서의 검증 방법과 관련된다.
재구성 가능한 아키텍처(reconfigurable architecture)란 어떠한 작업을 수행하기 위한 컴퓨팅 장치의 하드웨어적 구성을 각각의 작업에 최적화되도록 변경할 수 있는 아키텍처를 의미한다.
작업을 하드웨어적으로만 처리하면 고정된 하드웨어의 기능으로 인해 작업 내용에 약간의 변경이 가해지면 이를 효율적으로 처리하기 어렵다. 또한, 어떠한 작업을 소프트웨어적으로만 처리하면 그 작업 내용에 맞도록 소프트웨어를 변경하여 처리하는 것이 가능하지만 하드웨어적 처리에 비해 속도가 늦다.
재구성 가능한 아키텍처는 이러한 하드웨어/소프트웨어의 장점을 모두 만족시킬 수가 있다. 특히, 동일한 작업이 반복적으로 수행되는 디지털 신호 처리 분야에서는 이러한 재구성 가능 아키텍처가 많은 주목을 받고 있다.
재구성 가능 아키텍처의 종류는 여러 가지가 있는데 그 중 코어스 그레인 어레이(Coarse-Grained Array)가 대표적이다. 코어스 그레인 어레이는 상호연결된 여러개의 펑션유닛로 이루어지고 실행되어야할 프로그램의 내용에 따라 펑션유닛 간의 연결 상태가 조절됨에 따라 어떤 작업에 최적화되는 것이 가능하다.
한편, 프로세서는 재구성 가능한 아키텍처의 검증을 위해 테스트 프로그램이 활용된다. 테스트 프로그램의 일 예로 CSP(Constraint Satisfaction Program)이 있다. CSP는 변수의 집합과 각각의 변수가 취할 수 있는 값들의 집합인 도메인 그리고 서로 다른 변수의 도메인들과의 관계를 나타내는 제약 조건(Constraint)의 집합으로 구성되는 문제로서 모든 제약조건을 만족하는 해를 탐색함으로서 문제를 해결하는 기법이다.
그러나, CSP와 같은 종래 테스트 프로그램은 각 명령(instruction)의 문법적 지식 (syntactical knowledge) 뿐 아니라 명령의 의미론적 지식(semantical knowledge)이 요구된다.
또한, 많은 수의 펑션유닛(FU: Function Unit)을 가지는 재구성 가능 아키텍처의 경우, CSP는 수천 개의 제약 조건들을 가지고 있으므로 CSP를 통한 검증이 고유한 명령어 세트를 가지는 재구성 가능 프로세서에서 실현 불가능할 수 있다.
재구성 가능한 프로세서의 검증을 위한 랜덤 테스트 방법 및 장치를 제공하는 것을 목적으로 한다.
일양상에 따른 재구성 가능한 프로세서의 검증 방법은 테스트 기술정보 및 아키텍처 기술정보를 생성하는 단계, 아키텍처 기술정보 및 테스트 기술 정보를 기초하여 테스트 프로그램을 생성하는 단계, 프로세서와 시뮬레이터에서 테스트 프로그램을 실행하는 단계 및 프로세서와 시뮬레이터의 테스트 프로그램 실행 결과를 비교하여 프로세서를 검증하는 단계를 포함할 수 있다.
이때, 아키텍처 기술 정보는 재구성 가능한 프로세서의 펑션유닛 및 레지스터 파일 간의 상호연결에 관한 정보, 특정 형태의 값이 저장되는 레지스터의 위치에 관한 정보 및 프로세서의 명령어 집합(Instruction set)에 관한 정보를 포함할 수 있다.
또한, 테스트 기술 정보는 테스트를 위한 명령의 종류 및 가중치, 테스트 수행 싸이클의 길이, 테스트 스케줄 정보를 포함할 수 있다.
한편, 추가적 양상에 따르면, 프로세서를 검증하는 단계는 레지스터 값, 펑션유닛의 출력값의 형태를 추적하는 단계, 추적된 레지스터 값 및 펑션유닛의 출력값의 형태를 비교하여 프로세서를 검증하는 단계를 포함할 수 있다.
또한, 추적된 레지스터 값 및 펑션유닛의 출력값의 형태를 비교하여 프로세서를 검증하는 단계는 일정한 싸이클마다 추적된 레지스터 값 및 펑션유닛의 출력값의 형태를 비교하여 프로세서의 동작을 검증할 수 있다.
명령의 의미론적 지식이 요구되지 않는 랜덤 테스트 프로그램을 생성 가능하도록 하여 사용자 제약사항을 줄일 수 있고, 재구성 가능한 프로세서의 검증에 잇어 value tracking이 아닌 타입 트래킹을 이용하여 재구성 가능한 프로세서를 검증하기 위한 랜덤 테스트 프로그램을 생성할 수 있다.
도 1은 재구성 가능 프로세서의 개략적 구성도,
도 2는 재구성 가능한 프로세서의 검증방법의 절차도,
도 3은 재구성 가능 프로세서의 검증을 위한 테스트 프로그램의 생성을 설명하기 위한 예시도,
도 4는 value tracking을 이용한 재구성 가능 프로세서의 검증을 설명하기 위한 예시도이다.
이하, 첨부된 도면을 참조하여 실시를 위한 구체적인 예를 상세히 설명한다.
도 1은 재구성 가능 프로세서의 개략적 구성도이다.
도 1을 참조하면, 재구성 가능 프로세서(100)는 재구성 가능 어레이(110) 및 스케줄러(130)를 포함한다.
재구성 가능 어레이(110)는 레지스터 파일 및 다수의 펑션유닛(Function Unit: FU)를 포함한다. 재구성 가능 어레이(110)는 최적의 연산을 수행하도록 하드웨어적 구성을 변경하는 것이 가능하다. 예를 들면, 재구성 가능 어레이(110)는 연산의 종류에 따라 다수의 펑션유닛들 간의 연결 상태를 변경할 수 있다.
레지스터 파일(111)은 펑션유닛들(112)간의 데이터 전달을 위해 사용되거나, 명령 실행 시 필요한 각종 데이터를 저장한다. 예를 들면, 각각의 펑션유닛(112)는 레지스터 파일(111)에 접속하여 명령 실행시 사용되는 데이터를 읽거나 쓰는 것이 가능하다. 다만, 모든 펑션유닛들(112)이 서로 연결되는 것은 아니기 때문에, 특정 펑션유닛의 경우 레지스터 파일(111)에 접속하기 위해 다른 펑션유닛를 경유할 수도 있다.
펑션유닛(112)들은 할당된 명령을 실행할 수 있다. 펑션유닛(112)들의 연결 상태 및 동작 순서는 처리하고자 하는 작업에 따라 변경될 수 있다.
도 2는 재구성 가능한 프로세서의 검증방법의 절차도이다.
도 2를 참조하면, 재구성 가능한 프로세서의 검증 방법은 테스트 기술정보 및 아키텍처 기술정보를 생성하는 단계(210), 아키텍처 기술정보 및 테스트 기술 정보를 기초하여 테스트 프로그램을 생성하는 단계(230), 프로세서와 시뮬레이터에서 테스트 프로그램을 실행하는 단계(250) 및 프로세서와 시뮬레이터의 테스트 프로그램 실행 결과를 비교하여 프로세서를 검증하는 단계(290)를 포함한다.
테스트 기술 정보는 테스트를 위한 명령의 종류 및 가중치, 테스트 수행 싸이클의 길이, 테스트 스케줄 정보 등 사용자에 의해 설정된 제약조건(constraint)를 포함한다.
또한, 아키텍처 기술 정보는 재구성 가능한 프로세서의 펑션유닛 및 레지스터 파일 간의 상호연결에 관한 정보, 특정 형태의 값이 저장되는 레지스터의 위치에 관한 정보 및 프로세서의 명령어 집합(Instruction set)에 관한 정보를 포함한다.
테스트 프로그램은 제약조건에 의해 설정된 명령의 종류 및 각 명령의 가중치에 따라 무작위로 생성된다. 즉, 명령의 가중치에 기초하여 무작위로 테스트 기술(description) 정보를 생성한다. 이때, 연산의 입력 출력의 구체적인 값(value)는 요구되지 않으며, 입력 값의 형태(value type)만을 제약사항으로 설정한다.
프로세서 아키텍처 정보는 프로세서의 재구성 가능 어레이의 상호 연결관계 즉, 재구성 가능 어레이에 포함되어 있는 펑션유닛 및 레지스터 파일간의 상호연결 구성에 관한 정보, 특정 형태의 값이 저장된 레지스터의 위치에 관한 정보 및 프로세서의 명령어 집합(Instruction set)에 관한 정보를 포함할 수 있다.
한편, 프로세서를 검증하는 단계는 레지스터 값, 펑션유닛의 출력값의 형태를 추적하는 단계(270) 및 추적된 레지스터 값 및 펑션유닛의 출력값의 형태를 비교하여 프로세서를 검증하는 단계(290)를 포함할 수 있다.
도 3은 재구성 가능 프로세서의 검증을 위한 테스트 프로그램의 생성을 설명하기 위한 예시도이다.
도 3을 참조하면, 사용자에 의해 연산의 종류 및 가중치가 제약조건으로 설정되면 각 연산에 할당된 가중치의 비율에 따라 연산의 조합이 무작위로 생성된다.
또한, 컴파일러는 아키텍처 기술정보에 기초하여 테스트 프로그램을 생성한다. 구체적으로, 아키텍처 기술정보에 포함된 펑션유닛 및 레지스터 파일간의 상호 연결관계 및 특정 형태의 값이 저장되는 레지스터의 위치에 관한 정보를 이용하여 테스트 프로그램을 생성한다.
도시된 예를 참조하면, 사용자 제약조건으로 산술 논리연산(ALU), 메모리 읽기(MEM), 더하기(ADD), 빼기(SUB), 곱하기(MUL)로 명령의 종류가 정해지고 각각의 명령에 대해 가중치가 설정된다.
테스트 스케줄이 생성되면, 컴파일러는 아키텍처 기술 정보를 이용하여 테스트 프로그램을 생성한다. 구체적으로 명령 실행 싸이클 별로 각 펑션유닛에서 수행될 명령어의 종류 및 명령어를 할당하고 각 명령의 피연산자의 생성 및 출력값의 저장위치가 할당될 수 있다.
한편, 테스트 프로그램을 생성함에 있어 문법적 지식은 요구되나 의미론적 지식은 요구되지 않는다. 즉, 사용자는 제약조건으로 각 연산의 피연산자의 구체적인 값을 지정할 필요가 없다.
데이터 값이 저장되는 레지스터의 위치는 데이터 값의 형태별로 미리 지정될 수 있다.
도 4는 value type tracking을 이용한 재구성 가능 프로세서의 검증을 설명하기 위한 예시도이다.
도 4를 참조하면, 시뮬레이터와 프로세서의 테스트 프로그램 실행 중 입출력 값의 형태를 추적한다(value type tacking). 구체적으로 시뮬레이터와 프로세서의 레지스터 값, 펑션유닛의 출력값의 형태를 비교할 수 있다.
예를 들어 정수 덧셈연산의 경우, 입력값 및 출력값은 정수 형태이어야 하므로, 동일한 싸이클에서 시뮬레이터와 프로세서에서 수행되는 정수 연산의 입출력 값의 형태가 정수인지를 판단한다.
한편, 레지스터 값과 펑션유닛의 출력값의 형태를 일정 사이클 간격으로 주기적으로 비교하거나 테스트 프로그램의 실행 종료시에 비교하여 프로세서의 동작을 검증할 수 있다. 예컨대 도 4에서 0번째 싸이클에서 펑션유닛0(FU0)은 레지스터 1 및 2(reg1, reg2)의 값을 피연산자로하여 정수연산을 수행하고 결과를 레지스터 3(reg3)에 저장하여야 한다. 따라서, 시뮬레이터와 프로세서의 0번째 싸이클에서 FU0의 출력값 형태 및 reg1과 reg2의 값의 형태를 추적하여 비교함으로써 프로세서의 동작을 검증할 수 있다.
즉, 명령의 의미론적 정보를 알지 못하더라도 문법 정보를 이용하여 프로세서의 동작 검증이 가능하다.
한편, 본 발명의 실시 예들은 컴퓨터로 읽을 수 있는 기록 매체에 컴퓨터가 읽을 수 있는 코드로 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다.
컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통산 전송)의 형태로 구현하는 것을 포함한다. 또한, 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산 방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술 분야의 프로그래머들에 의하여 용이하게 추론될 수 있다.
나아가 전술한 실시 예들은 본 발명을 예시적으로 설명하기 위한 것으로 본 발명의 권리범위가 특정 실시 예에 한정되지 아니할 것이다.

Claims (6)

  1. 테스트 기술정보 및 아키텍처 기술정보를 생성하는 단계;
    아키텍처 기술정보 및 테스트 기술 정보를 기초하여 테스트 프로그램을 생성하는 단계로서, 상기 테스트 기술 정보는 테스트를 위한 명령의 종류 및 가중치, 테스트 수행 싸이클의 길이, 테스트 스케줄 정보를 포함하고, 상기 테스트 기술정보에 기초하여 무작위로 생성되는 단계;
    프로세서와 시뮬레이터에서 테스트 프로그램을 실행하는 단계; 및
    프로세서와 시뮬레이터의 테스트 프로그램 실행 결과의 입출력 값 형태의 일치 여부를 판단하여 프로세서를 검증하는 단계로서, 레지스터 값, 펑션유닛의 출력값의 형태를 추적하는 단계, 추적된 레지스터 값 및 펑션유닛의 출력값의 형태를 비교하여 프로세서를 검증하는 단계를 포함하는 단계;를 포함하는 재구성 가능한 프로세서의 검증방법.
  2. 제 1 항에 있어서, 아키텍처 기술 정보는
    재구성 가능한 프로세서의 펑션유닛 및 레지스터 파일 간의 상호연결에 관한 정보, 특정 형태의 값이 저장되는 레지스터의 위치에 관한 정보 및 프로세서의 명령어 집합(Instruction set)에 관한 정보를 포함하는 재구성 가능한 프로세서의 검증방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서, 추적된 레지스터 값 및 펑션유닛의 출력값의 형태를 비교하여 프로세서를 검증하는 단계는
    일정한 싸이클마다 추적된 레지스터 값 및 펑션유닛의 출력값의 형태를 비교하여 프로세서의 동작을 검증하는 재구성 가능한 프로세서의 검증 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3457284A1 (en) * 2017-09-14 2019-03-20 Vestel Elektronik Sanayi ve Ticaret A.S. Technique for testing an electronic device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010244300A (ja) 2009-04-06 2010-10-28 Mitsubishi Electric Corp テストパターン作成手法、シミュレーション方法、情報処理装置およびシミュレーション装置
US20110047428A1 (en) * 2009-08-20 2011-02-24 Honeywell International Inc. On-device constrained random verification for device development

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW421761B (en) * 1994-04-12 2001-02-11 Yokogawa Electric Corp Verification support system
US5572666A (en) 1995-03-28 1996-11-05 Sun Microsystems, Inc. System and method for generating pseudo-random instructions for design verification
US5923567A (en) * 1996-04-10 1999-07-13 Altera Corporation Method and device for test vector analysis
US6167364A (en) * 1998-04-17 2000-12-26 Altera Corporation Methods and apparatus for automatically generating interconnect patterns in programmable logic devices
KR100874738B1 (ko) * 1999-02-05 2008-12-22 텐실리카 인코포레이티드 구성가능한 프로세서를 설계하기 위한 프로세서 자동 생성시스템 및 방법
US6871298B1 (en) 1999-11-12 2005-03-22 Obsidian Software, Inc. Method and apparatus that simulates the execution of paralled instructions in processor functional verification testing
DE10041137A1 (de) 2000-08-21 2002-03-21 Philips Corp Intellectual Pty Anordnung zum Testen von integrierten Schaltkreisen
US6754867B2 (en) 2000-12-28 2004-06-22 Intel Corporation Method of determining non-accessible device I/O pin speed using on chip LFSR and MISR as data source and results analyzer respectively
US6948096B2 (en) * 2001-07-31 2005-09-20 Intel Corporation Functional random instruction testing (FRIT) method for complex devices such as microprocessors
US7139955B2 (en) * 2002-12-17 2006-11-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Hierarchically-controlled automatic test pattern generation
WO2006059775A2 (en) * 2004-11-30 2006-06-08 Tokyo Electron Limited Dynamically reconfigurable processor
US7523367B2 (en) * 2005-06-30 2009-04-21 International Business Machines Corporation Method and apparatus to verify non-deterministic results in an efficient random manner
KR100731976B1 (ko) * 2005-06-30 2007-06-25 전자부품연구원 재구성 가능 프로세서의 효율적인 재구성 방법
US7454726B2 (en) 2006-02-13 2008-11-18 Sun Microsystems, Inc. Technique for generating input stimulus to cover properties not covered in random simulation
US8868396B1 (en) * 2009-10-23 2014-10-21 Xilinx, Inc. Verification and debugging using heterogeneous simulation models

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010244300A (ja) 2009-04-06 2010-10-28 Mitsubishi Electric Corp テストパターン作成手法、シミュレーション方法、情報処理装置およびシミュレーション装置
US20110047428A1 (en) * 2009-08-20 2011-02-24 Honeywell International Inc. On-device constrained random verification for device development

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Publication number Publication date
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US9141498B2 (en) 2015-09-22
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