KR102013515B1 - Ohmic contact structure and semiconductor device using the same - Google Patents
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Abstract
본 발명은 오믹 접촉 구조 및 이를 통해 제조된 반도체 소자에 관한 것으로서, 더욱 자세하게는, SiC 반도체 기판; 및 접촉층 및 캡층을 포함하는 오믹 전극;을 포함하고, 상기 접촉층은 상기 SiC 반도체 기판 상에 형성되고, 금속 탄소화물 및 금속 규화물의 형성을 억제하며, 상기 캡층은 상기 접촉층 상에 형성되고, 금속 산화물의 형성을 억제하는 것인, 오믹 접촉 구조 및 이를 통해 제조된 반도체 소자에 관한 것이다. The present invention relates to an ohmic contact structure and a semiconductor device manufactured through the same, and more particularly, to an SiC semiconductor substrate; And an ohmic electrode including a contact layer and a cap layer, wherein the contact layer is formed on the SiC semiconductor substrate, suppresses formation of metal carbonide and metal silicide, and the cap layer is formed on the contact layer, It relates to an ohmic contact structure and a semiconductor device manufactured through the formation of a metal oxide.
Description
본 발명은 오믹 접촉 구조 및 이를 통해 제조된 반도체 소자에 관한 것이다.The present invention relates to an ohmic contact structure and a semiconductor device manufactured through the same.
SiC 반도체는 기존에 범용으로 사용되는 Si (실리콘) 반도체에 비해 에너지 밴드폭이 3배, 항복전압 특성이 10배, 포화전자속도가 2배, 열전도도 특성이 3배로 높기 때문에, SiC 반도체를 이용한 전자 소자 등의 반도체 장치 개발이 진행되고 있다. SiC semiconductors use SiC semiconductors because they have three times the energy bandwidth, 10 times the breakdown voltage characteristics, 2 times the saturated electron velocity, and 3 times higher thermal conductivity than conventional Si (silicon) semiconductors. Development of semiconductor devices such as electronic devices is in progress.
하지만, SiC 반도체를 이용한 반도체 소자의 구동을 위해 소자에 전류를 흐르게 하는 오믹 전극을 형성해야 한다. SiC 반도체에 오믹 접촉을 형성하기 위해 1000 ℃ 이상의 고온에서 급속가열 열처리는 필수적인 과정이다.However, in order to drive a semiconductor device using a SiC semiconductor, an ohmic electrode for flowing a current through the device must be formed. In order to form ohmic contact in the SiC semiconductor, rapid heat treatment at a high temperature of more than 1000 ℃ is an essential process.
따라서, 열에 취약한 물질을 적용하여 소자를 제작하는 경우, 1000 ℃ 이상의 고온에서 열처리를 하는 과정에서 열에 취약한 물질의 특성 열화를 유발하여 소자의 구동 성능에 치명적인 영향을 미치기 때문에 열처리 과정을 생략하고 오믹 접촉을 형성해야 하는 문제점이 있다.Therefore, when the device is manufactured by applying a material that is susceptible to heat, the heat treatment process is omitted and the ohmic contact is omitted because the deterioration of the characteristics of the material that is susceptible to heat during the heat treatment at a high temperature of 1000 ° C. or higher has a critical effect on the driving performance of the device. There is a problem that must be formed.
특히 탄소화물, 규화물 등의 여러 합금들이 공존하여 열에 취약한 물질을 적용한 소자는, 고온 열처리 공정을 거치는 과정에서 열분해가 발생해 소자의 구동 성능에 치명적인 영향을 받는다,In particular, devices that are susceptible to heat due to the coexistence of various alloys, such as carbohydrates and silicides, are pyrolyzed during the high temperature heat treatment process and are severely affected by the driving performance of the devices.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은, 열처리 없이 SiC 반도체에 소자에 전류를 흐르게 하는 오믹 접촉 구조를 구현하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to implement an ohmic contact structure that allows a current to flow in an element in a SiC semiconductor without heat treatment.
그러나, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 분야 통상의 기술자에게 명확하게 이해될 수 있을 것이다.However, the problem to be solved by the present invention is not limited to those mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.
본 발명의 일 실시예에 따른 오믹 접촉 구조는, SiC 반도체 기판; 및 접촉층 및 캡층을 포함하는 오믹 전극;을 포함하고, 상기 접촉층은 상기 SiC 반도체 기판 상에 형성되고, 금속 탄소화물 및 금속 규화물의 형성을 억제하며, 상기 캡층은 상기 접촉층 상에 형성되고, 금속 산화물의 형성을 억제하는 것이다.An ohmic contact structure according to an embodiment of the present invention may include a SiC semiconductor substrate; And an ohmic electrode including a contact layer and a cap layer, wherein the contact layer is formed on the SiC semiconductor substrate, suppresses formation of metal carbonide and metal silicide, and the cap layer is formed on the contact layer, It is to suppress the formation of metal oxides.
일 측면에 따르면, 상기 접촉층은 알루미늄(Al)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것일 수 있다.According to one aspect, the contact layer may include at least one selected from the group consisting of aluminum (Al).
일 측면에 따르면, 상기 접촉층은 50 nm 내지 100 nm의 두께를 가지는 것일 수 있다.According to one aspect, the contact layer may have a thickness of 50 nm to 100 nm.
일 측면에 따르면, 상기 캡층은, 금(Au), 백금(Pt), 팔라듐(Pd)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것일 수 있다.According to one aspect, the cap layer may be at least one selected from the group consisting of gold (Au), platinum (Pt), palladium (Pd).
일 측면에 따르면, 상기 캡층은, 75 nm 내지 150 nm의 두께를 갖는 것일 수 있다.According to one aspect, the cap layer may be one having a thickness of 75 nm to 150 nm.
본 발명의 일 실시예에 따른 오믹 접촉 구조의 제조방법은, SiC 반도체 기판을 준비하는 단계; 상기 SiC 반도체 기판 상에 포토레지스터를 통해 패턴을 형성하는 단계; 상기 SiC 반도체 기판 상에 접촉층을 증착하는 단계; 상기 접촉층 상에 캡층을 형성하는 단계; 및 상기 포토레지스터를 제거하는 단계;를 포함한다.Method of manufacturing an ohmic contact structure according to an embodiment of the present invention, preparing a SiC semiconductor substrate; Forming a pattern on the SiC semiconductor substrate through a photoresist; Depositing a contact layer on the SiC semiconductor substrate; Forming a cap layer on the contact layer; And removing the photoresist.
본 발명의 일 실시예에 따른 반도체 소자는, 제1항 내지 제4항 중 어느 한 한에 따른 오믹 접촉 구조 또는 제5항의 오믹 접촉 구조의 제조방법에 따라 제조된 오믹 접촉 구조를 포함한다.The semiconductor device according to an embodiment of the present invention includes an ohmic contact structure manufactured according to the ohmic contact structure according to any one of claims 1 to 4 or the method of manufacturing the ohmic contact structure of claim 5.
본 발명에 따른 오믹 접촉 구조의 경우, SiC 반도체 기판과 접촉층을 포함함으로써, 금속 탄소화물 및 금속 규화물의 형성이 억제되어 균일한 특성의 접촉 형성을 구현할 수 있다. 이에 따라, 본 발명에 따른 오믹 접촉 구조를 포함하는 반도체 소자의 신뢰성을 향상시킬 수 있다.In the case of the ohmic contact structure according to the present invention, by including the SiC semiconductor substrate and the contact layer, the formation of the metal carbonide and the metal silicide can be suppressed to realize contact formation with uniform characteristics. Accordingly, the reliability of the semiconductor device including the ohmic contact structure according to the present invention can be improved.
또한, 본 발명에 따른 오믹 접촉 구조의 제조방법의 경우, 급속 열처리 공정을 포함하지 않는다. 즉, 본 발명에 따른 오믹 접촉 구조를 열에 취약한 물질을 포함하는 반도체 소자에 적용하여 오믹 특성을 제어할 수 있다.In addition, the method of manufacturing the ohmic contact structure according to the present invention does not include a rapid heat treatment step. That is, the ohmic contact structure according to the present invention may be applied to a semiconductor device including a material vulnerable to heat, thereby controlling ohmic characteristics.
도 1a 내지 도 1e는 바람직한 본 발명의 일 실시예에 따른 오믹 접촉 구조의 제조방법을 설명하기 위한 개념도이다.
도 2는, 바람직한 본 발명의 일 실시예에 따른 오믹 접촉 구조의 제조방법에 따라 제조된 오믹 접촉 구조의 전류-전압 곡선 그래프이다.1A to 1E are conceptual views illustrating a method of manufacturing an ohmic contact structure according to an exemplary embodiment of the present invention.
2 is a graph showing a current-voltage curve of an ohmic contact structure manufactured according to a method of manufacturing an ohmic contact structure according to an exemplary embodiment of the present invention.
이하 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 또한, 본 명세서에서 사용되는 용어들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In describing the present invention, when it is determined that detailed descriptions of related known functions or configurations may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted. In addition, terms used in the present specification are terms used to properly express preferred embodiments of the present invention, which may vary according to user's or operator's intention or customs in the field to which the present invention belongs. Therefore, the definitions of the terms should be made based on the contents throughout the specification. Like reference numerals in the drawings denote like elements.
명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.Throughout the specification, when a member is located "on" another member, this includes not only when one member is in contact with another member but also when another member is present between the two members.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when a part is said to "include" a certain component, it means that it may further include other components, not to exclude other components.
이하, 본 발명의 오믹 접촉 구조 및 이를 통해 제조된 반도체 소자 에 대하여 실시예 및 도면을 참조하여 구체적으로 설명하도록 한다. 그러나, 본 발명이 이러한 실시예 및 도면에 제한되는 것은 아니다.Hereinafter, an ohmic contact structure of the present invention and a semiconductor device manufactured through the same will be described in detail with reference to embodiments and drawings. However, the present invention is not limited to these embodiments and drawings.
본 발명의 일 실시예에 따른 오믹 접촉 구조는, SiC 반도체 기판; 및 접촉층 및 캡층을 포함하는 오믹 전극;을 포함하고, 상기 접촉층은 상기 SiC 반도체 기판 상에 형성되고, 금속 탄소화물 및 금속 규화물의 형성을 억제하며, 상기 캡층은 상기 접촉층 상에 형성되고, 금속 산화물의 형성을 억제하는 것이다.An ohmic contact structure according to an embodiment of the present invention may include a SiC semiconductor substrate; And an ohmic electrode including a contact layer and a cap layer, wherein the contact layer is formed on the SiC semiconductor substrate, suppresses formation of metal carbonide and metal silicide, and the cap layer is formed on the contact layer, It is to suppress the formation of metal oxides.
본 발명에 따른 오믹 접촉 구조의 경우, SiC 반도체 기판과 접촉층을 포함함으로써, 금속 탄소화물 및 금속 규화물의 형성이 억제되어 균일한 특성의 접촉 형성을 구현할 수 있다. 이에 따라, 본 발명에 따른 오믹 접촉 구조를 포함하는 반도체 소자의 신뢰성을 향상시킬 수 있다.In the case of the ohmic contact structure according to the present invention, by including the SiC semiconductor substrate and the contact layer, the formation of the metal carbonide and the metal silicide can be suppressed to realize contact formation with uniform characteristics. Accordingly, the reliability of the semiconductor device including the ohmic contact structure according to the present invention can be improved.
일 측면에 따르면, 상기 오믹전극은 상기 SiC 반도체 기판 상에 일정한 거리만큼 이격되어 형성되는 것일 수 있다.According to one aspect, the ohmic electrode may be formed spaced apart by a predetermined distance on the SiC semiconductor substrate.
일 측면에 따르면, 상기 SiC 반도체 기판은 n형 SiC 반도체 기판일 수 있다. 일반적으로 n형으로 도핑된 SiC에 대한 오믹 접합 형성은, 니켈(Ni)을 n형 SiC 위에 증착한 후 1000 ℃ 이상의 온도에서 열처리를 실시하여 수행되며, 이를 통해 10-6 내지 10-5 Ωⅹcm2 범위의 접촉저항을 갖는 오믹 접합을 얻을 수 있다. According to one aspect, the SiC semiconductor substrate may be an n-type SiC semiconductor substrate. In general, ohmic junction formation for n-type doped SiC is performed by depositing nickel (Ni) on n-type SiC and performing a heat treatment at a temperature of 1000 ° C. or higher, whereby 10 −6 to 10 −5 Ωⅹcm 2 An ohmic junction having a contact resistance in the range can be obtained.
하지만, 이러한 오믹 접합 형성 방식을 통해 열에 취약한 물질을 포함하는 소자를 제작하는 경우, 1000 ℃ 이상의 고온에서 열처리를 하는 과정에서 열에 취약한 물질의 특성 열화를 유발하여 소자의 구동 성능에 치명적인 영향을 미치기 때문에 열처리 과정을 생략하고 오믹 접촉을 형성해야 하는 문제점이 있다.However, when fabricating a device containing a material that is susceptible to heat through such an ohmic junction formation method, since the heat treatment at a high temperature of 1000 ℃ or more causes a deterioration of the characteristics of the material susceptible to the driving performance of the device There is a problem in that an ohmic contact is formed by omitting the heat treatment process.
반면, 본 발명의 오믹 접합 구조는, 금속 탄소화물 및 금속 규화물의 형성을 억제하는 접촉층 및 금속 산화물의 형성을 억제하는 캡층을 포함하는 오믹 전극을 단순히 SiC 반도체 기판 상에 형성하는 것만으로도 균일한 특성의 오믹 접촉을 구현할 수 있다.On the other hand, the ohmic junction structure of the present invention is uniform even by simply forming an ohmic electrode on a SiC semiconductor substrate including a contact layer that suppresses the formation of metal carbonide and metal silicide and a cap layer that suppresses the formation of metal oxide. The ohmic contact of the characteristic can be realized.
따라서, 본 발명의 오믹 접합 구조를 통해 열에 취약한 물질을 포함하는 소자를 제작하는 경우, 열처리 과정 없이도 신뢰성이 높은 반도체 소자를 구현할 수 있다.Therefore, when fabricating a device including a material susceptible to heat through the ohmic junction structure of the present invention, a highly reliable semiconductor device can be realized without a heat treatment process.
일 측면에 따르면, 상기 접촉층은 알루미늄(Al)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것일 수 있다. 알루미늄은 일함수가 낮은 접합 금속으로서, SiC 반도체 기판과 접합되었을 때 오믹 접합이 구현될 수 있다.According to one aspect, the contact layer may include at least one selected from the group consisting of aluminum (Al). Aluminum is a joining metal having a low work function, and ohmic bonding may be realized when bonded with a SiC semiconductor substrate.
일 측면에 따르면, 상기 접촉층은 50 nm 내지 100 nm의 두께를 가지는 것일 수 있다. 상기 접촉층이 50 nm 미만의 두께를 가질 경우 균일한 두께의 접촉층이 증착 되지 않는 문제점이 발생할 수 있고, 상기 접촉층이 100 nm를 초과하는 두께를 가질 경우 제작 단가가 증가하는 문제점이 발생할 수 있다.According to one aspect, the contact layer may have a thickness of 50 nm to 100 nm. If the contact layer has a thickness of less than 50 nm may cause a problem that the contact layer of a uniform thickness may not be deposited, and if the contact layer has a thickness of more than 100 nm may cause a problem that the manufacturing cost increases. have.
일 측면에 따르면, 상기 캡층은, 금속산화물을 형성하려는 경향성이 약한 금속을 포함하는 것일 수 있다. 일 측면에 따르면, 상기 캡층은, 금(Au), 백금(Pt), 팔라듐(Pd)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것일 수 있다.According to one aspect, the cap layer may be a metal containing a weak tendency to form a metal oxide. According to one aspect, the cap layer may be at least one selected from the group consisting of gold (Au), platinum (Pt), palladium (Pd).
일 측면에 따르면, 상기 캡층은, 75 nm 내지 150 nm의 두께를 갖는 것일 수 있다. 상기 캡층이 75 nm 미만의 두께를 가질 경우 알루미늄이 산소와 반응하는 문제점이 발생할 수 있고, 상기 캡층이 150 nm를 초과하는 두께를 가질 경우 제작 단가가 증가하는 하는 문제점이 발생할 수 있다.According to one aspect, the cap layer may be one having a thickness of 75 nm to 150 nm. If the cap layer has a thickness of less than 75 nm may cause a problem that the aluminum reacts with oxygen, and if the cap layer has a thickness of more than 150 nm may cause a problem that the manufacturing cost increases.
본 발명의 일 실시예에 따른 오믹 접촉 구조의 제조방법은, SiC 반도체 기판을 준비하는 단계; 상기 SiC 반도체 기판 상에 포토레지스터를 통해 패턴을 형성하는 단계; 상기 SiC 반도체 기판 상에 접촉층을 증착하는 단계; 상기 접촉층 상에 캡층을 형성하는 단계; 및 상기 포토레지스터를 제거하는 단계;를 포함한다.Method of manufacturing an ohmic contact structure according to an embodiment of the present invention, preparing a SiC semiconductor substrate; Forming a pattern on the SiC semiconductor substrate through a photoresist; Depositing a contact layer on the SiC semiconductor substrate; Forming a cap layer on the contact layer; And removing the photoresist.
도 1a 내지 도 1e는 바람직한 본 발명의 일 실시예에 따른 오믹 접촉 구조의 제조방법을 설명하기 위한 개념도이다.1A to 1E are conceptual views illustrating a method of manufacturing an ohmic contact structure according to an exemplary embodiment of the present invention.
도 1a를 참조하면, 먼저, n-형 SiC 반도체 기판(10) 상에 네거티브 포토레지스터(20)를 형성하는 단계를 수행하는 것일 수 있다.Referring to FIG. 1A, first, a process of forming a
일 측면에 따르면, 상기 n-형 SiC 반도체 기판(10) 상에 네거티브 포토레지스터(20)를 형성하는 단계는, 스핀코팅 (spin coating) 방법을 통해 상기 네거티브 포토레지스터(20)를 SiC 반도체 기판(10) 상에 형성시킨 후, 이를 120 ℃ 이하의 온도 조건으로 핫플레이트 (hot plate)에서 베이크(bake) 하는 것일 수 있다.According to one aspect, the forming of the
그 후, 도 1b를 참조하면, 상기 네거티브 포토레지스터(20)에 패턴을 형성하는 단계를 수행하는 것일 수 있다.Thereafter, referring to FIG. 1B, a step of forming a pattern on the
일 측면에 따르면, 상기 네거티브 포토레지스터(20)에 패턴을 형성하는 단계는, 상기 네거티브 포토레지스터(20) 위에 오믹 금속을 증착시킬 부분을 노출시킬 수 있도록 소정의 패턴이 형성된 마스크를 위치시킨 후 자외선을 조사하여 노광하고, 노광되지 않은 부분은 현상액을 사용하여 제거하는 것일 수 있다. 한편, 네거티브 포토레지스터 대신 포지티브 포토레지스터를 사용하여 패턴을 형성하는 것일 수도 있다.According to an aspect, the forming of the pattern on the
그 후, 도 1c를 참조하면, 상기 SiC 반도체 기판 상에 접촉층을 증착하는 단계를 수행하는 것일 수 있다.Thereafter, referring to FIG. 1C, a step of depositing a contact layer on the SiC semiconductor substrate may be performed.
일 측면에 따르면, 상기 SiC 반도체 기판 상에 접촉층을 증착하는 단계는, 전자빔 증착기(Electron beam evaporator)를 통해 선택적으로 노출된 n-형 SiC 반도체 기판(10)과 그 외 네거티브 포토레지스터(20) 상부에 접촉층(31)을 증착하는 것일 수 있다. 다만, 이에 한정되지 않고 열 증착 (Thermal Evaporation), 스퍼터 (Sputter) 법을 이용하여 상기 접촉층(31)을 증착하는 것일 수도 있다.According to one aspect, the step of depositing a contact layer on the SiC semiconductor substrate, n-type
일 측면에 따르면, 첩촉층(31)은, 알루미늄을 포함하는 것일 수 있으며, 접촉층(31)의 두께는 100 nm인 것일 수 있다.According to one aspect, the
그 후, 도 1d를 참조하면, 상기 접촉층(31) 상에 캡층(32)을 형성하는 단계를 수행하는 것일 수 있다.Thereafter, referring to FIG. 1D, the forming of the
일 측면에 따르면, 상기 접촉층(31) 상에 캡층(32)을 형성하는 단계는, 전자빔 증착기를 활용하여 상기 접촉층(31) 위에 캡층(32)을 형성하는 것일 수 있다.According to an aspect, the forming of the
일 측면에 따르면, 상기 캡층(32)은 금을 포함하는 것일 수 있으며, 캡층(32)의 두께는 150 nm인 것일 수 있다.According to one aspect, the
일 측면에 따르면, 상기 일련의 금속 증착 공정은 동일한 챔버에서 진행하는 것일 수 있으며, 금속 증착 도중 공기 중에 노출되지 않도록 하는 것일 수 있다.According to one aspect, the series of metal deposition process may be to proceed in the same chamber, it may be to prevent exposure to air during metal deposition.
그 후, 도 1e를 참조하면, 상기 포토레지스터를 제거하는 단계를 수행하는 것일 수 있다.Thereafter, referring to FIG. 1E, the step of removing the photoresist may be performed.
일 측면에 따르면, 상기 포토레지스터를 제거하는 단계는, 아세톤을 사용하여 오믹 접촉을 형성하는 부분을 제외한 불필요하게 다층 금속 구조가 형성된 부분들에 제거한 후, IPA 용액으로 아세톤을 제거하고, 초수순수로 린스하는 것일 수 있다. 상기 초순수는 질소를 활용하여 건조하는 것일 수 있다.According to one aspect, the step of removing the photoresist, a portion of the unnecessarily multi-layered metal structure except the portion to form an ohmic contact using acetone, and then remove the acetone with IPA solution, and the ultrapure water It may be rinsing. The ultrapure water may be dried using nitrogen.
상술한 제조과정을 통해 SiC 반도체 기판(10) 상에 오믹 전극(30)을 형성할 수 있다.The
도 2는, 바람직한 본 발명의 일 실시예에 따른 오믹 접촉 구조의 제조방법에 따라 제조된 오믹 접촉 구조의 전류-전압 곡선 그래프이다.2 is a graph showing a current-voltage curve of an ohmic contact structure manufactured according to a method of manufacturing an ohmic contact structure according to an exemplary embodiment of the present invention.
도 2를 참조하면, 본 발명의 일 실시예에 따른 오믹 접촉 구조의 접촉 비저항 (Specific contact resistance)은 3.58×10-3 Ωⅹcm2 이고, 면 저항 (Sheet resistance)은 219 Ω/□인 것을 알 수 있다. 2, it can be seen that the specific contact resistance of the ohmic contact structure according to the exemplary embodiment of the present invention is 3.58 × 10 −3 Ω -cm 2 , and the sheet resistance is 219 Ω / □. have.
즉, 본 발명의 오믹 접합 구조는, 금속 탄소화물 및 금속 규화물의 형성을 억제하는 접촉층 및 금속 산화물의 형성을 억제하는 캡층을 포함하는 오믹 전극을 단순히 SiC 반도체 기판 상에 형성하는 것만으로도 균일한 특성의 오믹 접촉을 구현할 수 있다.That is, the ohmic junction structure of the present invention is uniform even by simply forming an ohmic electrode on the SiC semiconductor substrate including a contact layer that suppresses the formation of metal carbonide and metal silicide and a cap layer that suppresses the formation of metal oxide. The ohmic contact of the characteristic can be realized.
본 발명의 일 실시예에 따른 반도체 소자는, 본 발명의 바람직한 일 실시예에 따른 오믹 접촉 구조 또는 본 발명의 바람직한 일 실시예에 따른 오믹 접촉 구조의 제조방법에 따라 제조된 오믹 접촉 구조를 포함한다.A semiconductor device according to an embodiment of the present invention includes an ohmic contact structure manufactured according to an ohmic contact structure according to a preferred embodiment of the present invention or an ohmic contact structure according to a preferred embodiment of the present invention. .
상술한 바와 같이 본 발명의 오믹 접합 구조를 통해 열에 취약한 물질을 포함하는 소자를 제작하는 경우, 열처리 과정 없이도 신뢰성이 높은 반도체 소자를 구현할 수 있다.As described above, when fabricating a device including a material susceptible to heat through the ohmic junction structure of the present invention, a highly reliable semiconductor device may be implemented without a heat treatment process.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Although the embodiments have been described by the limited embodiments and the drawings as described above, various modifications and variations are possible to those skilled in the art from the above description. For example, the techniques described may be performed in a different order than the described method, and / or the components described may be combined or combined in a different form than the described method, or replaced or substituted by other components or equivalents. Appropriate results can be achieved. Therefore, other implementations, other embodiments, and equivalents to the claims are within the scope of the claims that follow.
10: SiC 반도체 기판
20: 포토레지스터
30: 오믹 전극
31: 접촉층
32: 캡층10: SiC semiconductor substrate
20: Photoresistor
30: ohmic electrode
31: contact layer
32: cap layer
Claims (7)
상기 SiC 반도체 기판 상에 포토레지스터를 통해 패턴을 형성하는 단계;
상기 SiC 반도체 기판 상에 알루미늄층을 증착하는 단계;
상기 알루미늄층 상에 캡층을 형성하는 단계; 및
상기 포토레지스터를 제거하는 단계;를 포함하고,
열처리 과정 프리인 것인,
오믹 접촉 구조의 제조방법.
Preparing a SiC semiconductor substrate;
Forming a pattern on the SiC semiconductor substrate through a photoresist;
Depositing an aluminum layer on the SiC semiconductor substrate;
Forming a cap layer on the aluminum layer; And
Removing the photoresist;
It is a heat treatment process free,
Method for producing an ohmic contact structure.
반도체 소자.Including an ohmic contact structure prepared according to the manufacturing method of the ohmic contact structure of claim 6,
Semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180006177A KR102013515B1 (en) | 2018-01-17 | 2018-01-17 | Ohmic contact structure and semiconductor device using the same |
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| KR1020180006177A KR102013515B1 (en) | 2018-01-17 | 2018-01-17 | Ohmic contact structure and semiconductor device using the same |
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|---|---|
| KR20190087848A KR20190087848A (en) | 2019-07-25 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180006177A Active KR102013515B1 (en) | 2018-01-17 | 2018-01-17 | Ohmic contact structure and semiconductor device using the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102013515B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004221513A (en) * | 2002-03-28 | 2004-08-05 | Rohm Co Ltd | Semiconductor device and method of manufacturing the same |
| KR101450263B1 (en) * | 2013-07-15 | 2014-10-22 | 전북대학교산학협력단 | Schottky diode and method for preparing the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101913387B1 (en) * | 2012-03-23 | 2018-10-30 | 삼성전자주식회사 | Selective low-temperature ohmic contact formation method for ⅲ-nitride heterostructure device |
-
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004221513A (en) * | 2002-03-28 | 2004-08-05 | Rohm Co Ltd | Semiconductor device and method of manufacturing the same |
| KR101450263B1 (en) * | 2013-07-15 | 2014-10-22 | 전북대학교산학협력단 | Schottky diode and method for preparing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20190087848A (en) | 2019-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20180117 |
|
| PA0201 | Request for examination | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20181211 Patent event code: PE09021S01D |
|
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20190620 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20181211 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |
|
| AMND | Amendment | ||
| PX0901 | Re-examination |
Patent event code: PX09011S01I Patent event date: 20190620 Comment text: Decision to Refuse Application Patent event code: PX09012R01I Patent event date: 20190211 Comment text: Amendment to Specification, etc. |
|
| PG1501 | Laying open of application | ||
| PX0701 | Decision of registration after re-examination |
Patent event date: 20190726 Comment text: Decision to Grant Registration Patent event code: PX07013S01D Patent event date: 20190625 Comment text: Amendment to Specification, etc. Patent event code: PX07012R01I Patent event date: 20190620 Comment text: Decision to Refuse Application Patent event code: PX07011S01I Patent event date: 20190211 Comment text: Amendment to Specification, etc. Patent event code: PX07012R01I |
|
| X701 | Decision to grant (after re-examination) | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20190816 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20190816 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20220624 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20230620 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20240624 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20250623 Start annual number: 7 End annual number: 7 |