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KR102000056B1 - Electrostatic discharge protection circuit and method for fabricating the same - Google Patents

Electrostatic discharge protection circuit and method for fabricating the same Download PDF

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KR102000056B1
KR102000056B1 KR1020130085931A KR20130085931A KR102000056B1 KR 102000056 B1 KR102000056 B1 KR 102000056B1 KR 1020130085931 A KR1020130085931 A KR 1020130085931A KR 20130085931 A KR20130085931 A KR 20130085931A KR 102000056 B1 KR102000056 B1 KR 102000056B1
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gate electrode
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김동선
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정승원
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엘지디스플레이 주식회사
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Abstract

본 발명은 더블 게이트 TFT 박막 트랜지스터로 이루어진 정전기 방지 회로 및 이를 포함하는 유기 발광 다이오드 표시 장치에 관한 것으로, 본 발명의 정전기 방지 회로는 기판 상에 형성된 제 1 게이트 전극; 상기 기판 상에 형성되며, 상기 제 1 게이트 전극의 일부 영역을 노출시키는 제 1 게이트 콘택홀을 포함하는 게이트 절연막; 상기 제 1 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 형성된 반도체층; 상기 반도체층 상에 형성되며, 상기 제 1 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접속되는 드레인 전극 및 상기 드레인 전극과 이격된 구조의 소스 전극; 상기 기판 상에 형성되며, 상기 소스 전극의 일부 영역을 노출시키는 제 2 게이트 콘택홀을 포함하는 보호막; 및 상기 보호막 상에 형성되며, 상기 제 2 게이트 콘택홀을 통해 상기 소스 전극과 접속되는 제 2 게이트 전극을 포함하는 적어도 하나 이상의 더블 게이트 TFT 다이오드를 포함하며, 상기 제 2 게이트 전극은 입력단에 접속되고, 상기 드레인 전극은 접지된다.The present invention relates to an antistatic circuit composed of a double gate TFT thin film transistor and an organic light emitting diode display device including the same. The antistatic circuit of the present invention includes a first gate electrode formed on a substrate; A gate insulating layer formed on the substrate and including a first gate contact hole exposing a portion of the first gate electrode; A semiconductor layer formed on the gate insulating layer to overlap the first gate electrode; A drain electrode formed on the semiconductor layer and connected to the first gate electrode through the first gate contact hole, and a source electrode spaced apart from the drain electrode; A passivation layer formed on the substrate and including a second gate contact hole exposing a portion of the source electrode; And at least one double gate TFT diode formed on the passivation layer and including a second gate electrode connected to the source electrode through the second gate contact hole, wherein the second gate electrode is connected to an input terminal. The drain electrode is grounded.

Description

정전기 방지 회로 및 이의 제조 방법{ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT AND METHOD FOR FABRICATING THE SAME}Antistatic circuit and method of manufacturing the same {ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT AND METHOD FOR FABRICATING THE SAME}

본 발명은 정전기 방지 회로에 관한 것으로, 더블 게이트 TFT 다이오드로 이루어진 정전기 방지 회로 및 이의 제조 방법에 관한 것이다.The present invention relates to an antistatic circuit, and to an antistatic circuit consisting of a double gate TFT diode and a method of manufacturing the same.

다양한 정보를 화면으로 구현하는 영상 표시 장치는 정보 통신 시대의 핵심 기술로, 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 따라, LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display) 등과 같은 여러 가지의 표시 장치가 활용되고 있으며, 이러한 표시 장치는 영상을 표시하기 위한 소자들을 포함한다. 특히, 외부의 정전기 등과 같은 전기적인 충격으로부터 소자들을 보호하기 위해, 표시 장치 내부에 정전기 방지 회로를 구비한다.Video display devices that implement a variety of information as screens are core technologies of the information and communication era, and are being developed in a direction of thinner, lighter, portable and high performance. Accordingly, various display devices such as a liquid crystal display (LCD), a plasma display panel (PDP), an electro luminescent display (ELD), and the like are utilized, and such display devices include elements for displaying an image. In particular, an antistatic circuit is provided inside the display device to protect the devices from electric shock such as external static electricity.

도 1은 정격전압과 과전압이 인가될 때, 표시 장치의 전압 흐름을 나타낸 도면이다. 도 2a는 일반적인 정전기 방지 회로의 회로도이며, 도 2b는 도 2a를 다이오드 구조로 도시한 회로도이다. 그리고, 도 3은 2 개의 TFT 다이오드를 포함하는 일반적인 정전기 방지 회로의 단면도이다.1 is a diagram illustrating a voltage flow of a display device when a rated voltage and an overvoltage are applied. FIG. 2A is a circuit diagram of a general antistatic circuit, and FIG. 2B is a circuit diagram of FIG. 2A in a diode structure. 3 is a cross-sectional view of a general antistatic circuit including two TFT diodes.

도 1과 같이, 정격전압이 인가되는 경우 정격전압은 표시 영역에 구비된 박막 트랜지스터 어레이(TFT Array)와 같은 소자로 인가되어 표시 장치가 구동된다. 그리고, 정전기(Electrostatic Discharge; ESD)와 같은 순간 과전압이 인가되는 경우, 과전압은 접지 단자와 연결된 정전기(ESD) 방지 회로를 통해 방출된다.As shown in FIG. 1, when the rated voltage is applied, the rated voltage is applied to an element such as a thin film transistor array (TFT array) provided in the display area to drive the display device. In addition, when an instantaneous overvoltage such as electrostatic discharge (ESD) is applied, the overvoltage is discharged through an ESD protection circuit connected to the ground terminal.

일반적으로, 정전기 방지 회로는 2N(N은 1 이상의 정수) 개의 TFT 다이오드가 연결된 구조이다. 예를 들어, 도 2a 및 도 2b와 같이, 정전기 방지 회로가 2 개의 TFT 다이오드로 구성되는 경우, 제 1 TFT 다이오드와 제 2 TFT 다이오드는 병렬로 연결된다. 상기와 같은 TFT 다이오드는 게이트 전극과 드레인 전극이 서로 연결되어 다이오드 구동이 가능하다. 이 때, 제 1 TFT 다이오드는 양(+)의 정전기가 유입되었을 때 구동되며, 제 2 TFT 다이오드는 음(-)의 정전기가 유입되었을 때 구동된다.In general, an antistatic circuit is a structure in which 2N (N is an integer of 1 or more) TFT diodes are connected. For example, as shown in Figs. 2A and 2B, when the antistatic circuit is composed of two TFT diodes, the first TFT diode and the second TFT diode are connected in parallel. In the TFT diode as described above, the gate electrode and the drain electrode are connected to each other to drive the diode. At this time, the first TFT diode is driven when positive static electricity flows in, and the second TFT diode is driven when negative static electricity flows in.

구체적으로, 도 3과 같이, TFT 다이오드는 기판(10) 상에 형성된 게이트 전극(11a, 11b), 게이트 절연막(12), 반도체층(13a, 13b), 드레인 전극(14a, 14c) 및 소스 전극(14b, 14d)을 포함한다. 이 때, 제 1 TFT 다이오드와 제 2 TFT 다이오드의 드레인 전극(14a, 14c)은 각각 게이트 전극(11a, 11b)에 접속된다. 그리고, 제 1 TFT 다이오드의 드레인 전극(14a)은 제 1 금속 패턴(16a)을 통해 제 2 TFT 다이오드의 소스 전극(14d)과 접속된다.Specifically, as shown in FIG. 3, the TFT diode includes the gate electrodes 11a and 11b, the gate insulating layer 12, the semiconductor layers 13a and 13b, the drain electrodes 14a and 14c, and the source electrode formed on the substrate 10. (14b, 14d). At this time, the drain electrodes 14a and 14c of the first TFT diode and the second TFT diode are connected to the gate electrodes 11a and 11b, respectively. The drain electrode 14a of the first TFT diode is connected to the source electrode 14d of the second TFT diode via the first metal pattern 16a.

이 때, 제 1 금속 패턴(16a)은 게이트/데이터 입력신호와 연결된다. 그리고, 제 1 TFT 다이오드의 소스 전극(14d)은 접지되며, 제 2 TFT 다이오드의 드레인 전극(14a) 역시 보호막(15) 상에 형성된 제 2 금속 패턴(16b)을 통해 접지된다.In this case, the first metal pattern 16a is connected to the gate / data input signal. The source electrode 14d of the first TFT diode is grounded, and the drain electrode 14a of the second TFT diode is also grounded through the second metal pattern 16b formed on the protective film 15.

즉, 정전기 방지 회로는 2N 개의 TFT 다이오드가 서로 수평으로 연결된 구조로, 수평 면적을 많이 차지한다. 특히, 배선 간격이 좁은 고해상도의 표시 장치에 이를 적용하는 경우, TFT 다이오드의 크기 축소가 필수적이다. 그런데, TFT 다이오드의 크기를 축소시키는 경우 전류 우회 능력이 저하되고, TFT 다이오드의 개수를 감소시키는 경우, 정전기 방지 회로의 누설 전류가 증가하여 표시 장치의 신뢰성이 저하되는 문제가 발생한다.That is, the antistatic circuit has a structure in which 2N TFT diodes are horizontally connected to each other and occupies a large amount of horizontal area. In particular, in the case of applying the same to a high resolution display device having a narrow wiring gap, it is necessary to reduce the size of the TFT diode. However, when the size of the TFT diode is reduced, the current bypass capability decreases, and when the number of TFT diodes is reduced, the leakage current of the antistatic circuit increases, which causes a problem that the reliability of the display device is degraded.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 더블 게이트 TFT 다이오드를 형성함으로써, 수평 면적이 최소화되며 동시에 효율이 향상된 정전기 방지 회로 및 이의 제조 방법을 제공하는데, 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and by providing a double gate TFT diode, to provide an antistatic circuit and a method of manufacturing the same, the horizontal area is minimized and the efficiency is improved.

상기와 같은 목적을 달성하기 위한 본 발명의 정전기 방지 회로는 기판 상에 형성된 제 1 게이트 전극; 상기 기판 상에 형성되며, 상기 제 1 게이트 전극의 일부 영역을 노출시키는 제 1 게이트 콘택홀을 포함하는 게이트 절연막; 상기 제 1 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 형성된 반도체층; 상기 반도체층 상에 형성되며, 상기 제 1 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접속되는 드레인 전극 및 상기 드레인 전극과 이격된 구조의 소스 전극; 상기 기판 상에 형성되며, 상기 소스 전극의 일부 영역을 노출시키는 제 2 게이트 콘택홀을 포함하는 보호막; 및 상기 보호막 상에 형성되며, 상기 제 2 게이트 콘택홀을 통해 상기 소스 전극과 접속되는 제 2 게이트 전극을 포함하는 적어도 하나 이상의 더블 게이트 TFT 다이오드를 포함하며, 상기 제 2 게이트 전극은 입력단에 접속되고, 상기 드레인 전극은 접지된다.An antistatic circuit of the present invention for achieving the above object comprises a first gate electrode formed on a substrate; A gate insulating layer formed on the substrate and including a first gate contact hole exposing a portion of the first gate electrode; A semiconductor layer formed on the gate insulating layer to overlap the first gate electrode; A drain electrode formed on the semiconductor layer and connected to the first gate electrode through the first gate contact hole, and a source electrode spaced apart from the drain electrode; A passivation layer formed on the substrate and including a second gate contact hole exposing a portion of the source electrode; And at least one double gate TFT diode formed on the passivation layer and including a second gate electrode connected to the source electrode through the second gate contact hole, wherein the second gate electrode is connected to an input terminal. The drain electrode is grounded.

또한, 동일 목적을 달성하기 위한 본 발명의 정전기 방지 회로의 제조 방법은 적어도 하나 이상의 더블 게이트 TFT 다이오드를 포함하는 정전기 방지 회로의 제조 방법에 관한 것으로, 상기 더블 게이트 TFT 다이오드를 형성하는 단계는, 기판 상에 제 1 게이트 전극을 형성하는 단계; 상기 기판 상에 상기 제 1 게이트 전극의 일부 영역을 노출시키는 제 1 게이트 콘택홀을 포함하는 게이트 절연막을 형성하는 단계; 상기 제 1 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 반도체층을 형성하는 단계; 상기 반도체층 상에 상기 제 1 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접속되는 드레인 전극 및 상기 드레인 전극과 이격된 구조의 소스 전극을 형성하는 단계; 상기 기판 상에 상기 소스 전극의 일부 영역을 노출시키는 제 2 게이트 콘택홀을 포함하는 보호막을 형성하는 단계; 및 상기 보호막 상에 상기 제 2 게이트 콘택홀을 통해 상기 소스 전극과 접속되는 제 2 게이트 전극을 형성하는 단계를 포함하며, 상기 제 2 게이트 전극은 입력단에 접속되고, 상기 드레인 전극은 접지된다.In addition, the method of manufacturing an antistatic circuit of the present invention for achieving the same object relates to a method of manufacturing an antistatic circuit comprising at least one or more double gate TFT diode, the step of forming the double gate TFT diode, the substrate Forming a first gate electrode on the substrate; Forming a gate insulating layer including a first gate contact hole exposing a portion of the first gate electrode on the substrate; Forming a semiconductor layer on the gate insulating layer to overlap the first gate electrode; Forming a drain electrode connected to the first gate electrode through the first gate contact hole and a source electrode spaced apart from the drain electrode on the semiconductor layer; Forming a passivation layer on the substrate, the passivation layer including a second gate contact hole exposing a portion of the source electrode; And forming a second gate electrode connected to the source electrode through the second gate contact hole on the passivation layer, wherein the second gate electrode is connected to an input terminal and the drain electrode is grounded.

상기 더블 게이트 TFT 다이오드 중 상기 제 2 게이트 전극이 상기 입력단에 접속된 제 1 더블 게이트 TFT 다이오드의 드레인 전극은 상기 제 1 더블 게이트 TFT 다이오드와 인접한 제 2 더블 게이트 TFT 다이오드의 소스 전극과 접속되며, 상기 제 2 더블 게이트 TFT 다이오드의 드레인 전극은 접지된다.The drain electrode of the first double gate TFT diode in which the second gate electrode of the double gate TFT diode is connected to the input terminal is connected to the source electrode of the second double gate TFT diode adjacent to the first double gate TFT diode. The drain electrode of the second double gate TFT diode is grounded.

상기 반도체층은 산화물, 유기물, 비정질 실리콘 및 다결정 실리콘 중 선택된 물질로 형성된다.The semiconductor layer is formed of a material selected from oxides, organic materials, amorphous silicon, and polycrystalline silicon.

상기 보호막과 상기 게이트 절연막은 동일 물질로 형성하며, 상기 보호막과 상기 게이트 절연막은 동일 두께를 갖는다.The protective film and the gate insulating film are formed of the same material, and the protective film and the gate insulating film have the same thickness.

상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 투명 전도성 물질 또는 불 투명 전도성 물질로 형성되거나, 상기 투명 전도성 물질과 불 투명 전도성 물질이 적층된 구조로 형성된다.The first gate electrode and the second gate electrode may be formed of a transparent conductive material or an opaque conductive material, or may have a structure in which the transparent conductive material and the opaque conductive material are stacked.

상기와 같은 본 발명의 정전기 방지 회로 및 이의 제조 방법은 하나 이상의 더블 게이트 TFT 다이오드를 포함하여 이루어진다. 더블 게이트 TFT 다이오드는 양 방향으로 구동 가능하므로, 하나의 더블 게이트 TFT 다이오드가 양(+)의 정전기와 음(-)의 정전기를 모두 외부로 방출시킬 수 있다. 따라서, TFT 다이오드의 개수를 감소시켜, 정전기 방지 회로의 수평 면적을 감소시킬 수 있으며, 정전기 방지 회로에 의해 기생 캐패시턴스가 증가하는 것을 방지할 수 있다.As described above, the antistatic circuit of the present invention and a method of manufacturing the same include one or more double gate TFT diodes. Since the double gate TFT diode can be driven in the positive direction, one double gate TFT diode can emit both positive and negative static electricity to the outside. Thus, by reducing the number of TFT diodes, it is possible to reduce the horizontal area of the antistatic circuit, and to prevent the parasitic capacitance from increasing by the antistatic circuit.

도 1은 정격전압과 과전압이 인가될 때, 표시 장치의 전압 흐름을 나타낸 도면이다.
도 2a는 일반적인 정전기 방지 회로의 회로도이다.
도 2b는 도 2a를 다이오드 구조로 도시한 회로도이다.
도 3은 2 개의 TFT 다이오드를 포함하는 일반적인 정전기 방지 회로의 단면도이다.
도 4a는 본 발명의 정전기 방지 회로의 평면도이다.
도 4b는 도 4a의 Ⅰ- Ⅰ'에 따른 단면도이다.
도 5는 본 발명의 다른 실시 예에 따른 정전기 방지 회로의 평면도이다.
도 6은 본 발명의 정전기 방지 회로의 회로도이다.
도 7a는 2 개의 더블 게이트 TFT 다이오드가 연결된 것을 도시한 회로도이다.
도 7b는 도 7a의 단면도이다.
도 8a 내지 도 8f는 본 발명의 정전기 방지 회로의 제조 방법을 나타낸 단면도이다.
1 is a diagram illustrating a voltage flow of a display device when a rated voltage and an overvoltage are applied.
2A is a circuit diagram of a general antistatic circuit.
FIG. 2B is a circuit diagram of FIG. 2A in a diode structure.
3 is a cross-sectional view of a general antistatic circuit including two TFT diodes.
4A is a plan view of an antistatic circuit of the present invention.
4B is a cross-sectional view taken along the line II ′ of FIG. 4A.
5 is a plan view of an antistatic circuit according to another embodiment of the present invention.
6 is a circuit diagram of an antistatic circuit of the present invention.
7A is a circuit diagram showing two double gate TFT diodes connected.
FIG. 7B is a cross-sectional view of FIG. 7A.
8A to 8F are sectional views showing the manufacturing method of the antistatic circuit of the present invention.

본 발명의 정전기 방지 회로는 적어도 하나 이상의 더블 게이트 TFT 다이오드를 포함하여 이루어진다. 이 때, 정전기 방지 회로는 표시 장치의 박막 트랜지스터 어레이부를 구동시키기 위한 신호를 인가하는 게이트 배선, 데이터 배선 등에 각각 연결된 구조로 형성된다.The antistatic circuit of the present invention comprises at least one double gate TFT diode. In this case, the antistatic circuit is formed in a structure connected to a gate wiring, a data wiring, and the like for applying a signal for driving the thin film transistor array unit of the display device.

이하, 첨부된 도면을 참조하여 본 발명의 정전기 방지 회로 및 이의 제조 방법을 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings will be described in detail the antistatic circuit of the present invention and a manufacturing method thereof.

도 4a는 본 발명의 정전기 방지 회로의 평면도이며, 도 4b는 도 4a의 Ⅰ- Ⅰ'에 따른 단면도이다. 그리고, 도 5는 본 발명의 다른 실시 예에 따른 정전기 방지 회로의 평면도이다.4A is a plan view of the antistatic circuit of the present invention, and FIG. 4B is a sectional view taken along line II ′ of FIG. 4A. 5 is a plan view of an antistatic circuit according to another embodiment of the present invention.

도 4a 및 도 4b와 같이, 본 발명의 정전기 방지 회로는 적어도 하나 이상의 더블 게이트 TFT 다이오드를 포함한다. 더블 게이트 TFT 다이오드는 제 1 게이트 전극(105), 게이트 절연막(110), 반도체층(115), 드레인 전극(120a), 소스 전극(120b) 및 제 2 게이트 전극(130)을 포함한다. 이 때, 더블 게이트 TFT 다이오드는 산화물 박막 트랜지스터(Oxide TFT), 유기 박막 트랜지스터(Organic TFT), 비정질 실리콘 박막 트랜지스터(Amorphous Silicon TFT) 및 다결정 실리콘 박막 트랜지스터(Poly Silicon TFT) 중 선택된 박막 트랜지스터이다.4A and 4B, the antistatic circuit of the present invention includes at least one double gate TFT diode. The double gate TFT diode includes a first gate electrode 105, a gate insulating layer 110, a semiconductor layer 115, a drain electrode 120a, a source electrode 120b, and a second gate electrode 130. In this case, the double gate TFT diode is a thin film transistor selected from an oxide thin film transistor, an organic thin film transistor, an amorphous silicon thin film transistor, and a polysilicon thin film transistor.

구체적으로, 기판(100) 상에 제 1 게이트 전극(105)이 형성된다. 제 1 게이트 전극(105)은 투명 전도성 물질 또는 불 투명 전도성 물질로 형성되거나, 투명 전도성 물질과 불 투명 전도성 물질이 적층된 구조로 형성될 수 있다. 투명 전도성 물질은 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide: ITZO) 등에서 선택된다. 그리고, 불 투명 전도성 물질은 구리(Cu), 은(Ag), 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 탈륨(Ta) 및 이들의 합금 등에서 선택된다.Specifically, the first gate electrode 105 is formed on the substrate 100. The first gate electrode 105 may be formed of a transparent conductive material or an opaque conductive material, or may have a structure in which a transparent conductive material and an opaque conductive material are stacked. The transparent conductive material is selected from tin oxide (TO), indium tin oxide (ITO), indium zinc oxide (IZO), and indium tin zinc oxide (ITZO). . The non-transparent conductive material may be copper (Cu), silver (Ag), aluminum (Al), chromium (Cr), molybdenum (Mo), tungsten (W), titanium (Ti), thallium (Ta) and alloys thereof And the like.

그리고, 제 1 게이트 전극(105)을 덮도록 기판(100) 상에 SiOx, SiNx, Al2O3 등과 같은 무기 절연 물질로 게이트 절연막(110)이 형성된다. 게이트 절연막(110) 상에는 제 1 게이트 전극(105)과 중첩되도록 반도체층(115)이 형성된다. 반도체층(115)은 산화물, 유기물, 비정질 실리콘 및 다결정 실리콘 등으로 형성된다.The gate insulating layer 110 is formed of an inorganic insulating material such as SiOx, SiNx, Al 2 O 3, or the like on the substrate 100 to cover the first gate electrode 105. The semiconductor layer 115 is formed on the gate insulating layer 110 to overlap the first gate electrode 105. The semiconductor layer 115 is formed of an oxide, an organic material, amorphous silicon, polycrystalline silicon, or the like.

반도체층(115) 상에는 서로 이격된 구조의 드레인 전극(120a) 및 소스 전극(120b)이 형성된다. 드레인 전극(120a)은 제 1 게이트 전극(105)을 노출시키도록 게이트 절연막(110)에 형성된 제 1 게이트 콘택홀을 통해 제 1 게이트 전극(105)과 접속된다. 이 때, 드레인 전극(120a) 및 소스 전극(120b)은 도 5와 같이, 일측에서 복수 개의 돌출부가 형성되어, 드레인 전극(120a) 및 소스 전극(120b)의 돌출부가 복수 개의 돌출부를 갖도록 형성될 수 있으며, 드레인 전극(120a) 및 소스 전극(120b)의 모양은 다양하게 변경 가능하다.The drain electrode 120a and the source electrode 120b having a structure spaced apart from each other are formed on the semiconductor layer 115. The drain electrode 120a is connected to the first gate electrode 105 through a first gate contact hole formed in the gate insulating layer 110 to expose the first gate electrode 105. In this case, as shown in FIG. 5, the drain electrode 120a and the source electrode 120b have a plurality of protrusions formed at one side thereof, and the protrusions of the drain electrode 120a and the source electrode 120b have a plurality of protrusions. The shapes of the drain electrode 120a and the source electrode 120b may be variously changed.

드레인 전극(120a) 및 소스 전극(120b)을 덮도록 기판(100) 상에 보호막(125)이 형성된다. 보호막(125)은 SiOx, SiNx, Al2O3 등과 같은 무기 절연 물질로 형성되거나, 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 등과 같은 유기 절연 물질로 형성될 수 있다. 특히, 보호막(125)은 게이트 절연막(110)과 동일 두께를 갖도록 형성되며, 게이트 절연막(110)과 동일한 물질로 형성되는 것이 바람직하다.The passivation layer 125 is formed on the substrate 100 to cover the drain electrode 120a and the source electrode 120b. The passivation layer 125 may be formed of an inorganic insulating material such as SiOx, SiNx, Al 2 O 3 , or an organic insulating material such as acrylic, polyimide (PI), polyamide (PA), and benzocyclobutene (BCB). have. In particular, the passivation layer 125 is formed to have the same thickness as the gate insulating layer 110, and preferably formed of the same material as the gate insulating layer 110.

보호막(125) 상에 제 2 게이트 전극(130)이 형성된다. 제 2 게이트 전극(130)은 제 1 게이트 전극(105)과 같이 투명 전도성 물질 또는 불 투명 전도성 물질로 형성되거나, 투명 전도성 물질과 불 투명 전도성 물질이 적층된 구조로 형성될 수 있다. 상기와 같은 제 2 게이트 전극(130)은 소스 전극(120b)을 노출시키도록 보호막(125)에 형성된 제 2 게이트 콘택홀을 통해 소스 전극(120b)과 접속된다. 이 때, 제 2 게이트 전극(130)은 표시 영역에 형성되는 박막 트랜지스터 어레이의 화소 전극과 동일한 물질로 형성된다.The second gate electrode 130 is formed on the passivation layer 125. Like the first gate electrode 105, the second gate electrode 130 may be formed of a transparent conductive material or an opaque conductive material, or may have a structure in which the transparent conductive material and the non-transparent conductive material are stacked. The second gate electrode 130 as described above is connected to the source electrode 120b through a second gate contact hole formed in the passivation layer 125 to expose the source electrode 120b. In this case, the second gate electrode 130 is formed of the same material as the pixel electrode of the thin film transistor array formed in the display area.

상기와 같은 본 발명의 TFT 다이오드는 제 1 게이트 전극(105)과 제 2 게이트 전극(130)은 포함하는 더블 게이트 구조를 갖는다. 구체적으로, 더블 게이트 TFT 다이오드의 제 2 게이트 전극(130)이 입력단과 연결되고, 드레인 전극(120a)은 접지된다. 이 때, 입력단은 게이트/데이터 입력신호가 입력되며, 더블 게이트 TFT 다이오드는 게이트 배선, 데이터 배선 등과 같은 구동 배선마다 접속된 구조이다. 그리고, 게이트 배선, 데이터 배선 등으로 인가되는 전압이 박막 트랜지스터 어레이의 구동에 적합하지 않은 경우, 이를 외부로 방출시킨다.The TFT diode of the present invention as described above has a double gate structure including the first gate electrode 105 and the second gate electrode 130. Specifically, the second gate electrode 130 of the double gate TFT diode is connected to the input terminal, and the drain electrode 120a is grounded. At this time, a gate / data input signal is input to the input terminal, and the double gate TFT diode is connected to each drive wiring such as a gate wiring and a data wiring. When the voltage applied to the gate wiring, the data wiring, or the like is not suitable for driving the thin film transistor array, it is emitted to the outside.

상술한 바와 같이, 본 발명의 정전기 방지 회로는 제 1 게이트 전극(105)은 드레인 전극(120a)과 접속되고, 제 2 게이트 전극(130)은 소스 전극(120b)과 접속된 적어도 하나 이상의 더블 게이트 TFT 다이오드를 포함하여 이루어진다. 특히, 본 발명의 정전기 방지 회로는 하나의 더블 게이트 TFT 다이오드만으로 양(+)의 정전기뿐만 아니라, 음(-)의 정전기를 외부로 방출시킬 수 있다.As described above, in the antistatic circuit of the present invention, the first gate electrode 105 is connected to the drain electrode 120a, and the second gate electrode 130 is at least one or more double gates connected to the source electrode 120b. It consists of a TFT diode. In particular, the antistatic circuit of the present invention can emit not only positive static electricity but also negative static electricity to the outside with only one double gate TFT diode.

예를 들어, 게이트/데이터 입력신호가 입력되는 입력단을 통해 양(+)의 정전기가 더블 게이트 TFT 다이오드로 유입되는 경우, 양(+)의 정전기는 제 2 게이트 전극(130)을 통해 소스 전극(120b)에서 드레인 전극(120a) 방향으로 방출된다. 반대로, 입력단을 통해 음(-)의 정전기가 유입되는 경우, 음(-)의 정전기는 제 1 게이트 전극(105)을 통해 드레인 전극(120a)에서 소스 전극(120b) 방향으로 방출된다.For example, when positive static electricity flows into the double gate TFT diode through an input terminal through which a gate / data input signal is input, the positive static electricity passes through the second gate electrode 130 and the source electrode ( In the direction of the drain electrode 120a at 120b. On the contrary, when negative static electricity flows through the input terminal, negative static electricity is discharged from the drain electrode 120a to the source electrode 120b through the first gate electrode 105.

일반적인 정전기 방지 회로는 일 방향으로만 전류가 도통되는 TFT 다이오드로 구성되므로, 적어도 2 개 이상의 TFT 다이오드를 구비하여 양(+)의 정전기 및 음(-)의 정전기를 외부로 방출시킨다. 특히, 복수 개의 TFT 다이오드는 수평으로 나란히 배열되므로, 정전기 방지 회로의 크기가 커진다. 또한, TFT 다이오드의 개수가 많을수록 정전기 방지 회로의 반응 속도가 저하되므로, 순간적인 정전기 방전에 반응을 하지 못한다.A general antistatic circuit is composed of a TFT diode in which current is conducted only in one direction, and thus, at least two TFT diodes are provided to emit positive and negative static electricity to the outside. In particular, since the plurality of TFT diodes are arranged side by side horizontally, the size of the antistatic circuit is increased. In addition, as the number of TFT diodes increases, the reaction rate of the antistatic circuit decreases, and thus, the reaction cannot be reacted to an instantaneous electrostatic discharge.

그러나, 본 발명의 정전기 방지 회로는 상술한 바와 같이, 양 방향으로 전류가 도통되는 더블 게이트 TFT 다이오드를 포함한다. 이 때, 하나의 더블 게이트 TFT 다이오드는 수평으로 배열된 2 개의 일반적인 TFT 다이오드를 수직으로 배열한 것과 같다.However, the antistatic circuit of the present invention, as described above, includes a double gate TFT diode in which current is conducted in both directions. At this time, one double gate TFT diode is equivalent to two vertical TFT diodes arranged horizontally.

도 6은 본 발명의 정전기 방지 회로의 회로도이다.6 is a circuit diagram of an antistatic circuit of the present invention.

도 6과 같이, 본 발명의 정전기 방지 회로는 하나의 더블 게이트 TFT 다이오드를 이용하여 양(+)의 정전기 및 음(-)의 정전기를 외부로 방출시킬 수 있다. 따라서, 일반적인 정전기 방지 회로에 비해 TFT 다이오드의 개수가 1/2로 감소되어, 면적 대비 고 성능의 정전기 방지 능력을 갖는다.As illustrated in FIG. 6, the antistatic circuit of the present invention may emit positive and negative static electricity to the outside using one double gate TFT diode. Thus, the number of TFT diodes is reduced by one half compared to a general antistatic circuit, and has a high performance antistatic capability relative to area.

또한, TFT 다이오드의 개수가 감소됨에 따라 정전기 방지 회로에 의해 기생 캐패시턴스가 증가하는 것을 방지할 수 있다. 더욱이, 본 발명의 정전기 방지 회로를 게이트 IC 인 패널(GIP) 구조의 유기 발광 다이오드 표시 장치에 적용하는 경우, 레이아웃을 용이하게 설계할 수 있다.In addition, as the number of TFT diodes is reduced, the parasitic capacitance can be prevented from increasing by the antistatic circuit. Further, when the antistatic circuit of the present invention is applied to an organic light emitting diode display device having a panel (GIP) structure as a gate IC, the layout can be easily designed.

특히, 본 발명의 정전기 방지 회로는 복수 개의 더블 게이트 TFT 다이오드를 포함하여 이루어질 수 있다.In particular, the antistatic circuit of the present invention may comprise a plurality of double gate TFT diodes.

도 7a는 2 개의 더블 게이트 TFT 다이오드가 연결된 것을 도시한 회로도이며, 도 7b는 도 7a의 단면도로, 제 1 더블 게이트 TFT 다이오드와 제 2 더블 게이트 TFT 다이오드를 도시하였다.FIG. 7A is a circuit diagram showing two double gate TFT diodes connected, and FIG. 7B is a cross-sectional view of FIG. 7A showing a first double gate TFT diode and a second double gate TFT diode.

도 7a 및 도 7b와 같이, 2 개의 더블 게이트 TFT 다이오드를 포함하는 정전기 방지 회로는 제 1 더블 게이트 TFT 다이오드와 제 2 더블 게이트 TFT 다이오드가 나란히 연결된 구조이다. 2 개의 더블 게이트 TFT 다이오드는 4 개의 일반적인 TFT 다이오드와 동일한 기능을 수행하나, 일반적인 4 개의 TFT 다이오드의 1/2 크기를 갖는다.As shown in FIGS. 7A and 7B, an antistatic circuit including two double gate TFT diodes has a structure in which a first double gate TFT diode and a second double gate TFT diode are connected side by side. The two double gate TFT diodes perform the same function as four conventional TFT diodes, but have a size 1/2 of the typical four TFT diodes.

구체적으로, 제 1 더블 게이트 TFT 다이오드의 제 2 게이트 전극(230a)은 게이트/데이터 입력신호와 연결되고, 제 2 더블 게이트 TFT 다이오드의 드레인 전극(220c)이 접지된다. 그리고, 제 2 더블 게이트 TFT 다이오드의 소스 전극(220d)이 제 1 더블 게이트 TFT 다이오드의 드레인 전극(220a)과 접속된다. 이 때, 제 2 더블 게이트 TFT 다이오드의 소스 전극(220d)과 제 1 더블 게이트 TFT 다이오드의 드레인 전극(220a)은 제 2 더블 게이트 TFT 다이오드의 소스 전극(220d)과 연결된 제 2 게이트 전극(230b)을 통해 서로 접속된다.Specifically, the second gate electrode 230a of the first double gate TFT diode is connected to the gate / data input signal, and the drain electrode 220c of the second double gate TFT diode is grounded. The source electrode 220d of the second double gate TFT diode is connected to the drain electrode 220a of the first double gate TFT diode. At this time, the source electrode 220d of the second double gate TFT diode and the drain electrode 220a of the first double gate TFT diode are connected to the second gate electrode 230b connected to the source electrode 220d of the second double gate TFT diode. Are connected to each other through.

예를 들어, 입력단을 통해 양(+)의 정전기가 정전기 방지 회로로 유입되는 경우, 양(+)의 정전기는 제 1 더블 게이트 TFT 다이오드에서 제 2 더블 게이트 TFT 다이오드 방향으로 방출된다. 반대로, 입력단을 통해 음(-)의 정전기가 유입되는 경우, 음(-)의 정전기는 제 2 더블 게이트 TFT 다이오드에서 제 1 더블 게이트 TFT 다이오드 방향으로 방출된다.For example, when positive static electricity flows into the antistatic circuit through the input terminal, positive static electricity is discharged from the first double gate TFT diode toward the second double gate TFT diode. Conversely, when negative static electricity flows through the input terminal, negative static electricity is discharged from the second double gate TFT diode toward the first double gate TFT diode.

이하, 본 발명의 정전기 방지 회로의 제조 방법을 구체적으로 설명하면 다음과 같다.Hereinafter, the manufacturing method of the antistatic circuit of the present invention will be described in detail.

도 8a 내지 도 8f는 본 발명의 정전기 방지 회로의 제조 방법을 나타낸 공정 단면도이다.8A to 8F are cross-sectional views illustrating a method of manufacturing the antistatic circuit of the present invention.

도 8a와 같이, 기판(100) 상에 게이트 전극(105)을 형성한다. 게이트 전극(105)은 기판의 표시 영역에 형성되는 박막 트랜지스터의 게이트 전극과 동일 물질로 형성되는 것으로, 투명 전도성 물질 또는 불 투명 전도성 물질로 형성되거나, 투명 전도성 물질과 불 투명 전도성 물질이 적층된 구조로 형성될 수 있다. 그리고, 게이트 전극(105)을 덮도록 기판(100) 상에 게이트 절연막(110)을 형성한다. 이 때, 게이트 절연막(110)은 SiOx, SiNx, Al2O3 등과 같은 무기 절연 물질로 형성한다.As shown in FIG. 8A, the gate electrode 105 is formed on the substrate 100. The gate electrode 105 is formed of the same material as the gate electrode of the thin film transistor formed in the display area of the substrate, and is formed of a transparent conductive material or an opaque conductive material, or a structure in which a transparent conductive material and an opaque conductive material are stacked. It can be formed as. The gate insulating layer 110 is formed on the substrate 100 to cover the gate electrode 105. In this case, the gate insulating layer 110 is formed of an inorganic insulating material such as SiOx, SiNx, Al 2 O 3, or the like.

이어, 도 8b와 같이, 게이트 전극(105)과 중첩되도록 게이트 절연막(110) 상에 반도체층(115)을 형성한다. 반도체층(115)은 산화물, 유기물, 비정질 실리콘 및 다결정 실리콘 등으로 형성된다.Subsequently, as shown in FIG. 8B, the semiconductor layer 115 is formed on the gate insulating layer 110 to overlap the gate electrode 105. The semiconductor layer 115 is formed of an oxide, an organic material, amorphous silicon, polycrystalline silicon, or the like.

그리고, 도 8c와 같이, 제 1 게이트 전극(105)을 노출시키도록 게이트 절연막(110)을 선택적으로 제거하여 제 1 게이트 콘택홀(110H)을 형성한다. 제 1 게이트 콘택홀(110H)을 형성하는 공정은 반도체층(115)을 형성하기 전에 실시해도 무방하다.8C, the gate insulating layer 110 is selectively removed to expose the first gate electrode 105 to form the first gate contact hole 110H. The process of forming the first gate contact hole 110H may be performed before the semiconductor layer 115 is formed.

도 8d와 같이, 반도체층(115) 상에 서로 이격된 구조의 드레인 전극(120a) 및 소스 전극(120b)을 형성한다. 드레인 전극(120a)은 제 1 게이트 콘택홀(110H)을 통해 제 1 게이트 전극(105)과 접속된다. 이어, 도 8e와 같이, 드레인 전극(120a) 및 소스 전극(120b)을 덮도록 기판(100) 상에 보호막(125)을 형성한다. 보호막(125)은 SiOx, SiNx, Al2O3 등과 같은 무기 절연 물질로 형성하거나, 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 등과 같은 유기 절연 물질로 형성할 수 있다. 또한, 보호막(125)은 무기 절연 물질과 유기 절연 물질이 적층된 구조로 형성될 수도 있다.As shown in FIG. 8D, the drain electrode 120a and the source electrode 120b having the structure spaced apart from each other are formed on the semiconductor layer 115. The drain electrode 120a is connected to the first gate electrode 105 through the first gate contact hole 110H. Next, as shown in FIG. 8E, the passivation layer 125 is formed on the substrate 100 to cover the drain electrode 120a and the source electrode 120b. The passivation layer 125 may be formed of an inorganic insulating material such as SiOx, SiNx, Al 2 O 3 , or an organic insulating material such as acrylic, polyimide (PI), polyamide (PA), and benzocyclobutene (BCB). have. In addition, the passivation layer 125 may have a structure in which an inorganic insulating material and an organic insulating material are stacked.

특히, 보호막(125)은 게이트 절연막(110)과 동일 두께를 갖도록 형성하는 것이 바람직하다. 이는 반도체층(115)과 제 1 게이트 전극(105) 사이의 간격과 반도체층(115)과 후술할 제 2 게이트 전극(130) 사이의 간격을 동일하게 하기 위함이다. 또한, 보호막(125)과 게이트 절연막(110)을 동일 물질로 형성하여, 더블 게이트 TFT 다이오드가 수직으로 대칭 구조를 갖도록 형성할 수 있다.In particular, the protective film 125 may be formed to have the same thickness as the gate insulating film 110. This is to equalize the gap between the semiconductor layer 115 and the first gate electrode 105 and the gap between the semiconductor layer 115 and the second gate electrode 130 to be described later. In addition, the passivation layer 125 and the gate insulating layer 110 may be formed of the same material so that the double gate TFT diode may have a vertically symmetrical structure.

이어, 보호막(125)을 선택적으로 제거하여 소스 전극(120b)을 노출시키는 제 2 게이트 콘택홀(125H)을 형성한다. 제 2 게이트 콘택홀(125H)을 형성하는 공정은 표시 영역에 형성된 박막 트랜지스터와 화소 전극을 접속시키기 위한 드레인 콘택홀을 형성하는 공정과 동시에 실시된다. 따라서, 추가적인 마스크 공정 없이 소스 전극(120b)과 후술할 제 2 게이트 전극(130)을 접속시키기 위한 제 2 게이트 콘택홀(125H)을 형성할 수 있다.Next, the protective layer 125 is selectively removed to form a second gate contact hole 125H exposing the source electrode 120b. The process of forming the second gate contact hole 125H is performed simultaneously with the process of forming a drain contact hole for connecting the thin film transistor formed in the display area and the pixel electrode. Accordingly, the second gate contact hole 125H for connecting the source electrode 120b and the second gate electrode 130 to be described later may be formed without an additional mask process.

이어, 도 8f와 같이, 보호막(125) 상에 제 2 게이트 전극(130)을 형성한다. 이 때, 제 2 게이트 전극(130)은 표시 영역에 형성되는 박막 트랜지스터 어레이의 화소 전극과 동시에 형성된다. 제 2 게이트 전극(130)은 제 2 게이트 콘택홀(125H)을 통해 소스 전극(120b)과 접속된다. 제 2 게이트 전극(130)은 제 1 게이트 전극(105)과 같이 투명 전도성 물질 또는 불 투명 전도성 물질로 형성되거나, 투명 전도성 물질과 불 투명 전도성 물질이 적층된 구조로 형성될 수 있다.Next, as shown in FIG. 8F, the second gate electrode 130 is formed on the passivation layer 125. In this case, the second gate electrode 130 is formed simultaneously with the pixel electrode of the thin film transistor array formed in the display area. The second gate electrode 130 is connected to the source electrode 120b through the second gate contact hole 125H. Like the first gate electrode 105, the second gate electrode 130 may be formed of a transparent conductive material or an opaque conductive material, or may have a structure in which the transparent conductive material and the non-transparent conductive material are stacked.

상기와 같은 본 발명의 정전기 방지 회로의 TFT 다이오드는 반도체층(115)을 사이에 두고 중첩되는 제 1, 제 2 게이트 전극(105, 130)을 포함하는 더블 게이트 TFT 다이오드를 포함한다. 따라서, TFT 다이오드의 개수를 감소시켜, 정전기 방지 회로의 크기를 감소시킬 수 있다. 그리고, 정전기 방지 회로에 의해 기생 캐피시턴스가 증가하는 것을 방지할 수 있다.The TFT diode of the antistatic circuit of the present invention as described above includes a double gate TFT diode including first and second gate electrodes 105 and 130 overlapping each other with the semiconductor layer 115 interposed therebetween. Thus, by reducing the number of TFT diodes, it is possible to reduce the size of the antistatic circuit. The parasitic capacitance can be prevented from increasing by the antistatic circuit.

한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.On the other hand, the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible that various substitutions, modifications and changes within the scope without departing from the technical spirit of the present invention It will be apparent to those of ordinary skill in Esau.

100, 200: 기판 105, 205a, 205b: 제 1 게이트 전극
110, 210: 게이트 절연막 110H: 제 1 게이트 콘택홀
115, 215a, 215b: 반도체층 120a, 220a, 220c: 드레인 전극
120b, 220b, 220d: 소스 전극 125, 225: 보호막
125H: 제 2 게이트 콘택홀 130, 230a, 230b: 제 2 게이트 전극
100, 200: substrate 105, 205a, 205b: first gate electrode
110 and 210: gate insulating film 110H: first gate contact hole
115, 215a, 215b: semiconductor layers 120a, 220a, 220c: drain electrodes
120b, 220b, 220d: source electrodes 125, 225: protective film
125H: second gate contact hole 130, 230a, 230b: second gate electrode

Claims (10)

기판 상에 형성된 제 1 게이트 전극;
상기 기판 상에 형성되며, 상기 제 1 게이트 전극의 일부 영역을 노출시키는 제 1 게이트 콘택홀을 포함하는 게이트 절연막;
상기 제 1 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 형성된 반도체층;
상기 반도체층 상에 형성되며, 상기 제 1 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접속되는 드레인 전극 및 상기 드레인 전극과 이격된 구조의 소스 전극;
상기 기판 상에 형성되며, 상기 소스 전극의 일부 영역을 노출시키는 제 2 게이트 콘택홀을 포함하는 보호막; 및
상기 보호막 상에 형성되며, 상기 제 2 게이트 콘택홀을 통해 상기 소스 전극과 접속되는 제 2 게이트 전극을 포함하는 적어도 하나 이상의 더블 게이트 TFT 다이오드를 포함하며,
상기 제 2 게이트 전극은 입력단에 접속되고, 상기 드레인 전극은 접지되는 것을 특징으로 하는 정전기 방지 회로.
A first gate electrode formed on the substrate;
A gate insulating layer formed on the substrate and including a first gate contact hole exposing a portion of the first gate electrode;
A semiconductor layer formed on the gate insulating layer to overlap the first gate electrode;
A drain electrode formed on the semiconductor layer and connected to the first gate electrode through the first gate contact hole, and a source electrode spaced apart from the drain electrode;
A passivation layer formed on the substrate and including a second gate contact hole exposing a portion of the source electrode; And
At least one double gate TFT diode formed on the passivation layer and including a second gate electrode connected to the source electrode through the second gate contact hole;
And the second gate electrode is connected to an input terminal and the drain electrode is grounded.
제 1 항에 있어서,
상기 더블 게이트 TFT 다이오드 중 상기 제 2 게이트 전극이 상기 입력단에 접속된 제 1 더블 게이트 TFT 다이오드의 드레인 전극은 상기 제 1 더블 게이트 TFT 다이오드와 인접한 제 2 더블 게이트 TFT 다이오드의 소스 전극과 접속되며, 상기 제 2 더블 게이트 TFT 다이오드의 드레인 전극은 접지되는 것을 특징으로 하는 정전기 방지 회로.
The method of claim 1,
The drain electrode of the first double gate TFT diode in which the second gate electrode of the double gate TFT diode is connected to the input terminal is connected to the source electrode of the second double gate TFT diode adjacent to the first double gate TFT diode. The drain electrode of the second double gate TFT diode is grounded.
제 1 항에 있어서,
상기 반도체층은 산화물, 유기물, 비정질 실리콘 및 다결정 실리콘 중 선택된 물질로 형성되는 것을 특징으로 하는 정전기 방지 회로.
The method of claim 1,
The semiconductor layer is an antistatic circuit, characterized in that formed of a material selected from oxide, organic material, amorphous silicon and polycrystalline silicon.
제 1 항에 있어서,
상기 보호막과 상기 게이트 절연막은 동일 물질로 형성되며, 상기 보호막과 상기 게이트 절연막은 동일 두께를 갖는 것을 특징으로 하는 정전기 방지 회로.
The method of claim 1,
And the protective film and the gate insulating film are formed of the same material, and the protective film and the gate insulating film have the same thickness.
제 1 항에 있어서,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 투명 전도성 물질 또는 불 투명 전도성 물질로 형성되거나, 상기 투명 전도성 물질과 불 투명 전도성 물질이 적층된 구조로 형성된 것을 특징으로 하는 정전기 방지 회로.
The method of claim 1,
And the first gate electrode and the second gate electrode are formed of a transparent conductive material or an opaque conductive material, or a structure in which the transparent conductive material and the opaque conductive material are laminated.
적어도 하나 이상의 더블 게이트 TFT 다이오드를 포함하는 정전기 방지 회로의 제조 방법에 관한 것으로,
상기 더블 게이트 TFT 다이오드를 형성하는 단계는,
기판 상에 제 1 게이트 전극을 형성하는 단계;
상기 기판 상에 상기 제 1 게이트 전극의 일부 영역을 노출시키는 제 1 게이트 콘택홀을 포함하는 게이트 절연막을 형성하는 단계;
상기 제 1 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 반도체층을 형성하는 단계;
상기 반도체층 상에 상기 제 1 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접속되는 드레인 전극 및 상기 드레인 전극과 이격된 구조의 소스 전극을 형성하는 단계;
상기 기판 상에 상기 소스 전극의 일부 영역을 노출시키는 제 2 게이트 콘택홀을 포함하는 보호막을 형성하는 단계; 및
상기 보호막 상에 상기 제 2 게이트 콘택홀을 통해 상기 소스 전극과 접속되는 제 2 게이트 전극을 형성하는 단계를 포함하며,
상기 제 2 게이트 전극은 입력단에 접속되고, 상기 드레인 전극은 접지되는 것을 특징으로 하는 정전기 방지 회로의 제조 방법.
A method of manufacturing an antistatic circuit comprising at least one or more double gate TFT diodes,
Forming the double gate TFT diode,
Forming a first gate electrode on the substrate;
Forming a gate insulating layer including a first gate contact hole exposing a portion of the first gate electrode on the substrate;
Forming a semiconductor layer on the gate insulating layer to overlap the first gate electrode;
Forming a drain electrode connected to the first gate electrode through the first gate contact hole and a source electrode spaced apart from the drain electrode on the semiconductor layer;
Forming a passivation layer on the substrate, the passivation layer including a second gate contact hole exposing a portion of the source electrode; And
Forming a second gate electrode on the passivation layer, the second gate electrode being connected to the source electrode through the second gate contact hole;
And the second gate electrode is connected to an input terminal and the drain electrode is grounded.
제 6 항에 있어서,
상기 더블 게이트 TFT 다이오드 중 상기 제 2 게이트 전극이 상기 입력단에 접속된 제 1 더블 게이트 TFT 다이오드의 드레인 전극은 상기 제 1 더블 게이트 TFT 다이오드와 인접한 제 2 더블 게이트 TFT 다이오드의 소스 전극과 접속되며, 상기 제 2 더블 게이트 TFT 다이오드의 드레인 전극은 접지되는 것을 특징으로 하는 정전기 방지 회로의 제조 방법.
The method of claim 6,
The drain electrode of the first double gate TFT diode in which the second gate electrode of the double gate TFT diode is connected to the input terminal is connected to the source electrode of the second double gate TFT diode adjacent to the first double gate TFT diode. The drain electrode of the second double gate TFT diode is grounded.
제 6 항에 있어서,
상기 반도체층은 산화물, 유기물, 비정질 실리콘 및 다결정 실리콘 중 선택된 물질로 형성되는 것을 특징으로 하는 정전기 방지 회로의 제조 방법.
The method of claim 6,
The semiconductor layer is a method of manufacturing an antistatic circuit, characterized in that formed of a material selected from oxide, organic material, amorphous silicon and polycrystalline silicon.
제 6 항에 있어서,
상기 보호막과 상기 게이트 절연막은 동일 물질로 형성하며, 상기 보호막과 상기 게이트 절연막은 동일 두께를 갖는 것을 특징으로 하는 정전기 방지 회로의 제조 방법.
The method of claim 6,
And the protective film and the gate insulating film are formed of the same material, and the protective film and the gate insulating film have the same thickness.
제 6 항에 있어서,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 투명 전도성 물질 또는 불 투명 전도성 물질로 형성되거나, 상기 투명 전도성 물질과 불 투명 전도성 물질이 적층된 구조로 형성된 것을 특징으로 하는 정전기 방지 회로의 제조 방법.
The method of claim 6,
And the first gate electrode and the second gate electrode are formed of a transparent conductive material or an opaque conductive material, or a structure in which the transparent conductive material and the non-transparent conductive material are laminated.
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