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KR101997341B1 - Thin film transistor and method of fabricating of the same - Google Patents

Thin film transistor and method of fabricating of the same Download PDF

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KR101997341B1
KR101997341B1 KR1020170113455A KR20170113455A KR101997341B1 KR 101997341 B1 KR101997341 B1 KR 101997341B1 KR 1020170113455 A KR1020170113455 A KR 1020170113455A KR 20170113455 A KR20170113455 A KR 20170113455A KR 101997341 B1 KR101997341 B1 KR 101997341B1
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KR
South Korea
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semiconductor layer
layer
forming
gate electrode
thin film
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김보성
홍문표
김상일
정현재
Original Assignee
고려대학교 세종산학협력단
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Publication date
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Abstract

박막 트랜지스터 및 그 제조 방법이 제공된다. 박막 트랜지스터의 제조 방법은 기판이 준비되는 단계, 상기 기판 상에 제1 반도체 층을 형성하는 단계, 상기 제1 반도체 층 상에, 상기 제1 반도체 층 보다 두께가 얇은 제2 반도체 층을 형성하는 단계, 상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝하는 단계, 상기 제2 반도체 층 상에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하되, 상기 제1 반도체 층은 산소 분위기에서DC 스퍼터링(sputtering)으로 형성되고, 상기 제2 반도체 층은 산소 결핍 조건에서 상기 제1 반도체 층보다 느린 속도로 형성된다.A thin film transistor and a method of manufacturing the same are provided. A method of manufacturing a thin film transistor includes preparing a substrate, forming a first semiconductor layer on the substrate, and forming a second semiconductor layer thinner than the first semiconductor layer on the first semiconductor layer. Patterning the first semiconductor layer and the second semiconductor layer, forming a gate insulating film on the second semiconductor layer, and forming a gate electrode on the gate insulating film, wherein the first semiconductor layer is formed. The layer is formed by DC sputtering in an oxygen atmosphere, and the second semiconductor layer is formed at a slower rate than the first semiconductor layer under oxygen deficient conditions.

Description

박막 트랜지스터 및 그 제조 방법{Thin film transistor and method of fabricating of the same}Thin film transistor and method of fabrication thereof {Thin film transistor and method of fabricating of the same}

본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 이중 반도체 층을 포함하는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly, to a thin film transistor including a double semiconductor layer and a method of manufacturing the same.

LCD 또는 OLED와 같은 액티브 매트릭스(active matrix) 디스플레이 패널은 휴대폰, 노트북, 모니터, TV 등 다양한 전자 디스플레이 제품의 핵심 부품으로 사용되고 있다.Active matrix display panels, such as LCDs or OLEDs, are being used as key components in various electronic display products such as mobile phones, laptops, monitors and TVs.

최근 차세대 디스플레이로 각광받고 있는 플렉서블(flexible) 디스플레이, 폴더블(foldable) 디스플레이 및 스트레쳐블(stretchable) 디스플레이의 화질과 동작 특성을 향상시키기 위해, 디스플레이의 핵심 요소인 박막 트랜지스터(Thin Film Transistor, TFT)에 대한 연구가 활발하게 진행되고 있다.In order to improve the image quality and operation characteristics of flexible display, foldable display, and stretchable display, which are gaining popularity as the next generation display, thin film transistor (TFT), a key element of display, is improved. ) Is being actively researched.

그러나 현재 기술로는 박막 트랜지스터에 손상을 가하지 않고 완벽한 롤링(rolling)이 어려우며, 대량 생산이 용이하지 않고, 박막 트랜지스터의 특성, 신뢰성 및 안정성이 낮다는 등 많은 문제가 산재되어 있다.However, there are many problems in the current technology, such that it is difficult to completely roll the film without damaging the thin film transistor, mass production is not easy, and the characteristics, reliability, and stability of the thin film transistor are low.

따라서, 전기적 특성이 우수하고, 신뢰성 및 안정성이 향상된 박막 트랜지스터에 에 대한 기술들이 요구되고 있다.Accordingly, there is a need for technologies for thin film transistors having excellent electrical characteristics and improved reliability and stability.

본 발명이 해결하고자 하는 일 기술적 과제는, 이중층 구조의 반도체 층을 갖는 박막 트랜지스터의 제조 방법을 제공하는 데 있다.One technical problem to be solved by the present invention is to provide a method for manufacturing a thin film transistor having a semiconductor layer of a double layer structure.

본 발명이 해결하고자 하는 다른 기술적 과제는, on/off ratio가 향상된 박막 트랜지스터를 제공하는 데 있다.Another technical problem to be solved by the present invention is to provide a thin film transistor with improved on / off ratio.

본 발명이 해결하고자 하는 또 다른 기술적 과제는, 전기적 특성이 향상된 박막 트랜지스터를 제공하는 데 있다.Another technical problem to be solved by the present invention is to provide a thin film transistor with improved electrical characteristics.

본 발명이 해결하고자 하는 또 다른 기술적 과제는, 신뢰성 및 안정성이 향상된 박막 트랜지스터를 제공하는 데 있다.Another technical problem to be solved by the present invention is to provide a thin film transistor with improved reliability and stability.

본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.The technical problem to be solved by the present invention is not limited to the above.

상기 기술적 과제를 해결하기 위해, 본 발명은 박막 트랜지스터의 제조 방법을 제공한다.In order to solve the above technical problem, the present invention provides a method of manufacturing a thin film transistor.

일 실시 예에 따르면, 박막 트랜지스터의 제조 방법은 기판이 준비되는 단계, 상기 기판 상에 제1 반도체 층을 형성하는 단계, 상기 제1 반도체 층 상에, 상기 제1 반도체 층 보다 두께가 얇은 제2 반도체 층을 형성하는 단계, 상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝하는 단계, 상기 제2 반도체 층 상에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하되, 상기 제1 반도체 층은 산소 분위기에서 DC 스퍼터링(sputtering)으로 형성되고, 상기 제2 반도체 층은 산소 결핍 조건에서 형성된다.According to one embodiment, a method of manufacturing a thin film transistor includes preparing a substrate, forming a first semiconductor layer on the substrate, and a second thinner than the first semiconductor layer on the first semiconductor layer. Forming a semiconductor layer, patterning the first semiconductor layer and the second semiconductor layer, forming a gate insulating film on the second semiconductor layer, and forming a gate electrode on the gate insulating film However, the first semiconductor layer is formed by DC sputtering in an oxygen atmosphere, and the second semiconductor layer is formed under oxygen deficient conditions.

일 실시 예에 따르면, 박막 트랜지스터의 제조 방법은 기판이 준비되는 단계, 상기 기판 상에 제1 반도체 층을 형성하는 단계, 상기 제1 반도체 층 상에, 상기 제1 반도체 층 보다 두께가 얇은 제2 반도체 층을 형성하는 단계, 상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝하는 단계, 상기 제2 반도체 층 상에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하되, 상기 제1 반도체 층은 산소 분위기에서 DC 스퍼터링(sputtering)으로 형성되고, 상기 제2 반도체 층은 마그네트론 스퍼터링(magnetic field shielded sputtering, MFSS), 원자층 증착(atomic layer deposition, ALD) 또는 용액 공정 중 어느 하나를 이용하여 증착될 수 있다.According to one embodiment, a method of manufacturing a thin film transistor includes preparing a substrate, forming a first semiconductor layer on the substrate, and a second thinner than the first semiconductor layer on the first semiconductor layer. Forming a semiconductor layer, patterning the first semiconductor layer and the second semiconductor layer, forming a gate insulating film on the second semiconductor layer, and forming a gate electrode on the gate insulating film Wherein, the first semiconductor layer is formed by DC sputtering in an oxygen atmosphere, the second semiconductor layer is magnetic field shielded sputtering (MFSS), atomic layer deposition (ALD) or solution process It may be deposited using either.

일 실시 예에 따르면, 상기 제1 반도체 층은 비정질 실리콘 또는 금속 산화물 중 어느 하나를 포함할 수 있다.According to one embodiment, the first semiconductor layer may include any one of amorphous silicon or metal oxide.

일 실시 예에 따르면, 상기 제2 반도체 층은 금속 산화물, 3내지 5주기 원소의 화합물 또는 전이금속 칼코젠 화합물 중 어느 하나를 포함할 수 있다.According to an embodiment, the second semiconductor layer may include any one of a metal oxide, a compound of 3 to 5 cycle elements, or a transition metal chalcogen compound.

일 실시 예에 따르면, 상기 제2 반도체 층의 소스는 TMDC(transition metal dichalcogenide)인 것을 포함할 수 있다.According to an embodiment, the source of the second semiconductor layer may include a transition metal dichalcogenide (TMDC).

일 실시 예에 따르면, 박막 트랜지스터의 제조 방법은 상기 게이트 전극을 형성하는 단계 후에, 상기 게이트 절연막을 패터닝하여 상기 제2 반도체 층의 일부 영역을 외부로 노출시키는 단계, 상기 노출된 제2 반도체 층의 일부 영역을 플라즈마 처리하여, 상기 제1 반도체 층 및 상기 제2 반도체 층의 일부 영역을 도전성 컨택 영역으로 변경시키는 단계 및 상기 도전성 컨택 영역 및 상기 게이트 전극을 덮는 제1 보호층을 형성하는 단계를 더 포함할 수 있다.According to an embodiment, in the method of manufacturing the thin film transistor, after the forming of the gate electrode, patterning the gate insulating layer to expose a portion of the second semiconductor layer to the outside, the exposing of the exposed second semiconductor layer Plasma processing the partial region to change the partial region of the first semiconductor layer and the second semiconductor layer into a conductive contact region and to form a first protective layer covering the conductive contact region and the gate electrode; It may include.

일 실시 예에 따르면, 상기 제1 보호층의 소스는 SiO2인 것을 포함할 수 있다.According to an embodiment, the source of the first protective layer may include SiO 2 .

일 실시 예에 따르면, 박막 트랜지스터의 제조 방법은 상기 게이트 전극을 형성하는 단계 후에, 상기 게이트 절연막을 패터닝하여 상기 제2 반도체 층의 일부 영역을 외부로 노출시키는 단계, 상기 노출된 제2 반도체 층 및 상기 게이트 전극을 덮는 제1 보호층을 형성하는 단계 및 상기 제1 보호층을 열처리하여, 상기 제1 반도체 층 및 상기 제2 반도체 층의 일부 영역에 수소 이온을 확산시켜 도전성 컨택 영역을 형성하는 단계를 더 포함할 수 있다.According to an embodiment, in the method of manufacturing a thin film transistor, after forming the gate electrode, patterning the gate insulating layer to expose a portion of the second semiconductor layer to the outside, the exposed second semiconductor layer and Forming a first protective layer covering the gate electrode and heat-treating the first protective layer to form a conductive contact region by diffusing hydrogen ions in a portion of the first semiconductor layer and the second semiconductor layer It may further include.

일 실시 예에 따르면, 상기 제1 보호층의 소스는 확산될 수소 이온을 제공하는SiNx:H인 것을 포함할 수 있다.According to an embodiment, the source of the first protective layer may include SiN x : H that provides hydrogen ions to be diffused.

상기 기술적 과제를 해결하기 위해, 본 발명은 박막 트랜지스터를 제공한다.In order to solve the above technical problem, the present invention provides a thin film transistor.

일 실시 예에 따르면, 박막 트랜지스터는 기판, 상기 기판 상에 제공되는 반도체 층, 상기 기판 상에 제공되고, 상기 반도체 층의 양 측면과 접촉하며 상기 반도체 층과 동일한 높이를 갖는 도전성 컨택 영역, 상기 반도체 층 상에 제공되는 게이트 절연막, 상기 게이트 절연막 상에 제공되는 게이트 전극, 상기 도전성 컨택 영역 및 상기 게이트 전극 상에 제공되는 제1 보호층, 상기 제1 보호층 상에 제공되는 제2 보호층 및 상기 제1 보호층 및 상기 제2 보호층을 관통하여 상기 도전성 컨택 영역에 접촉하는 소스/드레인 전극을 포함하되, 상기 반도체 층은, 상기 기판 상에 제공되는 제1 반도체 층 및 상기 제1 반도체 층 상에 제공되고, 상기 제1 반도체 층보다 얇은 두께를 갖는 제2 반도체 층을 포함한다.According to an embodiment, the thin film transistor may include a substrate, a semiconductor layer provided on the substrate, a conductive contact region provided on the substrate and in contact with both sides of the semiconductor layer and having the same height as the semiconductor layer, and the semiconductor. A gate insulating film provided on the layer, a gate electrode provided on the gate insulating film, a first protective layer provided on the conductive contact region and the gate electrode, a second protective layer provided on the first protective layer, and the A source / drain electrode penetrating the first protective layer and the second protective layer to contact the conductive contact region, wherein the semiconductor layer is formed on the first semiconductor layer and the first semiconductor layer; And a second semiconductor layer having a thickness thinner than the first semiconductor layer.

일 실시 예에 따르면, 상기 제2 반도체 층은 TMDC를 포함할 수 있다.According to an embodiment, the second semiconductor layer may include a TMDC.

일 실시 예에 따르면, 상기 제1 보호층은 SiO2 또는 SiNx:H 중 어느 하나를 포함할 수 있다.According to one embodiment, the first protective layer may include any one of SiO 2 or SiN x : H.

본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법은, 기판 상에 제1 반도체 층을 형성하고, 상기 제1 반도체 층 상에 제2 반도체 층을 형성하고, 상기 제1 반도체 층 및 상기 제2 반도체 층을 동시에 패터닝 할 수 있다. 이에 따라, 박막 트랜지스터의 제조 공정이 간소화되어, 공정의 경제성이 향상될 수 있다.In a method of manufacturing a thin film transistor according to an embodiment of the present invention, a first semiconductor layer is formed on a substrate, a second semiconductor layer is formed on the first semiconductor layer, and the first semiconductor layer and the second semiconductor are formed. The layers can be patterned at the same time. Accordingly, the manufacturing process of the thin film transistor can be simplified, and the economics of the process can be improved.

또한, 본 발명의 실시 예에 따른 박막 트랜지스터는 제1 반도체 층 및 상기 제1 반도체 층보다 얇은 두께를 갖는 제2 반도체 층을 포함하는 반도체 층을 갖고, 상기 반도체 층의 일부가 변경된 도전성 컨택 영역을 갖는다. 이에 따라, 상기 도전성 컨택 영역이 상기 제2 반도체 층과 전기적으로 접촉하여, 박막 트랜지스터의 전기적 특성이 향상될 수 있다.In addition, the thin film transistor according to an exemplary embodiment of the present invention has a semiconductor layer including a first semiconductor layer and a second semiconductor layer having a thickness thinner than that of the first semiconductor layer, and a portion of the semiconductor layer has a changed conductive contact region. Have Accordingly, the conductive contact region may be in electrical contact with the second semiconductor layer, thereby improving electrical characteristics of the thin film transistor.

도 1은 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 순서도이다.
도 2는 도 1의 S110을 설명하기 위한 도면이다.
도 3은 도 1의 S120을 설명하기 위한 도면이다.
도 4는 도 1의 S130을 설명하기 위한 도면이다.
도 5는 도 1의 S140을 설명하기 위한 도면이다.
도 6은 도 1의 S150을 설명하기 위한 도면이다.
도 7은 도 1의 S160을 설명하기 위한 도면이다.
도 8은 도 1의 S170을 설명하기 위한 도면이다.
도 9는 도 1의 S180의 제1 실시 예를 설명하기 위한 순서도이다.
도 10 및 도 11은 도 1의 S180의 제1 실시 예를 설명하기 위한 도면이다.
도 12는 도 1의 S180의 제2 실시 예를 설명하기 위한 순서도이다.
도 13 및 도 14는 도 1의 S180의 제2 실시 예를 설명하기 위한 도면이다.
도 15은 본 발명의 실시 예에 따른 박막 트랜지스터의 제2 보호층의 형성 방법을 설명하기 위한 도면이다.
도 16 및 도 17는 도 1의 S190을 설명하기 위한 도면이다.
도 18은 본 발명의 실시 예 및 종래 기술에 따른 박막 트랜지스터의 Transfer Curve를 나타내는 도면이다.
도 19은 본 발명의 실시 예 및 종래 기술에 따른 박막 트랜지스터의 Output Curve를 나타내는 도면이다.1 is a flowchart illustrating a method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention.
FIG. 2 is a diagram for explaining S110 of FIG. 1.
3 is a view for explaining S120 of FIG. 1.
4 is a view for explaining S130 of FIG. 1.
FIG. 5 is a diagram for explaining S140 of FIG. 1.
FIG. 6 is a diagram for explaining S150 of FIG. 1.
FIG. 7 is a diagram for describing S160 of FIG. 1.
FIG. 8 is a diagram for explaining S170 of FIG. 1.
FIG. 9 is a flowchart for describing a first embodiment of S180 of FIG. 1.
10 and 11 are diagrams for describing a first embodiment of S180 of FIG. 1.
12 is a flowchart for describing a second embodiment of S180 of FIG. 1.
13 and 14 are diagrams for describing a second embodiment of S180 of FIG. 1.
15 is a view for explaining a method of forming a second protective layer of a thin film transistor according to an exemplary embodiment of the present invention.
16 and 17 are diagrams for describing S190 of FIG. 1.
18 is a diagram illustrating a transfer curve of a thin film transistor according to an exemplary embodiment of the present invention and a prior art.
19 is a view showing an output curve of a thin film transistor according to an embodiment of the present invention and the prior art.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the technical idea of the present invention is not limited to the exemplary embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed contents are thorough and complete, and that the spirit of the present invention can be sufficiently delivered to those skilled in the art.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.In the present specification, when a component is mentioned to be on another component, it means that it may be formed directly on the other component or a third component may be interposed therebetween. In addition, in the drawings, the thicknesses of films and regions are exaggerated for effective explanation of technical contents.

또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.In addition, in various embodiments of the present specification, terms such as first, second, and third are used to describe various components, but these components should not be limited by these terms. These terms are only used to distinguish one component from another. Thus, what is referred to as a first component in one embodiment may be referred to as a second component in another embodiment. Each embodiment described and illustrated herein also includes its complementary embodiment. In addition, the term 'and / or' is used herein to include at least one of the components listed before and after.

명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. In the specification, the singular encompasses the plural unless the context clearly indicates otherwise. In addition, the terms "comprise" or "having" are intended to indicate that there is a feature, number, step, element, or combination thereof described in the specification, and one or more other features or numbers, steps, configurations It should not be understood to exclude the possibility of the presence or the addition of elements or combinations thereof.

또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.In addition, in the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 1은 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 순서도이고, 도 2 내지 도 15는 도 1의 각 단계를 보다 상세하게 설명하기 위한 도면이다.1 is a flowchart illustrating a method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention, and FIGS. 2 to 15 are views for explaining each step of FIG. 1 in more detail.

도 1 및 도 2를 참조하면, 기판(110)이 준비된다(S110). 상기 기판(110)은 유연한 재질로 형성될 수 있다. 일 실시 예에 따르면, 상기 기판(100)은 PET(polyethylene terephthalate), PI(polyimide), PC(polycarbonate), NC(nano-cellulose) 및 고무 중 어느 하나로 형성될 수 있다. 이와 달리, 다른 실시 예에 따르면, 상기 기판(110)은 리지드(rigid)한 재질로 형성될 수 있다. 예를 들어, 상기 기판(100)은 금속 기판, 유리 기판, 실리콘 반도체 기판, 화합물 반도체 기판 또는 플라스틱 기판일 수 있다.1 and 2, the substrate 110 is prepared (S110). The substrate 110 may be formed of a flexible material. According to an embodiment, the substrate 100 may be formed of any one of polyethylene terephthalate (PET), polyimide (PI), polycarbonate (PC), nano-cellulose (NC), and rubber. Unlike this, according to another embodiment, the substrate 110 may be formed of a rigid material. For example, the substrate 100 may be a metal substrate, a glass substrate, a silicon semiconductor substrate, a compound semiconductor substrate, or a plastic substrate.

일 실시 예에 따르면, 상기 기판(110) 상에 버퍼(buffer)층이 형성되고, 상기 버퍼층의 소스는 SiOx일 수 있다.According to an embodiment, a buffer layer is formed on the substrate 110, and a source of the buffer layer may be SiO x .

도 1 및 도 3을 참조하면, 상기 기판(110) 상에 제1 반도체 층(122)이 형성된다(S120).1 and 3, a first semiconductor layer 122 is formed on the substrate 110 (S120).

일 실시 예에 따르면, 상기 제1 반도체 층(122)은 산소 분위기에서 DC 스퍼터링(sputtering)으로 형성될 수 있다. 다른 실시 예에 따르면, 상기 제1 반도체 층(122)은 산소 분위기에서 플라즈마 화학 기상 증착(plasma-enhanced chemical vapor deposition, PECVD)으로 형성될 수 있다.According to an embodiment, the first semiconductor layer 122 may be formed by DC sputtering in an oxygen atmosphere. According to another embodiment, the first semiconductor layer 122 may be formed by plasma-enhanced chemical vapor deposition (PECVD) in an oxygen atmosphere.

일 실시 예에 따르면, 상기 제1 반도체 층(122)은 비정질 실리콘 또는 금속 산화물 중 어느 하나를 포함할 수 있다. 예를 들어, 상기 금속 산화물은 indium oxide, tin oxide, zinc oxide, indium tin oxide, indium zinc oxide, tin zinc oxide 또는 indium zinc tin oxide와 같은 반도체 특성을 갖는 물질일 수 있다.According to one embodiment, the first semiconductor layer 122 may include any one of amorphous silicon or metal oxide. For example, the metal oxide may be a material having semiconductor characteristics such as indium oxide, tin oxide, zinc oxide, indium tin oxide, indium zinc oxide, tin zinc oxide, or indium zinc tin oxide.

일 실시 예에 따르면, 상기 제1 반도체 층(122)의 두께는 수십~수백 nm이고, 캐리어 농도는 1014~1018 cm-2일 수 있다.According to one embodiment, the thickness of the first semiconductor layer 122 may be several tens to several hundred nm, the carrier concentration may be 10 14 ~ 10 18 cm -2 .

도 1 및 도 4를 참조하면, 상기 제1 반도체 층(122) 상에, 상기 제1 반도체 층(122) 보다 두께가 얇은 제2 반도체 층(124)이 형성된다(S130).1 and 4, a second semiconductor layer 124 thinner than the first semiconductor layer 122 is formed on the first semiconductor layer 122 (S130).

상기 제2 반도체 층(124)은 산소 결핍 조건에서 형성될 수 있다. 일 실시 예에 따르면, 상기 제2 반도체 층(124)은 마그네트론 스퍼터링(magnetic field shielded sputtering, MFSS), 원자층 증착(atomic layer deposition, ALD) 또는 용액 공정 중 어느 하나를 이용하여 증착 될 수 있다.The second semiconductor layer 124 may be formed under oxygen deprivation conditions. According to an embodiment, the second semiconductor layer 124 may be deposited using any one of magnetic field shielded sputtering (MFSS), atomic layer deposition (ALD), or a solution process.

상기 제2 반도체 층(124)이 산소 결핍 조건에서, 마그네트론 스퍼터링, 원자층 증착 또는 용액 공정 중 어느 하나를 이용하여 증착 되는 경우, 산소 음이온의 발생이 억제되어, 증착 과정에서 상기 제2 반도체 층(124)에 결함이 발생하는 것이 방지될 수 있다.When the second semiconductor layer 124 is deposited using any one of magnetron sputtering, atomic layer deposition, or a solution process under oxygen deficient conditions, generation of oxygen anions is suppressed, and thus, the second semiconductor layer ( The occurrence of a defect in 124 can be prevented.

일 실시 예에 따르면, 상기 제2 반도체 층(124)은 금속 산화물, 3 내지 5주기 원소의 화합물 또는 전이금속 칼코젠 화합물 중 어느 하나를 포함할 수 있다. 예를 들어, 상기 금속 산화물은 indium oxide, tin oxide, zinc oxide, indium tin oxide, indium zinc oxide, tin zinc oxide 또는 indium zinc tin oxide와 같은 반도체 특성을 갖는 물질일 수 있다. 다른 예를 들어, 상기 3 내지 5주기 원소의 화합물은 InAs, InSb, InAsSb, InGaSb를 포함할 수 있다. 또 다른 예를 들어, 상기 전이금속 칼코젠 화합물은 MoS2, MoSe2, WS2, WSe2를 포함하고, 상기 제2 반도체 층(124)의 소스는 TMDC(transition metal dichalcogenide)일 수 있다.According to an embodiment, the second semiconductor layer 124 may include any one of a metal oxide, a compound of 3 to 5 cycle elements, or a transition metal chalcogen compound. For example, the metal oxide may be a material having semiconductor characteristics such as indium oxide, tin oxide, zinc oxide, indium tin oxide, indium zinc oxide, tin zinc oxide, or indium zinc tin oxide. In another example, the compound of the 3 to 5 period element may include InAs, InSb, InAsSb, InGaSb. In another example, the transition metal chalcogen compound includes MoS 2 , MoSe 2 , WS 2 , WSe 2 , and the source of the second semiconductor layer 124 may be a transition metal dichalcogenide (TMDC).

일 실시 예에 따르면, 상기 제2 반도체 층(124)은 박막으로 형성되되, 유효 채널층을 형성할 수 있는 두께를 갖는다. 예를 들어, 상기 제2 반도체 층(124)의 두께는 수~수백 Å이고, 캐리어 농도는 1017~1021 cm-2일 수 있다.According to an embodiment, the second semiconductor layer 124 is formed of a thin film and has a thickness capable of forming an effective channel layer. For example, the second semiconductor layer 124 may have a thickness of several hundreds to several hundred micrometers, and a carrier concentration may be 10 17 to 10 21 cm −2 .

이에 따라, 박막 트랜지스터는 상기 제1 반도체 층(122) 및 상기 제2 반도체 층(124)으로 구성된 이중층 구조의 반도체 층(120)을 포함할 수 있다.Accordingly, the thin film transistor may include a double layer semiconductor layer 120 including the first semiconductor layer 122 and the second semiconductor layer 124.

상기 반도체 층(120)의 첫 번째 구성인, 상기 제1 반도체 층(122)은 상기 반도체 층(120) 전체의 캐리어 양을 조절하여, 박막 트랜지스터의 off 전류를 낮추고 on/off ratio를 향상시키며, 문턱 전압을 조절하여, 박막 트랜지스터의 전류-전압 곡선 특성을 향상시킬 수 있다.The first semiconductor layer 122, which is the first configuration of the semiconductor layer 120, adjusts the amount of carriers of the entire semiconductor layer 120, thereby lowering off current and improving on / off ratio of the thin film transistor. By adjusting the threshold voltage, current-voltage curve characteristics of the thin film transistor may be improved.

상기 반도체 층(120)의 두 번째 구성인, 상기 제2 반도체 층(124)은 캐리어 농도와 이동도가 높은 물질을 소스로 사용하여, 상기 반도체 층(120)의 전기 전도도를 향상시킬 수 있다.The second semiconductor layer 124, which is the second configuration of the semiconductor layer 120, may use a material having a high carrier concentration and high mobility as a source to improve electrical conductivity of the semiconductor layer 120.

도 1 및 도 5를 참조하면, 상기 반도체 층(120)이 패터닝된다(S140). 이에 따라, 상기 기판(110)의 일부 영역이 외부로 노출될 수 있다.1 and 5, the semiconductor layer 120 is patterned (S140). Accordingly, some regions of the substrate 110 may be exposed to the outside.

일 실시 예에 따르면, 상기 반도체 층(120)은 photolithography를 이용하여 패터닝 될 수 있다.According to an embodiment, the semiconductor layer 120 may be patterned using photolithography.

도 1 및 도 6을 참조하면, 상기 제2 반도체 층(124) 상에 게이트 절연막(130)이 형성된다(S150).1 and 6, a gate insulating layer 130 is formed on the second semiconductor layer 124 (S150).

일 실시 예에 따르면, 상기 게이트 절연막(130)은 상기 제2 반도체 층(124) 상에 형성되되, 상기 반도체 층(120)이 패터닝되어, 외부로 노출된 상기 기판(110)의 일부 영역을 덮는 형태로 형성된다.In an embodiment, the gate insulating layer 130 is formed on the second semiconductor layer 124, and the semiconductor layer 120 is patterned to cover a portion of the substrate 110 that is exposed to the outside. It is formed in the form.

일 실시 예에 따르면, 상기 게이트 절연막(130)은 절연 물질로 형성될 수 있다. 예를 들어, 상기 게이트 절연막(130)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 금속 산화물과 같은 고유전 물질(예를 들어, 알루미늄 산화물, 또는 하프늄 산화물) 등을 포함할 수 있다. 일 실시 예에 따르면, 상기 게이트 절연막(130)은, SiOx를 포함할 수 있다.According to an embodiment, the gate insulating layer 130 may be formed of an insulating material. For example, the gate insulating layer 130 may include a high dielectric material (eg, aluminum oxide or hafnium oxide) such as silicon oxide, silicon nitride, silicon oxynitride, or metal oxide. According to an embodiment, the gate insulating layer 130 may include SiO x .

도 1 및 도 7을 참조하면, 상기 게이트 절연막(130) 상에 게이트 전극(140)이 형성된다(S160).1 and 7, a gate electrode 140 is formed on the gate insulating layer 130 (S160).

일 실시 예에 따르면, 상기 게이트 전극(140)은 상기 게이트 절연막(130)을 사이에 두고 상기 제2 반도체 층(124)의 일부 영역 상에 형성될 수 있다. 일 실시 예에 따르면, 상기 게이트 전극(140)은 상기 제2 반도체 층(124) 상에 형성된 뒤 패터닝 되어, 상기 제2 반도체 층(124)의 일부 영역 상에 형성될 수 있다. 예를 들어, 상기 게이트 전극(140)은 photolithography를 이용하여 패터닝 될 수 있다.According to an embodiment, the gate electrode 140 may be formed on a portion of the second semiconductor layer 124 with the gate insulating layer 130 interposed therebetween. According to an embodiment, the gate electrode 140 may be formed on the second semiconductor layer 124 and then patterned to form a portion of the second semiconductor layer 124. For example, the gate electrode 140 may be patterned using photolithography.

일 실시 예에 따르면, 상기 게이트 전극(140)은 금속으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(140)은 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 텅스텐(W) 및 이들의 합금으로 형성될 수 있다. 상기 게이트 전극(140)은 상기 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(140)은 몰리브덴(Mo), 알루미늄(Al), 및 몰리브덴(Mo)이 순차적으로 적층된 삼중막이거나, 티타늄(Ti)과 구리(Cu)가 순차적으로 적층된 이중막이거나, 티타늄(Ti)과 구리(Cu)의 합금으로 된 단일막일 수 있다.According to an embodiment, the gate electrode 140 may be formed of a metal. For example, the gate electrode 140 is made of nickel (Ni), chromium (Cr), molybdenum (Mo), aluminum (Al), titanium (Ti), copper (Cu), tungsten (W) and alloys thereof. Can be formed. The gate electrode 140 may be formed of a single layer or multiple layers using the metal. For example, the gate electrode 140 may be a triple layer in which molybdenum (Mo), aluminum (Al), and molybdenum (Mo) are sequentially stacked, or a double layer in which titanium (Ti) and copper (Cu) are sequentially stacked. The film may be a single film made of an alloy of titanium (Ti) and copper (Cu).

다른 실시 예에 따르면, 상기 게이트 전극(140)은 투명한 도전성 물질로 형성될 수 있다. 예를 들어, 상기 게이트 전극(140)은, 실리콘(Si)으로 형성될 수 있다.According to another embodiment, the gate electrode 140 may be formed of a transparent conductive material. For example, the gate electrode 140 may be formed of silicon (Si).

도 1 및 도 8을 참조하면, 상기 게이트 절연막(130)이 패터닝된다(S170). 상기 게이트 절연막(130)이 패터닝되어, 상기 제2 반도체 층(124)의 일부 영역이 외부로 노출될 수 있다. 다시 말하면, 상기 게이트 절연막(130)은 상기 제2 반도체 층(124) 상에 위치하되, 상기 게이트 전극(140)과 동일한 영역 상에 위치할 수 있다.1 and 8, the gate insulating layer 130 is patterned (S170). The gate insulating layer 130 may be patterned to expose a portion of the second semiconductor layer 124 to the outside. In other words, the gate insulating layer 130 may be positioned on the second semiconductor layer 124, but may be positioned on the same region as the gate electrode 140.

도 1 및 도 9 내지 도 14를 참조하면, 도전성 컨택 영역(150)이 형성된다(S180).1 and 9 to 14, the conductive contact region 150 is formed (S180).

이하, 도 9 내지 도 11을 참조하여 제1 실시 예에 따른 상기 도전성 컨택 영역(150)의 형성을 설명하고, 도 12 내지 도 14를 참조하여 제2 실시 예에 따른 상기 도전성 컨택 영역(150)의 형성을 설명한다.Hereinafter, the formation of the conductive contact region 150 according to the first embodiment will be described with reference to FIGS. 9 through 11, and the conductive contact region 150 according to the second embodiment will be described with reference to FIGS. 12 through 14. Describe the formation of.

도 9는 도 1의 S180의 제1 실시 예를 설명하기 위한 순서도이다. 도 9를 참조하면, 제1 실시 예에 따른 상기 도전성 컨택 영역(150)의 형성 단계(S180)는, 외부로 노출된 상기 제2 반도체 층(124)의 일부 영역을 열처리하여, 상기 반도체 층(120)의 일부 영역을 상기 도전성 컨택 영역(150)으로 변경시키는 단계(S182) 및 상기 도전성 컨택 영역(150) 및 상기 게이트 전극(140)을 덮는 제1 보호층(160)을 형성하는 단계(S184)를 포함한다.FIG. 9 is a flowchart for describing a first embodiment of S180 of FIG. 1. Referring to FIG. 9, in the forming of the conductive contact region 150 according to the first embodiment (S180), a portion of the second semiconductor layer 124 exposed to the outside may be heat treated to form the semiconductor layer ( Changing a portion of the region 120 to the conductive contact region 150 (S182) and forming a first protective layer 160 covering the conductive contact region 150 and the gate electrode 140 (S184). ).

도 9 및 도 10을 참조하면, 상기 게이트 절연막(130)의 패터닝으로 인해 외부로 노출된 상기 제2 반도체 층(124)의 일부 영역이 플라즈마 처리되어, 상기 반도체 층(120)의 일부 영역이 상기 도전성 컨택 영역(150)으로 변경된다(S182).9 and 10, a portion of the second semiconductor layer 124 exposed to the outside due to the patterning of the gate insulating layer 130 is plasma-processed, so that a portion of the semiconductor layer 120 is partially The conductive contact region 150 is changed (S182).

만약, 상기 제2 반도체 층(124)이 TMDC로 이루어진 경우, 상기 도전성 컨택 영역(150)이 상기 제2 반도체 층(124)의 측면 내로 침투하는 것을 방지할 수 있다. 이로써, 상기 제2 반도체 층(124)의 설계 dimension과 공정 dimension의 일치도를 향상시킬 수 있다.If the second semiconductor layer 124 is formed of TMDC, the conductive contact region 150 may be prevented from penetrating into the side surface of the second semiconductor layer 124. As a result, the degree of agreement between the design dimension and the process dimension of the second semiconductor layer 124 may be improved.

도 9 및 도 11을 참조하면, 상기 도전성 컨택 영역(150) 및 상기 게이트 전극(140)을 덮는 제1 보호층(160)을 형성된다(S184).9 and 11, a first passivation layer 160 covering the conductive contact region 150 and the gate electrode 140 is formed (S184).

상기 도전성 컨택 영역(150)이 형성된 후, 상기 제1 보호층(160)을 형성하는 경우, 상기 제1 보호층(160)의 형성 물질이 상기 도전성 컨택 영역(150)의 형성에 영향을 미치지 않는다. 따라서, 상기 제1 보호층(160)의 소스를 선택하는 것이 자유로울 수 있다.After the conductive contact region 150 is formed, when the first protective layer 160 is formed, a material forming the first protective layer 160 does not affect the formation of the conductive contact region 150. . Therefore, it may be free to select a source of the first passivation layer 160.

일 실시 예에 따르면, 상기 제1 보호층(160)은 유전율이 낮은 물질을 소스로 사용하고, 예를 들어, 상기 제1 보호층(160)의 소스는 SiO2일 수 있다.According to an embodiment, the first passivation layer 160 may be formed of a material having a low dielectric constant, and for example, the source of the first passivation layer 160 may be SiO 2 .

도 12는 도 1의 S180의 제2 실시 예를 설명하기 위한 순서도이다.12 is a flowchart for describing a second embodiment of S180 of FIG. 1.

도 12를 참조하면, 제2 실시 예에 따른 상기 도전성 컨택 영역(150)의 형성 단계(S180)는, 외부로 노출된 상기 제2 반도체 층(124) 및 상기 게이트 전극(140)을 덮는 제1 보호층(160)을 형성하는 단계(S186) 및 상기 제1 보호층(160)을 열처리하여, 상기 반도체 층(120)의 일부 영역에 수소 이온을 확산시켜 상기 도전성 컨택 영역(150)을 형성하는 단계(S188)를 포함한다.Referring to FIG. 12, in the forming of the conductive contact region 150 (S180) according to the second embodiment, the first semiconductor layer 124 and the gate electrode 140 that are exposed to the outside are covered. Forming a conductive layer 160 (S186) and heat-treating the first protective layer 160 to diffuse hydrogen ions into a portion of the semiconductor layer 120 to form the conductive contact region 150. Step S188 is included.

도 12 및 도 13을 참조하면, 상기 게이트 절연막(130)의 패터닝으로 인해 외부로 노출된 상기 제2 반도체 층(124) 및 상기 게이트 전극(140)을 덮는 제1 보호층(160)이 형성된다(S186).12 and 13, a first passivation layer 160 covering the second semiconductor layer 124 and the gate electrode 140 exposed to the outside due to the patterning of the gate insulating layer 130 is formed. (S186).

상기 도전성 컨택 영역(150)의 형성 전에, 상기 제1 보호층(160)을 형성하는 경우, 상기 제1 보호층(160)의 형성 물질이 상기 도전성 컨택 영역(150)의 형성에 영향을 미칠 수 있다.If the first protective layer 160 is formed before the conductive contact region 150 is formed, a material forming the first protective layer 160 may affect the formation of the conductive contact region 150. have.

일 실시 예에 따르면, 상기 제1 보호층(160)은 수소 함량이 높은 물질을 소스로 사용하고, 예를 들어, 상기 제1 보호층(160)의 소스는 SiNx:H일 수 있다. According to an embodiment, the first passivation layer 160 uses a material having a high hydrogen content as a source, and for example, the source of the first passivation layer 160 may be SiN x : H.

도 12 및 도 14를 참조하면, 상기 제1 보호층(160)이 열처리되면, 상기 반도체 층(120)의 일부 영역에 수소 이온이 확산되어 상기 도전성 컨택 영역(150)이 형성된다(S188).12 and 14, when the first protective layer 160 is heat-treated, hydrogen ions are diffused into a portion of the semiconductor layer 120 to form the conductive contact region 150 (S188).

구체적으로, 상기 제1 보호층(160)은 수소 함량이 높은 물질을 소스로 사용하고, 상기 제1 보호층(160)이 포함하는 수소는, 열처리에 의해 상기 반도체 층(120)으로 확산되어, 상기 도전성 컨택 영역(150)이 형성된다.Specifically, the first passivation layer 160 uses a material having a high hydrogen content as a source, and hydrogen included in the first passivation layer 160 is diffused into the semiconductor layer 120 by heat treatment. The conductive contact region 150 is formed.

즉, 상기 제1 보호층(160)의 소스가 SiNx로 이루어진 경우, 수소 함량을 높일 수 있으므로, 보다 높은 밀도로 수소 확산을 유도할 수 있으므로, 용이하게 도전성 컨택 영역(150)을 형성할 수 있다.That is, when the source of the first protective layer 160 is made of SiNx, since the hydrogen content may be increased, hydrogen diffusion may be induced at a higher density, so that the conductive contact region 150 may be easily formed. .

만약, 상기 제2 반도체 층(124)이 TMDC로 이루어진 경우, 수소 이온이 상기 제2 반도체 층(124)의 측면 내로 확산 침투하는 것을 방지할 수 있다. 이로써, 상기 제2 반도체 층(124)의 설계 dimension과 공정 dimension의 일치도를 향상시킬 수 있다.If the second semiconductor layer 124 is formed of TMDC, hydrogen ions may be prevented from diffusing into the side surface of the second semiconductor layer 124. As a result, the degree of agreement between the design dimension and the process dimension of the second semiconductor layer 124 may be improved.

도 9 내지 도 14를 참조하여 설명된 것과 같이, 상기 도전성 컨택 영역(150)은 상기 반도체 층(120)이 변경되어 형성되는 것으로, 상기 반도체 층(120)과 실질적으로 동일한 두께를 갖는다. 다시 말하면, 상기 도전성 컨택 영역(150)은 상기 반도체 층(120), 즉, 상기 제1 반도체 층(122) 및 상기 제2 반도체 층(124)과 직접적 및 전기적으로 접촉할 수 있다. 보다 구체적으로 상기 제1 반도체 층(122) 및 상기 제2 반도체 층(124)의 각 측면이 상기 도전성 컨택 영역(150)과 직접적 및 전기적으로 접촉할 수 있다.As described with reference to FIGS. 9 to 14, the conductive contact region 150 is formed by changing the semiconductor layer 120, and has a thickness substantially the same as that of the semiconductor layer 120. In other words, the conductive contact region 150 may be in direct and electrical contact with the semiconductor layer 120, that is, the first semiconductor layer 122 and the second semiconductor layer 124. In more detail, each side surface of the first semiconductor layer 122 and the second semiconductor layer 124 may be in direct and electrical contact with the conductive contact region 150.

도 15를 참조하면, 상기 제1 보호층(160) 상에 제2 보호층(170)이 형성된다.Referring to FIG. 15, a second protective layer 170 is formed on the first protective layer 160.

일 실시 예에 따르면, 상기 제2 보호층(170)은 SiO2 또는 SiNx:H를 소스로 사용할 수 있다.According to an embodiment, the second protective layer 170 may use SiO 2 or SiN x : H as a source.

도 1, 도 16 및 도 17을 참조하면, 소스/드레인 전극(180)이 형성된다(S190).1, 16, and 17, a source / drain electrode 180 is formed (S190).

먼저, 도 16을 참조하면, 상기 제2 보호층(170) 및 상기 제1 보호층(160)을 관통하는 관통 홀이 형성된다. 상기 관통 홀의 형성으로 인해, 상기 도전성 컨택 영역(150)의 일부 영역이 외부로 노출될 수 있다.First, referring to FIG. 16, a through hole penetrating the second protective layer 170 and the first protective layer 160 is formed. Due to the formation of the through hole, a portion of the conductive contact region 150 may be exposed to the outside.

일 실시 예에 따르면, 상기 관통 홀은 photolithography를 이용하여 형성될 수 있다.According to one embodiment, the through hole may be formed using photolithography.

다음으로, 도 17을 참조하면, 상기 소스/드레인 전극(180)이 상기 관통 홀에 형성된다.Next, referring to FIG. 17, the source / drain electrode 180 is formed in the through hole.

일 실시 예에 따르면, 상기 소스/드레인 전극(180)은 스퍼터링으로 증착되고, photolithography를 이용하여 패터닝될 수 있다.According to an embodiment, the source / drain electrodes 180 may be deposited by sputtering and patterned using photolithography.

일 실시 예에 따르면, 상기 소스/드레인 전극(180)은 금속으로 형성될 수 있다. 예를 들어, 상기 소스/드레인 전극(180)은 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 텅스텐(W) 및 이들의 합금으로 형성될 수 있다. 상기 소스/드레인 전극(180)은 상기 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(140)은 몰리브덴(Mo), 알루미늄(Al), 및 몰리브덴(Mo)이 순차적으로 적층된 삼중막이거나, 티타늄(Ti)과 구리(Cu)가 순차적으로 적층된 이중막이거나, 티타늄(Ti)과 구리(Cu)의 합금으로 된 단일막일 수 있다.According to an embodiment, the source / drain electrode 180 may be formed of a metal. For example, the source / drain electrodes 180 may include nickel (Ni), chromium (Cr), molybdenum (Mo), aluminum (Al), titanium (Ti), copper (Cu), tungsten (W), and the like. It may be formed of an alloy. The source / drain electrode 180 may be formed of a single layer or multiple layers using the metal. For example, the gate electrode 140 may be a triple layer in which molybdenum (Mo), aluminum (Al), and molybdenum (Mo) are sequentially stacked, or a double layer in which titanium (Ti) and copper (Cu) are sequentially stacked. The film may be a single film made of an alloy of titanium (Ti) and copper (Cu).

다른 실시 예에 따르면, 상기 소스/드레인 전극(180)은 투명한 도전성 물질로 형성될 수 있다. 예를 들어, 상기 게이트 전극(140)은, 실리콘(Si)으로 형성될 수 있다.According to another embodiment, the source / drain electrodes 180 may be formed of a transparent conductive material. For example, the gate electrode 140 may be formed of silicon (Si).

상기 소스/드레인 전극(180)은 상기 도전성 컨택 영역(150)과 직접적 및 전기적으로 접촉하고, 상기 반도체 층(120)과 간접적 및 전기적으로 접촉한다. 다시 말하면, 상기 소스/드레인 전극(180)이 상기 도전성 컨택 영역(150)을 통해 상기 반도체 층(120)과 간접적인 전기적 접촉을 함으로 인해, 접촉 저항이 감소하여, 박막 트랜지스터의 전기적 특성이 향상될 수 있다.The source / drain electrode 180 is in direct and electrical contact with the conductive contact region 150 and indirectly and in electrical contact with the semiconductor layer 120. In other words, since the source / drain electrode 180 makes an indirect electrical contact with the semiconductor layer 120 through the conductive contact region 150, the contact resistance is reduced, so that the electrical characteristics of the thin film transistor may be improved. Can be.

도 18은 본 발명의 실시 예 및 종래 기술에 따른 박막 트랜지스터의 Transfer Curve를 나타내는 도면이다.18 is a diagram illustrating a transfer curve of a thin film transistor according to an exemplary embodiment of the present invention and a prior art.

도 18을 참조하면, 도 18의 (A)는 IGZO로 형성된 제1 반도체 층 및 InOx로 형성된 제2 반도체 층으로 구성된 이중층 구조의 반도체 층을 갖는, 본 발명의 실시 예에 따른 박막 트랜지스터의 Transfer Curve이고, 도 18의 (B)는 IGZO로 형성된 게이트 전극을 갖는, 종래 기술에 따른 박막 트랜지스터의 Transfer Curve이다.Referring to FIG. 18, FIG. 18A has a double layer semiconductor layer composed of a first semiconductor layer formed of IGZO and a second semiconductor layer formed of InO x , and a transfer of a thin film transistor according to an exemplary embodiment of the present disclosure. 18B is a transfer curve of a thin film transistor according to the prior art having a gate electrode formed of IGZO.

도 18의 (A)와 (B)의 누설 전류(Ioff) 값을 비교하면, 본 발명의 실시 예에 따른 박막 트랜지스터의 누설 전류 값이 종래 기술에 따른 박막 트랜지스터의 누설 전류 값보다 현저하게 낮은 것을 알 수 있다.Comparing the leakage current (I off ) value of (A) and (B) of Figure 18, the leakage current value of the thin film transistor according to the embodiment of the present invention is significantly lower than the leakage current value of the thin film transistor according to the prior art It can be seen that.

또한, 본 발명의 실시 예에 따른 박막 트랜지스터의 on/off ratio가 종래 기술에 따른 박막 트랜지스터의 on/off ratio보다 큰 것을 알 수 있다.In addition, it can be seen that the on / off ratio of the thin film transistor according to the embodiment of the present invention is larger than the on / off ratio of the thin film transistor according to the prior art.

이에 따라, 본 발명의 실시 예와 같이, 제1 반도체 층 및 제2 반도체 층으로 구성된 이중층 구조의 반도체 층을 갖는 박막 트랜지스터의 경우, 이중층 구조의 반도체 층을 포함하지 않는 박막 트랜지스터에 비하여 전기적 특성이 우수한 것을 알 수 있다.Accordingly, as in the embodiment of the present invention, a thin film transistor having a semiconductor layer having a double layer structure composed of a first semiconductor layer and a second semiconductor layer has an electrical characteristic as compared with a thin film transistor not including a semiconductor layer having a double layer structure. It can be seen that it is excellent.

도 19는 본 발명의 실시 예 및 종래 기술에 따른 박막 트랜지스터의 Output Curve를 나타내는 도면이다.19 is a view showing an output curve of a thin film transistor according to an embodiment of the present invention and the prior art.

도 19를 참조하면, 도 19의 (A)는 IGZO로 형성된 제1 반도체 층 및 InOx로 형성된 제2 반도체 층으로 구성된 이중층 구조의 반도체 층을 갖는, 본 발명의 실시 예에 따른 박막 트랜지스터의 Output Curve이고, 도 19의 (B)는 IGZO로 형성된 게이트 전극을 갖는, 종래 기술에 따른 박막 트랜지스터의 Output Curve이다.Referring to FIG. 19, FIG. 19A illustrates a double layer semiconductor layer including a first semiconductor layer formed of IGZO and a second semiconductor layer formed of InO x . The output of the thin film transistor according to the exemplary embodiment of the present invention. 19B is an output curve of a thin film transistor according to the prior art having a gate electrode formed of IGZO.

도 19의 (A)와 (B)의 이동도 값을 비교하면, 게이트 전극에 동일한 전압이 인가될 시, 본 발명의 실시 예에 따른 박막 트랜지스터의 이동도가 종래 기술에 따른 박막 트랜지스터의 이동도보다 현저하게 높은 것을 알 수 있다. 구체적으로, 게이트 전극에 10V 이상의 전압이 인가된 경우, 전압이 증가함에 따라, 본 발명의 실시 예에 따른 박막 트랜지스터의 이동도는 큰 폭으로 증가하는 반면, 종래 기술에 따른 박막 트랜지스터의 이동도 증가 폭은 크지 않은 것을 알 수 있다.Comparing the mobility values of FIGS. 19A and 19B, when the same voltage is applied to the gate electrode, the mobility of the thin film transistor according to the exemplary embodiment of the present invention is the mobility of the thin film transistor according to the prior art. It can be seen that it is significantly higher. Specifically, when a voltage of 10 V or more is applied to the gate electrode, as the voltage increases, the mobility of the thin film transistor according to the embodiment of the present invention increases significantly, while the mobility of the thin film transistor according to the prior art increases. It can be seen that the width is not large.

이에 따라, 본 발명의 실시 예와 같이, 제1 반도체 층 및 제2 반도체 층으로 구성된 이중층 구조의 반도체 층을 갖는 박막 트랜지스터의 경우, 이중층 구조의 반도체 층을 포함하지 않는 박막 트랜지스터에 비하여 이동도 특성이 향상되는 것을 알 수 있다.Accordingly, as in the embodiment of the present invention, a thin film transistor having a double layer semiconductor layer composed of a first semiconductor layer and a second semiconductor layer has higher mobility characteristics than a thin film transistor not including a double layer semiconductor layer. It can be seen that this is improved.

이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.As mentioned above, although this invention was demonstrated in detail using the preferable embodiment, the scope of the present invention is not limited to a specific embodiment, Comprising: It should be interpreted by the attached Claim. In addition, those skilled in the art should understand that many modifications and variations are possible without departing from the scope of the present invention.

110: 기판
120: 반도체 층
122: 제1 반도체 층
124: 제2 반도체 층
130: 게이트 절연막
140: 게이트 전극
150: 도전성 컨택 영역
160: 제1 보호층
170: 제2 보호층
180: 소스/드레인 전극110: substrate
120: semiconductor layer
122: first semiconductor layer
124: second semiconductor layer
130: gate insulating film
140: gate electrode
150: conductive contact region
160: first protective layer
170: second protective layer
180: source / drain electrodes

Claims (12)

기판이 준비되는 단계;
상기 기판 상에 제1 반도체 층을 형성하는 단계;
상기 제1 반도체 층 상에, 상기 제1 반도체 층 보다 두께가 얇으며, TMDC(transition metal dichalcogenide)를 포함하는 제2 반도체 층을 형성하는 단계;
상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝하는 단계;
상기 제2 반도체 층 상에 게이트 절연막을 형성하는 단계; 및
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하되,
상기 제1 반도체 층은 산소 분위기에서 DC 스퍼터링(sputtering)으로 형성되고, 상기 제2 반도체 층은 산소 결핍 조건에서 형성되며,
상기 게이트 전극을 형성하는 단계 후에,
상기 게이트 절연막을 패터닝하여 상기 제2 반도체 층의 일부 영역을 외부로 노출시키는 단계;
상기 노출된 제2 반도체 층 및 상기 게이트 전극을 덮는 제1 보호층을 형성하는 단계; 및
상기 제1 보호층을 열처리하여, 게이트 전극으로 덮이지 않은 상기 제1 및 제2 반도체 층의 일부 영역에 수소 이온을 확산시켜 도전성 컨택 영역으로 변경시키는 단계를 더 포함하며,
상기 도전성 컨택 영역의 측면과 상기 제1 및 제2 반도체 층의 측면이 전기적으로 컨택하며,
상기 제2 반도체 층의 TMDC는 상기 수소 이온이 상기 제2 반도체 층의 비 노출 영역으로의 면 방향 침투를 저지하는 박막 트랜지스터의 제조 방법.Preparing a substrate;
Forming a first semiconductor layer on the substrate;
Forming a second semiconductor layer on the first semiconductor layer, the second semiconductor layer being thinner than the first semiconductor layer and comprising a transition metal dichalcogenide (TMDC);
Patterning the first semiconductor layer and the second semiconductor layer;
Forming a gate insulating film on the second semiconductor layer; And
Forming a gate electrode on the gate insulating film,
The first semiconductor layer is formed by DC sputtering in an oxygen atmosphere, the second semiconductor layer is formed under oxygen deficient conditions,
After forming the gate electrode,
Patterning the gate insulating layer to expose a portion of the second semiconductor layer to the outside;
Forming a first passivation layer covering the exposed second semiconductor layer and the gate electrode; And
Heat treating the first passivation layer to diffuse hydrogen ions into portions of the first and second semiconductor layers that are not covered by the gate electrode to change the conductive contact regions into conductive contacts;
Side surfaces of the conductive contact region and side surfaces of the first and second semiconductor layers are in electrical contact,
TMDC of the second semiconductor layer is a method of manufacturing a thin film transistor to prevent the hydrogen ions to penetrate the surface direction into the unexposed region of the second semiconductor layer. 기판이 준비되는 단계;
상기 기판 상에 제1 반도체 층을 형성하는 단계;
상기 제1 반도체 층 상에, 상기 제1 반도체 층 보다 두께가 얇은 제2 반도체 층을 형성하는 단계;
상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝하는 단계;
상기 제2 반도체 층 상에 게이트 절연막을 형성하는 단계; 및
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하되,
상기 제1 반도체 층은 산소 분위기에서 DC 스퍼터링(sputtering)으로 형성되고, 상기 제2 반도체 층은 마그네트론 스퍼터링(magnetic field shielded sputtering, MFSS), 원자층 증착(atomic layer deposition, ALD) 또는 용액 공정을 이용하여 증착되며,
상기 게이트 전극을 형성하는 단계 후에,
상기 게이트 절연막을 패터닝하여 상기 제2 반도체 층의 일부 영역을 외부로 노출시키는 단계;
상기 노출된 제2 반도체 층 및 상기 게이트 전극을 덮는 제1 보호층을 형성하는 단계; 및
상기 제1 보호층을 열처리하여, 게이트 전극으로 덮이지 않은 상기 제1 및 제2 반도체 층의 일부 영역에 수소 이온을 확산시켜 도전성 컨택 영역으로 변경시키는 단계를 더 포함하며,
상기 도전성 컨택 영역의 측면과 상기 제1 및 제2 반도체 층의 측면이 전기적으로 컨택하며,
상기 제2 반도체 층의 TMDC는 상기 수소 이온이 상기 제2 반도체 층의 비 노출 영역으로의 면 방향 침투를 저지하는 박막 트랜지스터의 제조 방법.Preparing a substrate;
Forming a first semiconductor layer on the substrate;
Forming a second semiconductor layer on the first semiconductor layer, the second semiconductor layer being thinner than the first semiconductor layer;
Patterning the first semiconductor layer and the second semiconductor layer;
Forming a gate insulating film on the second semiconductor layer; And
Forming a gate electrode on the gate insulating film,
The first semiconductor layer is formed by DC sputtering in an oxygen atmosphere, and the second semiconductor layer is formed using magnetic field shielded sputtering (MFSS), atomic layer deposition (ALD) or a solution process. Is deposited by
After forming the gate electrode,
Patterning the gate insulating layer to expose a portion of the second semiconductor layer to the outside;
Forming a first passivation layer covering the exposed second semiconductor layer and the gate electrode; And
Heat treating the first passivation layer to diffuse hydrogen ions into portions of the first and second semiconductor layers that are not covered by the gate electrode to change the conductive contact regions into conductive contacts;
Side surfaces of the conductive contact region and side surfaces of the first and second semiconductor layers are in electrical contact,
TMDC of the second semiconductor layer is a method of manufacturing a thin film transistor to prevent the hydrogen ions to penetrate the surface direction into the unexposed region of the second semiconductor layer. 제1항 또는 제2항에 있어서,
상기 제1 반도체 층은 비정질 실리콘 또는 금속 산화물을 포함하는 박막 트랜지스터의 제조 방법.The method according to claim 1 or 2,
And the first semiconductor layer comprises amorphous silicon or metal oxide. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제1항에 있어서,
상기 제1 보호층의 소스는 확산될 수소 이온을 제공하는 SiNx:H인 것을 포함하는 박막 트랜지스터의 제조 방법.The method of claim 1,
And the source of the first passivation layer is SiN x : H providing hydrogen ions to be diffused. 삭제delete 삭제delete 삭제delete
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