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KR101994930B1 - 일체형 단위 반도체 칩들을 갖는 반도체 패키지 - Google Patents

일체형 단위 반도체 칩들을 갖는 반도체 패키지 Download PDF

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KR101994930B1
KR101994930B1 KR1020120124423A KR20120124423A KR101994930B1 KR 101994930 B1 KR101994930 B1 KR 101994930B1 KR 1020120124423 A KR1020120124423 A KR 1020120124423A KR 20120124423 A KR20120124423 A KR 20120124423A KR 101994930 B1 KR101994930 B1 KR 101994930B1
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semiconductor
substrate
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Abstract

패키지 기판 상에 실장된 반도체 적층 구조를 포함하고, 상기 반도체 적층 구조는 순차적으로 적층된 제1 내지 제4 반도체 소자들을 포함하고, 상기 제1 내지 제4 반도체 소자들은 각각 제1 단위 반도체 칩 및 제2 단위 반도체 칩을 포함하고, 및 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 각각 일체인 반도체 패키지가 설명된다.

Description

일체형 단위 반도체 칩들을 갖는 반도체 패키지{Semiconductor Package having Integral Unit Semicondudtor Chips}
본 발명은 일체형 단위 반도체 칩들을 갖는 반도체 패키지에 관한 것이다.
반도체 패키지가 작고 얇게 개선되면서 반도체 소자들을 수직적으로 적층하고 및 수평적으로 배치하는 기술이 필요해졌다.
본 발명이 해결하고자 하는 과제는, 점유 면적을 축소할 수 있는 반도체 적층 구조를 가진 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 수평적으로 배치된 다수 개의 단위 반도체 칩들을 갖는 반도체 소자들이 수직으로 적층된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 점유 면적을 축소할 수 있는 반도체 적층 구조를 가진 반도체 패키지를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 수평적으로 배치된 다수 개의 단위 반도체 칩들을 갖는 반도체 소자들이 수직으로 적층된 반도체 패키지를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는, 패키지 기판 상에 실장된 반도체 적층 구조를 포함하고, 상기 반도체 적층 구조는 순차적으로 적층된 제1 내지 제4 반도체 소자들을 포함하고, 상기 제1 내지 제4 반도체 소자들은 각각 제1 단위 반도체 칩 및 제2 단위 반도체 칩을 포함하고, 및 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 각각 일체형이다.
상기 제1 내지 제4 반도체 소자들은 각각 상기 제1 단위 반도체 칩과 상기 제2 단위 반도체 칩의 사이의 경계 영역을 더 포함할 수 있다.
상기 제1 내지 제4 반도체 소자들의 상기 각 경계 영역들은 수직으로 정렬될 수 있다.
상기 제1 내지 제4 반도체 소자들의 상기 각 경계 영역들은 스크라이브 레인을 포함할 수 있다.
상기 경계 영역은 실리콘 웨이퍼의 일부일 수 있다.
상기 경계 영역은 실리콘 산화물, 실리콘 질화물, 및 금속을 포함할 수 있다.
상기 제1 단위 반도체 칩, 상기 제2 단위 반도체 칩, 및 상기 경계 영역의 하면들 및 상면들은 수평으로 평평할 수 있다.
상기 제1 단위 반도체 칩, 상기 제2 단위 반도체 칩, 및 상기 경계 영역은 수평적 및 물질적으로 연속할 수 있다.
상기 제1 내지 제4 반도체 소자들은 제1 수평 방향으로 캐스케이드 형태로 적층될 수 있다.
상기 반도체 적층 구조는, 상기 제1 내지 제4 반도체 소자들 상에 상기 제1 수평 방향과 반대인 제2 수평 방향으로 케이케이드 형태로 적층된 제5 내지 제8 반도체 소자들을 더 포함할 수 있다.
상기 제5 내지 제8 반도체 소자들은 각각 제1 단위 반도체 칩, 제2 단위 반도체 칩, 및 그 사이의 경계 영역을 포함할 수 있다.
상기 패키지 기판 상의 제1 기판 패드, 상기 제1 반도체 소자의 제1 칩 패드, 상기 제2 반도체 소자의 제2 칩 패드, 상기 제3 반도체 소자의 제3 칩 패드, 및 상기 제4 반도체 소자의 제4 칩 패드를 전기적으로 연결하는 제1 본딩 와이어들; 및 상기 패키지 기판 상의 제2 기판 패드, 상기 제5 반도체 소자의 제5 칩 패드, 상기 제6 반도체 소자의 제6 칩 패드, 상기 제7 반도체 소자의 제7 칩 패드, 및 상기 제8 반도체 소자의 제8 칩 패드를 전기적으로 연결하는 제2 본딩 와이어들을 포함할 수 있다.
상기 제1 단위 반도체 칩 및 상기 제2 단위 반도체 칩은, 각각 네 개의 변들, 및 상기 네 개의 변들 중 어느 하나에 인접하게 배치된 제1 칩 패드 배열 및 제2 칩 패드 배열을 포함할 수 있다.
상기 제1 단위 반도체 칩의 상기 제1 칩 패드 배열과 상기 제2 단위 반도체 칩의 상기 제2 칩 패드 배열은 동일할 수 있다.
상기 패키지 기판은, 상기 제1 칩 패드 배열과 동일한 배열을 갖는 제1 기판 패드 배열, 및 상기 제2 칩 패드 배열과 동일한 배열을 갖는 제2 기판 패드 배열을 포함할 수 있다.
상기 패키지 기판의 상기 제1 기판 패드 배열의 N번째 기판 패드, 상기 제1 반도체 소자의 상기 제1 단위 반도체 칩의 상기 제1 칩 패드 배열의 N번째 칩 패드, 상기 제2 반도체 소자의 상기 제1 단위 반도체 칩의 상기 제1 칩 패드 배열의 N번째 칩 패드, 상기 제3 반도체 소자의 상기 제1 단위 반도체 칩의 상기 제1 칩 패드 배열의 N번째 칩 패드, 및 상기 제4 반도체 소자의 상기 제1 단위 반도체 칩의 상기 제1 칩 패드 배열의 N번째 칩 패드는 서로 전기적으로 연결될 수 있다.
상기 N번째 기판 패드 및 상기 모든 N번째 칩 패드들과 전기적으로 연결되는 버퍼링 소자를 더 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는, 패키지 기판 상에 실장된 반도체 적층 구조를 포함하고, 상기 반도체 적층 구조는 순차적으로 적층된 다수 개의 동일한 반도체 소자들을 포함하고, 상기 다수 개의 동일한 반도체 소자들은 각각 다수 개의 동일한 단위 반도체 칩들을 포함하고, 및 상기 하나의 반도체 소자에 포함된 상기 다수 개의 동일한 단위 반도체 칩들은 물질적으로 연속되도록 일체형이다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들은 일체형인 단위 반도체 칩들을 갖는 반도체 소자들의 적층 구조를 가지므로, 반도체 적층 구조의 점유 면적 및 반도체 패키지의 크기가 작아질 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들은 일체형 단위 반도체 소자들을 가지므로 제조 공정이 단순하고 물리적 내구성이 우수한 반도체 적층 구조를 가질 수 있다.
기타, 언급되지 않은 효과들은 본문 내에서 언급될 것이다.
도 1a 내지 1d는 본 발명의 일 실시예에 의한 반도체 패키지의 개략적인 사시도, 상면도, 수직 단면도, 및 측면도이다.
도 2a 내지 9d는 본 발명의 다양한 실시예들에 의한 반도체 패키지들의 개략적인 사시도들, 측면도들, 평면도들, 및 상면도들이다.
도 10a 내지 10h, 및 도 11a 내지 11c는 본 발명의 실시예들에 의한 반도체 패키지를 제조하는 방법들을 개략적으로 설명하는 도면들이다.
도 12a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 반도체 모듈을 개념적으로 도시한 도면이다.
도 12b 및 12c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 전자 시스템들을 개념적으로 도시한 블록도들이다.
도 12d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 모바일 기기를 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 층들 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 내지 1d는 본 발명의 일 실시예에 의한 반도체 패키지(10a)의 개략적인 사시도, 상면도, 수직 단면도, 및 측면도이다.
도 1a 내지 1d를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10a)는 패키지 기판(11) 상에 실장된(mounted) 반도체 적층 구조(20, semiconductor stacked structure)를 포함할 수 있다. 반도체 적층 구조(20)는 단 방향 (uni-directional) 캐스케이드(cascade) 형태로 적층된 다수 개의 반도체 소자들(31-34, semiconductor devices)을 포함할 수 있다. 예를 들어, 각 반도체 소자들(31-34)의 상면의 일부를 노출시키도록 계단 모양으로 반도체 소자들(31-34)이 적층될 수 있다. 도면에는 4층으로 적층된 반도체 소자들(31-34)이 도시되었으나, 반도체 소자들(31-34)은 4의 배수에 해당하는 개수로 더 많이 적층될 수 있다.
각 반도체 소자들(31-34)의 노출된 상면들 상에는 칩 패드들(51a-54a, 51b-54b)이 배치될 수 있다. 각 반도체 소자들(31-34)의 칩 패드들(51a-54a, 51b-54b)은 동일한 모양으로 배열될 수 있다. 예를 들어, 각 제1 단위 반도체 칩들(31a-34a)은 제1 배열(50a)을 가질 수 있고, 각 제2 단위 반도체 칩들(31b-34b)은 제2 배열(50b)을 가질 수 있다. 제1 배열(50a)과 제2 배열(50b)은 동일할 수 있다. 부가하여, 각 반도체 소자들(31-34)의 칩 패드들(51a-54a, 51b-54b) 중, 동일한 위치에 해당하는 일부들은 본딩 와이어들(60)을 통하여 서로 연속적(sequentially) 및 전기적으로 연결될 수 있다. 예를 들어, 각 반도체 소자들(31-34)의 임의의 N번째 칩 패드들(51a-54a, 51b-54b)은 서로 전기적으로 연결될 수 있다. 도면이 복잡해지는 것을 피하기 위하여, 도면에는 몇 개의 본딩 와이어들(60)만이 예시되었다. 칩 패드들(51a-54a, 51b-54b)은 각 반도체 소자들(31-34)의 어느 한 변에 인접하도록 배열될 수 있다. 예를 들어, 칩 패드들(51a-54a, 51b-54b)은 각 반도체 소자들(31-34)의 네 개의 변들 중 하나의 장변에 인접하게 배열되고, 다른 세 개의 변들과 인접하게 배열되지 않을 수 있다.
각 반도체 소자들(31-34)은 각각 제1 및 제2 단위 반도체 칩들(31a-34a, 31b-34b, unit semiconductor chips)을 포함할 수 있다. 각 반도체 소자들(31-34) 중 하나에 포함된 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)은 수평적으로 물질적으로 연속되도록 일체일 수 있다. 예를 들어, 각 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)은 웨이퍼 레벨에서 절단되지 않은 상태일 수 있다. 따라서, 각 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)의 사이에는 경계 영역(B, boundary area)이 존재할 수 있다. 경계 영역(B)은 웨이퍼 상에서 스크라이브 레인(scribe lane)에 해당할 수 있다. 각 반도체 소자들(31-34)의 경계 영역들(B)은 수직으로 정렬될 수 있다. 경계 영역(B) 내에는 다양한 테스트 패턴 그룹(TEG, test element group)들 및/또는 정렬 키 패턴들(alignment key patterns)이 존재할 수 있다. 경계 영역(B)은 웨이퍼의 일부일 수 있으므로, 경계 영역(B)은 단결정 실리콘, 실리콘 산화물, 실리콘 질화물, 및 금속 등을 포함할 수 있다. 단결정 실리콘, 실리콘 산화물, 실리콘 질화물, 및 금속 등은 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b) 및 경계 영역(B) 내에서 수평적으로 연속될 수 있다. 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)과 경계 영역(B)은 동일하게 평평한 하면을 가질 수 있다. 예를 들어, 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b) 및 경계 영역(B)은 동시에 그라인딩되므로, 동일하게 평평한 하면을 가질 수 있다. 또한, 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)과 경계 영역(B)은 실질적으로 동일한 상면을 가질 수 있다. 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)과 경계 영역(B)은 동일한 공정을 거치게 되므로, 실질적으로 동일한 상면을 가질 수 있다. 각 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)은 동일할 수 있다. 예를 들어, 하나의 반도체 소자(31-34)에 포함된 제1 및 제2 단위 반도체 칩들(31a-34a, 31b-34b)은 쌍둥이 칩일 수 있다. 따라서, 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)의 각 제1 및 제2 칩 패드들(51a/51b, 52a/52b, 53a/53b, 54a/54b)은 동일한 배열들을 가질 수 있다. 예를 들어, 각 제1 단위 반도체 칩들(31a-34a)의 임의의 N번째 칩 패드들(51a-54a)은 본딩 와이어들(60)을 통하여 서로 전기적으로 연결될 수 있다. 또한, 각 제2 단위 반도체 칩들(31b-34b)의 임의의 N번째 칩 패드들(51b-54b)도 본딩 와이어들(60)을 통하여 서로 전기적으로 연결될 수 있다.
패키지 기판(11)은 인쇄 회로 기판(PCB, printed circuit board)를 포함할 수 있다. 패키지 기판(11)은 최하부 반도체 소자(31)의 제1 및 제2 칩 패드들(51a, 51b)과 인접하게 배치된 제1 및 제2 기판 패드들(12a, 12b)을 포함할 수 있다. 제1 및 제2 기판 패드들(12a, 12b)은 각 반도체 소자들(31-34)의 각 제1 및 제2 칩 패드들(51a/51b, 52a/52b, 53a/53b, 54a/54b)과 동일한 모양의 배열을 포함할 수 있다. 최하부 반도체 소자(31)의 제1 및 제2 칩 패드들(51a, 51b)과 인접하게 배치된 제1 및 제2 기판 패드들(12a, 12b)의 일부들은 동일한 위치에 해당하도록 배열되어 인접하는 제1 및 제2 칩 패드들(51a, 51b)의 일부들과 본딩 와이어들(60)을 통하여 전기적으로 연결될 수 있다.
패키지 기판(11)과 최하부 반도체 소자(31)의 사이 및 각 반도체 소자들(32-34)의 사이에는 다이 접착 필름(70, DAF, die attach film)이 형성될 수 있다. 다이 접착 필름(70)은 각 반도체 소자들(30-34)의 하면의 일부 또는 전부 상에 형성될 수 있다. 다이 접착 필름(70)은 접착성 레진을 포함할 수 있다.
패키지 기판(11)의 하부에는 범프 패드들(14) 및 범프들(15)이 배치될 수 있다. 범프 패드들(14)은 제1 및 제2 기판 패드들(12a, 12b)과 전기적으로 연결될 수 있다. 범프들(15)은 마더 보드 또는 모듈 보드와 전기적인 연결을 제공할 수 있다.
본 실시예에 의한 반도체 패키지(10a)는 수평적으로 연속하게 배열된 각 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)을 포함하므로, 동일한 수직 적층 높이를 가지면서 두 배로 향상된 집적도를 가질 수 있다. 예를 들어, 각 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)이 웨이퍼 레벨에서 절단되지 않고 적층되므로, 각 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)의 간격이 최소화될 수 있다. 만약, 각 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)이 절단된 상태로 적층될 경우, 각 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)의 사이에 공간이 존재하거나 또는 충진 물질이 형성되어야 하므로, 패키지 기판(11) 상에서 각 반도체 소자들(31, 32, 33, 34) 및/또는 각 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)이 점유하는 수평 면적이 커진다. 그러나, 본 발명의 기술적 사상에 의하면, 패키지 기판(11) 상에서 각 반도체 소자들(31-34) 및/또는 각 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)이 점유하는 수평 면적이 최소화되므로 반도체 패키지(10a)가 작아지면서도 고집적화 될 수 있다.
도 2a 내지 2e는 본 발명의 다양한 실시예들에 의한 반도체 패키지들(10b-10f)의 개략적인 사시도들 및 측면도이다.
도 2a 및 2b를 참조하면, 본 발명의 실시예들에 의한 반도체 패키지들(10b, 10c)은 패키지 기판(11) 상에 실장된 반도체 적층 구조(20), 컨트롤 소자(80), 및 버퍼링 소자(85)를 포함할 수 있다.
도 2a를 더 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10b)는 패키지 기판(11)의 기판 패드들(12a, 12b)과 인접하도록 패키지 기판(11) 상에 배치된 컨트롤 소자(80)와 버퍼링 소자(85)를 포함할 수 있다. 컨트롤 소자(80)는 반도체 소자들(31-34)로 다양한 명령 신호를 전송할 수 있다. 예를 들어, 컨트롤 소자(80)는 활성/비활성(enable/disable) 명령 신호, 선택(selection) 명령 신호, 및 주소(address) 정보 신호 등을 반도체 소자(31-34)들로 전송할 수 있다. 버퍼링 소자(85)는 컨트롤 소자(80)와 반도체 소자들(31-34)의 사이에서 통신되는 데이터 신호들을 버퍼링할 수 있다. 컨트롤 소자(80)의 컨트롤 패드(81)는 컨트롤 와이어(61)를 통하여 컨트롤 기판 패드(17)와 전기적으로 연결될 수 있다. 컨트롤 기판 패드(17)는 기판 배선(13)을 통하여 컨트롤 신호를 전달하는 기판 패드(12c)와 전기적으로 연결될 수 있다. 버퍼링 소자(85)의 버퍼링 패드(86)는 버퍼링 와이어(62)를 통하여 버퍼링 기판 패드(18)와 전기적으로 연결될 수 있다. 버퍼링 기판 패드(18)는 기판 배선(13)을 통하여 데이터 신호들을 전달하는 기판 패드(12d)와 전기적으로 연결될 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10c)는 반도체 적층 구조(20)의 그늘진 영역(SA, shady area)내에 배치된 컨트롤 칩(80) 및/또는 버퍼링 소자(85)를 포함할 수 있다. 다른 실시예에서, 컨트롤 소자(80) 및/또는 버퍼링 소자(85)은 반도체 적층 구조(20)의 그늘진 영역(SA) 내에 완전히 가려지도록 배치될 수도 있다.
도 2a 및 2b를 다시 참조하면, 컨트롤 소자(80) 및/또는 버퍼링 소자(85)의 컨트롤 패드(81) 및/또는 버퍼링 패드(86)와 적어도 하나의 기판 패드(12c, 12d)가 기판 배선(13)을 통하여 전기적으로 연결될 수 있다. 패드(89) 중 하나는 다른 기판 배선(13)을 통하여 범프 패드(14)와 전기적으로 연결될 수 있다. 기판 배선(13)은 패키지 기판(11)의 내부에 삽입될 수도 있고, 패키지 기판(11)과 별도로 분리된 금속 리드 프레임을 포함할 수도 있다. 본 실시예들에서, 하나의 컨트롤 소자(80)는 모든 반도체 소자들(31-34) 및/또는 모든 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)을 컨트롤 할 수 있다. 하나의 버퍼링 소자(85)는 모든 반도체 소자들(31-34) 및/또는 모든 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)이 컨트롤 소자(80)와 통신하는 데이터 신호들을 버퍼링할 수 있다.
도 2c를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10d)는 하나의 컨트롤 소자(80)와 두 개의 버퍼링 소자들(85a, 85b)을 포함할 수 있다. 예를 들어, 각 반도체 소자들(30-34) 중 하나가 포함하는 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)의 수에 해당하는 버퍼링 소자들(85a, 85b)을 포함할 수 있다. 두 개의 버퍼링 소자들(85a, 85b)은 서로 다른 반도체 칩들(31a-34a, 31b-34b)과 각각 통신할 수 있다. 예를 들어, 각 반도체 소자들(31-34)의 왼쪽에 위치한 제1 단위 반도체 칩들(31a-34a)과 왼쪽에 배치된 버퍼링 소자(85a)가 독립적으로 통신할 수 있고, 및 각 반도체 소자들(31-34)의 오른쪽에 위치한 제2 단위 반도체 칩들(31b-34b)과 오른쪽에 배치된 버퍼링 소자(85b)가 독립적으로 통신할 수 있다. 도면의 왼쪽에 위치한 제1 버퍼링 소자(85a)의 제1 버퍼링 패드(86a)는 제1 버퍼링 와이어(62a), 제1 버퍼링 기판 패드(12da), 및 제1 기판 배선(13a)을 통하여 기판 패드(12a)와 전기적으로 연결될 수 있다. 도면의 오른쪽에 위치한 제2 버퍼링 소자(85b)의 제2 버퍼링 패드(86b)는 제2 버퍼링 와이어(62b), 제2 버퍼링 기판 패드(12db), 및 제2 기판 배선(13b)을 통하여 기판 패드(12b)와 전기적으로 연결될 수 있다. 버퍼링 소자들(85a, 85b)은 각 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b) 및 기판 패드들(12)과 인접하도록 패키지 기판(11) 상에 배치될 수 있다. 도 2b 및 2c를 조합하여 참조하면, 버퍼링 소자들(85a, 85b)은 그늘진 영역 내에 배치될 수도 있다.
도 2d를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10e)는 패키지 기판(11) 상에, 반도체 적층 구조(20)의 단변들 중 하나에 인접하게 배치된 버퍼링 소자(85)를 포함할 수 있다. 버퍼링 패드(86)는 버퍼링 와이어(62)를 통하여 버퍼링용 기판 패드(12d)와 전기적으로 연결될 수 있고, 및 기판 배선(13)을 통하여 기판 패드들(12a, 12b)와 전기적으로 연결될 수 있다. 예를 들어, 하나의 버퍼링 패드(86)가 둘 이상의 기판 패드들(12a, 12b)과 전기적으로 연결될 수 있다. 예를 들어, 반도체 적층 구조(20)의 단변들의 길이가 중요한 경우, 본 실시예에 의한 반도체 패키지(10e)가 유용하게 적용될 수 있다.
도 2e를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10f)는 반도체 적층 구조(20)의 패키지 기판(11) 상에, 두 단변들과 인접하게 배치된 두 개의 버퍼링 소자들(85a, 85b)을 포함할 수 있다. 다른 실시예에서, 버퍼링 소자들(85a, 85b) 중 하나는 도 2a 또는 2c에 도시된 컨트롤 소자(80)일 수 있다.
도 2a 내지 2e를 다시 참조하면, 각 반도체 소자들(31-34) 또는 각 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)의 임의의 N번째 칩 패드들(51a-54a, 51b-54b)과 버퍼링 소자(85)는 본딩 와이어들(60), 기판 패드들(12d, 12da, 12db), 기판 배선들(13, 13a, 13b), 및 버퍼링 패드(86)를 통하여 서로 전기적으로 연결될 수 있다.
본 발명의 기술적 사상에 의한 반도체 패키지들(10b-10f)이 두 개 이상의 버퍼링 소자들(85a, 85b)을 포함하는 경우, 데이터를 입출력하는 채널이 보다 넓어질 수 있고, 보다 증가한 정보 및 데이터를 입출력하는데 걸리는 시간이 짧아질 수 있으므로 고속 반도체 소자 및 시스템을 구현할 수 있다. 또한, 각 버퍼링 소자들(85a, 85b)이 독립적으로 동작할 수 있으므로, 데이터를 읽는 동작과 쓰는 동작이 동시에 수행될 수도 있다.
도 3a 및 3b는 본 발명의 실시예에들 의한 반도체 패키지들(10g, 10h)의 개략적인 평면도이다.
도 3a를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10g)는 패키지 기판(11) 상에 단 방향 캐스케이드 형태로 적층된 다수 개의 반도체 소자들(31-34)을 가진 반도체 적층 구조(20)를 포함할 수 있고, 각 반도체 소자들(31-34)은 좌우 대칭으로 배열된 칩 패드들(51a/51b, 52a/52b, 53a/53b, 54a/54b)을 포함할 수 있다. 예를 들어, 각 반도체 소자들(31-34)은 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)을 각각 포함할 수 있고, 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)은 미러링된 제1 및 제2 배열들(50a, 50b)을 갖는 제1 및 제2 칩 패드들(51a/51b, 52a/52b, 53a/53b, 54a/54b)을 포함할 수 있다. 패키지 기판(11) 상에는 제1 및 제2 칩 패드들(51a/51b, 52a/52b, 53a/53b, 54a/54b)과 동일한 제1 및 제2 배열들(50a, 50b)을 갖는 기판 패드들(12a, 12b)이 배치될 수 있다. 예를 들어, 기판 패드들(12a, 12b)도 미러링된 제1 및 제2 배열들(50a, 50b)을 가질 수 있다. 기타 설명되지 않은 구성 요소들은 도 1a 내지 1d를 참조하여 이해될 수 있을 것이다.
도 3b를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10h)는 좌우 대칭의 제1 및 제2 배열들(50a, 50b)을 갖는 제1 및 제2 칩 패드들(51a/51b, 52a/52b, 53a/53b, 54a/54b) 및/또는 제1 및 제2 기판 패드들(12a, 12b)을 포함하고, 하나의 컨트롤 소자(80)와 제1 및 제2 버퍼링 소자들(85a, 85b)을 포함할 수 있다. 예를 들어, 컨트롤 소자(80)는 경계 영역(B)에 가깝게 패키지 기판(11) 상에 배치될 수 있다. 제1 및 제2 버퍼링 소자들(85a, 85b)은 각각 제1 및 제2 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)과 가깝도록 컨트롤 소자(80)의 양 측 방에 배치될 수 있다. 컨트롤 소자(80) 및 제1 및 제2 버퍼링 소자들(85a, 85b)의 전기적 연결은 생략되었다.
도 2a를 더 참조하여, 반도체 패키지들(10g, 10h)은 버퍼링 소자(85)만 포함할 수 도 있다. 도 2b를 더 참조하여, 반도체 패키지들(10g, 10h)은 반도체 적층 구조(20)의 그늘진 영역에 배치된 컨트롤 소자(80) 및/또는 버퍼링 소자(85)를 포함할 수도 있다. 도 2d 및 2e를 더 참조하여, 반도체 패키지들(10g, 10h)은 반도체 적층 구조(20)들의 단변들과 인접하게 배치된 컨트롤 소자(80) 및/또는 제1 및 제2 버퍼링 소자들(85a, 85b)을 포함할 수 있다.
도 1a 내지 3b에 도시된 반도체 패키지들(10a-10h)은 다양한 형태로 배열된 제1 및 제2 칩 패드들(51a/51b, 52a/52b, 53a/53b, 54a/54b) 및 제1 및 제2 기판 패드들(12a, 12b)을 포함할 수 있으므로, 다양한 형태의 입출력 회로 및 터미널의 배열에 적용될 수 있다. 예를 들어, 패키지 기판(11)은 제1 및 제2 기판 패드들(12a, 12b)의 제1 및 제2 배열들(50a, 50b)에 따라 다양한 내부 라우팅들을 포함할 수 있고, 동일한 배열 또는 미러링된 배열들을 갖는 제1 및 제2 칩 패드들(51a/51b, 52a/52b, 53a/53b, 54a/54b) 또는 제1 및 제2 기판 패드들(12a, 12b)에 따라 내부 라우팅이 다양화 및/또는 단순화될 수 있다. 그러므로, 다양한 형태로 배열된 제1 및 제2 칩 패드들(51a/51b, 52a/52b, 53a/53b, 54a/54b) 또는 제1 및 제2 기판 패드들(12a, 12b)은 반도체 패키지들(10a-10h), 반도체 소자들(31-34), 및/또는 단위 반도체 칩들(31a/31b, 32a/32b, 33a/33b, 34a/34b)의 회로 설계의 자유도를 확대할 수 있다. 예를 들어, 반도체 적층 구조(20)가 하나의 컨트롤 소자(80)와 하나 또는 둘 이상의 버퍼링 소자들(85b, 85b)를 포함하는 경우, 경계 영역(B)과 가깝도록 컨트롤 소자(80)와 연결되는 컨트롤 기판 패드들(12c)이 배치되고, 경계 영역(B)과 멀도록 버퍼링 소자들(85, 85a, 85b)과 연결되는 버퍼링 기판 패드들(12d)을 각각 배치될 수 있다.
도 4a 내지 4d는 본 발명의 실시예들에 의한 반도체 패키지들(10i, 10j)의 개략적인 상면도들이다.
도 4a를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10i)는 패키지 기판(11) 상에 서로 마주보도록(facing) 적층된 제1 적층 구조(21) 및 제2 적층 구조(22)를 포함할 수 있다. 제1 적층 구조(21)의 제1 및 제2 칩 패드들(51a/51b, 52a/52b, 53a/53b, 54a/54b) 및/또는 제1 및 제2 기판 패드들(12a, 12b)의 제1 및 제2 배열들(50a, 50b)과 제2 적층 구조(22)의 제3 및 제4 칩 패드들(51c/51d, 52c/52d, 53c/53d, 54c/54d) 및/또는 제3 및 제4 기판 패드들(12c, 12d)의 제3 및 제4 배열들(50c, 50d)은 서로 마주보는 선대칭일 수 있다.
도 4b를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10j)는 패키지 기판(11) 상에 서로 마주보도록(to face) 적층된 제1 적층 구조(21) 및 제2 적층 구조(22)를 포함할 수 있다. 제1 적층 구조(21)와 제2 적층 구조(22)는 동일한 모양일 수 있다. 예를 들어, 제1 적층 구조(21)의 제1 및 제2 칩 패드들(51a/51b, 52a/52b, 53a/53b, 54a/54b) 및/또는 제1 및 제2 기판 패드들(12a, 12b)의 제1 및 제2 배열들(50a, 50b)과 제2 적층 구조(22)의 제3 및 제4 칩 패드들(51c/51d, 52c/52d, 53c/53d, 54c/54d) 및/또는 제3 및 제4 기판 패드들(12c, 12d)의 제3 및 제4 배열들(50c, 50d)은 서로 점대칭일 수 있다.
도 4c를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10k)는 패키지 기판(11) 상에 서로 등지도록(opposite) 적층된 제1 적층 구조(21) 및 제2 적층 구조(22)를 포함할 수 있다. 제1 적층 구조(21)의 제1 및 제2 칩 패드들(51a/51b, 52a/52b, 53a/53b, 54a/54b) 및/또는 제1 및 제2 기판 패드들(12a, 12b)의 제1 및 제2 배열들(50a, 50b)과 제2 적층 구조(22)의 제3 및 제4 칩 패드들(51c/51d, 52c/52d, 53c/53d, 54c/54d) 및/또는 제3 및 제4 기판 패드들(12c, 12d)의 제3 및 제4 배열들(50c, 50d)은 서로 마주보거나 등지도록 선대칭일 수 있다.
도 4d를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10l)는 패키지 기판 상에 서로 등지도록(opposite) 적층된 제1 적층 구조(21) 및 제2 적층 구조(22)를 포함할 수 있다. 제1 적층 구조(21)와 제2 적층 구조(22)는 동일한 모양일 수 있다. 예를 들어, 제1 적층 구조(21)의 제1 및 제1 칩 패드들(51a/51b, 52a/52b, 53a/53b, 54a/54b) 및/또는 제1 및 제2 기판 패드들(12a, 12b)의 제1 및 제2 배열들(50a, 50b)과 제2 적층 구조(22)의 제3 및 제4 칩 패드들(51c/51d, 52c/52d, 53c/53d, 54c/54d) 및/또는 제3 및 제4 기판 패드들(12c, 12d)의 제3 및 제4 배열들(50c, 50d)은 서로 점대칭일 수 있다.
도 2a 및 2b를 더 참조하여, 반도체 패키지들(10i-10l)은 다양한 위치에 배치된 컨트롤 소자(80) 및 적어도 하나의 버퍼링 소자(85)를 포함할 수 있다. 컨트롤 소자(80) 및/또는 버퍼링 소자(85)는 제1 적층 구조(21)와 제2 적층 구조(22)의 사이, 제1 적층 구조(21) 및 제2 적층 구조(22)의 양 측면들, 및/또는 제1 적층 구조(21) 및 제2 적층 구조(22)의 각 그늘진 영역들(SA) 내에 배치될 수 있다.
도 2c를 더 참조하여, 반도체 패키지들(10i-10l)은 제1 적층 구조(21) 및 제2 적층 구조(22)에 해당하도록 제1 및 제2 버퍼링 소자들(85a, 85b)을 포함할 수 있다. 다른 실시예에서, 반도체 패키지들(10i-10l)은 동일한 층에 적층된 4개의 단위 반도체 칩들(51a-51d, 52a-52d, 53a-53d, 54a-54d)에 해당하는 제1 내지 제4 버퍼링 소자들(85, 85a, 85b)을 포함할 수도 있다.
도 2d 및 2e를 더 참조하여, 반도체 패키지들(10i-10l)은 제1 및 제2 반도체 적층 구조들(21, 22)의 단변들과 인접하게 배치된 컨트롤 소자(80) 및/또는 두 개 또는 네 개의 버퍼링 소자들(85a, 85b)을 포함할 수 있다.
도 5a 및 5b는 본 발명의 일 실시예에 의한 반도체 패키지(10m)의 개략적인 사시도 및 측면도이다.
도 5a 및 5b를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10m)는 양 방향(bi-directional) 캐스케이드 형태로 적층된 다수 개의 반도체 소자들(31-38)을 갖는 반도체 적층 구조(25)를 포함할수 있다. 예를 들어, 반도체 적층 구조(25)는 제1 수평 방향(D1)으로 제1 내지 제4 반도체 소자들(31-34)이 캐스케이드 적층된 하부 적층 구조(26) 및 하부 적층 구조(26) 상에 제2 수평 방향(D2)으로 제5 내지 제8 반도체 소자들(35-38)이 캐스케이드 적층된 상부 적층 구조(27)를 포함할 수 있다. 제1 방향(D1)과 제2 방향(D2)은 수평적으로 서로 반대 방향일 수 있다. 따라서, 하부 적층 구조(26)의 제1 내지 제4 반도체 소자들(31-34)의 칩 패드들(51-54)과 상부 적층 구조(27)의 제5 내지 제8 반도체 소자들(35-38)의 칩 패드들(55-58)은 서로 대향(opposite)하도록 배치될 수 있다. 하부 적층 구조(26)의 제1 내지 제4 반도체 소자들(31-34)의 칩 패드들(51-54)과 상부 적층 구조(27)의 제5 내지 제8 반도체 소자들(35-38)의 칩 패드들(55-58)은 점 대칭 모양으로 배열될 수 있다.
도 5b를 더 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10m)는 컨트롤 소자(80) 및 버퍼링 소자(85)을 포함할 수 있다. 다른 실시예에서, 반도체 패키지(10m)는 두 개의 버퍼링 소자들(85a, 85b)을 포함할 수도 있다. 예를 들어, 하부 적층 구조(26)의 제1 내지 제4 반도체 소자들(31-34)의 칩 패드들(51-54)과 가깝게 배치된 제1 버퍼링 소자(85a) 및 상부 적층 구조(27)의 제5 내지 제8 반도체 소자들(35-38)의 칩 패드들(55-58)과 가깝게 배치된 제2 버퍼링 소자(85b)를 포함할 수 있다. 컨트롤 소자(80) 및/또는 버퍼링 소자들(85, 85a, 85b)의 전기적 연결은 본 명세서에 첨부된 다른 도면들을 참조하여 이해될 수 있을 것이다.
도 2d 및 2e를 더 참조하여, 컨트롤 소자(80) 및/또는 버퍼링 소자들(85, 85a. 85b)은 반도체 적층 구조(20)의 단변들과 인접하게 배치될 수도 있다.
도 6a 내지 6c는 본 발명의 실시예들에 의한 반도체 패키지들(10n-10p)의 개략적인 사시도들이다. 도 6a를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10n)는 패키지 기판(11) 상에 평행하게 배치된 두 개의 반도체 적층 구조들(25)을 포함할 수 있다. 두 반도체 적층 구조들(25)은 동일할 수 있다. 도 6b를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10o)는 서로 마주 보도록 적층된 제1 반도체 적층 구조(25a) 및 제2 반도체 적층 구조(25b)를 포함할 수 있다. 도 6c를 더 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10p)는 서로 등지도록 적층된 제1 반도체 적층 구조(25a) 및 제2 반도체 적층 구조(25b)를 포함할 수 있다. 각 반도체 적층 구조들(25, 25a, 25b)은 도 5a 및 5b를 더 참조하여 이해될 수 있을 것이다. 다른 도면들을 더 참조하여, 반도체 패키지들(10n-10p)은 다양한 위치에 배치된 컨트롤 소자(80) 및/또는 버퍼링 소자들(85, 85a, 85b)을 더 포함할 수 있다. 다른 실시예들에서, 컨트롤 소자(80) 및/또는 버퍼링 소자들(8, 85a, 85b)은 제1 반도체 적층 구조(25a)와 제2 반도체 적층 구조(25b)의 사이에 배치될 수도 있다.
도 7a 내지 7d는 본 발명의 실시예들에 의한 반도체 패키지들(10q-10t)의 개략적인 사시도들이다.
도 7a를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10q)는 패키지 기판(11) 상에 단 방향 캐스케이드 형태로 적층된 다수 개의 반도체 소자들(41-44)을 가진 반도체 적층 구조(28)를 포함할 수 있다. 각 반도체 소자들(41-43)은 각각 제1 내지 제4 단위 반도체 칩들(41a-41d, 42a-42d, 44a-43d, 44a-44d)을 포함할 수 있다. 각 단위 반도체 칩들(41a-41d, 42a-42d, 44a-43d, 44a-44d)의 사이에는 경계 영역들(B)이 존재할 수 있다. 반도체 소자들(41-44) 또는 제1 내지 제4 단위 반도체 칩들(41a-41d, 42a-42d, 44a-43d, 44a-44d)은 동일할 수 있다. 다른 도면들을 참조하여 설명된 기술적 사상들이 본 실시예에도 확장, 적용될 수 있다.
도 7b를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10r)는 공통 버퍼링 소자(85)를 포함할 수 있다. 공통 버퍼링 소자(85)는 모든 단위 반도체 칩들(41a-41d, 42a-42d, 44a-43d, 44a-44d)과 전기적으로 연결될 수 있다.
도 7c를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10s)는 개별 버퍼링 소자들(85a-85d)을 포함할 수 있다. 개별 버퍼링 소자들(85a-85d)은 각각 독립적으로 단위 반도체 칩들(41a-44a, 41b-44b, 41c-44c, 41d-44d)과 전기적으로 연결될 수 있다. 예를 들어, 제1 버퍼링 소자(85a)는 제1 단위 반도체 칩들(41a, 42a, 43a, 44a)과 전기적으로 연결될 수 있고, 제2 버퍼링 소자(85b)는 제2 단위 반도체 칩들(41b, 42b, 43b, 44b)과 전기적으로 연결될 수 있고, 제3 버퍼링 소자(85c)는 제3 단위 반도체 칩들(41c, 42c, 43c, 44c)과 전기적으로 연결될 수 있고, 및 제4 버퍼링 소자(85d)는 제4 단위 반도체 칩들(41d, 42d, 43d, 44d)과 전기적으로 연결될 수 있다.
도 7d를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10t)는 패키지 기판(11) 상에 양 방향 캐스케이드 형태로 적층된 하부 적층 구조(29L) 및 상부 적층 구조(29U)를 포함할 수 있다. 다른 도면들을 참조하여 설명된 다양한 실시예들의 기술적 사상들이 본 실시예의 반도체 패키지(10t)에 더 적용될 수 있다.
도 8a 내지 8c는 본 발명의 실시예들에 의한 반도체 패키지들(110a-110c)을 개략적으로 도시한 사시도들이다.
도 8a 및 8b를 참조하면 본 발명의 실시예들에 의한 반도체 패키지들(110a-110d)은 패키지 기판(111) 상에 측면들이 수직으로 정렬하도록 적층된 다수 개의 반도체 소자들(131-134)을 가진 반도체 적층 구조들(120, 121)을 포함할 수 있다. 각 반도체 소자들(131-134)은 적어도 두 개의 단위 반도체 칩들(131a/131b, 132a/132b, 133a/133b, 134a/134b)을 각각 포함할 수 있다. 두 개의 단위 반도체 칩들(131a/131b, 132a/132b, 133a/133b, 134a/134b)의 사이에는 경계 영역들(B)이 각각 존재할 수 있다. 반도체 소자들(131-134) 또는 단위 반도체 칩들(131a/131b, 132a/132b, 133a/133b, 134a/134b)은 칩간 범프들(151a/151b, 152a/152b, 153a/153b, 154a/154b)을 이용하여 서로 수직하게 전기적으로 연결될 수 있다. 칩간 범프들(151a/151b, 152a/152b, 153a/153b, 154a/154b)은 각 층별로 동일한 배열들을 가질 수 있다. 다른 실시예에서, 칩간 범프들(151a/151b, 152a/152b, 153a/153b, 154a/154b)은 경계 영역들(B)을 사이에 두고 서로 대칭적인 배열들을 가질 수도 있다.
도 8a를 더 참조하면, 반도체 적층 구조(120)는 각 반도체 소자들(131-134)의 단변들 중 하나가 서로 인접하는 두 개의 단위 반도체 칩들(131a/131b, 132a/132b, 133a/133b, 134a/134b)을 포함할 수 있다. 예를 들어, 두 개의 단위 반도체 칩들(131a/131b, 132a/132b, 133a/133b, 134a/134b)의 인접하는 단변들 사이에 경계 영역들(B)이 존재할 수 있다.
도 8b를 더 참조하면, 반도체 적층 구조(121)는 각 반도체 소자들(131-134)의 장변들 중 하나가 서로 인접하는 두 개의 단위 반도체 칩들(131a/131b, 132a/132b, 133a/133b, 134a/134b)을 포함할 수 있다. 예를 들어, 두 개의 단위 반도체 칩들(131a/131b, 132a/132b, 133a/133b, 134a/134b)의 인접하는 장변들 사이에 경계 영역들(B)이 존재할 수 있다.
도 8c를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(110c)는 측면들이 수직으로 정렬하도록 적층된 다수 개의 반도체 소자들(131-134)을 갖는 반도체 적층 구조(123)를 포함할 수 있다. 각 반도체 소자들(131-134)은 네 개의 사분면(quadrant) 형태로 배열된 단위 반도체 칩들(131a-131d, 132a-132d, 133a-133d, 134a-134d)을 포함할 수 있다. 각 단위 반도체 칩들(131a-131d, 132a-132d, 133a-133d, 134a-134d)의 사이에는 세로 경계 영역들(Bl) 및 가로 경계 영역들(Bw)이 존재할 수 있다.
앞서 설명되었듯이, 경계 영역들(B, Bl, Bw)은 웨이퍼 상태의 스크라이브 레인에 해당할 수 있다. 따라서, 예를 들어, 경계 영역들(B. Bl, Bw)은 테스트 요소 그룹(TEG, test element group) 또는 정렬용 키(alignment keys) 등을 포함할 수 있다.
도 9a 내지 9d는 본 발명의 실시예들에 의한 반도체 패키지들(110c-110f)을 개략적으로 도시한 측면도들이다.
도 9a를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(110c)는, 도 8a에 도시된 반도체 패키지(110a)를 더 참조하여, 반도체 소자들(131-134)의 어느 한 변 또는 단위 반도체 칩들(131a-131d, 132a-132d, 133a-133d, 134a-134d)의 어느 한 변과 인접하게 배치된 칩간 범프들(150)을 가진 반도체 적층 구조(124)를 포함할 수 있다. 반도체 소자들(131-134)은 관통 비아들(160)을 포함할 수 있다. 예를 들어, 칩간 범프들(150)과 관통 비아들(160)이 수직하게 직렬로 전기적으로 연결될 수 있다. 패키지 기판(11)과 최하부 반도체 소자(131)의 사이 및 반도체 소자들(132-134)의 사이에는 언더필 물질, 몰딩재, 또는 다이 접착 필름 같은 같은 충진재(170)가 형성될 수 있다. 최하부 반도체 소자(131)는 최하부 칩간 범프(150l)를 통하여 기판 패드(120)와 전기적으로 연결될 수 있다. 기판 패드(120)는 기판 배선(130)을 통하여 범프 패드(140) 및 범프(150)와 전기적으로 연결될 수 있다.
도 9b를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(110e)는 도 8a에 도시된 반도체 패키지(110b)를 더 참조하여, 반도체 소자들(131-134)의 대향하는 두 변들에 인접하게 배치된 칩간 범프들(150)을 가진 반도체 적층 구조(125)를 포함할 수 있다.
도 9c를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(110f)는 도 8a 내지 8c에 도시된 반도체 패키지들(110a-110c)을 더 참조하여, 반도체 소자들(131-134)의 어느 한 변 또는 단위 반도체 칩들(131a-131d, 132a-132d, 133a-133d, 134a-134d)의 대향하는 변들과 각각 인접하게 배치된 칩간 범프들(150)을 가진 반도체 적층 구조(126)를 포함할 수 있다. 단위 반도체 칩들(131a-131d, 132a-132d, 133a-133d, 134a-134d)의 사이에는 경계 영역들(B)이 존재할 수 있다. 예를 들어, 칩간 범프들(150)은 경계 영역들(B)과 인접한 위치에는 배치되지 않을 수 있다.
도 9d를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(110g)는 도 8a 내지 8c에 도시된 반도체 패키지들(110a-110c)을 더 참조하여, 각 단위 반도체 칩들(131a-131d, 132a-132d, 133a-133d, 134a-134d)의 대향하는 두 변들에 각각 인접하게 배치된 칩간 범프들(150)을 가진 반도체 적층 구조(127)를 포함할 수 있다. 예를 들어, 칩간 범프들(150)은 경계 영역들(B)과 인접한 위치에도 배치될 수 있다.
도 10a 내지 10h는 본 발명의 일 실시예에 의한 반도체 패키지를 제조하는 방법을 개략적으로 설명하는 도면들이다.
도 10a를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지를 제조하는 방법은 웨이퍼(W) 상에 다수 개의 단위 반도체 칩들(C)을 형성하는 것을 포함할 수 있다. 각 단위 반도체 칩들(W)의 사이에는 스크라이브 레인(SL)이 형성될 수 있다. 웨이퍼(W)의 외곽에는 플랫 존(FZ)이 형성될 수 있다.
도 10b를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지를 제조하는 방법은, 적어도 두 개의 단위 반도체 칩들(30a, 30b)을 갖도록 웨이퍼(W)를 쏘잉하여 개별적으로 반도체 소자들(30)을 분리해내는 것을 포함할 수 있다. 단위 반도체 칩들(30a, 30b)의 사이에는 경계 영역(B)이 존재할 수 있다.
도 10c를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지를 제조하는 방법은, 패키지 기판(11) 상에 최하부 반도체 소자들(31)을 실장하는 것을 포함할 수 있다. 최하부 반도체 소자들(31)은 개별적으로 분리된 반도체 소자들(30) 중 일부들일 수 있다. 패키지 기판(11) 상의 기판 패드들(12)과 최하부 반도체 소자들(31)의 표면들 상의 칩 패드들(51)은 인접하게 배치될 수 있다.
도 10d를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지를 제조하는 방법은, 패키지 기판(11)의 기판 패드들(12)과 최하부 반도체 소자들(31)의 칩 패드들(51)을 본딩 와이어(60)를 이용하여 전기적으로 연결하는 것을 포함할 수 있다.
도 10e를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지를 제조하는 방법은, 최하부 반도체 소자들(31) 상에 제1 중간 반도체 소자들(32)을 적층하는 것을 포함할 수 있다.
도 10f를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지를 제조하는 방법은, 최하부 반도체 소자들(31)과 제1 중간 반도체 소자들(32)을 전기적으로 연결하는 본딩 와이어들(60)을 형성하는 것을 포함할 수 있다.
도 10g를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지를 제조하는 방법은, 제1 중간 반도체 소자들(32) 상에 제2 중간 반도체 소자들(33)을 적층하고, 제1 중간 반도체 소자들(32)과 제2 반도체 소자들(33)을 전기적으로 연결하는 본딩 와이어들(60)을 형성하고, 제2 중간 반도체 소자들(33) 상에 최상부 반도체 소자들(34)을 적층하고, 및 제2 중간 반도체 소자들(33)과 최상부 반도체 소자들(34)을 전기적으로 연결하는 본딩 와이어들(60)을 형성하는 것을 포함할 수 있다. 이상의 공정들에 의해, 반도체 적층 구조들(20)이 형성될 수 있다.
도 10h를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지를 제조하는 방법은 패키지 기판(11)을 쏘잉하여 각각 반도체 적층 구조들(20) 중 하나를 갖는 반도체 패키지들(10)을 개별적으로 분리하는 것을 포함할 수 있다. 이 공정을 수행하기 전 또는 후에 반도체 적층 구조들(20)을 덮는 몰딩재를 형성하는 것을 포함할 수 있다. 이상의 공정들을 수행하여 본 발명의 일 실시예에 의한 반도체 패키지(10a)가 형성될 수 있다. 다른 실시예들에 의한 반도체 패키지들(10b-10u)을 형성하는 방법도 도 10a 내지 10k를 참조하여 이해될 수 있을 것이다.
도 11a 내지 11c는 본 발명의 일 실시예에 의한 반도체 패키지를 제조하는 방법을 개략적으로 설명하는 도면들이다.
도 11a를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지를 제조하는 방법은, 도 10a 및 10b를 더 참조하여 설명된 공정들을 수행하여 두 개의 단위 반도체 칩들(131a, 131b)을 갖는 최하부 반도체 소자들(131)을 분리해내고, 최하부 반도체 소자들(131)의 하부에 최하부 칩간 범프들(150l)을 형성하고, 및 최하부 반도체 소자들(131)을 패키지 기판(111) 상에 실장하는 것을 포함할 수 있다. 최하부 반도체 소자들(131)은 각각 최하부 칩간 범프들(150l)을 이용하여 패키지 기판(111)과 전기적으로 연결될 수 있다. 최하부 칩간 범프들(150l)은 솔더 볼 또는 금속 기둥(pillar)을 포함할 수 있다. 패키지 기판(111)과 최하부 반도체 소자들(131)의 사이에는 최하부 칩간 범프들(150l)을 감싸는 언더필 물질이 충진될 수 있다.
도 11b를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지를 제조하는 방법은, 최하부 반도체 소자들(131) 상에 제1 중간 반도체 소자들(132)을 적층하고, 제1 중간 반도체 소자들(132) 상에 제2 중간 반도체 소자들(133)을 적층하고, 및 제2 중간 반도체 소자들(133) 상에 최상부 반도체 소자들(134)을 적층하여 반도체 적층 구조들(120)을 형성하는 것을 포함할 수 있다. 각 반도체 소자들(132, 133, 134)은 칩간 범프들(150)을 이용하여 서로 전기적으로 연결될 수 있다. 각 반도체 소자들(132, 133, 134)의 사이에는 칩간 범프들(150)을 감싸는 충진재 또는 접착 물질이 개재될 수 있다.
도 11c를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지를 제조하는 방법은, 패키지 기판(111)을 쏘잉하여 각각 반도체 적층 구조들(120) 중 하나를 갖는 반도체 패키지들(110)을 개별적으로 분리하는 것을 포함할 수 있다. 이 공정을 수행하기 전 또는 후에 반도체 적층 구조들(120)을 덮는 몰딩재를 형성하는 것을 포함할 수 있다.
도 12a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10a-10u, 110a-110g) 중 적어도 하나를 포함하는 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 12a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)은, 반도체 모듈 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10a-10u, 110a-110g) 중 하나를 포함할 수 있다. 반도체 모듈(2200)은 모듈 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 12b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10a-10u, 110a-110g) 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 12b를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10a-10u, 110a-110g) 은 전자 시스템(2300)에 적용될 수 있다. 전자 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로프로세서(Microprocessor; 2320), 파워 서플라이(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러(Display Controller; 2350)를 포함할 수 있다. 바디(2310)는 인쇄 회로 기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 마이크로프로세서(2320), 파워 서플라이(2330), 기능 유닛(2340), 및 디스플레이 컨트롤러(2350)는 바디(2310)상에 실장 또는 장착될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 외부에 디스플레이(2360)가 배치될 수 있다. 예를 들면, 디스플레이(2360)은 바디(2310)의 표면 상에 배치되어 디스플레이 컨트롤러(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 파워 서플라이(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로프로세서(2320), 기능 유닛(2340), 디스플레이 컨트롤러(2350) 등으로 공급할 수 있다. 마이크로프로세서(2320)는 파워 서플라이(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이(2360)를 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 디스플레이(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 패키지들(10a-10u, 110a-110g)은 마이크로 프로세서(2320) 및 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.
도 12c는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 패키지들(10a-10u, 110a-110g) 중 적어도 하나를 포함하는 가진 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 12c를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10a-10u, 110a-110g) 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416) 및 버스(2420)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 반도체 패키지들(10a-10u, 110a-110g) 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 12d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10a-10u, 110a-110g) 중 적어도 하나를 포함하는 모바일 기기(2500)를 개략적으로 도시한 도면이다. 모바일 기기(2500)는 모바일 폰 또는 태블릿 PC를 포함할 수 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10a-10u, 110a-110g) 중 적어도 하나는 모바일 폰 또는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 110: 반도체 패키지 11, 111: 패키지 기판
12: 기판 패드 12c: 컨트롤 기판 패드
12d: 버퍼링 기판 패드 13: 기판 배선
14: 범프 패드 15: 범프
17: 컨트롤 기판 패드 18: 버퍼링 기판 패드
20, 25, 120-128: 반도체 적층 구조
21: 제1 적층 구조 22: 제2 적층 구조
26: 하부 적층 구조 27: 상부 적층 구조
31-38, 41-48, 131-134: 반도체 소자
31x-38x, 131x-134x : 단위 반도체 칩
51a, 51b: 칩 패드들 50a, 50b: 배열
B: 경계 영역 60: 본딩 와이어
61: 컨트롤 와이어 62: 버퍼링 와이어
69: 관통 비아 70: 다이 접착 필름
80: 컨트롤 소자 81: 컨트롤 패드
85: 버퍼링 소자 86: 버퍼링 패드
151x-154x: 칩간 범프 160: 관통 비아

Claims (10)

  1. 기판, 상기 기판 상에 배치된 복수개의 단위 반도체 칩들 및 상기 복수개의 단위 반도체 칩들 사이 영역인 스크라이브 레인을 형성하는 단계;
    상기 기판을 쏘잉하여 두 개의 상기 단위 반도체 칩들 및 상기 스크라이브 레인을 포함하는 반도체 소자들을 복수개 형성하는 단계; 및
    패키지 기판 상에 상기 반도체 소자들을 적층하여 복수개의 반도체 적층 구조들을 형성하는 단계;를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 패키지 기판을 쏘잉하여 반도체 패키지를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 반도체 패키지를 형성하는 단계는,
    인접한 상기 반도체 적층 구조들의 사이를 쏘잉하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제2항에 있어서,
    상기 반도체 패키지를 형성하는 단계는,
    상기 패키지 기판만을 쏘잉하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 복수개의 반도체 적층 구조들을 형성하는 단계는 상기 반도체 소자들을 캐스케이드로 적층하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 패키지 기판은 기판 패드들을 포함하고,
    상기 반도체 소자들은 칩 패드들을 포함하며, 및
    상기 복수개의 반도체 적층 구조들을 형성하는 단계는, 상기 기판 패드들과 상기 칩 패드들이 인접하도록 상기 반도체 소자들을 적층하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제6항에 있어서,
    상기 복수개의 반도체 적층 구조들을 형성하는 단계 이후에,
    상기 기판 패드들과 상기 칩 패드들을 본딩 와이어로 연결시키는 공정을 더 포함하는 반도체 소자 제조 방법.
  8. 제1항에 있어서,
    상기 복수개의 반도체 적층 구조들은 서로 수평적으로 이격되어 배치되는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 기판, 상기 기판 상에 배치된 복수개의 단위 반도체 칩들 및 상기 복수개의 단위 반도체 칩들 사이 영역인 스크라이브 레인을 형성하는 단계;
    상기 기판을 쏘잉하여 복수개의 상기 단위 반도체 칩들 및 상기 스크라이브 레인을 포함하는 반도체 소자들을 복수개 형성하는 단계; 및
    패키지 기판 상에 상기 반도체 소자들을 적층하여 복수개의 반도체 적층 구조들을 형성하는 단계;를 포함하는 반도체 소자 제조 방법.
  10. 제9항에 있어서,
    각각의 상기 반도체 소자들에 포함된 복수개의 상기 단위 반도체 칩들은 일렬로 배치된 것을 특징으로 하는 반도체 소자 제조 방법.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9545003B2 (en) * 2012-12-28 2017-01-10 Fci Americas Technology Llc Connector footprints in printed circuit board (PCB)
KR20140123129A (ko) * 2013-04-10 2014-10-22 삼성전자주식회사 반도체 패키지
TWI539565B (zh) * 2014-01-29 2016-06-21 森富科技股份有限公司 記憶體與記憶體球位焊墊之佈局方法
KR102301573B1 (ko) * 2014-06-05 2021-09-10 삼성전자주식회사 반도체 장치
US9825597B2 (en) 2015-12-30 2017-11-21 Skyworks Solutions, Inc. Impedance transformation circuit for amplifier
KR102457636B1 (ko) * 2016-03-17 2022-10-24 에스케이하이닉스 주식회사 적층 칩 패키지 및 그 제조방법
US10062670B2 (en) 2016-04-18 2018-08-28 Skyworks Solutions, Inc. Radio frequency system-in-package with stacked clocking crystal
US9918386B2 (en) 2016-04-18 2018-03-13 Skyworks Solutions, Inc. Surface mount device stacking for reduced form factor
US10269769B2 (en) 2016-04-18 2019-04-23 Skyworks Solutions, Inc. System in package with vertically arranged radio frequency componentry
US20170302325A1 (en) * 2016-04-18 2017-10-19 Skyworks Solutions, Inc. Radio frequency system-in-package including a stacked system-on-chip
US10297576B2 (en) 2016-04-18 2019-05-21 Skyworks Solutions, Inc. Reduced form factor radio frequency system-in-package
KR102579877B1 (ko) 2016-11-22 2023-09-18 삼성전자주식회사 반도체 패키지 및 그 제조 방법
TWI744822B (zh) 2016-12-29 2021-11-01 美商天工方案公司 前端系統及相關裝置、積體電路、模組及方法
US10515924B2 (en) 2017-03-10 2019-12-24 Skyworks Solutions, Inc. Radio frequency modules
CN108695284A (zh) * 2017-04-07 2018-10-23 晟碟信息科技（上海）有限公司 包括纵向集成半导体封装体组的半导体设备
KR102385731B1 (ko) * 2017-04-21 2022-04-13 삼성디스플레이 주식회사 표시 장치
JP2019047025A (ja) * 2017-09-05 2019-03-22 東芝メモリ株式会社 半導体装置
KR20190052957A (ko) * 2017-11-09 2019-05-17 에스케이하이닉스 주식회사 다이 오버시프트 지시 패턴을 포함하는 반도체 패키지
US10692837B1 (en) * 2018-07-20 2020-06-23 Xilinx, Inc. Chip package assembly with modular core dice
KR20220031200A (ko) 2020-09-04 2022-03-11 삼성전자주식회사 비휘발성 메모리 패키지 및 이를 포함하는 스토리지 장치
KR20220067572A (ko) 2020-11-16 2022-05-25 삼성전자주식회사 메모리 패키지 및 이를 포함하는 저장 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007095747A (ja) * 2005-09-27 2007-04-12 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100442699B1 (ko) * 2002-07-19 2004-08-02 삼성전자주식회사 인접 수동소자 칩이 전기적으로 연결된 웨이퍼, 수동소자및 이를 이용한 반도체 패키지
KR20050059791A (ko) 2003-12-15 2005-06-21 주식회사 하이닉스반도체 적층패키지의 제조방법
JP4536407B2 (ja) 2004-03-30 2010-09-01 浜松ホトニクス株式会社 レーザ加工方法及び加工対象物
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
KR100570514B1 (ko) * 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
KR100618837B1 (ko) * 2004-06-22 2006-09-01 삼성전자주식회사 웨이퍼 레벨 패키지를 위한 얇은 웨이퍼들의 스택을형성하는 방법
KR20060075073A (ko) 2004-12-28 2006-07-04 주식회사 하이닉스반도체 웨이퍼 레벨 패키지의 제조방법
KR100594316B1 (ko) 2005-01-18 2006-06-30 삼성전자주식회사 웨이퍼의 후면에 접착되는 익스팬딩 테이프
KR100945504B1 (ko) * 2007-06-26 2010-03-09 주식회사 하이닉스반도체 스택 패키지 및 그의 제조 방법
US8198176B2 (en) 2007-10-09 2012-06-12 Hitachi Chemical Company, Ltd. Method for producing semiconductor chip with adhesive film, adhesive film for semiconductor used in the method, and method for producing semiconductor device
KR100910229B1 (ko) * 2007-11-13 2009-07-31 주식회사 하이닉스반도체 적층 반도체 패키지
US8084849B2 (en) * 2007-12-12 2011-12-27 Stats Chippac Ltd. Integrated circuit package system with offset stacking
US7795073B2 (en) * 2008-02-01 2010-09-14 Hynix Semiconductor Inc. Method for manufacturing stack package using through-electrodes
KR101478247B1 (ko) * 2008-03-12 2014-12-31 삼성전자주식회사 반도체 패키지 및 이를 이용한 멀티 칩 패키지
US8283771B2 (en) * 2008-06-30 2012-10-09 Intel Corporation Multi-die integrated circuit device and method
US20100044861A1 (en) * 2008-08-20 2010-02-25 Chin-Tien Chiu Semiconductor die support in an offset die stack
US8772087B2 (en) * 2009-10-22 2014-07-08 Infineon Technologies Ag Method and apparatus for semiconductor device fabrication using a reconstituted wafer
KR20110083278A (ko) 2010-01-14 2011-07-20 (주)실리콘화일 반도체 칩 패키지 제조방법
KR101685057B1 (ko) * 2010-01-22 2016-12-09 삼성전자주식회사 반도체 소자의 적층 패키지
KR101668444B1 (ko) * 2010-01-28 2016-10-21 삼성전자 주식회사 프레임 인터포저를 갖는 멀티 칩 패키지
KR20110107989A (ko) 2010-03-26 2011-10-05 주식회사 하이닉스반도체 적층 반도체 패키지 형성방법
US8236613B2 (en) * 2010-05-24 2012-08-07 Alpha & Omega Semiconductor Inc. Wafer level chip scale package method using clip array
KR20110138945A (ko) * 2010-06-22 2011-12-28 하나 마이크론(주) 적층형 반도체 패키지
US8283766B2 (en) 2010-09-02 2012-10-09 Oracle America, Inc Ramp-stack chip package with static bends
KR101715761B1 (ko) * 2010-12-31 2017-03-14 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR20120137051A (ko) * 2011-06-10 2012-12-20 삼성전자주식회사 솔리드 스테이트 드라이브 패키지 및 그의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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