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KR101983452B1 - 3­dimensional device including air gaps and the manufacturing method thereof - Google Patents

3­dimensional device including air gaps and the manufacturing method thereof Download PDF

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KR101983452B1
KR101983452B1 KR1020170097005A KR20170097005A KR101983452B1 KR 101983452 B1 KR101983452 B1 KR 101983452B1 KR 1020170097005 A KR1020170097005 A KR 1020170097005A KR 20170097005 A KR20170097005 A KR 20170097005A KR 101983452 B1 KR101983452 B1 KR 101983452B1
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South Korea
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horizontal electrode
vertical channel
passivation
interlayer insulating
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송윤흡
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한양대학교 산학협력단
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Abstract

본 발명은 복수의 에어 갭으로 구성된 복수의 수평 전극층, 및 복수의 수평 전극층에 직교되어 형성된 복수의 수직 채널층을 포함하는 3차원 소자 및 그 제조 방법에 관한 것으로서, 서라운딩 게이트(Surrounding Gate)를 갖는 셀간에 절연층을 식각하여 에어 갭(Air Gap) 또는 진공 갭(Vacuum Gap)을 형성함으로써, 수직 셀에서 셀간 절연층에 의한 간섭 현상을 억제할 수 있다. The present invention relates to a three-dimensional device including a plurality of horizontal electrode layers composed of a plurality of air gaps, and a plurality of vertical channel layers formed orthogonal to the plurality of horizontal electrode layers, and a method of manufacturing the same. By forming an air gap or a vacuum gap by etching the insulating layer between the cells, the interference phenomenon caused by the inter-cell insulating layer in the vertical cell can be suppressed.

Description

에어 갭을 포함하는 3차원 소자 및 그 제조 방법{3­DIMENSIONAL DEVICE INCLUDING AIR GAPS AND THE MANUFACTURING METHOD THEREOF}Three-dimensional device including an air gap and a method of manufacturing the same {3 DIMENSIONAL DEVICE INCLUDING AIR GAPS AND THE MANUFACTURING METHOD THEREOF}

본 발명은 3차원 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 복수의 에어 갭으로 구성된 복수의 수평 전극층, 및 복수의 수평 전극층에 직교되어 형성된 복수의 수직 채널층을 포함하는 3차원 소자에 관한 것이다. The present invention relates to a three-dimensional device and a manufacturing method thereof, and more particularly, to a three-dimensional device including a plurality of horizontal electrode layers composed of a plurality of air gaps, and a plurality of vertical channel layers orthogonal to the plurality of horizontal electrode layers. It is about.

플래시 메모리(Flash Memory) 소자는 지속적인 스케일링(Scaling)에 의해 대용량화되어 다양한 분야에서 저장용 메모리로 이용되고 있다. 현재 30nm 급의 32Gbit 제품의 양산화를 예상하고 있으며, 플로팅 게이트 기술(floating gate technology)로 10nm 이하까지 스케일링될 것으로 예측되고 있다.Flash memory devices are being used as storage memories in various fields due to their large capacities due to continuous scaling. Currently, it is expected to mass-produce 32Gbit products of 30nm level, and it is expected to be scaled to 10nm or less with floating gate technology.

플래시 메모리 소자의 고집적화를 위해, 현재의 2차원 구조에서 3차원 구조로의 대체가 요구된다. 낸드(NAND) 플래시 메모리 소자는 메모리 셀(cell) 당 콘택(contact) 형성이 필요 없이 스트링(string) 형태로 메모리 셀을 연결할 수 있으므로, 수직 방향의 다양한 3차원 구조 구현에 유리하다. 이에 따라 최근에 3차원 낸드 플래시 메모리가 다양하게 연구되고 있다. In order to achieve high integration of flash memory devices, a replacement from a current two-dimensional structure to a three-dimensional structure is required. Since NAND flash memory devices can connect memory cells in a string form without the need for contact formation per memory cell, it is advantageous to implement various three-dimensional structures in the vertical direction. Accordingly, three-dimensional NAND flash memories have been recently studied in various ways.

다만, 이러한 3차원 플래시 메모리가 고단으로 집적화되면서 수직 홀(Hole) 제작 시, 공정적 문제점이 존재하였다. 이를 개선하기 위해서는 각 수직 셀의 스케일링이 중요한데, 수직 셀의 피치(Pitch)는 수평 셀간의 전극층 두께와 수직 셀간의 절연층 두께를 줄이는 것이 매우 중요하다. 다만, 수평 방향의 전극층 두께는 단채널 효과(Short Channel Effect) 문제로 인해 줄이기 어려우며, 수직 방향의 절연층 두께는 셀간 간섭 효과가 크게 발생되어 셀 특성(예를 들면, 셀 산포 등)이 열화되는 문제로 인해 줄이기 어렵다는 한계가 존재하였다. However, when the 3D flash memory is integrated at a high stage, there is a process problem in manufacturing a vertical hole. To improve this, scaling of each vertical cell is important, and it is very important to reduce the thickness of the electrode layer between the horizontal cells and the insulation layer thickness between the vertical cells. However, the thickness of the electrode layer in the horizontal direction is difficult to reduce due to the short channel effect problem, and the thickness of the insulation layer in the vertical direction causes a large interference effect between cells, resulting in deterioration of cell characteristics (for example, cell scattering, etc.). There was a limit that was difficult to reduce due to the problem.

일반적으로 층간 절연층은 실리콘 산화막 및 실리콘 질화막 계통의 절연막이 사용되며, 이러한 막은 유전상수가 3.9 내지 7.5 수준이다. In general, an insulating film of a silicon oxide film and a silicon nitride film is used as the interlayer insulating layer, and the film has a dielectric constant of about 3.9 to 7.5.

그러므로, 층간 절연층의 유전률로 인하여 셀 동작 시, 이웃 셀의 간섭 영향이 수직 셀의 피치 스케일링에 큰 장애 요인이 된다는 문제점이 존재하였다. Therefore, there has been a problem that, due to the dielectric constant of the interlayer insulating layer, the interference effect of neighboring cells becomes a major obstacle to the pitch scaling of the vertical cells during cell operation.

본 발명의 실시예들은, 3차원 소자에서 서라운딩 게이트(Surrounding Gate)를 갖는 셀간에 절연층을 식각하여 에어 갭(Air Gap) 또는 진공 갭(Vacuum Gap)을 형성함으로써, 수직 셀에서 셀간 절연층에 의한 간섭 현상을 억제할 수 있는 기술을 제공한다. Embodiments of the present invention, by forming an air gap or vacuum gap by etching the insulating layer between the cells having a surrounding gate (Surrounding Gate) in the three-dimensional device, the inter-cell insulating layer in a vertical cell It provides a technology that can suppress the interference phenomenon caused by.

본 발명의 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자에 있어서, 복수의 에어 갭(Air Gap)으로 구성된 복수의 수평 전극층 및 상기 복수의 수평 전극층에 연결되며, 상기 복수의 수평 전극층에 직교되는 복수의 수직 채널층을 포함하되, 상기 복수의 에어 갭은 상기 복수의 수평 전극층 사이에 형성되는 것을 특징으로 한다.In the three-dimensional device of the 3D Flash memory according to an embodiment of the present invention, a plurality of horizontal electrode layers consisting of a plurality of air gaps (air gap) and the plurality of horizontal electrode layers are connected, And a plurality of vertical channel layers orthogonal to the horizontal electrode layer, wherein the plurality of air gaps are formed between the plurality of horizontal electrode layers.

상기 수평 전극층은 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막(passivation layer) 중 상기 복수의 패시베이션막을 식각하고, 상기 식각된 복수의 패시베이션막에 도전성 물질을 증착하여 형성될 수 있다.The horizontal electrode layer is formed by etching the plurality of passivation layers among a plurality of interlayer insulating layers and a plurality of passivation layers formed by being alternately stacked on an element formation substrate, and depositing a conductive material on the etched plurality of passivation layers. Can be.

상기 수평 전극층은 상기 복수의 층간 절연막 상에서 상호간에 분리될 수 있다.The horizontal electrode layers may be separated from each other on the plurality of interlayer insulating films.

상기 수직 채널층은 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막의 외측을 관통하는 복수의 관통홀에 형성되며, 상기 복수의 수평 전극층과 연결될 수 있다.The vertical channel layer may be formed in a plurality of through holes penetrating the outside of the plurality of interlayer insulating layers and the passivation layer, which are alternately stacked on the element formation substrate, and may be connected to the plurality of horizontal electrode layers.

상기 3차원 소자는 상기 복수의 수평 전극층에 직교되는 상기 복수의 수직 채널층으로 지탱될 수 있다.The three-dimensional device may be supported by the plurality of vertical channel layers orthogonal to the plurality of horizontal electrode layers.

또한, 본 발명의 실시예에 따른 3차원 소자는 상기 복수의 수직 채널층 사이를 관통하는 컨택트 홀에 형성되며, 상기 컨택트 홀의 절연벽 사이에 도전성 물질로 증착된 스트링라인을 더 포함할 수 있다.In addition, the three-dimensional device according to the embodiment of the present invention may be formed in the contact hole penetrating between the plurality of vertical channel layer, and may further include a string line deposited between the insulating wall of the contact hole with a conductive material.

상기 스트링라인은 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막의 중앙을 관통하는 상기 컨택트 홀에 형성되며, 상기 컨택트 홀을 서라운드(surround)하는 상기 절연벽을 포함할 수 있다.The string line may be formed in the contact holes penetrating through the centers of a plurality of interlayer insulating films and passivation films formed by being alternately stacked on an element forming substrate, and may include the insulating walls surrounding the contact holes. have.

상기 스트링라인은 상기 절연벽 내 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta), 또는 이들의 합금을 포함하는 도전성 물질이 증착되어 형성될 수 있다.The string line may be formed by depositing a conductive material including polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof in the insulating wall.

상기 3차원 소자는 상기 복수의 수평 전극층과, 상기 복수의 수직 채널층 및 상기 스트링라인 사이에 형성된 상기 복수의 에어 갭을 포함할 수 있다.The 3D device may include the plurality of horizontal electrode layers, and the plurality of air gaps formed between the plurality of vertical channel layers and the string line.

본 발명의 다른 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자에 있어서, 복수의 에어 갭(Air Gap)으로 구성된 복수의 수평 전극층, 상기 복수의 수평 전극층에 연결되며, 상기 복수의 수평 전극층에 직교되는 복수의 수직 채널층 및 상기 복수의 수평 전극층 간의 쇼트(short)를 방지하는 스탠드(stand)를 포함하되, 상기 복수의 에어 갭은 상기 복수의 수평 전극층 사이에 형성되는 것을 특징으로 한다.In a 3D device of a 3D Flash memory according to another embodiment of the present invention, a plurality of horizontal electrode layers composed of a plurality of air gaps, connected to the plurality of horizontal electrode layers, the plurality of And a stand preventing a short between the plurality of vertical channel layers orthogonal to the horizontal electrode layers of the plurality of horizontal electrode layers, wherein the plurality of air gaps are formed between the plurality of horizontal electrode layers. It is done.

상기 스탠드는 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막에서, 상기 복수의 수직 채널층 가장자리를 관통하여 형성된 임의의 홀에 형성되며, 상기 형성된 임의의 홀에 절연 물질을 증착하여 형성될 수 있다.The stand is formed in an arbitrary hole formed through the edges of the plurality of vertical channel layers in a plurality of interlayer insulating films and a plurality of passivation films formed alternately stacked on an element formation substrate, and an insulating material in the formed holes. It may be formed by depositing.

본 발명의 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자를 제조하는 방법에 있어서, 소자 형성 기판 상에 복수의 층간 절연막 및 복수의 패시베이션막(passivation layer)을 교대로 적층하는 단계, 상기 복수의 층간 절연막 및 상기 복수의 패시베이션막의 외측을 관통하는 복수의 관통홀을 형성하고, 상기 관통홀에 수직 채널층을 형성하는 단계, 상기 수직 채널층이 형성된 상기 복수의 층간 절연막 및 상기 복수의 패시베이션막의 중앙을 관통하는 컨택트 홀을 형성하며, 상기 컨택트 홀의 절연벽을 포함하는 스트링라인을 형성하는 단계, 상기 복수의 패시베이션막을 식각하고, 상기 식각된 복수의 패시베이션막 및 상기 스트링라인에 도전성 물질을 증착하는 단계 및 상기 복수의 층간 절연막을 식각하여 복수의 에어 갭(Air Gap)을 포함하는 상기 3차원 소자를 형성하는 단계를 포함한다.In the method of manufacturing a 3D device of a 3D Flash memory according to an embodiment of the present invention, a plurality of interlayer insulating films and a plurality of passivation layers are alternately stacked on an element forming substrate. Forming a plurality of through holes penetrating outside of the plurality of interlayer insulating films and the plurality of passivation films, and forming a vertical channel layer in the through holes, the plurality of interlayer insulating films having the vertical channel layer formed thereon, and Forming a contact hole penetrating a center of the plurality of passivation films, forming a string line including an insulating wall of the contact hole, etching the passivation film, and conducting conductivity to the etched plurality of passivation films and the string line Depositing a material and etching the plurality of interlayer insulating layers to include a plurality of air gaps; Forming the three-dimensional device.

상기 스트링라인을 형성하는 단계는 상기 소자 형성 기판 상에 교대로 적층되어 형성된 상기 복수의 층간 절연막 및 상기 복수의 패시베이션막에 형성된 상기 복수의 수직 채널층 사이를 관통하는 상기 컨택트 홀, 및 상기 형성된 복수의 수직 채널층 가장자리를 관통하는 임의의 홀을 라인 에칭(Line etching)하여 형성할 수 있다.The forming of the string line may include contact holes penetrating between the plurality of interlayer insulating layers and the plurality of vertical channel layers formed on the plurality of passivation layers, alternately stacked on the element formation substrate, and the formed plurality Any hole penetrating the edge of the vertical channel layer may be formed by line etching.

상기 스트링라인을 형성하는 단계는 상기 컨택트 홀을 서라운드(surround)하는 상기 절연벽을 포함하여 상기 스트링라인을 형성하고, 상기 임의의 홀에 절연 물질을 증착하여 스탠드(Stand)를 형성할 수 있다.The forming of the string line may include forming the string line including the insulating wall surrounding the contact hole, and forming a stand by depositing an insulating material in the arbitrary hole.

상기 도전성 물질을 증착하는 단계는 상기 식각된 복수의 패시베이션막에 도전성 물질을 증착하여 수평 전극층을 형성할 수 있다.In the depositing of the conductive material, the conductive material may be deposited on the etched plurality of passivation layers to form a horizontal electrode layer.

상기 복수의 수직 채널층은 상기 복수의 수평 전극층에 직교되어 형성될 수 있다.The plurality of vertical channel layers may be formed to be orthogonal to the plurality of horizontal electrode layers.

상기 3차원 소자를 형성하는 단계는 상기 복수의 층간 절연막과 상호 분리된 수평 전극층을 기반으로, 복수의 상기 수평 전극층과 상기 복수의 수직 채널층 및 상기 스트링라인 사이에 형성된 상기 복수의 에어 갭을 포함하는 상기 3차원 소자를 형성할 수 있다. The forming of the 3D device may include a plurality of air gaps formed between the plurality of horizontal electrode layers, the plurality of vertical channel layers, and the string line based on the horizontal electrode layers separated from the plurality of interlayer insulating layers. The three-dimensional device can be formed.

본 발명의 실시예들에 따르면, 3차원 소자에서 서라운딩 게이트(Surrounding Gate)를 갖는 셀간에 절연층을 식각하여 에어 갭(Air Gap) 또는 진공 갭(Vacuum Gap)을 형성함으로써, 수직 셀에서 셀간 절연층에 의한 간섭 현상을 억제할 수 있다. According to embodiments of the present invention, an air gap or a vacuum gap is formed by etching an insulating layer between cells having a surrounding gate in a three-dimensional device, thereby forming an inter-cell in a vertical cell. The interference phenomenon by the insulating layer can be suppressed.

도 1a 및 도 1b는 본 발명의 실시예에 따른 에어 갭을 포함하는 3차원 소자의 단면도를 도시한 것이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 3차원 소자의 공정 과정을 도시한 것이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 스탠드를 포함하는 3차원 소자의 공정 과정을 도시한 것이다.
도 4는 본 발명의 실시예에 따른 에어 갭을 포함하는 3차원 소자의 제조 방법의 흐름도를 도시한 것이다.1A and 1B illustrate cross-sectional views of a three-dimensional device including an air gap according to an embodiment of the present invention.
2A to 2H illustrate a process of a three-dimensional device according to an embodiment of the present invention.
3A to 3H illustrate a process of a three-dimensional device including a stand according to an embodiment of the present invention.
4 is a flowchart illustrating a method of manufacturing a three-dimensional device including an air gap according to an embodiment of the present invention.

이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the embodiments. Also, like reference numerals in the drawings denote like elements.

본 발명의 실시예들은, 3차원 소자에서 사용하는 서라운딩 게이트(Surrounding Gate)를 갖는 수직 셀에서 셀간 절연층에 의한 간섭 현상을 억제하기 위해, 셀간에 절연층을 식각하여 에어 갭(Air Gap) 또는 진공 갭(Vacuum Gap)을 형성하는 기술을 제공하는 것을 그 요지로 한다. Embodiments of the present invention, in order to suppress the interference caused by the inter-cell insulating layer in a vertical cell having a surrounding gate (Surrounding Gate) used in the three-dimensional device, by etching the insulating layer between the cells (Air Gap) Another object is to provide a technique for forming a vacuum gap.

또한, 에어 갭 또는 진공 갭을 포함하는 3차원 소자의 경우, 수평 전극간에 쇼트(short)가 유발될 수 있으므로, 본 발명의 실시예들은, 셀간의 쇼트를 방지하기 위한 지지대(Stand, 이하에서는 '스탠드'라 칭함)를 적절한 간격에 형성하는 레이아웃(Layout)을 포함한다. In addition, in the case of a three-dimensional device including an air gap or a vacuum gap, a short may be caused between horizontal electrodes. Accordingly, embodiments of the present invention provide a support for preventing a short between cells. And a layout forming the stand 'at appropriate intervals.

또한, 이하에서의 본 발명의 실시예에 따른 3차원 소자는 3차원 플래시 메모리 소자인 것으로 설명되어 기재되어 있으나, 플래시(flash)에 한정되지 않으며, 3차원 구조물 형태의 소자이면 모두 적용 가능하다. In addition, the following three-dimensional device according to an embodiment of the present invention is described as being described as being a three-dimensional flash memory device, but not limited to flash (flash), any device in the form of a three-dimensional structure is applicable.

도 1a 및 도 1b는 본 발명의 실시예에 따른 에어 갭을 포함하는 3차원 소자의 단면도를 도시한 것이다.1A and 1B illustrate cross-sectional views of a three-dimensional device including an air gap according to an embodiment of the present invention.

보다 상세하게는, 도 1a는 본 발명의 실시예에 따른 에어 갭을 포함하는 3차원 소자의 단면도를 도시한 것이며, 도 1b는 본 발명의 실시예에 따른 3차원 소자의 세부 단면도를 도시한 것이다. More specifically, FIG. 1A illustrates a cross-sectional view of a three-dimensional device including an air gap according to an embodiment of the present invention, and FIG. 1B illustrates a detailed cross-sectional view of a three-dimensional device according to an embodiment of the present invention. .

본 발명의 실시예에 따른 3차원 소자(100)는 복수의 수평 전극층(110) 사이에 형성된 복수의 에어 갭(또는 진공 갭(Vacuum Gap), 150)을 포함한다.The 3D device 100 according to the exemplary embodiment of the present invention includes a plurality of air gaps (or vacuum gaps) 150 formed between the plurality of horizontal electrode layers 110.

이를 위해, 본 발명의 실시예에 따른 3차원 소자(100)는 수평 전극층(110) 및 수직 채널층(120)을 포함한다. To this end, the three-dimensional device 100 according to the embodiment of the present invention includes a horizontal electrode layer 110 and a vertical channel layer 120.

수평 전극층(110)은 복수의 에어 갭(150)으로 구성된다. 또한, 수평 전극층(110)은 소자 형성 기판(미도시) 상에 교대로 적층되어 형성될 수 있다. 도 1a에 도시되지 아니하였지만, 복수의 수평 전극층(110) 사이에는 교대로 배치된 복수의 층간 절연막들이 식각된 형태일 수 있다. The horizontal electrode layer 110 is composed of a plurality of air gaps 150. In addition, the horizontal electrode layer 110 may be formed by alternately stacked on the element formation substrate (not shown). Although not shown in FIG. 1A, a plurality of interlayer insulating layers alternately disposed between the plurality of horizontal electrode layers 110 may be etched.

예를 들면, 수평 전극층(110)은 도전성 물질로 형성되며, 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금일 수 있다. 이 때, 수평 전극층(110)은 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막(Passivation Layer) 중 복수의 패시베이션막을 식각하고, 식각된 복수의 패시베이션막에 도전성 물질을 증착하여 형성될 수 있다.For example, the horizontal electrode layer 110 is formed of a conductive material, and may be polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof. In this case, the horizontal electrode layer 110 may etch a plurality of interlayer insulating layers and a plurality of passivation layers formed by alternately stacking the plurality of passivation layers on the device forming substrate, and may form a conductive material on the etched plurality of passivation layers. It may be formed by deposition.

이 때, 층간 절연막은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용가능하며, 예를 들어, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 상기 층간 절연막은 평탄화 혹은 절연을 목적으로 사용되며, DSG(SiOF), TFOS, BPSG 등의 CVD(Chemical vapor deposition, 화학기상증착)로 성막되는 가스재료와, SOG(스핀온글라스/시로키산계)로 대표되는 도포재료(SOD) 등을 포함할 수 있다. 이러한 다양한 재료들은 기계적 강도, 유전상수, 유전 손실, 화학적 안정도, 열적 안정성, 도전율 등에서 다양한 재료적인 특성을 가질 수 있으며, 이러한 특성은 내적인 스트레스 혹은 외적인 스트레스에 대한 내구도를 결정할 수 있다.At this time, the interlayer insulating film may be used as long as it is a material having an electrically conductive property, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2) or a metal oxide may be used. have. In addition, the interlayer insulating film is used for the purpose of planarization or insulation, and a gas material formed by CVD (chemical vapor deposition) such as DSG (SiOF), TFOS, BPSG, and SOG (Spinon Glass / Shiroki). Coating material (SOD) and the like represented by the acid system). These various materials may have various material properties such as mechanical strength, dielectric constant, dielectric loss, chemical stability, thermal stability, conductivity, and the like, and these characteristics may determine durability against internal stress or external stress.

또한, 상기 패시베이션막은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다. In addition, the passivation layer may be formed of silicon nitride (Si 3 N 4, Silicon Nitride), or may be formed of a dielectric material such as magnesium oxide (MgO).

도 1a를 참조하면, 수평 전극층(110)은 소자 형성 기판 상에 교대로 적층되어 형성되며, 복수의 층간 절연막 상에 상호간에 분리된 형태일 수 있다. Referring to FIG. 1A, the horizontal electrode layers 110 may be alternately stacked on the element formation substrate, and may be separated from each other on the plurality of interlayer insulating layers.

본 발명의 실시예에 따른 3차원 소자(100)에서의 수평 전극층(110)은 워드 라인(Word Line)으로 게이트(Gate)와 접촉될 수 있으며, 3차원 소자(100)의 서라운딩 게이트(Surrounding Gate) 형태일 수 있다. The horizontal electrode layer 110 in the three-dimensional device 100 according to an embodiment of the present invention may be in contact with a gate by a word line, and the surrounding gate of the three-dimensional device 100 may be surrounded. Gate) form.

또한, 본 발명의 실시예에 따른 3차원 소자(100)는 복수의 수평 전극층(110)에 연결되며, 복수의 수평 전극층(110)에 직교되는 수직 채널층(120)을 포함한다. 예를 들면, 수직 채널층(120)은 소자 형성 기판(미도시)에 대하여 수직적으로 형성된다. 여기서, 수직 채널층(120)은 단결정질의 실리콘으로 형성될 수 있으며, 예를 들어 소자 형성 기판을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다.In addition, the 3D device 100 according to the exemplary embodiment of the present invention is connected to the plurality of horizontal electrode layers 110 and includes a vertical channel layer 120 orthogonal to the plurality of horizontal electrode layers 110. For example, the vertical channel layer 120 is formed perpendicular to the device formation substrate (not shown). Here, the vertical channel layer 120 may be formed of monocrystalline silicon, and may be formed, for example, by a selective epitaxial growth process or a phase change epitaxial process using a device forming substrate as a seed.

도 1a를 참조하면, 수직 채널층(120)은 소자 형성 기판에 수직 방향으로 형성되며, 복수의 수평 전극층(120)의 외측을 관통하는 복수의 관통홀에 형성되어 복수의 수평 전극층(110)과 연결될 수 있다. Referring to FIG. 1A, the vertical channel layer 120 is formed in a direction perpendicular to the element formation substrate, and is formed in a plurality of through holes penetrating through the outside of the plurality of horizontal electrode layers 120 and the plurality of horizontal electrode layers 110. Can be connected.

예를 들면, 수직 채널층(120)은 소자 형성 기판에 교대로 적층된 복수의 층간 절연막 및 복수의 패시베이션막에서, 양 외측을 관통하는 복수의 관통홀에 형성될 수 있으며, 양 외측에 형성된 수직 채널층(120)은 복수의 수평 전극층(110)과 연결될 수 있다. 이 때, 관통홀은 라인 에칭(Line Etching)에 의해 형성될 수 있다. For example, the vertical channel layer 120 may be formed in a plurality of through holes penetrating both outer sides of the plurality of interlayer insulating layers and the plurality of passivation layers alternately stacked on the element formation substrate, and formed on both outer sides. The channel layer 120 may be connected to the plurality of horizontal electrode layers 110. In this case, the through hole may be formed by line etching.

본 발명의 실시예에 따른 3차원 소자(100)는 스트링라인(String Line, 130)을 더 포함할 수 있다. 스트링라인(130)은 소자 형성 기판에 수직 방향으로 형성되며, 수평 전극층(120)의 중앙을 관통하는 컨택트 홀에 형성되고, 컨택트 홀의 양 측면에 형성된 절연벽(131) 사이에 도전성 물질로 증착될 수 있다. 이 때, 컨택트 홀은 라인 에칭(Line Etching)에 의해 형성될 수 있다. 실시예에 따라서, 도 1a는 3차원 소자(100)의 단면도이므로, 절연벽(131)이 컨택트 홀의 양 측면에 위치한 형태로 도시되어 있으나, 3차원 소자(100)의 3차원 구조물 형상 시, 컨택트 홀을 서라운드(surround)하는 형태일 수 있다. The 3D device 100 according to the exemplary embodiment of the present invention may further include a string line 130. The string line 130 is formed in a direction perpendicular to the element formation substrate, is formed in the contact hole penetrating the center of the horizontal electrode layer 120, and is to be deposited with a conductive material between the insulating walls 131 formed on both sides of the contact hole. Can be. In this case, the contact hole may be formed by line etching. 1A is a cross-sectional view of the three-dimensional device 100, the insulating wall 131 is shown in the form located on both sides of the contact hole, when the three-dimensional structure of the three-dimensional device 100, It may be in the form of surrounding the hole.

예를 들면, 스트링라인(130)은 수직 채널층(120)이 형성된 복수의 층간 절연막 및 복수의 패시베이션막에서, 중앙을 관통하는 컨택트 홀에 형성될 수 있으며, 컨택트 홀의 양 측면에 수직 형성된 절연벽(131)이 포함된 형태일 수 있다. 이 때, 스트링 라인(130)은 절연벽(131) 사이에 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta), 또는 이들의 합금을 포함하는 도전성 물질이 증착되어 형성될 수 있다.For example, the string lines 130 may be formed in contact holes penetrating through the center of the plurality of interlayer insulating films and the plurality of passivation films in which the vertical channel layer 120 is formed, and the insulating walls vertically formed on both sides of the contact holes. 131 may be included. In this case, the string line 130 may be formed by depositing a conductive material including polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof between the insulating walls 131. .

본 발명의 실시예에 따른 3차원 소자(100)는 복수의 층간 절연막과 상호 분리된 수평 전극층(110)을 기반으로, 복수의 수평 전극층(110)과 수직 채널층(120) 및 스트링라인(130) 사이의 형성된 복수의 에어 갭(150)을 포함할 수 있다.The three-dimensional device 100 according to the embodiment of the present invention is based on the horizontal electrode layer 110 separated from the plurality of interlayer insulating films, and the plurality of horizontal electrode layers 110, the vertical channel layer 120, and the string line 130. It may include a plurality of air gaps 150 formed between).

또한, 본 발명의 다른 실시예에 따른 3차원 소자(100)는 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막을 라인 에칭(Line Etching)하여 관통하는 임의의 홀을 형성하며, 형성된 임의의 홀에 절연 물질을 증착하여 형성된 스탠드(Stand, 140)를 포함한다.In addition, the 3D device 100 according to another embodiment of the present invention forms an arbitrary hole through which a plurality of interlayer insulating films and passivation films formed by being alternately stacked on an element forming substrate are line-etched. And a stand 140 formed by depositing an insulating material in any hole formed therein.

예를 들면, 3차원 소자(100)에 형성된 복수의 에어 갭(150)에 의해 수평의 수평 전극층(110) 간의 쇼트(short)가 유발될 수 있다. 이에 따라서, 본 발명의 실시예에 따른 3차원 소자(100)는 지지대인 복수의 스탠드(140)를 포함하여 셀 간의 쇼트를 방지할 수 있다. For example, a short between the horizontal horizontal electrode layers 110 may be caused by the plurality of air gaps 150 formed in the 3D device 100. Accordingly, the 3D device 100 according to the embodiment of the present invention may include a plurality of stands 140 serving as a support to prevent short between cells.

도 1b를 참조하면, 본 발명의 실시예에 따른 3차원 소자(100)는 복수의 수평 전극층(110)을 포함하고, 복수의 수평 전극층(110)에 연결되며 직교되는 복수의 수직 채널층(120)을 포함한다. 즉, 채널층(120)은 소자 형성 기판(미도시)에 대하여 수직적으로 형성된다. 이 때, 복수의 수직 채널층(120) 주변에는 터널 산화막(163), 실리콘 질화막(162), 인터레이어 산화막(161)이 형성될 수 있으며, 복수의 수평 전극층(110)은 이에 수직적으로 적층된다.Referring to FIG. 1B, the three-dimensional device 100 according to the exemplary embodiment includes a plurality of horizontal electrode layers 110, and is connected to the plurality of horizontal electrode layers 110, and the plurality of vertical channel layers 120 are orthogonal to each other. ). That is, the channel layer 120 is formed perpendicular to the device formation substrate (not shown). In this case, a tunnel oxide layer 163, a silicon nitride layer 162, and an interlayer oxide layer 161 may be formed around the plurality of vertical channel layers 120, and the plurality of horizontal electrode layers 110 may be vertically stacked thereon. .

도 1b에 도시된 본 발명의 실시예에 따른 3차원 소자(100)는 전하 저장소를 위하여 터널 산화막(163), 실리콘 질화막(162), 인터레이어 산화막(161)과 같이 ONO(Oxide/Nitride/Oxide) 구조를 사용할 수 있다. 다만, 본 발명의 실시예에 따른 3차원 소자(100)는 ONO 구조 외에, 플로팅 게이트를 포함할 수 있으며, ONO 구조 또는 플로팅 게이트(또는 부유 게이트)와 같은 전하 트랩층에 의해 복수의 수평 전극층(110)과 복수의 수직 채널층(120)이 연결될 수 있다. The 3D device 100 according to the exemplary embodiment of the present invention illustrated in FIG. 1B may include ONO (Oxide / Nitride / Oxide), such as a tunnel oxide layer 163, a silicon nitride layer 162, and an interlayer oxide layer 161 for charge storage. ) Structure can be used. However, the 3D device 100 according to the exemplary embodiment of the present invention may include a floating gate in addition to the ONO structure, and may include a plurality of horizontal electrode layers by a charge trap layer such as an ONO structure or a floating gate (or floating gate). 110 and the plurality of vertical channel layers 120 may be connected.

이 때, 상기 플로팅 게이트(또는 부유 게이트)는 단결정질의 3­5족 반도체 또는 단결정질의 실리콘 반도체로 형성될 수 있으며, 상기 플로팅 게이트(또는 부유 게이트)의 주변에는 터널 산화막(163) 및 인터레이어 산화막(161)이 배치된 형태일 수 있다. In this case, the floating gate (or floating gate) may be formed of a single crystalline group 35 semiconductor or a single crystalline silicon semiconductor, and the tunnel oxide layer 163 and the interlayer oxide layer may be formed around the floating gate (or floating gate). 161 may be disposed.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 3차원 소자의 공정 과정을 도시한 것이다.2A to 2H illustrate a process of a three-dimensional device according to an embodiment of the present invention.

도 2a 내지 도 2h는 시간의 순서대로 3차원 소자(200)를 형성하는 공정 과정을 도시한 것이나, 실시예에 따라서는 공정 과정의 순서가 변동될 수도 있다. 2A to 2H illustrate a process of forming the 3D device 200 in the order of time, the order of the process may vary depending on the embodiment.

도 2a를 참조하면, 소자 형성 기판(미도시) 상에 복수의 층간 절연막(210) 및 복수의 패시베이션막(Passivation Layer, 220)을 교대로 적층한다. Referring to FIG. 2A, a plurality of interlayer insulating layers 210 and a plurality of passivation layers 220 are alternately stacked on an element formation substrate (not shown).

이 때, 상기 소자 형성 기판은 실리콘 기판일 수 있으나, 실리콘 등의 반도체 재질로 한정되지 않는다. 또한, 층간 절연막(210)은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용 가능하며, 예컨대 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 패시베이션막(220)은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.In this case, the element formation substrate may be a silicon substrate, but is not limited to a semiconductor material such as silicon. In addition, the interlayer insulating layer 210 may be used as long as the material has an electrically conductive property, and for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2), or metal oxide may be used. . In addition, the passivation layer 220 may be formed of silicon nitride (Si 3 N 4, Silicon Nitride), or may be formed of a dielectric material such as magnesium oxide (MgO).

이후, 도 2b를 참조하면, 도 2a에서 형성된 복수의 층간 절연막(210) 및 복수의 패시베이션막(220)의 외측을 관통하는 복수의 관통홀(230)을 형성한다.Subsequently, referring to FIG. 2B, a plurality of through holes 230 penetrating outside of the interlayer insulating layer 210 and the plurality of passivation layers 220 formed in FIG. 2A are formed.

예를 들면, 관통홀(230)은 소자 형성 기판에 수직 방향으로 형성되며, 복수의 층간 절연막(210) 및 복수의 패시베이션막(220)의 양 외측을 관통하는 홀(Hole)로 형성되며, 라인 에칭(Line Etching)에 의해 형성될 수 있다. 이 때, 관통홀(230)의 두께, 크기, 위치 및 개수는 본 발명의 실시예에 따른 3차원 소자(200)가 적용되는 실시예에 따라 변동 가능하므로, 한정되지 않는다.For example, the through hole 230 is formed in a direction perpendicular to the element formation substrate, and is formed as a hole penetrating both outer sides of the plurality of interlayer insulating layers 210 and the plurality of passivation layers 220. It may be formed by line etching. In this case, the thickness, size, position, and number of the through holes 230 may vary depending on the embodiment to which the three-dimensional device 200 according to the embodiment of the present invention is applied.

도 2c를 참조하면, 도 2b에서 형성된 복수의 관통홀(230)에 수직 구조물의 수직 채널층(240)을 형성한다. 이 때, 수직 채널층(240)은 단결정질의 실리콘으로 형성될 수 있으나, 종류는 한정되지 않는다.Referring to FIG. 2C, vertical channel layers 240 of vertical structures are formed in the plurality of through holes 230 formed in FIG. 2B. In this case, the vertical channel layer 240 may be formed of monocrystalline silicon, but the type is not limited.

이후, 도 2d에서 본 발명의 실시예에 따른 3차원 소자(200)는 수직 채널층(240)이 형성된 복수의 층간 절연막(210) 및 복수의 패시베이션막(220)의 중앙을 관통하는 컨택트 홀(250)을 포함한다.Next, in FIG. 2D, the 3D device 200 according to the exemplary embodiment of the present invention may include a contact hole penetrating through the centers of the plurality of interlayer insulating layers 210 and the plurality of passivation layers 220 in which the vertical channel layers 240 are formed. 250).

예를 들면, 컨택트 홀(250)은 관통홀(230)과 동일하게 라인 에칭에 의해 형성될 수 있으나, 컨택트 홀(250)의 두께, 크기 및 위치는 본 발명의 실시예에 따른 3차원 소자(200)가 적용되는 실시예에 따라 변동 가능하므로, 한정되지 않는다. For example, the contact hole 250 may be formed by line etching in the same manner as the through hole 230, but the thickness, size, and position of the contact hole 250 may be a three-dimensional device ( 200 may vary depending on the embodiment to which the present invention is applied, and is not limited thereto.

이후, 도 2e를 참조하면, 컨택트 홀(250)의 양 측면에 절연벽(260)을 포함한다. 이 때, 절연벽(260)은 컨택트 홀(250)을 감싸는(surround) 형태로 존재할 수 있으며, 평탄화 혹은 절연을 목적으로 사용되는 물질로 형성될 수 있다. 예를 들면, 절연벽(260)은 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등으로 형성될 수 있다.Afterwards, referring to FIG. 2E, insulating walls 260 are included on both sides of the contact hole 250. In this case, the insulating wall 260 may exist in the form of surrounding the contact hole 250, and may be formed of a material used for planarization or insulation. For example, the insulating wall 260 may be formed of silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2), metal oxide, or the like.

이후, 도 2f에서 복수의 패시베이션막(220)을 식각한다.Thereafter, the plurality of passivation layers 220 is etched in FIG. 2F.

예를 들면, 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 이용하여 본 발명의 실시예에 따른 3차원 소자(200)의 복수의 패시베이션막(220)을 부분적으로 식각할 수 있다. 다만, 패시베이션막(220)을 부분적으로 식각하는 공정 방법은 이에 한정되지 않으며, 기존 기술에서 사용하는 방법을 이용한다.For example, the plurality of passivation layers 220 of the 3D device 200 according to the exemplary embodiment of the present invention may be partially etched using a photolithography process and a dry etching process. However, the method of partially etching the passivation film 220 is not limited thereto, and the method used in the existing technology is used.

도 2g를 참조하면, 복수의 패시베이션막(220)이 식각된 셀과, 컨택트 홀(250)에 형성된 스트링라인(280)에 도전성 물질을 증착한다.Referring to FIG. 2G, a conductive material is deposited on a cell in which the plurality of passivation layers 220 are etched and the string line 280 formed in the contact hole 250.

예를 들면, 복수의 패시베이션막(220)이 식각된 셀에 도전성 물질을 증착하여 복수의 수평 전극층(270)을 형성할 수 있다. 또한, 도 2g에서 컨택트 홀(250) 및 컨택트 홀(250)의 양 측면에 형성된 절연벽(260) 사이에 도전성 물질을 증착하여 스트링라인(280)을 형성할 수 있다. 이 때, 도전성 물질은 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함할 수 있다. For example, a plurality of horizontal electrode layers 270 may be formed by depositing a conductive material on a cell in which the plurality of passivation layers 220 are etched. In addition, in FIG. 2G, the string line 280 may be formed by depositing a conductive material between the contact hole 250 and the insulating wall 260 formed on both sides of the contact hole 250. In this case, the conductive material may include polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof.

이후, 도 2h를 참조하면, 복수의 층간 절연막(210)을 식각한다. 이 때, 복수의 층간 절연막(210)은 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 통해 부분적으로 식각될 수 있다. 다만, 층간 절연막(210)을 부분적으로 식각하는 공정 방법은 이에 한정되지 않으며, 기존 기술에서 사용하는 방법을 이용한다.Subsequently, referring to FIG. 2H, the plurality of interlayer insulating layers 210 are etched. In this case, the plurality of interlayer insulating layers 210 may be partially etched through a photolithography process and a dry etching process. However, the method of partially etching the interlayer insulating film 210 is not limited thereto, and the method used in the existing technology is used.

이에 따른, 본 발명의 실시예에 따른 3차원 소자(200)는 복수의 수평 전극층(270), 및 복수의 수평 전극층(270)에 직교되는 복수의 수직 채널층(240)을 포함하며, 복수의 수평 전극층(270) 사이에 구성된 복수의 에어 갭(Air Gap, 10)을 포함하는 것을 특징으로 한다. Accordingly, the three-dimensional device 200 according to the embodiment of the present invention includes a plurality of horizontal electrode layers 270, and a plurality of vertical channel layers 240 orthogonal to the plurality of horizontal electrode layers 270. It characterized in that it comprises a plurality of air gaps (Air Gap, 10) configured between the horizontal electrode layer 270.

도 3a 내지 도 3h는 본 발명의 실시예에 따른 스탠드를 포함하는 3차원 소자의 공정 과정을 도시한 것이다.3A to 3H illustrate a process of a three-dimensional device including a stand according to an embodiment of the present invention.

도 3a 내지 도 3h는 시간의 순서대로 스탠드(370)를 포함하는 3차원 소자(300)를 형성하는 공정 과정을 도시한 것이나, 실시예에 따라서는 공정 과정의 순서가 변동될 수도 있다. 3A to 3H illustrate a process of forming the 3D device 300 including the stand 370 in the order of time, but the order of the process may vary depending on the embodiment.

도 3a를 참조하면, 소자 형성 기판(미도시) 상에 복수의 층간 절연막(310) 및 복수의 패시베이션막(Passivation Layer, 320)을 교대로 적층한다.Referring to FIG. 3A, a plurality of interlayer insulating layers 310 and a plurality of passivation layers 320 are alternately stacked on an element formation substrate (not shown).

이 때, 상기 소자 형성 기판은 실리콘 기판일 수 있으나, 실리콘 등의 반도체 재질로 한정되지 않는다. 또한, 층간 절연막(310)은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용 가능하며, 예컨대 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 패시베이션막(320)은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.In this case, the element formation substrate may be a silicon substrate, but is not limited to a semiconductor material such as silicon. In addition, the interlayer insulating layer 310 may be used as long as the material has an electrically conductive property, and for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2), or metal oxide may be used. . In addition, the passivation layer 320 may be formed of silicon nitride (Si 3 N 4, Silicon Nitride), or may be formed of a dielectric material such as magnesium oxide (MgO).

이후, 도 3b를 참조하면, 도 3a에서 형성된 복수의 층간 절연막(310) 및 복수의 패시베이션막(320)의 외측을 관통하는 복수의 관통홀(330)을 형성한다.Subsequently, referring to FIG. 3B, a plurality of interlayer insulating layers 310 formed in FIG. 3A and a plurality of through holes 330 penetrating outside of the plurality of passivation layers 320 are formed.

예를 들면, 관통홀(330)은 소자 형성 기판에 수직 방향으로 형성되며, 복수의 층간 절연막(310) 및 복수의 패시베이션막(320)의 양 외측을 관통하는 홀(Hole)로 형성되며, 라인 에칭(Line Etching)에 의해 형성될 수 있다. 이 때, 관통홀(330)의 두께, 크기, 위치 및 개수는 본 발명의 실시예에 따른 3차원 소자(300)가 적용되는 실시예에 따라 변동 가능하므로, 한정되지 않는다.For example, the through hole 330 is formed in a direction perpendicular to the element formation substrate, and is formed as a hole penetrating both outer sides of the plurality of interlayer insulating layers 310 and the plurality of passivation layers 320. It may be formed by line etching. In this case, the thickness, size, position, and number of the through holes 330 may vary depending on the embodiment to which the three-dimensional device 300 according to the embodiment of the present invention is applied.

도 3c를 참조하면, 도 3b에서 형성된 복수의 관통홀(330)에 수직 구조물의 수직 채널층(340)을 형성한다. 이 때, 수직 채널층(340)은 단결정질의 실리콘으로 형성될 수 있으나, 종류는 한정되지 않는다. Referring to FIG. 3C, vertical channel layers 340 of vertical structures are formed in the plurality of through holes 330 formed in FIG. 3B. In this case, the vertical channel layer 340 may be formed of monocrystalline silicon, but the type is not limited.

이후, 도 3d에서 본 발명의 실시예에 따른 3차원 소자(300)는 수직 채널층(340)이 형성된 복수의 층간 절연막(310) 및 복수의 패시베이션막(320)의 중앙을 관통하는 컨택트 홀(351) 및 가장자리를 관통하는 임의의 홀(352)을 포함한다.3D, the contact hole penetrating the center of the plurality of interlayer insulating layers 310 and the plurality of passivation layers 320 having the vertical channel layer 340 is formed in FIG. 3D. 351 and any holes 352 penetrating the edges.

예를 들면, 컨택트 홀(351)은 관통홀(330)과 동일하게 라인 에칭에 의해 복수의 수직 채널층(340) 사이를 관통하여 형성될 수 있으며, 임의의 홀(352)은 라인 에칭에 의해 복수의 수직 채널층(340)의 가장자리를 관통하여 형성될 수 있다. 이 때, 임의의 홀(352)은 복수의 수직 채널층(340)의 양 쪽의 가장자리에 형성될 수 있으며, 스탠드(stand, 370)가 형성되는 홀(Hole)이므로, 두께가 컨택트 홀(351)에 비해 비교적 얇을 수 있다. 다만, 컨택트 홀(351) 및 임의의 홀(352)의 두께, 크기 및 위치는 본 발명의 실시예에 따른 3차원 소자(300)가 적용되는 실시예에 따라 변동 가능하므로, 한정되지 않는다.For example, the contact hole 351 may be formed through the plurality of vertical channel layers 340 by line etching, similar to the through hole 330, and the optional hole 352 may be formed by line etching. It may be formed through the edges of the plurality of vertical channel layer 340. In this case, the arbitrary hole 352 may be formed at both edges of the plurality of vertical channel layers 340, and is a hole in which a stand 370 is formed. It may be relatively thin compared to). However, the thickness, size, and position of the contact hole 351 and the optional hole 352 may vary depending on the embodiment to which the three-dimensional device 300 according to the embodiment of the present invention is applied, and thus is not limited.

이후, 도 3e를 참조하면, 컨택트 홀(351)의 양 측면에 절연벽(360)을 포함하고, 임의의 홀(352)에 형성된 스탠드(370)를 포함한다. 이 때, 절연벽(360)은 컨택트 홀(351)을 감싸는(surround) 형태로 존재할 수 있다. 예를 들면, 절연벽(360) 및 스탠드(370)는 평탄화 혹은 절연을 목적으로 사용되는 물질로 형성될 수 있으며, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등으로 형성될 수 있다. 다만, 절연벽(360) 및 스탠드(370)의 두께 및 종류는 이에 한정되지 않는다. Thereafter, referring to FIG. 3E, an insulating wall 360 is included on both sides of the contact hole 351, and a stand 370 is formed in an arbitrary hole 352. In this case, the insulating wall 360 may exist in a form surrounding the contact hole 351. For example, the insulating wall 360 and the stand 370 may be formed of a material used for planarization or insulation, and may include silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2), or metal. Oxide and the like. However, the thickness and type of the insulating wall 360 and the stand 370 are not limited thereto.

이후, 도 3f에서 복수의 패시베이션막(320)을 식각한다.Thereafter, the plurality of passivation layers 320 are etched in FIG. 3F.

예를 들면, 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 이용하여 본 발명의 실시예에 따른 3차원 소자(300)의 복수의 패시베이션막(320)을 부분적으로 식각할 수 있다. 다만, 패시베이션막(320)을 부분적으로 식각하는 공정 방법은 이에 한정되지 않으며, 기존 기술에서 사용하는 방법을 이용한다.For example, the plurality of passivation layers 320 of the 3D device 300 according to the exemplary embodiment of the present invention may be partially etched by using a photolithography process and a dry etching process. However, the method of partially etching the passivation film 320 is not limited thereto, and the method used in the existing technology is used.

도 3g를 참조하면, 복수의 패시베이션막(320)이 식각된 셀과, 컨택트 홀(351)에 형성된 스트링라인(390)에 도전성 물질을 증착한다.Referring to FIG. 3G, a conductive material is deposited on a cell in which the plurality of passivation layers 320 are etched and the string line 390 formed in the contact hole 351.

예를 들면, 복수의 패시베이션막(320)이 식각된 셀에 도전성 물질을 증착하여 복수의 수평 전극층(380)을 형성할 수 있다. 또한, 도 3g에서 컨택트 홀(351) 및 컨택트 홀(351)의 양 측면에 형성된 절연벽(360) 사이에 도전성 물질을 증착하여 스트링라인(390)을 형성할 수 있다. 이 때, 도전성 물질은 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함할 수 있다.For example, a plurality of horizontal electrode layers 380 may be formed by depositing a conductive material on a cell in which the plurality of passivation layers 320 are etched. In addition, in FIG. 3G, the conductive material may be deposited between the contact hole 351 and the insulating wall 360 formed on both sides of the contact hole 351 to form the string line 390. In this case, the conductive material may include polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof.

이후, 도 3h를 참조하면, 복수의 층간 절연막(310)을 식각한다. 이 때, 복수의 층간 절연막(310)은 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 통해 부분적으로 식각될 수 있다. 다만, 층간 절연막(310)을 부분적으로 식각하는 공정 방법은 이에 한정되지 않으며, 기존 기술에서 사용하는 방법을 이용한다.3H, the plurality of interlayer insulating layers 310 are etched. In this case, the plurality of interlayer insulating layers 310 may be partially etched through a photolithography process and a dry etching process. However, the method of partially etching the interlayer insulating layer 310 is not limited thereto, and the method used in the existing technology is used.

이에 따른, 본 발명의 실시예에 따른 3차원 소자(300)는 복수의 수평 전극층(380) 및 복수의 수평 전극층(380)에 직교되는 복수의 수직 채널층(340)과, 복수의 수평 전극층(380) 간의 쇼트(short)를 방지하는 스탠드(stand, 370)를 포함하며, 복수의 수평 전극층(380) 사이에 구성된 복수의 에어 갭(Air Gap, 10)을 포함하는 것을 특징으로 한다. Accordingly, the three-dimensional device 300 according to the embodiment of the present invention includes a plurality of vertical channel layers 340 orthogonal to the plurality of horizontal electrode layers 380 and the plurality of horizontal electrode layers 380, and a plurality of horizontal electrode layers ( 380 includes a stand 370 for preventing a short between the 380 and a plurality of air gaps 10 formed between the plurality of horizontal electrode layers 380.

이에 따라서, 본 발명의 실시예에 따른 3차원 소자(200, 300)는 복수의 에어 갭(10)을 포함함으로써, 수직 셀에서 셀간 절연층에 의한 간섭 현상을 억제할 수 있다. 또한, 도 3a 내지 도 3h에 도시된 본 발명의 실시예에 따른 3차원 소자(300)는 복수의 스탠드(370)를 적절한 간격으로 형성함으로써, 수평 셀에서 셀간 전극층에 유발될 수 있는 쇼트(short)를 방지할 수도 있다. Accordingly, the three-dimensional devices 200 and 300 according to the embodiment of the present invention may include a plurality of air gaps 10, thereby suppressing interference caused by the inter-cell insulating layer in the vertical cell. In addition, the three-dimensional device 300 according to the embodiment of the present invention shown in Figures 3a to 3h by forming a plurality of stands 370 at appropriate intervals, a short (short) that can be caused to the inter-cell electrode layer in a horizontal cell ) Can be prevented.

도 4는 본 발명의 실시예에 따른 에어 갭을 포함하는 3차원 소자의 제조 방법의 흐름도를 도시한 것이다.4 is a flowchart illustrating a method of manufacturing a three-dimensional device including an air gap according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 실시예에 따른 3차원 소자의 제조 방법은 단계 410에서, 소자 형성 기판 상에 복수의 층간 절연막 및 복수의 패시베이션막(passivation layer)을 교대로 적층한다.Referring to FIG. 4, in the method of manufacturing a 3D device according to an exemplary embodiment of the present disclosure, a plurality of interlayer insulating layers and a plurality of passivation layers are alternately stacked on an element forming substrate in step 410.

이 때, 상기 소자 형성 기판은 실리콘 기판일 수 있으나, 실리콘 등의 반도체 재질로 한정되지 않는다. 또한, 상기 층간 절연막은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용 가능하며, 예컨대 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 상기 패시베이션막은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.In this case, the element formation substrate may be a silicon substrate, but is not limited to a semiconductor material such as silicon. In addition, the interlayer insulating film may be used as long as it has an electrically conductive material, and for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2), or metal oxide may be used. In addition, the passivation layer may be formed of silicon nitride (Si 3 N 4, Silicon Nitride), or may be formed of a dielectric material such as magnesium oxide (MgO).

단계 420에서, 복수의 층간 절연막 및 복수의 패시베이션막의 외측을 관통하는 복수의 관통홀을 형성하고, 관통홀에 수직 채널층을 형성한다.In operation 420, a plurality of through holes penetrating outside of the plurality of interlayer insulating films and the passivation film are formed, and a vertical channel layer is formed in the through holes.

예를 들면, 관통홀은 소자 형성 기판에 수직 방향으로 형성되며, 복수의 층간 절연막 및 복수의 패시베이션막의 양 외측을 관통하는 홀(Hole)로 형성되며, 라인 에칭(Line Etching)에 의해 형성될 수 있다. 이 때, 관통홀의 두께, 크기, 위치 및 개수는 본 발명의 실시예에 따른 3차원 소자가 적용되는 실시예에 따라 변동 가능하므로, 한정되지 않는다.For example, the through hole may be formed in a direction perpendicular to the element formation substrate, and may be formed by a hole penetrating both outer sides of the plurality of interlayer insulating layers and the plurality of passivation layers, and may be formed by line etching. have. At this time, the thickness, the size, the position and the number of the through-holes can be varied according to the embodiment to which the three-dimensional device according to the embodiment of the present invention is applied, it is not limited.

이에 따른, 단계 420은 형성된 복수의 관통홀에 수직 구조물의 수직 채널층을 형성하는 단계일 수 있다. 이 때, 수직 채널층은 단결정질의 실리콘으로 형성될 수 있으나, 종류는 한정되지 않는다. Accordingly, step 420 may be a step of forming a vertical channel layer of the vertical structure in the plurality of through holes formed. In this case, the vertical channel layer may be formed of monocrystalline silicon, but the type is not limited.

이후, 단계 430에서, 수직 채널층이 형성된 복수의 층간 절연막 및 복수의 패시베이션막의 중앙을 관통하는 컨택트 홀을 형성하며, 컨택트 홀의 양 측면에 형성된 절연벽을 포함하는 스트링라인을 형성한다. 예컨대, 단계 430에서의 스트링라인은 컨택트 홀에 형성되어 절연벽을 포함하는 형태이며, 도전성 물질이 증착되기 전의 형태일 수 있다. Thereafter, in step 430, a contact hole penetrating through the center of the plurality of interlayer insulating layers and the passivation layer having the vertical channel layer is formed, and a string line including insulating walls formed on both sides of the contact hole is formed. For example, the stringline in step 430 may be formed in the contact hole to include an insulating wall, and may be formed before the conductive material is deposited.

단계 430은 단계 420과 동일하게, 라인 에칭을 이용하여 복수의 층간 절연막 및 복수의 패시베이션막의 중앙에 컨택트 홀을 형성하는 단계일 수 있다. In operation 430, the contact hole may be formed in the center of the plurality of interlayer insulating layers and the plurality of passivation layers using line etching.

실시예에 따라서, 단계 430은 소자 형성 기판 상에 수직으로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막에 형성된 복수의 수직 채널층 사이를 관통하는 컨택트 홀, 및 형성된 복수의 수직 채널층 가장자리를 관통하는 임의의 홀을 라인 에칭(Line etching)하여 형성하는 단계일 수 있다. 이후, 단계 430은 컨택트 홀의 양 측면에 수직 형성된 절연벽을 형성하여 스트링라인을 형성하고, 임의의 홀에 절연 물질을 증착하여 스탠드(Stand)를 형성하는 단계일 수 있다. According to an embodiment, step 430 may include contact holes penetrating between a plurality of interlayer insulating films formed on the device forming substrate and a plurality of vertical channel layers formed on the plurality of passivation films, and a plurality of vertical channel layer edges formed. It may be a step of forming any hole penetrating through line etching. Thereafter, step 430 may be a step of forming a string line by forming an insulating wall vertically formed at both sides of the contact hole, and forming a stand by depositing an insulating material in an arbitrary hole.

이 때, 상기 절연벽 및 상기 스탠드는 평탄화 혹은 절연을 목적으로 사용되는 물질로 형성될 수 있으며, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등으로 형성될 수 있다. 다만, 절연벽 및 스탠드의 두께 및 종류는 한정되지 않는다. In this case, the insulating wall and the stand may be formed of a material used for planarization or insulation, and may be formed of silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2), or metal oxide. Can be. However, the thickness and type of the insulating wall and the stand are not limited.

이후, 단계 440에서, 복수의 패시베이션막을 식각하고, 식각된 복수의 패시베이션막 및 스트링라인에 도전성 물질을 증착한다.Thereafter, in step 440, the plurality of passivation films are etched, and a conductive material is deposited on the etched plurality of passivation films and string lines.

예를 들면, 단계 440은 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 이용하여 복수의 패시베이션막을 부분적으로 식각하는 단계일 수 있다. 이후, 단계 440은 식각된 복수의 패시베이션막 및 스트링라인에 도전성 물질을 증착하는 단계일 수 있다. 이 때, 식각된 복수의 패시베이션막에 도전성 물질이 증착되어 수평 전극층이 형성될 수 있으며, 상기 수평 전극층은 복수의 층간 절연막 상에서 상호간에 분리될 수 있다. For example, step 440 may be a step of partially etching the passivation film using a photolithography process and a dry etching process. Thereafter, step 440 may be a step of depositing a conductive material on the plurality of etched passivation layers and string lines. In this case, a conductive material may be deposited on the etched plurality of passivation layers to form a horizontal electrode layer, and the horizontal electrode layers may be separated from each other on the plurality of interlayer insulating layers.

다만, 식각된 복수의 패시베이션막 및 스트링라인 각각에 도전성 물질을 증착하는 순서는 한정되지 않으며, 서로 다른 도전성 물질을 사용할 수도 있다. 이 때, 도전성 물질은 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함할 수 있다. However, the order of depositing a conductive material on each of the etched plurality of passivation films and string lines is not limited, and different conductive materials may be used. In this case, the conductive material may include polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof.

단계 450에서, 복수의 층간 절연막을 식각하여 복수의 에어 갭을 포함하는 3차원 소자를 형성한다. In operation 450, a plurality of interlayer insulating layers are etched to form a three-dimensional device including a plurality of air gaps.

예를 들면, 단계 450은 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 이용하여 복수의 층간 절연막을 부분적으로 식각하는 단계일 수 있다. 이후, 단계 450은 복수의 수평 전극층 및 복수의 수평 전극층과 직교되는 복수의 수직 채널층을 포함하는 3차원 소자를 형성하는 단계일 수 있다. 이 때, 3차원 소자는 복수의 수평 전극층 사이에 구성된 복수의 에어 갭(Air Gap)을 포함하는 것을 특징으로 한다. For example, step 450 may be a step of partially etching the plurality of interlayer insulating layers using a photolithography process and a dry etching process. Thereafter, operation 450 may be a step of forming a 3D device including a plurality of horizontal electrode layers and a plurality of vertical channel layers orthogonal to the plurality of horizontal electrode layers. At this time, the three-dimensional device is characterized in that it comprises a plurality of air gap (Air gap) configured between the plurality of horizontal electrode layer.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.The software may include a computer program, code, instructions, or a combination of one or more of the above, and configure the processing device to operate as desired, or process it independently or collectively. You can command the device. Software and / or data may be any type of machine, component, physical device, virtual equipment, computer storage medium or device in order to be interpreted by or to provide instructions or data to the processing device. Or may be permanently or temporarily embodied in a signal wave to be transmitted. The software may be distributed over networked computer systems so that they may be stored or executed in a distributed manner. Software and data may be stored on one or more computer readable recording media.

실시예들에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD­ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기­광 매체(magneto­optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The method according to the embodiments may be embodied in the form of program instructions that may be executed by various computer means and recorded on a computer readable medium. The computer readable medium may include program instructions, data files, data structures, etc. alone or in combination. The program instructions recorded on the media may be those specially designed and constructed for the purposes of the embodiments, or they may be of the kind well-known and available to those having skill in the computer software arts. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tape, optical media such as CDROMs, DVDs, and magneto-optical media such as floppy disks. (magnetooptical media), and hardware devices specifically configured to store and execute program instructions, such as ROM, RAM, flash memory, and the like. Examples of program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like. The hardware device described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.Although the embodiments have been described by the limited embodiments and the drawings as described above, various modifications and variations are possible to those skilled in the art from the above description. For example, the described techniques may be performed in a different order than the described method, and / or components of the described systems, structures, devices, circuits, etc. may be combined or combined in a different form than the described method, or other components. Or even if replaced or substituted by equivalents, an appropriate result can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are within the scope of the claims that follow.

Claims (17)

3차원 플래시 메모리(3D Flash Memory)의 3차원 소자에 있어서,
복수의 에어 갭(Air Gap)으로 구성된 복수의 수평 전극층;
상기 복수의 수평 전극층에 연결되며, 상기 복수의 수평 전극층에 직교되는 복수의 수직 채널층;
상기 복수의 수평 전극층 간의 쇼트(short)를 방지하는 스탠드(stand); 및
상기 복수의 수직 채널층 사이를 관통하는 컨택트 홀에 형성되며, 상기 컨택트 홀의 절연벽 사이에 도전성 물질로 증착된 스트링라인을 포함하되,
상기 복수의 에어 갭은 상기 복수의 수평 전극층 사이에 형성되며,
상기 스탠드는
소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막에서, 상기 복수의 수직 채널층의 양 쪽의 가장자리를 관통하여 형성된 임의의 홀에 절연 물질을 증착하여 형성되며, 상기 컨택트 홀에 비해 비교적 얇은 홀의 두께로 형성되고,
상기 3차원 소자는
상기 복수의 수평 전극층과, 상기 복수의 수직 채널층 및 상기 스트링라인 사이에 형성된 상기 복수의 에어 갭을 포함하며, 전하 저장소를 위하여 터널 산화막, 실리콘 질화막 및 인터레이어 산화막의 ONO(Oxide/Nitride/Oxide) 구조 및 플로팅 게이트를 포함하고,
상기 스트링라인은
소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막의 중앙을 관통하는 상기 컨택트 홀에 형성되며, 상기 컨택트 홀을 서라운드(surround)하는 상기 절연벽을 포함하며, 상기 절연벽 내 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta), 또는 이들의 합금을 포함하는 도전성 물질이 증착되어 형성되는, 3차원 소자. In the three-dimensional element of the three-dimensional flash memory (3D Flash Memory),
A plurality of horizontal electrode layers composed of a plurality of air gaps;
A plurality of vertical channel layers connected to the plurality of horizontal electrode layers and orthogonal to the plurality of horizontal electrode layers;
A stand for preventing short between the plurality of horizontal electrode layers; And
A string line formed in a contact hole penetrating between the plurality of vertical channel layers, the string line being deposited with a conductive material between the insulating walls of the contact hole,
The plurality of air gaps are formed between the plurality of horizontal electrode layers,
The stand is
In the plurality of interlayer insulating film and the plurality of passivation film formed alternately stacked on the element formation substrate, formed by depositing an insulating material in any hole formed through both edges of the plurality of vertical channel layer, the contact It is formed with a thickness of a hole relatively thin compared to the hole,
The three-dimensional device
And a plurality of air gaps formed between the plurality of horizontal electrode layers, the plurality of vertical channel layers, and the string line, and include ONO (Oxide / Nitride / Oxide) of tunnel oxide, silicon nitride, and interlayer oxide for charge storage. ) Structure and floating gate,
The string line is
A plurality of interlayer insulating films formed on the device formation substrate and alternately formed in the contact holes passing through the centers of the plurality of passivation films, and including the insulating walls surrounding the contact holes, wherein the insulating walls surround the contact holes. A three-dimensional device formed by depositing a conductive material including polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof. 제1항에 있어서,
상기 수평 전극층은
소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막(passivation layer) 중 상기 복수의 패시베이션막을 식각하고, 상기 식각된 복수의 패시베이션막에 도전성 물질을 증착하여 형성되는 3차원 소자. The method of claim 1,
The horizontal electrode layer
A three-dimensional device is formed by etching the plurality of passivation films among a plurality of interlayer insulating films and a plurality of passivation layers formed by being alternately stacked on an element forming substrate, and depositing a conductive material on the etched plurality of passivation films. . 제2항에 있어서,
상기 수평 전극층은
상기 복수의 층간 절연막 상에서 상호간에 분리되는 것을 특징으로 하는 3차원 소자. The method of claim 2,
The horizontal electrode layer
3D device, characterized in that separated from each other on the plurality of interlayer insulating film. 제1항에 있어서,
상기 수직 채널층은
소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막의 외측을 관통하는 복수의 관통홀에 형성되며, 상기 복수의 수평 전극층과 연결되는 3차원 소자. The method of claim 1,
The vertical channel layer
A three-dimensional device is formed in a plurality of through holes penetrating through the outside of the plurality of interlayer insulating film and the plurality of passivation film formed alternately stacked on the element formation substrate, and connected to the plurality of horizontal electrode layers. 제4항에 있어서,
상기 3차원 소자는
상기 복수의 수평 전극층에 직교되는 상기 복수의 수직 채널층으로 지탱되는 것을 특징으로 하는 3차원 소자. The method of claim 4, wherein
The three-dimensional device
And a plurality of vertical channel layers orthogonal to the plurality of horizontal electrode layers. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자를 제조하는 방법에 있어서,
소자 형성 기판 상에 복수의 층간 절연막 및 복수의 패시베이션막(passivation layer)을 교대로 적층하는 단계;
상기 복수의 층간 절연막 및 상기 복수의 패시베이션막의 외측을 관통하는 복수의 관통홀을 형성하고, 상기 관통홀에 수직 채널층을 형성하는 단계;
상기 수직 채널층이 형성된 상기 복수의 층간 절연막 및 상기 복수의 패시베이션막의 중앙을 관통하는 컨택트 홀을 형성하며, 상기 컨택트 홀의 절연벽을 포함하는 스트링라인을 형성하는 단계;
상기 복수의 패시베이션막을 식각하고, 상기 식각된 복수의 패시베이션막 및 상기 스트링라인에 도전성 물질을 증착하는 단계; 및
상기 복수의 층간 절연막을 식각하여 복수의 에어 갭(Air Gap)을 포함하는 상기 3차원 소자를 형성하는 단계를 포함하되,
상기 스트링라인을 형성하는 단계는
상기 소자 형성 기판 상에 교대로 적층되어 형성된 상기 복수의 층간 절연막 및 상기 복수의 패시베이션막에 형성된 상기 복수의 수직 채널층 사이를 관통하는 상기 컨택트 홀, 및 상기 형성된 복수의 수직 채널층 가장자리를 관통하는 임의의 홀을 라인 에칭(Line etching)하여 형성하며, 상기 컨택트 홀을 서라운드(surround)하는 상기 절연벽을 포함하여 상기 절연벽 내 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta), 또는 이들의 합금을 포함하는 도전성 물질이 증착되어 형성되는 상기 스트링라인을 형성하고, 상기 임의의 홀에 절연 물질을 증착하여 스탠드(Stand)를 형성하며,
상기 스탠드는
소자 형성 기판 상에 교대로 적층되어 형성된 상기 복수의 층간 절연막 및 상기 복수의 패시베이션막에서, 상기 복수의 수직 채널층 가장자리를 관통하여 형성된 임의의 홀에 절연 물질을 증착하여 형성되며, 상기 컨택트 홀에 비해 비교적 얇은 홀의 두께로 형성되고,
상기 3차원 소자를 형성하는 단계는
상기 복수의 층간 절연막과 상호 분리된 수평 전극층을 기반으로, 복수의 상기 수평 전극층과 상기 복수의 수직 채널층 및 상기 스트링라인 사이에 형성된 상기 복수의 에어 갭을 포함하며, 전하 저장소를 위하여 터널 산화막, 실리콘 질화막 및 인터레이어 산화막의 ONO(Oxide/Nitride/Oxide) 구조 및 플로팅 게이트를 포함하는 상기 3차원 소자를 형성하는 것을 특징으로 하는, 제조 방법. In the method of manufacturing a three-dimensional element of a three-dimensional flash memory (3D Flash Memory),
Alternately stacking a plurality of interlayer insulating films and a plurality of passivation layers on the element formation substrate;
Forming a plurality of through holes penetrating outside of the plurality of interlayer insulating films and the plurality of passivation films, and forming a vertical channel layer in the through holes;
Forming a contact hole penetrating a center of the plurality of interlayer insulating layers and the passivation layer on which the vertical channel layer is formed, and forming a string line including an insulating wall of the contact hole;
Etching the plurality of passivation films and depositing a conductive material on the etched plurality of passivation films and the string lines; And
Etching the plurality of interlayer insulating layers to form the three-dimensional device including a plurality of air gaps,
Forming the string line
The contact holes penetrating between the plurality of interlayer insulating layers and the plurality of vertical channel layers formed in the plurality of passivation layers and alternately stacked on the device forming substrate, and the plurality of vertical channel layer edges. A hole is formed by line etching, and the polycrystalline silicon, tungsten (W), titanium (Ti), and tantalum (Ta) in the insulating wall including the insulating wall surrounding the contact hole. Or forming a string line formed by depositing a conductive material including an alloy thereof, and forming a stand by depositing an insulating material in the arbitrary holes,
The stand is
In the plurality of interlayer insulating films and the plurality of passivation films formed by being alternately stacked on the element formation substrate, an insulating material is formed by depositing an insulating material in an arbitrary hole formed through the plurality of vertical channel layer edges, and in the contact hole. Is formed in the thickness of a relatively thin hole,
Forming the three-dimensional device
A plurality of air gaps formed between the plurality of horizontal electrode layers, the plurality of vertical channel layers, and the string lines based on horizontal electrode layers separated from the plurality of interlayer insulating layers, and including a tunnel oxide layer for charge storage; And a three-dimensional element comprising an oxide / nitride / oxide (ONO) structure and a floating gate of a silicon nitride film and an interlayer oxide film. 삭제delete 삭제delete 제12항에 있어서,
상기 도전성 물질을 증착하는 단계는
상기 식각된 복수의 패시베이션막에 도전성 물질을 증착하여 수평 전극층을 형성하는 제조 방법. The method of claim 12,
Depositing the conductive material
And forming a horizontal electrode layer by depositing a conductive material on the etched plurality of passivation layers. 제15항에 있어서,
상기 복수의 수직 채널층은
상기 복수의 수평 전극층에 직교되어 형성되는 것을 특징으로 하는 제조 방법.The method of claim 15,
The plurality of vertical channel layers
And orthogonal to the plurality of horizontal electrode layers. 삭제delete
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