KR101983274B1 - 상변화 랜덤 액세스 메모리 장치 및 센싱 방법 - Google Patents

Abstract

가변저항 비휘발성 메모리 장치는 가변저항 메모리 셀 어레이와 외부로부터 기입 데이터를 입력하거나 독출 데이터를 출력하기 위한 입출력회로를 포함한다. 또한 메모리 장치는 입력된 기입 데이터를 디시 밸런스 코드 데이터로 생성하기 위한 인코더와 인코더부터 생성된 디시 밸런스 코드 데이터를 메모리 셀 어레이에 기입하기 위한 기입회로를 포함한다. 또한 메모리 장치는 메모리 셀 어레이로부터 저장된 데이터를 센싱하기 위한 센싱회로와, 센싱회로로부터 센싱된 디시 밸런스 코드 데이터를 디코딩하여 입출력회로에 공급되는 독출 데이터를 복원하기 위한 디코더를 포함한다. 센싱회로는 복수의 셀들로부터 동시에 리드되는 셀 리드 전류들의 평균 전류와 각 셀 리드 전류를 비교하여, 평균 전류 보다 셀 리드 전류가 작으면 리셋 상태로 센싱하고, 평균 전류보다 셀 리드 전류가 크면 셋 상태로 센싱한다. 따라서 디시 밸런스 상태의 평균전류를 사용하므로 시간에 따른 셀 저항 변동 영향을 완화시킬 수 있다.

Description

상변화 랜덤 액세스 메모리 장치 및 센싱 방법{PCRAM : Phase Change Random Access Memory device and Method for sensing threrof}

본 발명은 가변저항 비휘발성 메모리 장치 및 센싱 방법에 관한 것으로서, 보다 상세하게는 저항 드리프트(R-drift) 영향을 완화시킬 수 있는 상변화 랜덤 액세스 메모리 장치 및 센싱방법에 관한 것이다.

가변저항 비휘발성 메모리 장치로는 상변화 랜덤 액세스 메모리(PCRAM : Phase Change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등이 있다.

특히 상변화 랜덤 액세스 메모리(PCRAM : Phase Change Random Access Memory 또는 PRAM, PCM)는 각 셀에 배치된 상변화 물질(Ge-Sb-Te)을 온도 및 가열시간에 따라 GST를 결정화하거나 비결정화 시킴으로써 정보를 저장한다.

로직 데이터 "0"은 상변화 물질을 결정화 온도 이상으로 가열하여 일정시간 유지한 다음에 냉각시키면 결정 상태로 되어 저항값이 낮아진다. 이를 셋(set)상태라 한다.

로직 데이터 "1"은 상변화 물질을 용융점 온도 이상으로 가열한 후 급냉시키면 비결정 상태로 되어 저항값이 높아진다. 이를 리셋(reset)상태라 한다.

상변화 물질은 기입동작 이후 시간 경과(Time elapse)에 따라 저항 드리프트(Resistance drift) 특성을 가진다. 이러한 특성으로 안정화 시간이 경과되기 전, 즉 기입 후 곧바로 데이터 독출이 곤란하고, 센싱을 위한 기준 셀 사용이 곤란해진다. 그러므로 시간 경과에 따른 저항의 변화는 상변화 메모리 장치를 구현하는 데 제한 요인으로 작용한다.

또한 로직 데이터 "0"과 "1"에 대응하는 저항값이 저저항과 고저항으로 서로 다르다. 극단적으로 하나의 워드라인에 연결된 모든 셀들의 데이터들이 모두 "0"일 때와 모두 "1"일 때 워드라인을 통해 흐르는 리드전류의 차이가 매우 심하게 발생된다. 즉 저장된 데이터 패턴에 따라 센싱마진이 변동되므로 센싱 마진이 감소하게 된다.

따라서 상변화 메모리 장치의 고속화를 위해서 저항 드리프트(Resister Drift) 특성 및 데이터 패턴에 독립적인 센싱 기술이 절실한 실정이다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 저항 드리프트 및 데이터 패턴에 독립적인 가변저항 비휘발성 메모리 장치 및 센싱방법을 제공하는 데 있다.

본 발명의 다른 목적은 특히 저항 드리프트 및 데이터 패턴에 독립적인 가변저항 비휘발성 메모리 장치의 센싱회로를 제공하는 데 있다.

본 발명의 또 다른 목적은 저항 드리프트 및 데이터 패턴에 독립적인 가변저항 비휘발성 메모리 장치를 포함한 메모리 시스템을 제공하는 데 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 가변저항 비휘발성 메모리 장치의 센싱 방법은 복수의 셀들로부터 동시에 리드되는 셀 리드 전류들의 평균 전류와 각 셀 리드 전류를 비교하여, 평균 전류 보다 셀 리드 전류가 작으면 리셋 상태로 센싱하고, 평균 전류보다 셀 리드 전류가 크면 셋 상태로 센싱한다. 여기서 복수의 셀들로부터 동시에 리드된 데이터들은 디시 밸런스 코딩된 코드 값으로 하는 것이 바람직하다.

본 발명의 가변저항 비휘발성 메모리 장치의 센싱회로는 셀 리드 전류 생성회로, 기준 전류 생성회로, 판독회로를 포함한다.

셀 리드 전류 생성회로는 셀 리드신호에 응답하여 셀 저항에 의해 결정된 셀 리드 전류를 생성한다. 기준전류 생성회로는 셀 리드 전류 생성회로로부터 각각 생성되는 복수의 셀 리드전류들의 평균 전류를 생성한다. 판독회로는 평균 전류와 셀 리드 전류를 비교하여, 평균 전류 보다 셀 리드 전류가 작으면 리셋 상태로 판독하고, 평균 전류보다 셀 리드 전류가 크면 셋 상태로 판독한다. 또한 기준전류 생성회로는 각 셀 리드 전류 생성회로들로부터 생성되는 복수의 셀 리드 전류들을 가산하는 가산회로와 가산회로에서 가산된 복수의 셀 리드 전류들의 평균 전류를 생성하는 평균 전류 생성회로를 포함한다.

본 발명에 의한 가변저항 비휘발성 메모리 장치의 제어 방법은 기입 데이터를 입력하고, 입력된 기입 데이터를 디시 밸런스 코드 데이터로 인코딩하고 디시 밸런스 코드 데이터를 가변저항 메모리 셀 어레이의 지정된 셀들에 기입한다. 이어서 가변저항 메모리 셀어레이의 지정된 셀들로부터 셀 데이터들을 센싱하여 디시 밸런스 코드 데이터를 독출하고, 독출된 디시 밸런스 코드 데이터를 디코딩하고 디코딩된 독출 데이터를 출력한다.

본 발명의 제어방법은 디시 밸런스 인코딩 전에 에러정정코딩단계와 상기 디시 밸런스 디코딩 이후에 에러정정디코딩단계를 더 구비하는 것이 바람직하다.

본 발명의 가변저항 비휘발성 메모리 장치는 서로 다른 저항 값으로 논리 "0" 및 "1"을 저장하는 가변저항 메모리 셀 어레이와, 외부로부터 기입 데이터를 입력하거나 독출 데이터를 출력하기 위한 입출력회로와, 입력된 기입 데이터를 디시 밸런스 코드 데이터로 생성하기 위한 인코더와, 인코더부터 생성된 디시 밸런스 코드 데이터를 메모리 셀 어레이에 기입하기 위한 기입회로와, 메모리 셀 어레이로부터 저장된 데이터를 센싱하기 위한 센싱회로와, 센싱회로로부터 센싱된 디시 밸런스 코드 데이터를 디코딩하여 입출력회로에 공급되는 독출 데이터를 복원하기 위한 디코더를 포함한다.

본 발명에 의한 메모리 시스템은 메모리 컨트롤러와 가변저항 비휘발성 메모리를 포함한다. 메모리 컨트롤러는 n비트 데이터를 디시 밸런스 코딩하여 m비트 디시 밸런스 데이터를 메모리 기입 데이터로 생성하고, 메모리로부터 제공된 m 비트 독출 데이터를 디시 밸런스 디코딩하여 n비트 데이터로 복원한다. 가변저항 비휘발성 메모리는 메모리 컨트롤러부터 m비트 디시 밸런스 데이터를 입력하여 가변저항 메모리 셀 어레이에 기입하고, 메모리 셀 어레이들의 복수의 셀들로부터 동시에 리드되는 m 개의 셀 리드 전류들의 평균 전류와 각 셀 리드 전류를 비교하여, 평균 전류 보다 셀 리드 전류가 작으면 리셋 상태로 센싱하고, 상기 평균 전류보다 셀 리드 전류가 크면 셋 상태로 센싱하여 상기 m비트 독출 데이터로 제공한다.

상기와 같은 본 발명의 실시예들에 따르면 "0"과 "1"이 균등하게 디시 밸런스된 데이터를 기입하기 때문에 데이터 패턴에 의한 종속적인 특성들, 즉 최악 조건에서의 리드전류를 감소시킬 수 있다. 또한 디시 밸런스된 상태에서 얻어진 평균 전류를 센싱 동작의 기준전류로 사용하기 때문에 저항 드리프트 특성에 대해 종속적이지 않으므로 기입 후 즉시 독출 동작이 가능하여 고속 동작이 가능하다. 또한 데이터 패턴 및 저항 드리프트 특성으로부터 독립적이므로 센싱 마진이 크게 개선될 수 있다. 또한 평균 전류를 센싱동작의 기준전류로 사용하므로 별도의 기준 셀을 마련할 필요가 없다.

다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명에 따른 상변화 메모리 장치의 내부 블록 구성을 보여주는 블록도.
도 2는 8비트 데이터의 상위 3비트를 4비트 코드로 변환하는 코드표.
도 3은 8비트 데이터의 하위 5비트를 6비트 코드로 변환하는 코드표.
도 4는 본 발명의 센싱회로의 바람직한 일 실시예를 나타낸 회로도.
도 5는 본 발명에 의한 상변화 메모리 장치의 기입 및 독출동작을 설명하기 위한 플로챠트.
도 6은 상변화 메모리 장치의 노말 조건에서 셀의 리셋 저항 및 셋 저항의 산포 특성을 로그스케일의 가우시안 함수 그래프로 나타낸 도면.
도 7은 본 발명에 의한 상변화 메모리 장치의 포화상태 60% 조건에서 셀의 리셋 저항 및 셋 저항의 산포 특성을 로그스케일의 가우시안 함수 그래프로 나타낸 도면.
도 8은 본 발명에 의한 상변화 메모리 장치의 포화상태 70% 조건에서 셀의 리셋 저항 및 셋 저항의 산포 특성을 로그스케일의 가우시안 함수 그래프로 나타낸 도면.
도 9는 본 발명에 의한 메모리 시스템의 바람직한 일 실시예의 블록도.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명에 따른 상변화 메모리 장치의 내부 블록 구성을 보여주는 블록도를 나타낸다.

도 1을 참조하면 상변화 메모리 장치(100)는 셀 어레이(110), 어드레스 디코더(120), 비트 라인 선택회로(130), 센싱회로(140), 기입회로(150), 디시 밸런스 코덱(160), 에러정정코덱(170), 제어 로직(180)을 포함한다.

셀 어레이(110)는 복수의 메모리 셀 블록들(BLC0~BLCk)을 포함한다. 각 메모리 셀 블록은 복수의 메모리 셀들(112)을 포함한다. 복수의 메모리 셀들(112)은 복수의 워드 라인(WL0~WLm) 및 복수의 비트 라인(BL0~BLn)에 각각 연결되어 있다. 각각의 메모리 셀은 기억 소자(Memory element)와 선택 소자(Select element)로 구성된다. 기억 소자는 상변화 물질(GST)을 포함하고, 선택 소자는 다이오드(D)로 구성되어 있다. 여기에서, 선택 소자로 다이오드(Diode) 대신에 MOS 트랜지스터가 사용될 수도 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.

어드레스 디코더(120)는 외부에서 입력된 어드레스(Address)를 디코딩하고, 워드 라인 및 비트 라인을 선택한다. 어드레스(Address)는 워드 라인(WL0~WLm)을 선택하기 위한 행 어드레스(Row Address; RA)와 비트 라인(BL0~BLn)을 선택하기 위한 열 어드레스(Column Address; CA)로 구분된다. 즉, 복수의 워드 라인(WL0~WLm) 중에서 워드 라인(WL0)이 선택되고, 복수의 비트 라인(BL0~BLn) 중에서 비트 라인(BL0)이 선택되는 것으로 한다.

비트 라인 선택회로(130)는 메모리 셀 블록에 대응하는 로컬 컬럼 선택회로들(LCS0~LCSk)을 포함하고 각 로컬 컬럼 선택회로는 어드레스 디코더(120)로부터 제공되는 선택신호(Yi; i=0~n)에 응답하여 비트 라인을 선택한다. 비트 라인 선택회로(130)는 복수의 선택 트랜지스터들을 포함한다. 복수의 선택 트랜지스터들은 비트 라인(BL0~BLn)과 데이터 라인(DL0)을 연결한다. 예를 들어, 선택 신호 (Y0)가 인에이블 될 때, 비트 라인 (BLn)과 데이터 라인(DL0)은 서로 전기적으로 연결된다. 그러므로 로컬 컬럼 선택회로들(LCS1)은 데이터 라인(DL1)에 연결되고, 로컬 컬럼 선택회로들(LCS2)은 데이터 라인(DL1)에 연결되고, 로컬 컬럼 선택회로들(LCSk)은 데이터 라인(DLk)에 연결된다.

센싱회로(140)는 센싱 동작을 지원하기 위해 센싱 노드(NSA)의 프리차지 및 디스차지 그리고, 센싱 동작시 메모리 셀에 리드전류(Icell)를 공급한다. 센싱회로(140)는 셀 리드전류 생성회로(RCG0~RCGk), 기준전류 생성회로(141) 및 감지 증폭기들(SA0~SAk)을 포함한다. 여기서 프리차지 및 디스차지 동작에 대한 상세한 설명은 생략한다. 센싱동작에 대한 상세한 설명은 후술한다. 센싱회로(140)는 리드 인에이블신호(ENB)에 응답하여 셀 리드전류 생성회로(RCG0~RCGk)가 동시에 동작하여 연결된 셀에 리드전류(Icell)를 공급한다. 셀 리드전류 생성회로(RCG0~RCGk)의 각 셀 리드전류(Icell)들은 기준전류 생성회로(REF)에서 가산되고 그 평균전류(Iavg)가 다음 <수학식 1>로 산출된다.

<수학식 1>

감지 증폭기들(SA0~SAk)에서는 평균전류(Iavg)와 각 셀 리드전류(Icell)를 비교하여 셋(set) 상태인지 아니면 리셋(reset) 상태인지를 판독한다. 판독된 데이터(SD0~SDk)는 디시 밸런스 코덱(160)에 공급된다.

기입회로(150)는 디시 밸런스 코덱(160)으로부터 공급된 코드 데이터를 셀어레이(110)에 기입한다.

디시 밸런스 코덱(160)은 인코더(162)와 디코더(164)를 포함한다. 디시 밸런스 코덱(160)의 인코더(162)는 8비트 데이터를 10비트 코드 데이터로 변환한다. 디코더(164)는 10비트 코드 데이터를 8비트 데이터로 복원한다.

도 2는 8비트 데이터의 상위 3비트를 4비트 코드로 변환하는 코드표이고, 도 3은 8비트 데이터의 하위 5비트를 6비트 코드로 변환하는 코드표이다. 도 2 및 도 3을 참조하면 디시 밸런스 코덱(160)의 인코더(162)에서는 외부로부터 공급된 8비트 기입 데이터는 상위 3비트와 하위 5비트로 분리하여 각각 4비트 코드와 6비트 코드로 변환하여 10비트 코드 데이터로 변환하는 인코딩 과정을 수행한다. 변환된 10비트 코드 데이터는 "0"과 "1"의 개수가 동일하거나 거의 유사한 형태를 가진다. 그러므로 동시에 기입되는 10개의 셀들의 셋 상태의 수와 리셋 상태의 수가 동일하게 유지된다. 예컨대 8비트 이진수"000 00000"은 10비트 이진수" 011000 1011"또는 " 100111 0100"로 변환된다. 또한 8비트 이진수"111 11111"은 10비트 이진수 "010100 1110", "010100 0111", "101011 0001"또는 "101011 1000"로 변환된다.

변환된 10비트 디시 밸런스 코드 데이터는 기입회로(150)를 통해 셀 어레이에 기입된다.

디시 밸런스 코덱(160)의 디코더(164)에서 수행되는 디코딩과정은 상술한 인코딩 과정의 역으로 수행된다.

에러정정코덱(170)은 에러정정 인코더(172)와 에러정정 디코더(174)를 포함한다. 에러정정 인코더(172)에서는 외부로부터 입력된 데이터에 에러정정을 위한 에러정정코드를 부가하여 디시 밸런스 코덱(160)에 공급한다. 에러정정 디코더(174)는 독출된 데이터의 에러정정코드를 참조하여 데이터의 에러를 검출하고 검출된 에러를 정정한다.

제어 로직(180)은 외부로부터 인가되는 커맨드(CMD)에 응답하여 각 회로부에 필요한 제어신호를 발생한다. 리드명령이 접수되면 리드 인에이블 신호(ENB)를 발생하여 센싱회로(140)를 인에이블시킨다.

이와 같이 구성한 본 발명의 상변화 메모리 장치(100)는 디시 밸런스된 데이터를 기입함으로써 데이터 패턴에 따른 문제점을 해결할 수 있다. 또한 디시 밸런스된 데이터들의 평균치를 센싱동작의 기준전류로 사용함으로써 저항 드리프트에 따른 문제점을 해결할 수 있다.

도 4는 본 발명의 센싱회로의 바람직한 일 실시예를 나타낸 회로도이다.

도 4를 참조하면, 센싱회로(140)는 셀 리드 전류 생성회로(RCG0), 기준전류 생성회로(141), 및 감지 증폭기(SA0)를 포함한다.

셀 리드 전류 생성회로(RCG0)는 차동증폭기(DA), 피모스 트랜지스터(PM1, PM2)를 포함한다. 차동증폭기(DA)의 반전단자에는 리드전압(Vread)이 인가된다. 차동증폭기(DA)의 비반전단자는 데이터라인(DL0)이 연결된 노드(N1)에 연결된다. 피모스 트랜지스터(PM1)의 게이트에는 인에이블신호(ENB)가 인가된다. 피모스 트랜지스터(PM1)의 소오스에는 동작전압(VDD)이 인가된다. 피모스 트랜지스터(PM1)의 드레인은 노드(N2)에 연결된다. 피모스 트랜지스터(PM2)의 게이트는 차동증폭기(DA)의 출력단자에 연결된다. 피모스 트랜지스터(PM2)의 소오스는 노드(N2)에 연결되고 드레인은 노드(N1)에 연결된다.

그러므로 센싱 동작시에는 인에이블 신호가 액티브상태인 로우상태로 낮아지므로 PM1이 턴온되어 노드(N2)에는 고전압(VN1)이 나타난다. 마찬가지로 리드전압(Vread)이 액티브 상태인 하이 상태로 되면 차동증폭기(DA)의 출력이 로우레벨로 낮아지게 되므로 PM2는 턴온된다. 이에 기억소자(112)에는 셀 전류(I cell_0)가 인가된다. 셀 전류 (I cell_0)는 다음 수학식으로 산출된다.

<수학식2>

여기서 Vthd는 기억소자(112)의 다이오드의 순방향 문턱전압이고, R cell_0 는 기억소자의 상변화물질의 저항이고, R bl_0 은 비트라인(BL0)의 라인 저항이고, R wl_0 은 워드라인(WL0)의 라인 저항이다.

따라서 R cell_0 이 셋 상태(로직 "0")의 저저항이면 I cell_0 은 증가하고 리셋 상태(로직 "1")의 고저항이면 I cell_0 은 감소한다.

상술한 셀 리드 전류 생성회로(RCG0)와 동일하게 구성된 RCG2~RCGk에서도 동일한 동작원리로 각각 셀 리드전류(I cell_1~I cell_k)를 생성한다.

기준전류 생성회로(141)는 피모스 트랜지스터들(PT0~PTk), 엔모스 트랜지스터(NM2)를 포함한다. 피모스 트랜지스터들(PT0~PTk)은 동작전압(VDD)과 노드(N4) 사이에 서로 병렬로 연결된다. 피모스 트랜지스터(PT0)의 게이트는 피모스 트랜지스터(PM2)의 게이트에 연결되어 전류 미러를 형성한다. PT0와 PM2의 채널 형상비(W/L)가 동일하면 전류 미러 결합에 의해 PT0의 드레인 전류는 I cell_0 과 동일한 크기를 가진다.

마찬가지로 피모스 트랜지스터(PT1~PTk)는 셀 리드 전류 생성회로(RCG1~RCk)에 각각 전류 미러 결합되므로 각 드레인 전류는 I cell_1, I cell_2, ..., I cell_k 로 나타나게 된다. 이들 전류들은 노드(N4)를 통해 가산되어 엔모스 트랜지스터(NM2)의 드레인 전류(I cell_sum)를 형성한다.

NM2의 소오스는 접지전압에 연결되고 드레인은 노드(N4)에 연결된다. NM2의 게이트는 노드(N4)에 연결되어 다이오드 연결 구성을 한다. 그러므로 바이어스 전압(Vbias)은 엔모스 트랜지스터(NM2)의 문턱전압 Vth_NM2 로 나타난다.

감지 증폭기(SA0)는 피모스 트랜지스터(PM3), 엔모스 트랜지스터(NM1) 및 CMOS 인버터(INV)를 포함한다.

PM3의 소오스는 노드(N2)에 연결되고 드레인은 노드(N3)에 연결된다. PM3의 게이트는 PM2의 게이트에 연결되어 PM2와 전류 미러 결합된다. PM2와 PM3의 채널형상비가 동일하면 PM3의 드레인 전류는 I cell_0으로 나타난다. NM1의 소오스는 접지전원에 연결되고, 드레인은 노드(N3)에 연결된다. NM1의 게이트는 NM2의 게이트에 연결되어 NM2와 전류 미러를 형성한다.

NM2의 채널형상비가 NM1의 채널 형상비 보다 k배 크게 디자인되면 NM1의 드레인 전류는 다음 < 수학식3 > 으로 산출된다.

< 수학식3 >

CMOS 인버터(INV)는 노드(N3)에 나타나는 전압을 문턱전압(Vth_INV)을 기준으로 판독한다. 즉 I avg > I cell_0 이면 노드(N3) 전압 VN3 > Vth_INV 조건에 의해 CMOS 인버터(INV)의 출력(SD0)은 로우상태로 된다. 즉 리셋 상태로 판독한다. I avg < I cell_0 이면 노드(N3) 전압 VN3 < Vth_INV 조건에 의해 CMOS 인버터(INV)의 출력(SD0)은 하이상태로 된다. 즉 셋 상태로 판독한다.

상술한 감지 증폭기(SA0)와 동일하게 구성된 감지 증포기들(SA1~SAk)에서도 동일한 동작원리로 판독 데이터(SD1~SDk)를 각각 출력한다.

도 5는 본 발명에 의한 상변화 메모리 장치의 기입 및 독출동작을 설명하기 위한 일 실시예의 플로챠트를 나타낸다.

도 5를 참조하면, 상변화 메모리 장치는 기입 커맨드에 응답하여 기입 어드레스와 함께 기입 데이터를 각각 입력한다(S102). 상변화 메모리 장치는 입력된 기입 데이터를 에러정정을 위하여 에러정정코드가 부가한다(S104). 이어서 에러정정코드가 부가된 데이터는 디시 밸런스 인코딩한다(S106). 상변화 메모리 장치는 인코딩된 데이터를 기입어드레스로 지정된 셀 어레이에 기입한다(S108). 상변화 메모리 장치는 기입된 데이터의 검증을 위하여 셀 어레이에 기입된 데이터를 센싱한다. 상변화 메모리 장치는 센싱을 위하여 리드 셀 전류와 평균 셀 전류를 비교한다(S110). 리드 셀 전류가 평균 셀 전류 보다 크면 셋 상태로 센싱하고(S112), 리드 셀 전류가 평균 셀 전류 보다 작으면 리셋 상태로 센싱한다(S114). 상변화 메모리 장치는 센싱된 데이터를 디시 밸런스 디코딩한 다음(S116) 에러정정 디코딩을 하여 에러를 검출하고 검출된 에러를 정정한다(S118). 상변화 메모리 장치는 에러 정정된 복원 데이터는 외부로 출력한다. 여기서 기입 및 검증 리드동작에 대해서 설명하였으나 일반적인 기입동작에서는 셀 어레이에 데이터를 기입하기 전에 디시 밸런스 인코딩하고 리드동작에서는 셀 어레이로부터 독출된 데이터를 디시 밸런싱 디코딩하는 과정을 거친다.

상술한 바와 같이 본 발명에서는 별도의 레퍼런스 셀을 사용하지 않고 간단한 로직회로에 의해 기준전류를 생성할 수 있으므로 상변화 메모리 장치의 공간 활용도를 높이고 설계를 용이하게 한다.

상술한 바와 같이 구성된 본 발명의 특징은 다음과 같다.

1. 데이터 패턴에 의한 영향이 완화된다.

워드라인(WL0)에 연결된 k 개의 셀들에 기억된 데이터 패턴이 "00000 00000"이라면 각 셀의 기억소자의 상변화물질은 셋 상태로 기억된다. 셋 상태에서는 저저항 상태이므로 셀 리드 전류가 리셋 상태 보다 더 큰 값을 가진다. 워드라인(WL0)을 공통으로 사용하여 k 개의 셀 리드 전류(셋 상태)의 총합이 최대가 된다. 그러므로 < 수학식 2 >에서 R wl_0 양단 전압이 상승하면 노드(N2) 전압이 상승하게 된다. 따라서 V read의 전압 마진이 상대적으로 좁아지게 된다.

그러나 본 발명에서는 디시 밸런스 코딩에 의해 "00000 00000"이 " 011000 1011"또는 " 100111 0100"으로 "0"과 "1"이 균등하게 분배되어 기억된다. 그러므로 데이터 패턴에 관계없이 항상 셋 상태 셀 리드전류와 리셋 상태 셀 리드전류가 50:50으로 분산되므로 워드라인에 흐르는 리드전류의 크기를 항상 일정 크기로 유지시킴으로서 종래의 데이터 패턴에 따른 최악의 상태에 비해 리드 전류의 크기를 감소시킬 수 있다.

이는 상변화 메모리 장치의 동작전압 수준을 저전압 수준으로 낮추는 데 기여할 수 있다.

2. 저항 드리프트에 의한 영향이 완화된다.

도 6은 상변화 메모리 장치의 노말 조건에서 셀의 리셋 저항 및 셋 저항의 산포 특성을 로그스케일의 가우시안 함수 그래프로 나타낸 도면이다. 여기서 노말조건이란 데이터를 기입한 후 일정 시간이 경과되어 안정화된 상태를 의미한다.

도 6을 참조하면, 202는 셋 상태의 셀 저항 분포곡선을 나타내고 204는 리셋 상태의 셀 저항 분포곡선을 나타낸다. 206은 레퍼런스 셀 저항의 분포곡선을 나타낸다. 208은 포화 저항 값 대비 60% 인 경우에 리셋 상태의 셀 저항 분포곡선을 나타내고, 210은 저항 값 대비 70%리셋 상태의 셀 저항 분포곡선을 나타낸다. 리셋 상태의 셀 저항은 시간이 경과함에 따라 208, 210, 204의 분포곡선으로 저항값이 변동된다. 종래의 레퍼런스 셀을 사용하여 센싱 동작을 할 경우에는 센싱 마진이 확보되는 204 분포상태가 될 때까지 대기하였다가 데이터를 리드하여야 한다. 이는 메모리의 액세스 동작 속도를 느리게 한다.

도 7은 본 발명에 의한 상변화 메모리 장치의 포화상태 60% 조건에서 셀의 리셋 저항 및 셋 저항의 산포 특성을 로그스케일의 가우시안 함수 그래프로 나타낸 도면이고, 도 8은 본 발명에 의한 상변화 메모리 장치의 포화상태 70% 조건에서 셀의 리셋 저항 및 셋 저항의 산포 특성을 로그스케일의 가우시안 함수 그래프로 나타낸 도면이다.

도면을 참조하면, 본 발명에서는 저항 드리프트에 관계없이 기준 전류에 의한 등가저항 분포곡선이 평균 전류에 의해 산출되므로 저항 드리프트에 따라 평균 전류도 시간 경과에 따라 드리프트하게 된다. 60% 조건에서는 등가 기준저항 분포곡선(212)은 셋 저항 분포곡선(202)과 60% 리셋 저항 분포곡선(208)의 중간에 자동적으로 위치하게 된다. 마찬가지로 70% 조건에서도 등가 기준저항 분포곡선(214)은 셋 저항 분포곡선(202)과 70% 리셋 저항 분포곡선(210)의 중간에 자동적으로 위치하게 된다. 즉 리셋 저항 분포곡선의 시간 경과에 따른 우측방향으로 시프트되는 량에 대응하여 등가 기준저항 분포곡선도 우측방향으로 시프트된다. 그러므로 저항 드리프트에 관계없이 항상 셋 저항 분포곡선과 리셋 저항 분포곡선의 중간 값으로 획득되므로 센싱 마진이 확보된다.

이는 기입 후 리드동작 시간을 짧게 가져갈 수 있음으로 고속의 리드동작의 구현이 가능함을 의미한다. 또한 쓰기-검증 읽기(Write - Verify Read) 방식의 고속화가 가능해진다.

또한 여러 셀들의 평균 전류 자체에 이미 공정변수, 전압변수 및 온도변수가 반영되므로 이들 변수에 대하여 기준 전류가 안정화된다. 또한 고속 리드동작이 가능하므로 비트 시퀀스 적용이 용이해진다.

도 9는 본 발명에 의한 바람직한 변형 실시예의 메모리 시스템의 블록도를 나타낸다.

도9를 참조하면, 메모리 시스템(300)은 메모리 컨트롤러(310)와 상변화 메모리 칩(320)을 포함한다.

메모리 컨트롤러(310)는 기입하고자 하는 n비트 데이터를 m비트 예컨대 8비트 데이터를 10비트 데이터로 변환하는 디시 밸런스 코덱(312)과 에러정정 코덱(314)을 포함한다. 메모리 컨트롤러(310)는 n 비트 데이터를 에러정정 코덱(314)에서 에러정정 인코딩한 후에 이를 디시 밸런스 코덱(312)에서 인코딩한다. 인코딩된 디시 밸런스된 코드 데이터를 관련 어드레스 및 콘트롤 신호에 응답하여 상변화 메모리 칩(320)에 제공한다.

상변화 메모리 칩(320)은 상술한 상변화 메모리 장치(100)와 비교하여 디시 밸런스 코덱(160)과 에러정정 코덱(170)이 제거된 형태의 구조를 가진다. 그러므로 이미 디시 밸런스된 코드 데이터를 입력하여 기입하고 센싱시 평균 전류를 기준전류로 하여 셀 리드전류를 판독한다.

즉 본 발명에서는 디시 밸런스 코딩 및 디코딩을 메모리 장치 내부에서 구현하거나 외부에서 구현하거나 관계없이 셀어레이에 기입되는 데이터는 디시 밸런스된 데이터이고 센싱 동작시에는 디시 밸런스된 데이터를 평균 전류를 기준전류로 하여 셀 리드전류를 센싱하면 된다. 본 발명에 따른 상 변화 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 상변화 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scalepackages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다. 이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

상술한 실시예에서는 8비트를 10비트로 변환하는 것을 예를들어 설명하였으나 16비트를 20비트로 변환하거나 32비트를 40비트로 변환하는 것도 "0"과 "1"이 균등하게 조합하는 코딩방식이라면 모두 가능하다.

본 발명은 상변화 메모리 장치와 같은 가변저항 비휘발성 메모리의 저항 드리프트 특성을 개선하고자 하는 메모리 설계분야에 적용가능하다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

1. 삭제
2. 삭제
3. 복수의 메모리 셀들 각각으로부터의 셀 리드 전류를 생성하는 복수의 셀 리드 전류 생성회로들;
   상기 복수의 셀 리드전류들을 합산하여 합 전류를 생성하는 기준 전류 생성회로;
   상기 합 전류를 기초로 생성된 평균 전류와 상기 셀 리드 전류들 각각에 기초하여 상기 메모리 셀들 각각에 저장된 디시-밸런스된 코딩 데이터를 판별하는 복수의 감지 증폭기들을 포함하는 상변화 메모리 장치의 센싱회로.
4. 제3항에 있어서, 상기 기준 전류 생성회로는
   상기 셀 리드 전류들 각각을 미러링하는 복수의 미러 트랜지스터들; 및
   상기 미러 트랜지스터들에 연결되어 상기 셀 리드 전류들을 합산하는 합산 트랜지스터를 포함하는 상변화 메모리 장치의 센싱회로.
5. 제3항에 있어서, 상기 복수의 셀 리드 전류들 각각은 상기 디시-밸런스된 코딩 데이터의 각 비트들에 각각 대응하는 것을 특징으로 하는 상변화 메모리 장치의 센싱회로.
6. 제3항에 있어서,
   상기 감지 증폭기들 각각은, 상기 평균 전류가 상응하는 셀 리드 전류보다 큰 경우에, 상응하는 메모리 셀에 저장된 디시-밸런스된 코딩 데이터의 상태를 리셋 상태로 판별하는 가변저항 비휘발성 메모리 장치의 센싱회로.
7. 제3항에 있어서,
   상기 감지 증폭기들 각각은, 상기 평균 전류가 상응하는 셀 리드 전류보다 작은 경우에, 상응하는 메모리 셀에 저장된 디시-밸런스된 코딩 데이터의 상태를 셋 상태로 판별하는 상변화 메모리 장치의 센싱회로.
8. 삭제
9. 복수의 메모리 셀들을 구비하는 메모리 셀 어레이;
   외부 장치로부터 제공된 기입 데이터를 임시로 저장하거나 상기 메모리 셀 어레이로부터의 독출 데이터를 제공하는 입출력 회로;
   상기 기입 데이터에 대하여 디시 밸런스 인코딩을 수행하여 디시-밸런스된 코딩 데이터를 제공하는 인코더;
   상기 디시-밸런스된 코딩 데이터를 상기 메모리 셀 어레이에 기입하는 기입 드라이버;
   상기 메모리 셀 어레이에 저장된 상기 디시-밸런스된 코딩 데이터를 센싱하는 센싱 회로; 및
   상기 센싱된 디시-밸런스된 코딩 데이터에 대하여 디시 밸런스 디코딩을 수행하여 상기 독출 데이터를 제공하는 디코더를 포함하는 상변화 메모리 장치.
10. 제9항에 있어서, 상기 센싱회로는
    상기 메모리 셀들 각각으로부터 셀 리드 전류를 생성하는 복수의 셀 리드 전류 생성회로들;
    상기 복수의 셀 리드전류들을 합산하여 합 전류를 생성하는 기준 전류 생성회로;
    상기 합 전류를 기초로 생성된 평균 전류와 상기 셀 리드 전류들 각각에 기초하여 상기 메모리 셀들 각각에 저장된 데이터를 판별하는 복수의 감지 증폭기들을 포함하는 상변화 메모리 장치.
11. 제10항에 있어서, 상기 감지 증폭기들 각각은, 상기 평균 전류가 상응하는 셀 리드 전류보다 큰 경우에, 상응하는 메모리 셀에 저장된 데이터의 상태를 리셋 상태로 판별하고, 상기 평균 전류가 상응하는 셀 리드 전류보다 작은 경우에, 상응하는 메모리 셀에 저장된 데이터의 상태를 셋 상태로 판별하는 상변화 메모리 장치.
12. 제9항에 있어서,
    상기 입출력 회로와 상기 인코더 사이에 연결되는 에러 정정 인코더를 더 포함하는 상변화 메모리 장치.
13. 제9항에 있어서,
    상기 디코더와 상기 입출력 회로 사이에 연결되는 에러 정정 디코더를 더 포함하는 상변화 메모리 장치.

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