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KR101975608B1 - 고전압용 esd 트랜지스터 및 그 정전기 보호 회로 - Google Patents

고전압용 esd 트랜지스터 및 그 정전기 보호 회로 Download PDF

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KR101975608B1
KR101975608B1 KR1020130067339A KR20130067339A KR101975608B1 KR 101975608 B1 KR101975608 B1 KR 101975608B1 KR 1020130067339 A KR1020130067339 A KR 1020130067339A KR 20130067339 A KR20130067339 A KR 20130067339A KR 101975608 B1 KR101975608 B1 KR 101975608B1
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황경진
심진섭
이재현
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매그나칩 반도체 유한회사
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Abstract

고전압용 ESD 트랜지스터 및 그 정전기 보호 회로가 개시된다. 개시된 본 발명은 고전압 ESD 트랜지스터의 내부에 긴 전류 패스를 형성하여 클램핑 전압을 낮추면서 높은 레벨의 ESD 전류를 션트할 수 있고 또한, 고전압용 ESD 트랜지스터의 외부에 저항기와 함께 다이오드를 병렬로 구성하여 다이오드 특성을 이용하면서 동시에 다이오드의 열화를 방지할 수 있으며, 고전압용 ESD 트랜지스터의 일측에 차지 펌핑 회로를 추가하여 스트레스 전류 유입시 고전압용 ESD 트랜지스터 베이스의 전위를 상승시켜 트랜지스터의 턴온 동작을 더욱 빠르게 제어할 수 있다.

Description

고전압용 ESD 트랜지스터 및 그 정전기 보호 회로{ELECTROSTATIC DISCHARGE HIGH VOLTAGE TYPE TRANSISTOR AND ELECTROSTATIC DSCHARGE PROTECTION CIRCUIT THEREOF}
본 발명은 ESD 트랜지스터 및 그 정전기 보호 회로에 관한 것으로, 더욱 상세하게는 고전압용 ESD 트랜지스터의 내부에 긴 전류 패스를 형성하여 클램핑 전압을 낮추면서 높은 레벨의 ESD 전류를 션트(shunt)할 수 있도록 한 고전압용 ESD 트랜지스터 및 그 정전기 보호 회로에 관한 것이다.
정전기 방전(electrostatic discharge; 이하 ESD라 약칭한다) 기술은 대부분의 종류의 집적 회로 또는 코어 회로(core circuit)의 신뢰성에 매우 중요하게 관련된다. 따라서, 회로 설계자는 코어 회로와 병렬로 접속된 ESD 트랜지스터를 사용하여 입/출력패드를 접지(GND)에 접속하도록 정전기 보호 회로를 구성함으로써 코어 회로를 보호할 수 있다.
도 1은 종래 기술에 따른 ESD 보호 회로를 나타낸 블록 구성도이다.
도시된 바와 같이, 종래 기술에 따른 ESD 보호 회로는, 바디(102), 게이트(103), 소스(104) 및 드레인(105)을 갖는 플로팅-바디(floating-body) 트랜지스터(101)(또는 클램프)에 있어서 상기 드레인(105)을 통해 입/출력패드(110)에 접속되고 그리고 소스(104)를 통해 접지(120)에 접속되도록 구성한다. 또한, 게이트(103)는 소스(104)에 접속되고, 회로 코어(130)는 플로팅-바디 트랜지스터(101)와 병렬로 드레인(105) 및 소스(104)에 접속된다.
그러나, 이러한 종래 기술에 따른 ESD 보호 회로는, 낮은 클램핑 전압들을 유지하면서 높은 레벨들의 ESD 전류를 션트하기 어려운 문제점이 있었다. 특히, 20V 이상의 고전압(high voltage)을 사용하는 트랜지스터의 경우 높은 브레이크다운 전압(Break down Voltage)을 유지하기 위해서 소오스/드레인 부분이 낮은 도핑이 되도록 하여야 한다. 이는 ESD 동작에 있어 GGNMOS 및 BJT동작의 높은 턴온(turn-on) 전압을 유도하게 되어 그 보호 능력이 떨어지거나 설령 턴온된다고 하더라도 고전류 바이폴라 동작 모드에서 컬크 효과(kirk effect)로 인해 강한 스냅백(snapback) 동작을 일으킨다. 이는 드리프트 도핑(drift doping)영역과 N+ 도핑 경계의 필드절연막(field oxide) 근처에서 데미지(damage)가 발생되는 경우가 많아 계면 전류 발생 및 BJT 턴온 전압 변화에 영향을 주는 문제점이 있었다.
이러한 문제로 인하여 고전압(High voltage) ESD 소자에서 트리거링(triggering) 전압을 낮추고자 많은 노력을 하고 있다. 그중 GGNMOS의 웰(well) 저항을 높여서 트리거링 전압을 낮추는 방법이 있으나 이는 래치-업(latch-up)의 위험이 따른다. 또한 기존의 LDMOS 소자의 게이트(gate)를 접지시킨 ESD 보호 소자(예:GGnLDMOS)의 경우 대개 효율이 매우 떨어지는 단점이 있다. 이는 대부분 단위길이당 스트레스 전류 면역 레벨(stress current immunity level)이 2mA/㎛도 나오지 않는 비효율적인 소자이다. 그리고 기존의 LDMOS 및 EDMOS 소자는 위에서 언급한 컬크 효과로 인한 강한 스냅백 전압으로 인해 홀딩(holding) 전압이 낮아진다. 이는 ESD 소자의 홀딩 전압이 동작(operation) 전압보다 높아야 되는데 고전압 어플리케이션(High voltage application)에서는 기존 LDMOS 및 EDMOS 소자를 이용해서는 동작 전압보다 높은 홀딩 전압을 갖기 어렵다. 따라서 원천적으로 고전압 어플리케이션 제품에는 고전압 다이오드(High Voltage diode)를 이용하여 ESD 소자를 형성하기 위해서는 매우 큰 면적을 요구하므로 칩 제작에 있어 많은 비용을 초래할 수 있는 문제점이 있다.
대한민국 공개특허공보 제2005-0107753호 (2005.11.15)
본 발명은 상술한 종래기술의 문제점을 극복하기 위한 것으로서, 고전압용 ESD 트랜지스터의 내부에 긴 전류 패스를 형성하여 클램핑 전압을 낮추면서 높은 레벨의 ESD 전류를 션트할 수 있도록 하는 고전압용 ESD 트랜지스터 및 그 정전기 보호 회로를 제공하는 목적이 있다.
또한, 고전압용 ESD 트랜지스터의 외부에 저항기와 함께 다이오드를 병렬로 구성하여 다이오드 특성을 이용하면서 다이오드의 열화를 방지하는 고전압용 ESD 트랜지스터 및 그 정전기 보호 회로를 제공하는 목적도 있다.
또한, 고전압용 ESD 트랜지스터의 일측에 차지 펌핑 회로를 추가하여 스트레스 전류 유입시 고전압용 ESD 트랜지스터 베이스의 전위를 상승시켜 트랜지스터의 턴온 동작을 더욱 빠르게 제어할 수 있도록 하는 고전압용 ESD 트랜지스터 및 그 정전기 보호 회로를 제공하는 목적도 있다.
상기한 목적을 달성하기 위하여 본 발명은, 기판; 상기 기판 표면에 콜렉터 영역; 상기 기판 표면에 베이스 영역; 상기 베이스 영역 내의 베이스 컨택 영역; 상기 베이스 영역 내에 상기 베이스 컨택 영역과 이격된 에미터 영역; 상기 콜렉터 영역의 아래로 수직 방향으로 형성된 씽크 영역 및 상기 씽크 영역의 하단에 수평 방향으로 상기 씽크 영역보다 돌출 형성된 매립층(N-Buried Layer);을 포함하는 고전압용 ESD 트랜지스터를 제공한다.
상기 에미터 영역을 중심으로 상기 콜렉터 영역, 상기 베이스 컨택 영역, 상기 씽크 영역 및 상기 매립층이 대칭되도록 양측에 각각 형성되고, 상기 매립층은 상기 에미터 영역 쪽으로 돌출된다.
상기 씽크 영역은, 이온주입 공정으로 N형 도펀트가 하이 도핑(high dopping)된 영역일 수 있다.
상기 콜렉터 영역의 하부에 콜렉터 확장 영역을 더 포함한다.
상기 에미터 영역과 상기 베이스 컨택 영역 사이에 형성된 제1 절연막 및 상기 베이스 컨택 영역과 상기 콜렉터 영역 사이에 형성된 제2 절연막을 더 포함할 수 있다.
상기 베이스 영역은, 상기 에미터 영역과 상기 베이스 컨택 영역을 둘러싸는 것이 바람직하다.
상기 베이스 영역은, 상기 베이스 영역을 감싸는 적어도 하나 이상의 추가 베이스 영역을 더 포함할 수 있다.
제3 절연막을 통하여 상기 콜렉트 영역과 이격된 탭 영역을 더 포함할 수 있다..
상기 탭 영역의 하부에 추가 웰 영역을 더 포함할 수 있다.
상기 추가 웰 영역과 인접한 다른 웰 영역에 의하여 그 사이에 ESD 다이오드를 형성할 수 있다.
상기 에미터 영역 상부에 형성된 에미터 전극과 상기 베이스 컨택 영역 상부에 형성된 베이스 전극 사이에 연결된 저항기를 더 포함할 수 있다.
상기 고전압용 ESD 트랜지스터는, BJT(Bipolar Junction Transistor)인 것이 바람직하다.
상기 콜렉터 영역에 인가되는 전류의 방향은, 수직으로 형성된 상기 씽크 영역과 수평으로 돌출 형성된 매립층을 거친 후 상기 베이스 영역을 지나 상기 에미터 영역의 방향으로 “U” 형상(shape)을 형성할 수 있다.
본 발명에 따른 고전압용 ESD 트랜지스터의 다른 특징은, 기판; 상기 기판 표면에 콜렉터 영역; 상기 기판 표면에 베이스 영역; 상기 베이스 영역 내의 베이스 컨택 영역; 상기 베이스 영역 내에 상기 베이스 컨택 영역과 이격된 에미터 영역; 및 상기 콜렉터 영역의 아래로 수직 방향으로 형성된 씽크 영역을 포함할 수 있다.
또한, 상기 목적을 달성하기 위한 본 발명은, 입출력 패드에 콜렉터, 베이스 및 에미터 전극을 갖는 고전압용 ESD 트랜지스터가 결합되는 정전기 보호 회로에 있어서, 상기 콜렉터 전극은 상기 입출력 패드에 결합되고, 상기 에미터 전극은 접지 전극에 결합되고, 상기 에미터 전극과 상기 베이스 전극 사이에는 제1 저항기가 결합되며, 상기 에미터 전극과 상기 콜렉터 전극 사이에는 제1 다이오드가 결합되며, 상기 콜렉터 전극과 상기 베이스 전극 사이에 고전압 FET를 포함하는 차지 펌프 회로가 결합되는 정전기 보호 회로를 제공할 수 있다.
상기 차지 펌프 회로는, 상기 고전압 FET의 콜렉터 전극과 베이스 전극 사이에 제2 다이오드가 형성되고, 상기 고전압 FET의 베이스와 접지 사이에 제2 저항기가 형성된다.
상기 제1 다이오드는 상기 에미터 전극과 결합된 쪽이 접지되는 것이 바람직하다.
상기 고전압용 ESD 트랜지스터와 병렬로 연결되는 코어 회로를 더 포함하고, 상기 제1 다이오드는 상기 고전압용 ESD 트랜지스터 및 상기 코어 회로와 병렬로 연결되는 것이 바람직하다.
상기 제1 및 제2 다이오드는 상기 콜렉터 전극에 대하여 역방향으로 접속될 수 있다.
상기 고전압용 ESD 트랜지스터는 BJT인 것이 바람직하다.
본 발명에 따른 고전압용 ESD 트랜지스터 및 그 정전기 보호 회로에 의하면, 고전압 ESD 트랜지스터의 내부에 긴 전류 패스를 형성하여 클램핑 전압을 낮추면서 높은 레벨의 ESD 전류를 션트할 수 있는 효과가 있다.
또한, 베이스 컨택 영역에 부분적 카운트 도핑을 실시하여 ESD에 대하여 빠른 응답이 가능함과 아울러, 래치-업의 위험성이 낮고, 다른 코어 회로 특성에 영향을 주지 않는 효과도 있다.
또한, 고전압용 ESD 트랜지스터의 외부에 저항기와 함께 다이오드를 병렬로 구성하여 다이오드 특성을 이용하면서 다이오드의 열화를 방지하는 효과도 있다.
또한, 기존의 고전압 ESD 다이오드(high voltage ESD diode)의 크기 에 비하여 1/5~1/20배 작게 제작 가능하다.
고전압 ESD 소자의 충족 요건(High It2, Vh>Vop, low Vt1<Vbreakdown of Core TR)을 만족하여 고전압 제품에서 ESD 스트레스에 대하여 효과적으로 보호 할 수 있다. 기존 의 LDMOS 및 EDMOS의 경우 강한 스냅백 현상으로 ESD 보호에 어려움이 있다. 고전압 소자는 LDMOS나 EDMOS 소자로 구성되는 경우가 대부분이다. 이러한 LDMOS 또는 EDMOS로 ESD 보호 소자인 GGNMOS를 형성한 경우 단위 길이당 스트레스 전류 면역 레벨이 대부분 0.1~2mA/㎛ 이내이다. 그러나 본 발명의 ESD 소자 및 구조를 이용하면 단위 길이당 스트레스 면역 레벨이 약 40mA/㎛가 된다. 이는 약 10배 가까이 동일 면적으로 높은 스트레스 레벨을 견딜 수 있다는 의미이다. 따라서 보다 작은 크기로 ESD 시험 특징에 대응할 수 있어 칩 축소에 유리하고 칩의 신뢰성 향상에 도움을 줄 수 있다.
또한 기본적으로 ESD 소자의 사용 가능성에 대해 중요하게 판단하는 요소가 BJT의 홀딩 전압이다. 대개의 고전압 소자는 고유의 특성상 드레인 지역에 낮은 도핑이 이루어지므로 강한 스냅백이 일어나 낮은 홀딩 전압을 갖는다. 이는 Vop-max의 전압보다 ESD 소자의 홀딩 전압이 높아야 하는데 일반적인 방법으로 구현이 어렵다. 따라서 본 발명은 근본적으로 고전압 ESD 보호 요건을 만족시키는 고성능의 ESD 소자를 제공한다.
본 발명의 개념은 BCD공정을 사용하는 테크놀러지에 적용할 수 있으므로 고전압 소자 및 회로를 보호할 수 있는 효과적인 ESD 소자로서 BCD 공정을 이용하여 고전압(20~100V) 제품을 형성하는 모든 제품에 이용할 수 있다. 그리고 본 ESD 소자는 기존의 다이오드 클램프(diode clamp) 보다 성능이 최소 20배 이상 높아 칩 축소에도 기여를 할 수 있고, 높은 ESD 사양을 요구하는 제품의 경우 최대 30% 이상의 칩 축소를 기대할 있다.
도 1은 종래 기술에 따른 ESD 보호 회로를 나타낸 블록 구성도,
도 2는 본 발명의 바람직한 일 실시예에 따른 고전압용 ESD 트랜지스터를 나타낸 단면도,
도 3a는 본 발명의 바람직한 다른 실시예에 따른 고전압용 ESD 트랜지스터를 나타낸 단면도,
도 3b는 도 3a의 실시예를 나타낸 평면도.
도 4는 도 2의 다른 실시예를 나타낸 평면도.
도 5는 본 발명의 바람직한 일 실시예에 따른 정전기 보호 회로를 나타낸 회로도,
도 6은 본 발명의 고전압용 ESD 트랜지스터의 TLP 스트레스 펄스(stress pulse)에 반응하는 I-V 커브(curve)를 나타내는 그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
본 발명은 BCD공정을 이용하여 ESD protection BJT를 형성하여 고 효율의 정전기 보호 소자 및 회로를 형성하는 것에 관한 것이다. 도 2는 본 발명의 바람직한 일 실시예에 따른 고전압용 ESD 트랜지스터를 나타낸 단면도이고, 도 3a는 도 2의 다른 실시예를 나타낸 도면이고, 도 3b는 도 3a의 평면도이며, 도 4는 도 2의 다른 실시예를 나타낸 평면도이다.
도시된 바와 같이, 본 발명의 바람직한 일 실시예에 따른 고전압용 ESD 트랜지스터는, 실리콘 기판(300), 상기 기판(300) 상의 N웰 영역(DNW; Deep N-Well)(301)(401), 상기 기판 내의 N+콜렉터 영역(302), 상기 기판 내의 P형의 베이스 영역(304), 상기 베이스 영역(304) 내의 P+ 베이스 컨택 영역(305), 상기 베이스 영역(304) 내에 상기 베이스 컨택 영역(305)과 이격된 N+ 에미터 영역(307), 상기 N+ 콜렉터(302) 영역의 아래로 수직 방향으로 형성된 N형 씽크(N-SINK) 영역(309) 및 상기 N형 씽크 영역(309)의 하단에 수평 방향으로 상기 N형 씽크 영역(309)보다 돌출 형성된 N형 매립층(N-Buried Layer)(310)을 포함한다.
여기서 베이스 영역은 더 확장되어 P형으로 이온 주입된 DPW(319) 및 PW(318) 까지도 포함될 수 있다. 그래서 전체 베이스 영역은 베이스 영역(304), DPW(319) 및 PW(318) 를 포함할 수 있다.
여기서, 상기 에미터 영역(307)을 중심으로 상기 콜렉터 영역(302), 상기 베이스 컨택 영역(305), 상기 N형 씽크 영역(309) 및 N형 매립층 (310)이 서로 대칭되도록 상기 에미터 영역(307)의 양측에 각각 형성되고, 상기 N형 매립층 (310)은 상기 에미터 영역(307) 쪽으로 돌출된 형성된다.
또한, 상기 N형 씽크 영역(309)은 이온주입 공정으로 N형 물질이 높은 농도로 도핑(high dopping)된 영역이다. N+ 콜렉터(302), 에미터 영역(307), N형 씽크 영역(309) 및 N형 매립층 (310)의 도펀트 농도는 1019-1021/cm3 를 사용한다.
상기와 같은 구성을 위하여, 본 발명은 N형 매립층(310)과 콜렉터 영역(302)을 이온 주입 공정으로 형성한 N형 씽크 영역(309)으로 연결한 후, P형으로 도핑된 베이스 영역(304) 내에 N형으로 도핑된 에미터 영역(307)을 형성한다.
즉, 도 2에 나타낸 바와 같이 N형 매립층(N-Buried Layer)(310)과 콜렉터 전극(302)을 N 씽크 영역(309)(이온주입 공정 및 확산 도핑 등으로 형성한 고농도 도핑)로 연결한 것과 P형으로 도핑 되어 있는 베이스 영역(304) 안에 N형으로 도핑시킨 에미터 영역(304)을 형성하여 BJT를 형성한다.
이는 도 2에 나타낸 바와 같이 스트레스 전류가 콜렉터 /베이스 / 에미터 방향으로 수직으로 흐르게 되어(도 2의 점선 표시 참조) 전류 패스(current path)가 넓어지는 장점이 있다. 이는 스트레스 유입시 열적 항복(thermal breakdown) 전류 및 전압을 증가시키는 효과가 있다. 스트레스 전류 패스가 옆을 향(lateral)하게 형성되면 낮은 스트레스 전류 및 전압만을 감당할 수 밖에 없다.
다시 말해서, 도 2에 도시된 바와 같이, 콜렉터 영역(302)에 인가되는 스트레스 전류(stress current)의 방향은 수직으로 형성된 상기 N형 씽크 영역(309)과 수평으로 돌출 형성된 N형 매립층(310)을 거친 후 베이스 영역(304)을 지나 에미터 영역(307) 방향으로 “U” 형상(shape)을 형성하면서 비교적 긴 전류 패스를 유지하게 되면서 높은 스트레스 전류 및 전압을 감당할 수 있게 된다(도 2의 점선 표시 참조).
N형 매립층(310)의 디자인의 중요 기준은 기판(300)과 에미터 영역(307)사이에 존재하는 전체 베이스 영역(P형 베이스(304), PW(318), DPW(319))의 수직 깊이 (j-1)이다. 수직의 깊이가 에미터 영역(307)과 추가 베이스 영역(319)(DPW)이 끝나는 부분까지 전체 베이스 영역(304,318,319)의 폭 "(j)"보다 최소 1.2배이상 커야 U 형상의 전류 패스를 이룰 수 있다. 만약 그렇지 않고 반대인 경우와 ESD BJT가 스트레스 펄스(stress pulse)에 대해서 동작시 홀딩 전압이 제품의 동작전압 보다 낮아진다면 베이스 하단부에 N형 매립층(310)을 형성시키지 않을 수도 있다. 이는 스트레스 전류가 방전될 때 가장 낮은 임피던스 패스로 방전되므로 에미터/베이스 하단에 N형 매립층(310)이 있고 수직방향의 베이스 영역(304)이 짧다면 낮은 홀딩 전압을 가질 수 있다.
홀딩 전압을 높이기 위해서 베이스 영역(304)에 DPW 이온주입 위에 PW, PBODY등의 다른 소자를 형성할 때 사용되는 도핑 공정을 추가하여 베이스 영역(304)의 P-형 농도를 증가시켜서 ESD BJT의 홀딩 전압을 증가시킬 수도 있다. DPW 영역의 도펀트 농도가 1015-1017/cm3 이며, PW(318)은 1017-1019/cm3 농도로서 DPW의 농도보다 높은 값을 갖는다. 베이스 영역도 PW 농도와 비슷한 1017-1019/cm3 농도를 갖는다. 베이스 컨택 영역(305)는 이보다 높은 1019-1021/cm3를 갖는다. 여기서 PW(318) 영역은 코아 또는 주변 회로에 삽입된 로직 소자의 PW을 형성할 때 같이 형성할 수 있다. 그리고 베이스 영역은 BJT 소자를 형성할 때 베이스 영역을 형성할 때 같이 형성할 수 있다. 이와 같이 한번의 공정으로 동시에 양쪽을 형성할 수 있기 때문에 추가 공정 비용이 소요되지 않는 장점이 있다.
도 3a 및 3b에서, 상기 "(j)" 값은 50V 동작전압을 가진 고전압 소자의 경우 약 4~6㎛정도되며, N형 매립층(310)과 DPW(319) 사이 거리"(h)"의 경우 약 2~5㎛, N형 매립층(310)의 돌출부분의 거리"(d-1)"의 경우 약 1~4㎛ 정도가 된다. 이는 각 도핑 공정의 도핑 레벨에 따라 달라지며 이는 항복 전압을 결정하므로 정해진 공정에서 디자인을 조정하면 된다. 그리고 ESD BJT의 베이스 영역(304,318,319)의 깊이(j-1)는 7~22㎛정도로 영역이 깊게 형성된다.
본 발명에서 "(d-1)"과 같이 N형 매립층(310)을 돌출시킨 이유는 DPW 영역을 충분히 확보하기 위함이다. DPW 폭을 충분히 확보하게 되면 홀딩 전압(Vh)을 증가시킬 수 있다. 홀딩 전압이 코아 회로의 동작 전압(Vop) 보다 높아야 고전압 코아 회로를 보호 할 수 있다. 예를 들어 50 V에서 동작하는 고전압 소자가 코아 회로에 존재할 경우, 그것보다 10% 이상 높은 60V의 값을 가진 홀딩전압을 가지게 해야 하는데, DPW 영역의 수평 거리에 따라 홀딩전압이 달라진다. DPW 폭을 크게 할수록 홀딩전압이 증가한다. 그래서 N형 매립층이 DPW 영역과 붙어 있는 것보다 떨어져 있는 것이 오히려 DPW 폭을 더 증가실 킬 수 있기 때문에 N형 매립층의 영역이 DPW 와 닿지 않도록 떨어뜨리게 된다.
콜렉터 영역(302) 주변에 배치된 N웰 영역(301)(401)은 콜렉터 영역(302)과 베이스 영역(304) 또는 콜렉터 영역(302)과 기판(300)에서 낮은 항복 전압이 되지 않도록 하기 위해서 낮은 도핑이 되도록 해야 한다. 이는 로직 공정의 절연 및 고전압 소자 형성을 위해서 사용하는 웰이다.
그리고 콜렉터 영역(302)에 필요에 따라서 NW 영역(321)을 추가하여 원하는 전압으로 조절할 수 있다. 이는 NW 영역(321)으로 이 지역의 도핑을 강화하면 접속 항복 전압이 약간 더 낮아져 ESD 스트레스 유입 시에 ESD BJT의 턴-온을 빨리 유도 할 수 있다. 예를 들어 도6에서 오른쪽 곡선을 보면 70-80V 구간에서 턴-온이 일어나는데, 이 값이 너무 높으면 ESD 소자가 동작이 늦어져 문제가 생길 수 있다. 그래서 가급적 빨리 턴-온을 시켜야하기 때문에 NW 영역(321)을 추가로 이온 주입하여 형성하는 것이다. NW 영역(321)의 도펀트 농도는 1018-1019/cm3이다. 그래서 N형 씽크 영역(309)는 최소한 두 개의 서로 다른 농도를 갖는 지역을 갖게 된다. NW 영역과 중첩된 상부 영역과 중첩되지 않는 하부 영역으로 나누어진다.
특히, 20V이상의 고전압용 ESD 트랜지스터의 내부에 긴 전류 패스를 형성하여 스트레스 전류 유입시 열적 항복(thermal breakdown) 전류 및 전압을 증가시키므로, 클램핑 전압을 낮추면서 높은 레벨의 ESD 전류를 션트할 수 있는 효과를 발휘할 수 있다.
상기 콜렉터 영역(302), 상기 씽크 영역(309) 및 상기 매립층 (310)은 N형 도핑 물질로 도핑된다.
또한, 상기 에미터 영역(307)과 상기 베이스 컨택 영역(305) 사이에 형성된 제1 절연막(312); 및 상기 베이스 컨택 영역(305)과 상기 콜렉터 영역(302) 사이에 형성된 제2 절연막(313)을 포함한다.
상기 제2 절연막(313)은 도 2에 도시된 바와 같이 그 넓이가 충분히 커야 한다. 이는 스트레스 전류가 콜렉터 전극(302)에 유입될 경우 베이스 전극(305)와 콜렉터 전극(302) 간의 전류 통로(current path)가 제2 절연막(313) 하부의 표면(surface)으로 형성될 경우, 열적 항복이 빨리 일어날 수 있기 때문이다.
따라서, 상기 제2 절연막(313)은 그 수평 길이가 기판(300)과 에미터 영역(307)간의 수직 깊이 (J-1) 보다 크게 형성하여 안전하게 초기 항복전압이 일어나도록 하는 것이 바람직하다. 따라서, ESD스트레스 유입시 제2 절연막(313) 아래 표면(surface) 부분으로 수평 전류 패스(lateral current path)가 형성되지 않도록 한 것으로서 안전하게 초기 항복전압이 일어나도록 유도할 수 있다.
상기 베이스 영역(304)은, 상기 에미터 영역(307)과 상기 베이스 컨택 영역(305)을 함께 감싸는 구조이다. 이때, 상기 베이스 영역(304)은, 상기 베이스 영역(304)을 감싸는 적어도 하나 이상의 추가 베이스 영역(318, 319)을 더 포함할 수 있다.
상기 추가 베이스 영역(318, 319)은 각각 PW(P-Well) 또는 DPW(Deep P-Well)로 형성할 수 있다. DPW 및 PW를 사용해서 넓은 베이스 영역을 확보하여 ESD BJT의 높은 홀딩 전압(Vh>Vop)을 구현할 수 있다. 또한, 추가 베이스 영역(318, 319)과 인접한 웰 영역(301) 사이의 항복 전압 (breakdown voltage) 을 적당히 조절하기 위함입니다. P 웰의 농도에 따라 P 웰 추가 베이스 영역(318)과 웰 영역(301) 사이의 항복 전압 값이 달라지게 되는데, P웰 형성시 적합한 이온 주입 농도로 원하는 항복 전압 값을 얻을 수 있으며, 이에 따라 소자 성능에 대한 자유도를 높일 수 있다.(도 3a에 도시된 가상 BJT 트랜지스터(322) 참조)
또한, 제3 절연막(314)을 통하여 상기 콜렉트 영역(302)과 이격되고, P형으로 하이 도핑된 탭 영역(316)을 더 포함하며, 상기 탭 영역(316)의 하부에 추가 웰 영역(317)(320)을 더 포함할 수 있다. 상기 추가 웰 영역(317)(320)은 P웰(PW, 317) 및 깊은 P웰(DPW,320)로 형성될 수 있다. 탭 영역(316)은 기판(300)에 접지 전압 또는 음의 전압을 걸어 주기 위해 필요하다. 그리고 이와 같이 깊은 P웰(DPW)(320)과 인접한 깊은 (Deep) N웰(DNW,401) 사이에 ESD 다이오드를 구현하게 된다(도 3a에 도시된 가상 다이오드(410) 형상 참조). 여기서 DNW의 도펀트 농도는 1015-1017/cm3 로서 주변의 N형 씽크 영역, 콜렉터 영역, 에미터 영역, N형 매립층의 도펀트 농도보다 낮다.
상기 제1 내지 제3 절연막(312, 313, 314)은 본 발명의 실시예에서 LOCOS로 형성하였으나 shallow trench isolation (STI)로 형성될 수도 있다.
도면 부호 321은 상기 콜렉터 영역(302)을 추가로 감싸는 NW 영역이다.
본 발명에 따른 고전압용 ESD 트랜지스터는, BJT(Bipolar Junction Transistor)로 구성될 수 있다.
또한, 도 3b에 도시된 바와 같이, 본 발명의 바람직한 일 실시예를 나타낸 평면도로서, 상기 에미터 영역(307)을 중심으로 상기 콜렉터 영역(302), 상기 베이스 컨택 영역(305), 상기 N형 씽크 영역(309) 및 N형 매립층 (310)이 서로 대칭되도록 상기 에미터 영역(307)의 양측에 각각 형성되고, 상기 N형 매립층 (310)은 상기 에미터 영역 쪽으로 돌출된 형성된다.
본 발명의 구조를 제작함에 있어 유의할 점은 "(a-1)"로 표기한 콜렉터 영역(302)의 액티브(active) 영역의 넓이가 전류 과밀(current crowding)이 일어나지 않도록 충분히 커야 한다. 이는 스트레스가 BJT의 콜렉터 영역(302)에 유입 시 좁은 영역에서 전류 과밀(current crowding)이 일어나지 않도록 하기 위함이다.
또한, 도 4에 도시된 바와 같이, 본 발명의 바람직한 일 실시예에 따른 고전압용 ESD 트랜지스터는, 상기 콜렉터 영역(302a) 및 에미터 영역(307a)은, 그 수평 단면 형상이 모서리가 포함된 각각 8각형으로 형성할 수 있다.
따라서, 상기와 같이 콜렉터 영역(302a) 및 에미터 영역(307a)의 수평 단면을 모서리를 포함하도록 형성함으로써 특히 실리콘에서 모서리가 대략 타원형으로 구현되어 뾰족한 모서리가 생기지 않게 된다. 따라서, 뾰족한 구조의 모서리에서 일렉트릭 필드(electric field)가 집중되어 낮은 레벨에서 불량(failure)이 발생하는 것을 방지할 수 있다.
즉, 도 4에 나타낸 바와 같이 콜렉터, 에미터의 능동 에지가 실제 공정을 통해 구조가 라운딩되게 하기 위하여 45도 각도로 일부 형성하게 하여 전계가 모서리 부분으로 집중되지 않도록 형성한다. 경우에 따라 도 3b에 나타낸 바와 같이 능동 에지가 직각이 될 수도 있다.
콜렉터 및 에미터 전극을 연결하는 메탈을 액티브 면적에 120% 이상 크게 되도록 패터닝하도록 크게 제작한다. 이는 높은 ESD 스트레스 전류에 의해 좁은 메탈 라인에서 융해점이 발생할 수 있다.
도 5는 본 발명의 도2 및 도3의 ESD 트랜지스터를 포함하는 바람직한 일 실시예에 따른 정전기 보호 회로를 나타낸 회로도이다.
도시된 바와 같이, 본 발명의 바람직한 일 실시예에 따른 정전기 보호 회로는, 입출력 패드(400)에 콜렉터, 베이스 및 에미터 전극(C1)(B1)(E1)를 갖는 고전압용 ESD 트랜지스터(440)가 결합되는 정전기 보호 회로에 있어서, 상기 콜렉터 전극(C1)는 상기 입출력 패드(400)에 결합되고, 상기 에미터 전극(E1)는 접지 전극(GND)에 결합되고, 상기 에미터 전극(E1)와 상기 베이스 전극(B1) 사이에는 저항기(420)가 결합되며, 상기 에미터 전극(E1)와 상기 콜렉터 전극(C1) 사이에는 다이오드(410)가 결합되되, 상기 저항기(420)와 상기 다이오드(410)는 서로 병렬로 연결되며, 상기 콜렉터 전극(C1)와 상기 베이스 전극(B1) 사이에 고전압 FET(453)를 포함하는 차지 펌프 회로(450)가 결합된다.
상기 차지 펌프 회로(450)는, 상기 고전압 FET(453)의 콜렉터 전극(C2)와 베이스 전극(B2) 사이에 제2 다이오드(451)가 형성되고, 상기 고전압 FET(453)의 베이스(B2)와 접지(GND) 사이에 제2 저항기(452)가 형성된다.
도시된 바와 같이, 본 발명의 ESD 트랜지스터(440)의 베이스 전극(B1)에 차지 펌핑 회로(450)를 추가하여 ESD 스트레스가 유입될 때 고전압 FET(453)가 빠르게 동작하여 일부 차지를 ESD 트랜지스터(440)의 베이스 전극(B1)에 유입시킨다. 그래서 ESD 스트레스 상황에서 더 빠른 ESD 트랜지스터(440)의 턴온 을 유도 할 수 있다. 이는 게이트 커플 효과를 이용한 것으로 상기 고전압 FET(453)의 콜렉터 전극(C2)와 베이스 전극(B2) 사이에 형성된 제2 다이오드(451) 및 상기 고전압 FET(453)의 베이스 전극(B2)와 접지(GND) 사이에 형성된 제2 저항기(452)의 값으로 조정할 수 있다.
상기와 같이 본 발명에서는 상기 차지 펌핑 회로(450)와 함께 ESD 트랜지스터(440)의 베이스 전극(B1)와 에미터 전극(E1) 사이에 제1 저항기(420)을 연결한다. 이때, 저항값은 100Ω~100㏀으로 사용할 수 있다. 100~1000Ω 정도의 저항이면 유용하나 경우에 따라서 높은 저항을 사용할 수 있다. 이 저항은 콜렉터 전극(C1)에 ESD 스트레스가 유입시 베이스 전극(B1)와 콜렉터 전극(C1) 간의 애벌런치 브레이크 다운(avalanche breakdown)이 발생하는데, 이때 생성된 전류로 인해 베이스 전위(base potential)가 빠르게 증가하도록 하는 것이다. 베이스 전극(B1)의 전압이 증가하면 ESD 스트레스에 의해 본 발명의 ESD 트랜지스터(440)가 빠르게 동작할 수 있다.
또한, 상기 제1 다이오드(410)는 상기 에미터 전극(E1)과 결합된 쪽이 접지(GND)된다. 상기 고전압용 ESD 트랜지스터(440)와 병렬로 연결되는 코어 회로(430)를 더 포함하고, 상기 제1 다이오드(410)는 상기 고전압용 ESD 트랜지스터(440) 및 상기 코어 회로(430)와 병렬로 연결된다. 상기 제1 다이오드(410)는 상기 콜렉터 전극(C1)에 대하여 역방향으로 접속된다. 상기 고전압용 ESD 트랜지스터(440)는 BJT인 것이 바람직하다.
본 발명의 바람직한 실시예에서는 트랜지스터의 외부에 제1 저항기(420)와 함께 별도의 제1 다이오드(410)를 병렬로 구성함으로써 보다 안정적인 ESD 보호 회로를 제공할 수 있다.본 발명의 바람직한 실시예에서는 외부에 저항기(420)와 함께 다이오드(410)를 병렬로 구성함으로써 보다 안정적인 고전압용 ESD 트랜지스터를 제공할 수 있다.
저항기(420)의 역할은 베이스(B)와 에미터(E) 사이의 전위(potential) 을 조정하는 역할을 한다. 즉 스트레스 유입 시 보다 빠르게 베이스의 전위를 상승시켜서 콜렉터(C)에 스트레스(positive stress)가 인가될 때 빠른 턴온 전압을 갖게 하여 이상적인 ESD 보호 소자를 형성할 수 있다.
본 발명의 일실시예에서는 베이스 영역(304)과 에미터 영역(307) 사이에 저항기(420)를 연결하는데 저항값은 100Ω~100㏀으로 사용할 수 있다. 100~1000Ω 정도의 저항이면 유용하나 경우에 따라서 높은 저항을 사용할 수 있다. 이 저항의 역할은 콜렉터(C)에 ESD 스트레스가 유입시에 베이스(B)와 콜렉터(C) 간의 애벌런치 항복(avalanche breakdown)이 발생하는데 이때 생성된 전류로 인해 베이스 전위가 빠르게 증가하도록 하는 것이다.
베이스 전압이 증가하면 ESD 스트레스에 의해 본 발명의 ESD BJT가 빠르게 동작할 수 있다. 실제 도 6에서 이러한 특성을 포함하여 본 발명의 성능을 TLP 장치로 검증하였다. 저항의 형성은 폴리 레지스터(poly resistor) 및 액티브 레지스터(active resistor) 등을 이용할 수 있다.
그리고 다이오드(410) 역할은 접지 영역(GND)에 스트레스가 인가될 때 안정적인 BJT 특성을 확보하기 위한 것으로 접지 영역에 들어온 스트레스를 순방향의 PN 다이오드(410)를 통해서 입출력 패드로 스트레스가 빠져 나갈 수 있도록 한다. 이때, BJT로 형성된 ESD 소자를 통해서 빠져 나갈 수 없기 때문에 추가의 다이오드가 필요한 것이다.
본 발명의 바람직한 일 실시예로서, 도 5에 도시된 바와 같이 폴리(poly)나 메탈(metal)로 외부에 제1 저항기(420)를 추가하여 BJT를 형성한다면, 도 6에 도시된 바와 같이 콜렉터(C)에 포지티브 스트레스(positive stress)가 인가될 때는 안정적인 BJT 특성을 나타낼 수 있다. 그림에서 보듯이 홀딩 전압, Vh는 62V로서 코아 회로내의 고전압 소자의 동작 전압 Vop=50V 보다 최소한 10% 이상 높은 값을 가지고 있는 것을 알 수 있다. 그러므로 ESD 소자가 턴-온되더라도, 코아 회로안에 있는 고전압 소자들이 안정적으로 동작할 수 있게 한다.
저항기(420)는 베이스(B1)와 에미터(E1) 사이의 전위를 조정하는 역할을 한다. 즉 베이스의 전위를 올려 준다. 그래서 콜렉터(C1)에 스트레스(positive stress)가 인가될 때 안정적인 BJT 특성을 나타낼 수 있다.
하지만, 반대로 네거티브 스트레스(negative stress)가 인가될 시에는 에미터(E1)-베이스(B1)-콜렉터(C1)의 순으로 역방향으로 BJT 턴온 이 일어나 에미터(E1)의 얇은 접합에서 낮은 전압 수준에서 불량이 발생하기 쉽다.
따라서, 외부의 저항기의 단독 사용은 ESD 스트레스 면역 레벨(stress immunity level)을 감소 시킬 수 있으므로, 본 발명의 바람직한 실시예에서는 외부의 제1 저항기(420)와 함께 별도의 제1 다이오드(410)를 병렬로 구성함으로써 보다 안정적인 ESD 보호 회로를 제공할 수 있다.
이때, 다이오드(410) 역할은 접지 영역에 스트레스가 인가될 때 안정적인 BJT 특성을 확보하기 위한 것으로 접지 영역에 들어온 스트레스를 순방향의 PN 다이오드(410)를 통해서 입출력 패드로 스트레스가 빠져 나갈 수 있도록 한다. BJT로 형성된 ESD 소자를 통해서 빠져 나갈 수 없기 때문에 추가의 다이오드가 필요한 것이다.
따라서, 이와 같이 고전압용 ESD 트랜지스터의 외부에 저항기와 함께 다이오드를 병렬로 구성하여 다이오드 특성을 이용하면서 동시에 다이오드의 열화를 방지하는 효과를 얻을 수 있다.
도 6은 본 발명의 고전압용 ESD 트랜지스터의 TLP 스트레스 펄스(stress pulse)에 반응하는 I-V 커브(curve)를 나타내는 그래프이다.
매립층(310)은 "Sb" 또는 "As" 도펀트로 고농도 도핑한 후 실리콘을 성장시켜 형성한다. 이는 매립층(310)의 과도한 확산을 억제시키는 장점이 있다.
N 싱크 영역(309)는 비교적 원자 중량이 가벼운 인(phosphorus)으로 고농도 도핑 (1018 atoms/cm3 이상)을 한 후 열처리를 통해 확산을 시켜서 콜렉터 영역(302) 표면과 매립층(310)을 전기적으로 연결시킨다.
매립층(310)을 N-형 도펀트로 고농도(1019 atoms/cm3 이상)로 도핑 후 에피텍셜 방법으로 2~20㎛ 깊이로 실리콘을 성장시키고 콜렉터 전극(303)를 연결하는 N+액티브 영역인 N+ 콜렉터 영역(302)과 상기 매립층(310)을 NSINK 이온주입(highly doping: 1019 atoms/cm3 이상)을 통해서 서로 전기적으로 연결한다.
ESD BJT의 베이스 영역(304,318,319)의 깊이(j-1)는 2~22㎛정도로 영역이 깊게 형성된다.
ESD BJT의 최 외각에 탭 영역(316) 및 P-기판(320)을 추가하여 ESD BJT의 N+ 콜렉터 영역(302)과 최외각 p-기판(320)을 서로 접하게 하여 PN 다이오드(410)를 구현한다.
또한, ESD BJT의 콜렉터 영역(302)과 베이스 영역(304) 사이의 저항은 100Ω~20㏀이 되도록 소자를 형성한다.
에미터 영역(308)의 면적은 최소 10㎛2 이상 되도록 형성한다. 바람직하게는 50㎛2 이상이 되어야 HBM 2KV를 만족할 수 있다. 또한 콜렉터의 액티브영역(302)은 짧은 변의 길이(a-1)가 최소 0.5㎛ 이상이 되어야 한다. 그래서 콘택(316a) 라인이 한 줄 이상은 형성될 수 있게 해야한다. 그래서 바람직하게는 적정 길이가 2~3㎛이다. 그리고 액티브 영역(302)의 긴변의 길이가 5~100㎛가 되도록 한다. 액티브 영역(302)는 콜렉터 영역과 같은 이름이라 할 수 있다.
도 5와 같이, 본 발명의 ESD BJT(440)의 턴-온 전압을 낮추기 위해, 즉 빠른 트리거링(fast triggering)을 위해서 FET(453)의 회로에서의 소스(E2)를 ESD BJT(440)의 베이스(B1)와 연결한다. NMOS의 경우 소스에 해당되고, PMOS의 경우 드레인에 해당된다.
ESD BJT(A) 단독으로 ESD 보호 기능을 할 수 있지만 경우에 따라서 턴-온(Turn-on) 전압을 더 낮추기 위해서 별도의 회로(450, 차지 펌핑 회로)를 추가할 수 있다. 도 5에 나타냈듯이 ESD BJT의 베이스(B1)에 회로(450)를 추가하여 ESD 스트레스가 입/출력 핀(400) 또는 VDD 핀(400)으로 유입될때 고전압 소자(453)가 빠르게 동작하여 일부 촤지(charge)를 ESD BJT의 베이스(B1)에 유입시킨다. 그래서 ESD Stress 상황에서 더 빠른 ESD BJT turn-on을 유도 할 수 있다. 이는 게이트 커플링(gate coupling) 효과를 이용한 것으로 저항(452) 및 다이오드(451) 또는 캐페시터(451)의 캐패시턴스(capacitance)값으로 조정이 가능하다. 또한 고전압 소자(453)의 크기와도 밀접한 관련이 있다.
차지 펌핑 회로(450)내에 고전압 소자(453)를 형성하는데, 고전압 소자는 nLDMOS 또는 nEDMOS 등의 DMOS 소자에 해당되며 nLDMOS 또는 nEDMOS의 게이트(B2)에 GND 방향으로는 저항(452)을 통해서 연결하고 ESD BJT(440)의 콜렉터 방향으로는 캐패시터를 형성하기 위한 고전압 다이오드(451)를 이용하여 연결한다.
ESD BJT의 베이스(B1)에 연결하는 회로(450)의 구성에서 능동 소자인 고전압 소자(453)를 NMOS 대신 PMOS로 할 수도 있다. 이때 ESD 이벤트가 아닌(non-ESD event) 경우에 PMOS가 오프상태를 만들기 위해 도 5의 회로(450)에서 구성한 저항(452) 및 다이오드(451)의 위치가 반대가 된다. 즉 저항(452)은 PMOS의 게이트와 ESD BJT의 콜렉터 사이에 위치하게 되고 다이오드 또는 캐패시터의 경우는 PMOS의 게이트와 GND 사이에 위치하게 된다.
도 5에 나타낸 구조와 같이 본 발명으로 형성한 BJT를 각종 입출력 패드(400)과 접지(GND) 라인 사이에 위치하거나 power 관련 VDD 핀(,400)과 GND 라인(또는 PAD용 핀) 사이에 위치하여 외부로부터 인가되는 ESD 스트레스로부터 코어 회로(Core circuit)를 보호하게 한다. 또한 특정 핀 간에 ESD 스트레스로부터 보호 받아야 하는 소자나 회로가 존재할 시에 높은 전위를 갖는 핀에는 본 발명의 ESD BJT의 콜렉터(C1)와 연결을 하고, 낮은 전위를 갖는 핀에는 본 발명의 ESD BJT의 에미터(E1)와 연결하여 회로를 보호 한다.
도 5 에서 ESD 스트레스로부터 보호 받아야 하는 코아회로(430)와 ESD 소자의 콜렉터(C1)사이에 저항(그림에 없음)을 추가할 수 있다. 한편, 회로의 낮은 임피던스 특성이 중요할 경우 이 부분에 그 저항(그림에 없음)을 넣지 않을 수도 있다.
본 명세서에 기재된 본 발명의 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예에 관한 것이고, 발명의 기술적 사상을 모두 포괄하는 것은 아니므로, 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다. 따라서 본 발명은 상술한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 권리범위 내에 있게 된다.
300 : 기판 301, 401 : 웰 영역
302 : 콜렉터 영역 303 : 콜렉터 전극
304 : 베이스 영역 305 : 베이스 컨택 영역
306 : 베이스 전극 307 : 에미터 영역
308 : 에미터 전극 309 : 씽크 영역
310 : 매립층 321 : NW 영역
312, 313, 314 : 절연막 315 : 카운터 베이스 영역
316 : 탭 영역 317 : 추가 웰 영역
318, 319 : 추가 베이스 영역 400 : 입출력 패드
410, 451 : 다이오드 420, 452 : 저항기
430 : 코어 회로 440 : 고전압용 ESD 트랜지스터
450 : 차지 펌프 회로 453 : FET

Claims (24)

  1. 기판;
    상기 기판 표면에 콜렉터 영역;
    상기 기판 표면에 베이스 영역;
    상기 베이스 영역 내의 베이스 컨택 영역;
    상기 베이스 영역 내에 상기 베이스 컨택 영역과 이격된 에미터 영역;
    상기 콜렉터 영역의 아래로 수직 방향으로 형성된 씽크 영역 및
    상기 씽크 영역의 하단에 형성된 N형 매립층(N-Buried Layer);을 포함하고,
    상기 N형 매립층은 상기 에미터 영역을 중심으로 양측에 각각 상기 에미터 영역의 수평방향으로 돌출된 것을 특징으로 하는 고전압용 ESD 트랜지스터.
  2. 제 1항에 있어서,
    상기 에미터 영역을 중심으로 상기 콜렉터 영역, 상기 베이스 컨택 영역, 상기 씽크 영역 및 상기 N형 매립층이 대칭되도록 양측에 각각 형성된 고전압용 ESD 트랜지스터.
  3. 제 1항에 있어서,
    상기 씽크 영역은,
    이온주입 공정으로 N형 도펀트가 하이 도핑(high doping)된 영역인 고전압용 ESD 트랜지스터.
  4. 제 1항에 있어서,
    상기 콜렉터 영역의 하부에 콜렉터 확장 영역을 더 포함하는 고전압용 ESD 트랜지스터.
  5. 제 1항에 있어서,
    상기 에미터 영역과 상기 베이스 컨택 영역 사이에 형성된 제1 절연막 및
    상기 베이스 컨택 영역과 상기 콜렉터 영역 사이에 형성된 제2 절연막을 더 포함하는 고전압용 ESD 트랜지스터.
  6. 제 1항에 있어서,
    상기 베이스 영역은, 상기 에미터 영역과 상기 베이스 컨택 영역을 둘러싸는 고전압용 ESD 트랜지스터.
  7. 제 1항에 있어서,
    상기 베이스 영역은,
    상기 베이스 영역을 감싸는 적어도 하나 이상의 추가 베이스 영역을 더 포함하는 고전압용 ESD 트랜지스터.
  8. 제 1항에 있어서,
    제3 절연막을 통하여 상기 콜렉터 영역과 이격된 탭 영역을 더 포함하는 고전압용 ESD 트랜지스터.
  9. 제 8항에 있어서,
    상기 탭 영역의 하부에 추가 웰 영역을 더 포함하는 고전압용 ESD 트랜지스터.
  10. 제 9항에 있어서,
    상기 추가 웰 영역과 인접한 다른 웰 영역에 의하여 그 사이에 ESD 다이오드를 형성하는 고전압용 ESD 트랜지스터.
  11. 제 1항에 있어서,
    상기 에미터 영역 상부에 형성된 에미터 전극과 상기 베이스 컨택 영역 상부에 형성된 베이스 전극 사이에 연결된 저항기를 더 포함하는 고전압용 ESD 트랜지스터.
  12. 제 1항에 있어서,
    상기 고전압용 ESD 트랜지스터는, BJT(Bipolar Junction Transistor)인 고전압용 ESD 트랜지스터.
  13. 제 1항에 있어서,
    상기 콜렉터 영역에 인가되는 전류의 방향은, 수직으로 형성된 상기 씽크 영역과 수평으로 돌출 형성된 상기 N형 매립층을 거친 후 상기 베이스 영역을 지나 상기 에미터 영역의 방향으로 “U” 형상(shape)을 형성하는 고전압용 ESD 트랜지스터.
  14. 기판;
    상기 기판 표면에 콜렉터 영역;
    상기 기판 표면에 베이스 영역;
    상기 베이스 영역 내의 베이스 컨택 영역;
    상기 베이스 영역 내에 상기 베이스 컨택 영역과 이격된 에미터 영역;
    상기 베이스 컨택 영역 및 상기 베이스 영역의 아래에 형성된 P 웰(P-Well) 영역;
    상기 P 웰 영역 아래에 형성된 깊은 P 웰(Deep P-Well) 영역; 및
    상기 콜렉터 영역의 아래로 수직 방향으로 형성된 씽크 영역을 포함하고, 상기 씽크 영역과 상기 베이스 영역은 상기 씽크 영역과 상기 베이스 영역 사이에 배치된 깊은 N 웰(Deep N-Well) 영역에 의해 서로 떨어져 형성되는 고전압용 ESD 트랜지스터.
  15. 입출력 패드에 콜렉터, 베이스 및 에미터 전극을 갖는 고전압용 ESD 트랜지스터가 결합되는 정전기 보호 회로에 있어서,
    상기 콜렉터 전극은 상기 입출력 패드에 결합되고,
    상기 에미터 전극은 접지 전극에 결합되고,
    상기 에미터 전극과 상기 베이스 전극 사이에는 제1 저항기가 결합되며,
    상기 에미터 전극과 상기 콜렉터 전극 사이에는 제1 다이오드가 결합되며,
    상기 콜렉터 전극과 상기 베이스 전극 사이에 고전압 FET를 포함하는 차지 펌프 회로가 결합되는 정전기 보호 회로.
  16. 제 15항에 있어서,
    상기 차지 펌프 회로는,
    상기 고전압 FET의 콜렉터 전극과 베이스 전극 사이에 제2 다이오드가 형성되고,
    상기 고전압 FET의 베이스와 접지 사이에 제2 저항기가 형성되는 정전기 보호 회로.
  17. 제 15항에 있어서,
    상기 제1 다이오드는 상기 에미터 전극과 결합된 쪽이 접지되는 정전기 보호 회로.
  18. 제 15항에 있어서,
    상기 고전압용 ESD 트랜지스터와 병렬로 연결되는 코어 회로를 더 포함하고,
    상기 제1 다이오드는 상기 고전압용 ESD 트랜지스터 및 상기 코어 회로와 병렬로 연결되는 정전기 보호 회로.
  19. 제 16항에 있어서,
    상기 제1 및 제2 다이오드는 상기 콜렉터 전극에 대하여 역방향으로 접속되는 정전기 보호 회로.
  20. 제 15항에 있어서,
    상기 고전압용 ESD 트랜지스터는 BJT인 정전기 보호 회로.
  21. 기판;
    상기 기판 표면에 형성된 베이스 영역;
    상기 베이스 영역 내에 형성된 에미터 영역;
    상기 기판 표면에 형성된 콜렉터 영역;
    상기 에미터 영역 아래에 양측에 배치된 제 1 매립층 및 제 2매립층; 및
    상기 제 1 매립층과 제 2매립층 각각의 위에 형성된 씽크 영역;을 포함하고,
    상기 제 1 매립층은 상기 제 2 매립층으로부터 일정 간격 이격되어 형성되며,
    상기 제 1 매립층과 상기 제 2 매립층 각각은 상기 씽크영역보다 상기 에미터 영역의 수평 방향으로 돌출된 것을 특징으로 하는 고전압용 ESD 트랜지스터.
  22. 삭제
  23. 제 21항에 있어서
    상기 제 1 매립층 양측에 형성된 N형 웰 영역;을 더 포함하는 고전압용 ESD 트랜지스터.
  24. 제 21항에 있어서
    상기 베이스 영역은 제1 P형 웰 영역;
    상기 제1 P형 웰 영역 하단에 형성된 제2 P형 웰 영역;을 더 포함하는 것을 특징으로 하는 고전압용 ESD 트랜지스터.
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