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KR101923509B1 - 반도체 장치의 재가공 방법 - Google Patents

반도체 장치의 재가공 방법 Download PDF

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KR101923509B1
KR101923509B1 KR1020120003503A KR20120003503A KR101923509B1 KR 101923509 B1 KR101923509 B1 KR 101923509B1 KR 1020120003503 A KR1020120003503 A KR 1020120003503A KR 20120003503 A KR20120003503 A KR 20120003503A KR 101923509 B1 KR101923509 B1 KR 101923509B1
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resistor
pad
resistance value
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정진산
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Abstract

레이저 트리밍된 저항을 재수정하여 스루풋을 향상시킬 수 있는 반도체 장치의 재가공 방법이 제공된다. 상기 반도체 장치의 재가공 방법은 제1 패드와, 제2 패드와, 상기 제1 패드와 상기 제2 패드 사이에 전기적으로 연결된 제1 저항(resistor)을 제공하고, 상기 제1 저항을 제1 트리밍(trimming)하여, 상기 제1 저항의 저항값(resistance)을 조절하고, 상기 제1 트리밍된 제1 저항 상에, 제2 저항을 형성하고, 상기 제2 저항을 제2 트리밍하여, 상기 제2 저항의 저항값을 조절하는 것을 포함한다.

Description

반도체 장치의 재가공 방법{Reprocessing method of semiconductor device}
본 발명은 반도체 장치의 재가공 방법에 관한 것이다.
전자제품의 제품의 기능이 다양화됨에 따라, 사용되는 집적회로(IC)와, 수동소자(passive component)의 숫자는 급격히 증가하고 있다. 집적회로는 회로기판의 표면에 실장될 수 있고, 수동소자는 집적회로간의 신호 전달을 원할하게 하기 위해서 많은 수가 필요하다.
한편, 내장형 회로기판(embedded circuit board)은, 회로기판 내에 저항(resistor)(R), 인덕턴스(L), 캐패시터(C)와 같은 수동소자를 실장할 수 있다. 별개의 수동소자를 회로기판의 표면에 실장하면, 전자제품을 경박단소화하는 데에 한계가 있기 때문에, 내장형 회로기판이 많이 사용된다.
한편, 내장형 회로기판 내에, 필름(film) 형태의 저항을 내장하려는 시도가 이루어지고 있다. 예를 들어, 스퍼터링(sputtering)을 이용하여 필름(film) 형태의 저항을 형성하고, 저항을 레이저 트리밍하여 저항의 저항값(resistance)을 타겟 저항값(target resistance)으로 맞춘다. 그런데, 레이저 트리밍된 저항이 타겟 저항값과 다르게 되면, 레이저 트리밍된 저항을 재수정할 수 있는 방법이 없다. 이와 같이 레이저 트리밍이 잘못된 회로 기판은, 불량 처리될 수 밖에 없다.
본 발명이 해결하려는 과제는, 레이저 트리밍된 저항을 재수정하여 스루풋을 향상시킬 수 있는 반도체 장치의 재가공 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 재가공 방법의 일 태양은 제1 패드와, 제2 패드와, 상기 제1 패드와 상기 제2 패드 사이에 전기적으로 연결된 제1 저항(resistor)을 제공하고, 상기 제1 저항을 제1 트리밍(trimming)하여, 상기 제1 저항의 저항값(resistance)을 조절하고, 상기 제1 트리밍된 제1 저항 상에, 제2 저항을 형성하고, 상기 제2 저항을 제2 트리밍하여, 상기 제2 저항의 저항값을 조절하는 것을 포함한다.
여기서, 상기 제2 저항을 제2 트리밍하여, 상기 제1 트리밍된 제1 저항 및 상기 제2 트리밍된 제2 저항의 합 저항값이 타겟(target) 저항값이 되도록 할 수 있다.
또한, 상기 제1 저항은 제1 물질을 포함하고, 상기 제2 저항은 상기 제1 물질과 다른 제2 물질을 포함할 수 있다. 상기 제1 물질은 니켈크롬 합금을 포함하고, 상기 제2 물질은 카본 페이스트(carbon paste)를 포함할 수 있다.
또한, 상기 제1 저항은 박막 저항(thin film resistor)이고, 상기 제2 저항은 후막 저항(thick film resistor)일 수 있다.
또한, 상기 제1 저항을 제공하는 것은, 스퍼터링 방법을 이용하여 형성할 수 있고, 상기 제2 저항을 형성하는 것은, 카본 페이스트를 상기 제1 트리밍된 제1 저항 상에 프린팅하는 것을 포함할 수 있다.
여기서, 상기 제1 패드와 전기적으로 연결된 제3 패드와, 상기 제2 패드와 전기적으로 연결된 제4 패드를 더 포함할 수 있다. 상기 제3 패드와 상기 제4 패드 사이에 전기적으로 연결된 제3 저항을 형성하는 것을 더 포함할 수 있다.
또한, 상기 제3 저항을 제3 트리밍하여, 상기 제3 저항의 저항값을 조절하는 것을 더 포함할 수 있다.
또한, 상기 제1 패드와 상기 제3 패드가 서로 다른 층에 형성되고, 상기 제2 패드와 상기 제4 패드가 서로 다른 층에 형성될 수 있다.
상기 제3 패드와 상기 제4 패드는 최상층에 형성될 수 있다.
또한, 상기 제1 저항 및 제2 저항은 회로기판(Circuit Board) 내에 임베디드될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 재가공 방법의 다른 태양은 제1 패드와, 제2 패드와, 상기 제1 패드와 상기 제2 패드 사이에 전기적으로 연결된 제1 저항과, 상기 제1 패드와 전기적으로 연결된 제3 패드와, 상기 제2 패드와 전기적으로 연결된 제4 패드를 제공하고, 상기 제1 저항을 제1 트리밍(trimming)하여, 상기 제1 저항의 저항값을 조절하고, 상기 제3 패드와 상기 제4 패드 사이에 전기적으로 연결된 제3 저항을 형성하는 것을 포함한다.
여기서, 상기 제3 저항을 제3 트리밍하여, 상기 제3 저항의 저항값을 조절함으로써, 상기 제1 트리밍된 제1 저항과 상기 제3 트리밍된 제3 저항의 합 저항값이 타겟(target) 저항값이 되도록 할 수 있다.
또한, 상기 제1 패드와 상기 제3 패드가 다른 층에 형성되고, 상기 제2 패드와 상기 제4 패드가 다른 층에 형성될 수 있다.
또한, 상기 제3 패드와 상기 제4 패드는 최상층에 형성될 수 있다.
또한, 상기 제1 저항은 제1 물질을 포함하고, 상기 제3 저항은 상기 제1 물질과 다른 제2 물질을 포함할 수 있고, 상기 제1 물질은 니켈크롬 합금을 포함하고, 상기 제2 물질은 카본 페이스트(carbon paste)를 포함할 수 있다.
상기 제1 저항은 회로기판(Circuit Board) 내에 임베디드될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 재가공 방법을 설명하기 위한 도면들이다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 재가공 방법을 설명하기 위한 도면들이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 재가공 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치의 재가공 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 재가공 방법을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서 설명하는 반도체 장치는, 저항이 임베디드된(embedded) 회로 기판일 수 있으나, 이에 한정되는 것은 아니다. 한편, 반도체 장치는 배선이 다층인 다층 회로 기판일 수 있으나, 이에 한정되는 것은 아니다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 재가공 방법을 설명하기 위한 도면들이다. 여기서, 도 3은 도 2의 평면도이고, 도 7은 도 6의 A-A를 따라서 절단한 단면도이다.
우선, 도 1을 참조하면, 하부층(10) 상에 제1 저항(20) 및 패드용 도전층(30)을 순차적으로 적층한다.
여기서, 하부층(10)은 절연물질을 포함할 수 있고, 예를 들어, 수지(resin)일 수 있고, 구체적으로, 평탄성이 우수하고 저항 물질을 안정적으로 홀딩(holding)할 수 있는 수지일 수 있다. 이러한 수지는 에폭시 수지를 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 저항(20)은 제1 물질을 포함할 수 있다. 제1 물질은 예를 들어, 니켈크롬(NiCr) 합금일 수 있으나, 이에 제한되는 것은 아니다. 제1 저항(20)은 스퍼터링 방법을 이용하여 형성할 수 있으나, 이에 제한되는 것은 아니다. 제1 저항(20)은 박막 저항(thin film resistor)일 수 있다. 이러한 제1 저항(20)은 예를 들어, 2~3㎛일 수 있으나, 이에 한정되는 것은 아니다.
패드용 도전층(30)은 예를 들어, 구리일 수 있으나, 이에 한정되는 것은 아니다. 도시된 것과 같이, 패드용 도전층(30)은 제1 저항(20)에 비해서 두꺼울 수 있다.
도 2 및 도 3을 참조하면, 패드용 도전층(30)의 일부를 제거하여, 서로 이격된 제1 패드(31) 및 제2 패드(32)를 형성한다.
제1 패드(31) 및 제2 패드(32)를 형성하는 것은, 예를 들어, 습식 식각을 이용할 수 있다. 제1 저항(20)을 식각하지 않고 패드용 도전층(30)만 선택적으로 식각할 수 있는 식각액을 이용하여 습식 식각할 수 있다.
도 4를 참조하면, 제1 저항(20)을 제1 트리밍(trimming)하여, 제1 저항(20)의 저항값(resistance)을 조절한다.
구체적으로, 제1 트리밍하기 전의 제1 저항(20)의 저항값은 예를 들어, R1 Ω일 수 있다. 그런데, 제1 저항(20)의 타겟 저항값이 R2 Ω 이라면, 제1 저항(20)의 저항값을 변화시켜야 한다. 여기서, 타겟 저항값은 특정한 값(R2 Ω)일 수도 있으나, 특정한 범위(R2a Ω ~ R2b Ω) 일 수 있다. 저항값을 변화시키기 위해서, 제1 저항(20)의 일부를 제거하는 제1 트리밍 공정을 수행한다. 제1 트리밍 공정은 예를 들어, 레이저(예를 들어, YAG 레이저)를 이용할 수 있으나, 이에 한정되지 않는다. 제1 패드(31)와 제2 패드(32)에 바이어스를 인가하여, 제1 저항(20)의 저항값이 어떻게 변하는지를 측정하면서, 제1 저항(20)의 일부를 제거한다.
제1 트리밍 공정을 통해서, 제1 저항(20)이 타겟 저항값인 R2 Ω이 되면, 이하의 공정(도 4 내지 도 7의 공정)을 진행하지 않아도 무방하다.
그런데, 제1 트리밍 공정 중에 제1 저항(20)을 너무 많이 제거한 경우(즉, 제1 저항(20)이 R2 Ω 이 아닌, R3 Ω이 된 경우)에는, 이하의 공정(도 5 내지 도 7의 공정)을 진행한다.
도 5를 참조하면, 제1 트리밍된 제1 저항(20a) 상에, 제2 저항(40)을 형성한다.
구체적으로, 제2 저항(40)은 전술한 제1 물질과 다른 제2 물질을 포함할 수 있다. 제2 물질은 제1 물질보다 가공성이 높은 물질일 수 있다. 예를 들어, 제2 물질은 카본 페이스트(carbon paste)를 포함할 수 있다. 제2 저항(40)을 형성하는 것은, 카본 페이스트를 제1 트리밍된 제1 저항(20a) 상에 프린팅하고, 프린팅된 카본 페이스트를 큐어링(curing)하여 형성할 수 있다. 제2 저항(40)은 제1 저항(20)과 접촉하도록 형성될 수 있다.
제2 저항(40)은 후막 저항(thick film resistor)일 수 있다. 제2 저항(40)은 제1 트리밍된 제1 저항(20a)보다 두꺼울 수 있다.
도시된 것과 같이, 제2 저항(40)은 제1 트리밍된 제1 저항(20a)의 일부 상에만 형성될 수도 있고, 제1 트리밍된 제1 저항(20a)의 전체를 덮도록 형성될 수도 있다.
도 6 및 도 7을 참조하면, 제2 저항(40)을 제2 트리밍하여, 제2 저항(40)의 저항값을 조절한다.
구체적으로, 제2 저항(40)을 제2 트리밍하여, 제1 트리밍된 제1 저항(20a)과 제2 트리밍된 제2 저항(40a)의 합 저항값이 타겟 저항값 R2 Ω 이 되도록 할 수 있다. 제2 저항(40)의 제2 물질(즉, 카본 페이스트)은 가공성이 높기 때문에, 용이하게, 제1 트리밍된 제1 저항(20a)과 제2 트리밍된 제2 저항(40a)의 합 저항값이 타겟 저항값 R2 Ω 이 되도록 할 수 있다.
여기서, 제2 트리밍 공정에서 사용되는 설비는, 제1 트리밍 공정에서 사용된 설비와 동일할 수 있다. 즉, 예를 들어, 레이저(예를 들어, YAG 레이저)를 이용할 수 있으나, 이에 한정되지 않는다.
본 발명의 일 실시예에 따른 반도체 장치의 재가공 방법에서, 제1 트리밍된 제1 저항(20a)의 저항값이 타겟 저항값에 맞추어지지 않더라도, 제1 트리밍된 제1 저항(20a)을 재가공할 수 할 수 있다. 즉, 제1 트리밍된 제1 저항(20a) 상에 가공성이 높은 제2 저항(40)을 형성하고, 제2 저항(40)을 제2 트리밍함으로써, 제1 트리밍된 제1 저항(20a)과 제2 트리밍된 제2 저항(40a)의 합 저항값이 타겟 저항값이 되도록 할 수 있다. 이와 같이 함으로써 반도체 장치의 불량률을 최소화할 수 있다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 재가공 방법을 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 부분을 위주로 설명한다.
도 8을 참조하면, 하부층(10, 11) 상에 제1 저항(20), 제1 패드(31), 제2 패드(32), 제3 패드(33), 제4 패드(34)를 포함할 수 있다.
도시된 것과 같이, 하부층(10, 11)은 제1 하부층(10)과 제2 하부층(11)을 포함할 수 있는데, 제2 하부층(11)은 제1 하부층(10) 상에 형성될 수 있다.
제1 패드(31)와 제3 패드(33)는 서로 다른 층에 형성되고, 제2 패드(32)와 제4 패드(34)는 서로 다른 층에 형성될 수 있다. 제1 패드(31)와 제2 패드(32)는 제1 하부층(10) 상에 형성되고, 제3 패드(33)와 제4 패드(34)는 제2 하부층(11) 상에 형성될 수 있다. 도시된 것과 같이, 제3 패드(33)와 제4 패드(34)는, 제1 패드(31)와 제2 패드(32)보다 높은 층에 형성될 수 있다. 제3 패드(33)와 제4 패드(34)는 최상층일 수도 있으나, 이에 한정되는 것은 아니다. 즉, 반도체 장치(회로 기판)의 총 배선이 10개 층이라면, 제3 패드(33)와 제4 패드(34)는 10층에 위치할 수 있다.
제1 패드(31)와 제3 패드(33)는 제1 배선(51)을 이용하여 전기적으로 연결되고, 제2 패드(32)와 제4 패드(34)는 제2 배선(52)을 이용하여 전기적으로 연결될 수 있으나, 이에 한정되는 것은 아니다.
제1 패드(31)와 제2 패드(32) 사이에 전기적으로 연결된 제1 저항(20)이 배치될 수 있다. 제1 저항(20)은 제1 물질, 예를 들어, 니켈크롬 합금을 포함할 수 있고, 스퍼터링 방식을 통해서 형성될 수 있다. 제1 저항(20)은 박막 저항일 수 있다.
여기서, 제1 저항(20)의 저항값이 타겟 저항값 R2 Ω이 되면, 도 9의 공정을 수행하지 않아도 된다. 하지만, 제1 저항(20)의 저항값이 타겟 저항값 R2 Ω과 다르면, 도 9의 공정을 수행한다.
도 9를 참조하면, 제3 패드(33)와 제4 패드(34) 사이에 전기적으로 연결된 제3 저항(60)을 형성한다.
제3 저항(60)은 제1 물질과 다르고, 가공성이 높은 제2 물질을 포함할 수 있다. 제2 물질은 카본 페이스트일 수 있다. 제3 저항(60)은 후막 저항일 수 있다.
제3 패드(33)와 제4 패드(34) 사이에 전기적으로 연결된 제3 저항(60)을 형성하면, 제1 저항(20)과 제3 저항(60)은 서로 병렬로 연결된다.
이와 같이 제3 저항(60)을 형성함으로써, 제1 저항(20)의 저항값과 제3 저항(60)의 저항값의 병렬합이, 타겟 저항값 R2 Ω이 되도록 할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 재가공 방법을 설명하기 위한 도면이다. 설명의 편의상, 도 8 및 도 9를 이용하여 설명한 것과 다른 부분을 위주로 설명한다. 도 9의 구조물에서, 제1 저항(20)의 저항값과 제3 저항(60)의 저항값의 병렬합이 타겟 저항값 R2 Ω이 되지 않는다면, 도 10의 공정을 진행할 수 있다.
도 10을 참조하면, 제3 저항(60)을 제3 트리밍하여, 제3 저항(60)의 저항값을 조절한다. 이와 같이 함으로써, 제1 저항(20)의 저항값과 제3 트리밍된 제3 저항(60a)의 합 저항값이 타겟(target) 저항값이 되도록 할 수 있다. 제3 저항(60)은 가공성이 높은 제2 물질을 이용하여 형성하였기 때문에, 용이하게, 제1 저항(20)의 저항값과 제3 트리밍된 제3 저항(60a)의 합 저항값이 타겟(target) 저항값이 되도록 할 수 있다.
한편, 도 8 내지 도 10에서 설명한 것과 같이, 제3 패드(33) 및 제4 패드(34)가 제1 패드(31) 및 제2 패드(32)보다 높은 층에 위치할 경우, 다음과 같은 장점이 있다.
다층의 회로 기판을 제조하는 동안, 공정조건에 따라서, 제1 저항(20)의 저항값이 변할 수 있다. 즉, 제1 저항(20)이 타겟 저항값이 되도록 맞추었는데, 제조과정에서 제1 저항(20)의 저항값이 변할 수도 있다. 예를 들어, 제1 저항, 제1 패드(31) 및 제2 패드(32)를 수지 등으로 덮고, 더 높은 층의 배선을 형성하던 도중 제1 저항(20)의 저항값이 변한 것을 확인할 수 있다. 이러한 경우에도, 제1 패드(31) 및 제2 패드(32)보다 높은 층에 배치하는 제3 패드(33) 및 제4 패드(34) 사이에 제3 저항(60)을 형성함으로써, 타겟 저항값을 만들 수 있다.
또한, 도면으로 설명하지 않았으나, 도 8의 제1 저항(20)을 제1 트리밍한 후에, 제1 트리밍된 제1 저항(20a), 제1 패드(31) 및 제2 패드(32)를 수지 등으로 덮는다. 그 후, 타겟 저항값을 만들기 위해서, 제3 패드(33)와 제4 패드(34) 사이에 제3 저항(60)을 형성할 수도 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치의 재가공 방법을 설명하기 위한 도면이다. 설명의 편의상, 도 9를 이용하여 설명한 것과 다른 부분을 위주로 설명한다.
도 11에 도시된 반도체 장치가, 도 9에 도시된 반도체 장치와 다른 점은, 제2 하부층(11)이 없다는 점이다. 즉, 제1 패드(31), 제2 패드(32)는 제3 패드(33), 제4 패드(34)와 동일한 층에 형성된다.
따라서, 제1 패드(31)와 제2 패드(32) 사이에 제1 저항(20)을 형성하고, 제1 저항(20)의 저항값이 타겟 저항값에 맞지 않는 경우, 제3 패드(33)와 제4 패드(34) 사이에 전기적으로 연결된 제3 저항(60)을 형성한다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 재가공 방법을 설명하기 위한 도면이다. 설명의 편의상, 도 11을 이용하여 설명한 것과 다른 부분을 위주로 설명한다.
도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치에서, 타겟 저항값을 만들기 위해서, 제1 저항(20), 제2 저항(40), 제3 저항(60)을 만들 수 있다.
구체적으로, 제1 패드(31)와 제2 패드(32) 사이에 스퍼터링을 이용하여 제1 저항(20)을 형성한다. 제1 저항(20)을 제1 트리밍할 수 있다.
제1 트리밍된 제1 저항(20a)의 저항값이 타겟 저항값이 되지 않으면, 제1 트리밍된 제1 저항(20a) 상에 프린트를 이용하여 제2 저항(40)을 형성한다. 제2 저항(40)도 제2 트리밍할 수 있다.
제1 트리밍된 제1 저항(20a)의 저항값과 제2 트리밍된 제2 저항(40a)의 저항값의 합 저항값이 타겟 저항값이 되지 않으면, 제3 패드(33)와 제4 패드(34) 사이에 프린트를 이용하여 제3 저항(60)을 형성한다.
도시하지 않았으나, 제1 트리밍된 제1 저항(20a)의 저항값, 제2 트리밍된 제2 저항(40a)의 저항값, 제3 저항(60)의 저항값의 합 저항값이 타겟 저항값이 되지 않으면, 제3 저항(60)을 제3 트리밍할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 재가공 방법은, 도 12를 이용하여 설명한 것과 같이, 타겟 저항값을 만들기 위해서 여러 번의 기회(즉, 제1 저항(20)의 제1 트리밍, 제2 저항(40)의 제2 트리밍, 제3 저항(60)의 제3 트리밍)가 존재한다. 따라서, 레이저 트리밍이 잘못된 반도체 장치를 구제할 수 있는 방법이 여러회 존재하기 때문에, 불량률이 현저히 줄어들게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 하부층 20: 제1 저항
20a: 제1 트리밍된 제1 저항 30: 패드용 도전층
31: 제1 패드 32: 제2 패드
33: 제3 패드 34: 제4 패드
40: 제2 저항 40a: 제2 트리밍된 제2 저항
60: 제3 저항 60a: 제3 트리밍된 제3 저항

Claims (10)

  1. 제1 패드와, 제2 패드와, 상기 제1 패드와 상기 제2 패드 사이에 전기적으로 연결된 제1 저항(resistor)을 제공하고,
    상기 제1 저항을 제1 트리밍(trimming)하여, 상기 제1 저항의 저항값(resistance)을 조절하고,
    상기 제1 트리밍된 제1 저항 상에, 제2 저항을 형성하고,
    상기 제2 저항을 제2 트리밍하여, 상기 제2 저항의 저항값을 조절하는 것을 포함하되,
    상기 제1 트리밍된 제1 저항 및 상기 제2 트리밍된 제2 저항의 합 저항값이 타겟(target) 저항값이 되도록 하는 반도체 장치의 재가공 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제1 저항은 제1 물질을 포함하고, 상기 제2 저항은 상기 제1 물질과 다른 제2 물질을 포함하는 반도체 장치의 재가공 방법.
  4. 제 3항에 있어서,
    상기 제1 물질은 니켈크롬 합금을 포함하고, 상기 제2 물질은 카본 페이스트(carbon paste)를 포함하는 반도체 장치의 재가공 방법.
  5. 제 1항에 있어서,
    상기 제1 저항은 박막 저항(thin film resistor)이고, 상기 제2 저항은 후막 저항(thick film resistor)인 반도체 장치의 재가공 방법.
  6. 제 1항에 있어서,
    상기 제1 저항을 제공하는 것은, 스퍼터링 방법을 이용하여 형성하는 반도체 장치의 재가공 방법.
  7. 제 1항에 있어서,
    상기 제2 저항을 형성하는 것은, 카본 페이스트를 상기 제1 트리밍된 제1 저항 상에 프린팅하는 것을 포함하는 반도체 장치의 재가공 방법.
  8. 제 1항에 있어서,
    상기 제1 패드와 전기적으로 연결된 제3 패드와,
    상기 제2 패드와 전기적으로 연결된 제4 패드를 더 포함하는 반도체 장치의 재가공 방법.
  9. 제1 패드와, 제2 패드와, 상기 제1 패드와 상기 제2 패드 사이에 전기적으로 연결된 제1 저항과, 상기 제1 패드와 전기적으로 연결된 제3 패드와, 상기 제2 패드와 전기적으로 연결된 제4 패드를 제공하고,
    상기 제1 저항을 제1 트리밍(trimming)하여, 상기 제1 저항의 저항값을 조절하고,
    상기 제3 패드와 상기 제4 패드 사이에 전기적으로 연결된 제3 저항을 형성하는 것을 포함하는 반도체 장치의 재가공 방법.
  10. 제 9항에 있어서,
    상기 제3 저항을 제3 트리밍하여, 상기 제3 저항의 저항값을 조절함으로써, 상기 제1 트리밍된 제1 저항과 상기 제3 트리밍된 제3 저항의 합 저항값이 타겟(target) 저항값이 되도록 하는 반도체 장치의 재가공 방법.
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