KR101918961B1 - Apparatus and method for repairing clustered fault in irregularly placed through silicon vias - Google Patents
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Abstract
본 발명은 집단 고장을 고려한 불균형 배치된 관통 실리콘 비아(TSV, Through Silicon Via)의 수리 구조를 결정하는 기술로서, 일실시예에 따른 프로세서는, 연결 지연 시간을 고려하여 반도체칩을 적어도 하나 이상의 영역으로 파티셔닝 하는 초기화 처리부, 상기 적어도 하나 이상의 영역 내에 위치하는 관통 실리콘 비아(TSV, Through Silicon Via)에 따라 밀집도를 연산하고, 상기 연산된 밀집도를 고려하여 여분의 관통 실리콘 비아(TSV, Through Silicon Via)를 배치하도록 배치 정보를 생성하는 배치 정보 생성부, 상기 배치된 여분의 관통 실리콘 비아(TSV, Through Silicon Via)가 포함된 상기 적어도 하나 이상의 영역 내에 위치하는 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 연결을 수행하는 연결 수행부, 및 상기 수행된 관통 실리콘 비아(TSV, Through Silicon Via)의 연결에 기초하여 상기 반도체칩에 대한 수리 구조 정보를 생성하는 수리 구조 정보 생성부를 포함할 수 있다.The present invention relates to a technique for determining a repair structure of an unbalanced through silicon via (TSV) in consideration of a group failure, wherein a processor according to an embodiment includes a semiconductor chip, Through silicon vias (TSVs) located in the at least one region, and a redundant through silicon vias (TSV) are formed in consideration of the calculated density, And a through silicon via (TSV) disposed in the at least one region including the disposed extra via silicon vias (TSV). And a connection performing unit for performing connection to the through silicon vias (TSV) W may include a generator for generating a repair geometry repair geometry for the semiconductor chip.
Description
본 발명은 집단 고장을 고려한 불균형 배치된 관통 실리콘 비아(TSV, Through Silicon Via)의 수리 구조를 결정하는 기술로서, 구체적으로 불규칙 배치된 관통 실리콘 비아를 수리함에 있어 관통 실리콘 비아(TSV, Through Silicon Via)의 밀집도를 고려하여 밀집된 곳에서 발생하는 집단 고장을 수리하는 구조를 결정하는 기술적 사상이다.The present invention relates to a technique for determining the repair structure of unbalanced through silicon vias (TSV) through consideration of population faults. More specifically, in repairing the irregularly arranged through silicon vias, a through silicon vias ) Is a technical idea that determines the structure to repair a group failure occurring in a dense place.
전자기기의 발전에 따라 더 빠른 속도, 더 큰 데이터 용량을 요구하면서 2차원 회로의 한계점이 점점 나타나게 되고 이를 해결하기 위하여 칩을 여러 층으로 적층하는 3차원 반도체가 발전하게 되었다. 칩을 여러 층으로 적층함에 있어 칩과 칩 사이를 연결해주는 관통 실리콘 비아의 사용이 많아지게 되고 이에 따른 수율이 주요 이슈 중에 하나가 되었다.As the development of electronic devices requires higher speed and larger data capacity, the limitations of two-dimensional circuits are increasingly increasing. To solve this problem, a three-dimensional semiconductor is developed which stacks chips in layers. The use of through silicon vias connecting the chip and the chip in the lamination of the chips into multiple layers has been increasing, and the yield has become one of the main issues.
3차원 반도체가 사용되면서 관통 실리콘 비아(TSV, Through Silicon Via)의 수리를 위한 여러 가지 방법들이 연구되고 있는데, 대부분은 균형 배치된 관통 실리콘 비아를 대상으로 한 연구들이 많다. 따라서 기존에 제안되었던 라우터(Router) 방식이나 링(Ring) 방식에서는 모든 관통 실리콘 비아에서의 연결이 동일하고, 이로 인해 불균형 배치된 관통 실리콘 비아에서는 효율적이지 못한 단점이 존재한다.Many methods for repairing through silicon vias (TSV) have been studied with the use of three-dimensional semiconductors. Most of them are based on balanced silicon vias. Therefore, in the router or ring system proposed in the related art, the connection in all the through silicon vias is the same, which is inefficient in the unevenly arranged through silicon vias.
라우터 방식에서는 집단 고장에 높은 수리율을 높이지만 고장난 관통 실리콘 비아와 여분의 관통 실리콘 비아 사이의 거리가 멀 경우 연결에 따른 지연 시간이 높아지게 된다. 한편, 링 방식에서는 쉬프트 기반의 연결을 사용하여 지연 시간에 대한 문제는 발생하지 않지만, 집단 고장이 발생할 경우 수리율이 매우 떨어지는 문제점이 존재한다.Router method increases the high repair rate for mass failures, but if the distance between the failed through silicon vias and the extra through silicon vias is long, the delay time due to the connection becomes high. On the other hand, in the ring system, there is no problem about the delay time using the shift-based connection, but there is a problem that the repair rate is very low when the group failure occurs.
본 발명은 관통 실리콘 비아의 배치가 균형인지 여부에 관계없이 관통 실리콘 비아의 밀집도를 고려하여 적절한 수리 구조를 만드는 것을 목적으로 한다.The present invention aims to provide a suitable repair structure in consideration of the density of through silicon vias regardless of whether the arrangement of through silicon vias is balanced or not.
본 발명은 관통 실리콘 비아의 밀집도를 고려함으로써, 집단 고장을 예방하고, 지연 시간의 문제를 해결하여 칩의 수율을 높이는 것을 목적으로 한다.The present invention aims at preventing collective failures and solving the problem of delay time by increasing the density of through silicon vias.
일실시예에 따른 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 밀집도를 고려하여 수리 구조를 결정하는 프로세서는, 연결 지연 시간을 고려하여 반도체칩을 적어도 하나 이상의 영역으로 파티셔닝 하는 초기화 처리부, 상기 적어도 하나 이상의 영역 내에 위치하는 관통 실리콘 비아(TSV, Through Silicon Via)에 따라 밀집도를 연산하고, 상기 연산된 밀집도를 고려하여 여분의 관통 실리콘 비아(TSV, Through Silicon Via)를 배치하도록 배치 정보를 생성하는 배치 정보 생성부, 상기 배치된 여분의 관통 실리콘 비아(TSV, Through Silicon Via)가 포함된 상기 적어도 하나 이상의 영역 내에 위치하는 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 연결을 수행하는 연결 수행부, 및 상기 수행된 관통 실리콘 비아(TSV, Through Silicon Via)의 연결에 기초하여 상기 반도체칩에 대한 수리 구조 정보를 생성하는 수리 구조 정보 생성부를 포함할 수 있다.The processor for determining the repair structure considering the density of through silicon vias (TSV) according to one embodiment includes an initialization processor for partitioning the semiconductor chip into at least one region in consideration of a connection delay time, The density is calculated according to the through silicon vias (TSV) located in one or more regions, and placement information is generated so as to arrange the extra through silicon vias (TSV) in consideration of the calculated density A placement information generating unit, and a connection performing unit for performing connection to a through silicon via (TSV) located in the at least one area including the disposed extra via silicon vias (TSV) , And repair of the semiconductor chip based on the connection of the through silicon via (TSV) And a mathematical structure information generating unit for generating mathematical structure information.
일실시예에 따른 상기 배치 정보 생성부는, 상기 관통 실리콘 비아(TSV, Through Silicon Via)와 표준 셀(standard cell)이 위치하는 영역을 제외하고 상기 여분의 관통 실리콘 비아(TSV, Through Silicon Via)를 배치할 수 있는 영역을 계산하며, 상기 계산된 결과를 상기 배치 정보에 반영할 수 있다.The placement information generator according to an exemplary embodiment of the present invention may further include the extra through silicon vias (TSV) except the region where the through silicon vias (TSV) and the standard cells are located And the calculated result can be reflected in the placement information.
일실시예에 따른 상기 배치 정보 생성부는, 상기 연산된 밀집도를 고려하여 최대 밀집도를 계산하고, 상기 계산된 최대 밀집도에 따라 상기 적어도 하나 이상의 영역에 대한 최대 고장의 개수를 결정하며, 상기 결정된 최대 고장의 개수에 기초하여 상기 여분의 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 개수를 산출하고, 상기 산출된 개수의 여분의 관통 실리콘 비아(TSV, Through Silicon Via)를 배치하는 상기 배치 정보를 생성할 수 있다.The placement information generation unit may calculate a maximum density in consideration of the calculated density, determine a maximum number of failures for the at least one area according to the calculated maximum density, Through silicon vias (TSV) based on the number of the through silicon vias (TSV), and generates the placement information for arranging the calculated number of extra through silicon vias can do.
일실시예에 따른 상기 연결 수행부는, 상기 여분의 관통 실리콘 비아(TSV, Through Silicon Via)에 따른 배선 길이(wire length)를 고려하여 제한(constraint)값을 계산하고, 상기 계산된 제한(constraint)값에 부합하도록, 관통 실리콘 비아(TSV, Through Silicon Via)들에 대한 경로 연산(path calculation)할 수 있다.The connection performing unit may calculate a constraint value considering a wire length according to the extra through silicon via (TSV), and calculate the constraint value based on the calculated wire length. Path calculation can be performed on the through silicon vias (TSV) so as to meet the value of the through silicon vias.
일실시예에 따른 상기 연결 수행부는, 상기 배선 길이(wire length)에 의한 지연시간을 고려하여 제한(constraint)값을 계산할 수 있다.The connection performing unit according to an exemplary embodiment may calculate a constraint value in consideration of a delay time due to the wire length.
일실시예에 따른 상기 연결 수행부는, 서로 다른 두 관통 실리콘 비아(TSV, Through Silicon Via) 내에서, 상기 서로 다른 두 관통 실리콘 비아(TSV, Through Silicon Via)의 거리 내에 위치하는 관통 실리콘 비아(TSV, Through Silicon Via)의 개수에 대한 제곱근을 산출하고, 상기 산출된 제곱근만큼을 연결하도록, 상기 수행되는 연결의 개수를 결정할 수 있다.The connection performing unit according to an exemplary embodiment may include a through silicon via (TSV) positioned within the distance of two different through silicon vias (TSVs) within two different through silicon vias , Through silicon vias), and determines the number of connections to be performed so as to connect the square root of the calculated square root.
일실시예에 따른 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 밀집도를 고려하여 수리 구조를 결정하는 방법은, 연결 지연 시간을 고려하여 반도체칩을 적어도 하나 이상의 영역으로 파티셔닝 하는 단계, 상기 적어도 하나 이상의 영역 내에 위치하는 관통 실리콘 비아(TSV, Through Silicon Via)에 따라 밀집도를 연산하는 단계, 상기 연산된 밀집도를 고려하여 여분의 관통 실리콘 비아(TSV, Through Silicon Via)를 배치하도록 배치 정보를 생성하는 단계, 상기 배치된 여분의 관통 실리콘 비아(TSV, Through Silicon Via)가 포함된 상기 적어도 하나 이상의 영역 내에 위치하는 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 연결을 수행하는 단계, 및 상기 수행된 관통 실리콘 비아(TSV, Through Silicon Via)의 연결에 기초하여 상기 반도체칩에 대한 수리 구조 정보를 생성하는 단계를 포함할 수 있다.A method for determining a repair structure in consideration of density of through silicon vias (TSV) according to an exemplary embodiment includes partitioning a semiconductor chip into at least one region in consideration of a connection delay time, (TSV, Through Silicon Via) located in the above-described region, and generates placement information to arrange extra through silicon vias (TSV) in consideration of the calculated density Performing a connection to a through silicon via (TSV) located in the at least one region including the disposed extra via silicon vias (TSV), and performing a connection to the through silicon vias Generating repair structure information for the semiconductor chip based on a connection of a through silicon via (TSV) It can be included.
일실시예에 따른 상기 배치 정보를 생성하는 단계는, 상기 관통 실리콘 비아(TSV, Through Silicon Via)와 표준 셀(standard cell)이 위치하는 영역을 제외하고 상기 여분의 관통 실리콘 비아(TSV, Through Silicon Via)를 배치할 수 있는 영역을 계산하는 단계, 및 상기 계산된 결과를 상기 배치 정보에 반영하는 단계를 포함할 수 있다.The step of generating the placement information according to an exemplary embodiment of the present invention may include the step of forming the extra through silicon vias (TSVs) through the through silicon vias (TSVs) except for the regions where the through silicon vias (TSV) Calculating a region in which the image can be placed, and reflecting the calculated result to the placement information.
일실시예에 따른 상기 배치 정보를 생성하는 단계는, 상기 연산된 밀집도를 고려하여 최대 밀집도를 계산하는 단계, 상기 계산된 최대 밀집도에 따라 상기 적어도 하나 이상의 영역에 대한 최대 고장의 개수를 결정하는 단계, 상기 결정된 최대 고장의 개수에 기초하여 여분의 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 개수를 산출하는 단계, 및 상기 산출된 개수의 여분의 관통 실리콘 비아(TSV, Through Silicon Via)를 배치하는 상기 배치 정보를 생성하는 단계를 포함할 수 있다.The generating of the placement information according to an exemplary embodiment may include calculating a maximum density by considering the calculated density, determining a maximum number of failures for the at least one region according to the calculated maximum density, Calculating a number of redundant through silicon vias (TSV) based on the determined maximum number of failures, calculating the number of redundant through silicon vias (TSV) And generating the placement information to be generated.
일실시예에 따른 상기 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 연결을 수행하는 단계는, 상기 여분의 관통 실리콘 비아(TSV, Through Silicon Via)에 따른 배선 길이(wire length)를 고려하여 제한(constraint)값을 계산하는 단계, 및 상기 계산된 제한(constraint)값에 부합하도록, 관통 실리콘 비아(TSV, Through Silicon Via)들에 대한 경로 연산(path calculation)하는 단계를 포함할 수 있다.The step of performing the connection to the through silicon via (TSV) according to an exemplary embodiment may include limiting the wire length according to the extra through silicon via (TSV) calculating a constraint value of the through silicon vias (TSV) and path calculation of the through silicon vias (TSV) to match the calculated constraint value.
일실시예에 따른 상기 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 연결을 수행하는 단계는, 상기 배선 길이(wire length)에 의한 지연시간을 고려하여 제한(constraint)값을 계산하는 단계를 포함할 수 있다.The step of performing connection to the through silicon via (TSV) according to an exemplary embodiment includes calculating a constraint value in consideration of a delay time due to the wire length can do.
일실시예에 따른 상기 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 연결을 수행하는 단계는, 서로 다른 두 관통 실리콘 비아(TSV, Through Silicon Via) 내에서, 상기 서로 다른 두 관통 실리콘 비아(TSV, Through Silicon Via)의 거리 내에 위치하는 관통 실리콘 비아(TSV, Through Silicon Via)의 개수에 대한 제곱근을 산출하는 단계, 및 상기 산출된 제곱근만큼을 연결하도록, 상기 수행되는 연결의 개수를 결정하는 단계를 포함할 수 있다.The step of performing the connection to the through silicon via (TSV) according to an exemplary embodiment may include forming two different through silicon vias (TSVs) in two different through silicon vias Calculating a square root of the number of through silicon vias (TSV) located within a distance of the through silicon vias, and determining a number of the connected connections so as to connect the calculated square root . ≪ / RTI >
일실시예에 따르면, 관통 실리콘 비아의 배치가 균형인지 여부에 관계없이 관통 실리콘 비아의 밀집도를 고려하여 적절한 수리 구조를 만들 수 있다.According to one embodiment, an adequate repair structure can be made taking into account the density of the through silicon vias regardless of whether the arrangement of the through silicon vias is balanced.
일실시예에 따르면, 관통 실리콘 비아의 밀집도를 고려함으로써, 집단 고장을 예방하고, 지연 시간의 문제를 해결하여 칩의 수율을 높일 수 있다.According to one embodiment, by considering the density of the penetrating silicon vias, the group failure can be prevented, the problem of delay time can be solved, and the chip yield can be increased.
도 1은 일실시예에 따른 프로세서를 설명하는 도면이다.
도 2는 관통 실리콘 비아의 수리 효율을 높이기 위한 여분의 관통 실리콘 비아의 배치를 설명하는 도면이다.
도 3은 기존의 관통 실리콘 비아와 배치된 관통 실리콘 비아의 연결을 설명하는 도면이다.
도 4는 일실시예에 따른 관통 실리콘 비아에 대한 밀집도를 고려하여 수리 구조를 결정하는 방법을 설명하는 도면이다1 is a diagram illustrating a processor according to one embodiment.
2 is a view for explaining the arrangement of extra through silicon vias for increasing the repair efficiency of the through silicon vias.
3 is a diagram illustrating the connection of a conventional through silicon via with a through silicon via disposed therein.
4 is a view for explaining a method of determining a repair structure in consideration of density of through silicon vias according to an embodiment
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.It is to be understood that the specific structural or functional descriptions of embodiments of the present invention disclosed herein are presented for the purpose of describing embodiments only in accordance with the concepts of the present invention, May be embodied in various forms and are not limited to the embodiments described herein.
본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물, 또는 대체물을 포함한다.Embodiments in accordance with the concepts of the present invention are capable of various modifications and may take various forms, so that the embodiments are illustrated in the drawings and described in detail herein. However, it is not intended to limit the embodiments according to the concepts of the present invention to the specific disclosure forms, but includes changes, equivalents, or alternatives falling within the spirit and scope of the present invention.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.The terms first, second, or the like may be used to describe various elements, but the elements should not be limited by the terms. The terms may be named for the purpose of distinguishing one element from another, for example without departing from the scope of the right according to the concept of the present invention, the first element being referred to as the second element, Similarly, the second component may also be referred to as the first component.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Expressions that describe the relationship between components, for example, "between" and "immediately" or "directly adjacent to" should be interpreted as well.
본 명세서에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In this specification, the terms " comprises ", or " having ", and the like, are used to specify one or more of the features, numbers, steps, operations, elements, But do not preclude the presence or addition of steps, operations, elements, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the meaning of the context in the relevant art and, unless explicitly defined herein, are to be interpreted as ideal or overly formal Do not.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the scope of the patent application is not limited or limited by these embodiments. Like reference symbols in the drawings denote like elements.
도 1은 일실시예에 따른 프로세서(100)를 설명하는 도면이다.1 is a diagram illustrating a
본 발명에서는 관통 실리콘 비아의 수율을 높여주기 위한 수리 기법을 제안하며, 기존 방법에서 해결하지 못했던 집단 고장 및 연결로 인한 지연 시간에 대한 문제를 해결하고자 한다.The present invention proposes a repair technique for increasing the yield of through silicon vias and solves the problem of delay caused by group failure and connection which can not be solved by existing methods.
본 발명에서는 관통 실리콘 비아의 밀집도를 계산하여 그에 맞는 수리 구조를 만들어 줌으로써 관통 실리콘 비아가 불균형하게 배치된 곳에서도 효율적으로 수리 구조를 만들어줄 수 있다. 또한 밀집된 곳에서 발생하는 집단 고장에 있어 기존 방법이 수리율이 높지 않았던 현상을 해결할 수 있다. 따라서, 본 발명은 관통 실리콘 비아에 대해 밀집도를 고려한 수리 구조를 제안함으로써 3차원 반도체의 수율 향상에 큰 도움을 줄 것으로 예측할 수 있다.In the present invention, the density of the penetrating silicon vias is calculated, and a proper repair structure is formed, so that the repair structure can be efficiently made even where the penetrating silicon vias are unevenly arranged. Also, it is possible to solve the problem that the existing method does not have high repair rate for the group failure occurring in the dense area. Therefore, the present invention can be expected to greatly improve the yield of a three-dimensional semiconductor by suggesting a repair structure considering the density of through silicon vias.
이를 위해, 일실시예에 따른 프로세서(100)는 초기화 처리부(110), 배치 정보 생성부(120), 연결 수행부(130), 및 수리 구조 정보 생성부(140)를 포함할 수 있다.The
먼저, 일실시예에 따른 초기화 처리부(110)는 연결 지연 시간을 고려하여 반도체칩을 적어도 하나 이상의 영역으로 파티셔닝할 수 있다. 예를 들어, 초기화 처리부(110)는 3차원 반도체에서 연결 지연시간을 고려하여 전체 칩을 나누어 그룹화할 수 있다.First, the
구체적으로, 초기화 처리부(110)는 그룹화를 위해, 관통 실리콘 비아와 표준 셀(standard cell)의 위치를 저장한다. 또한, 관통 실리콘 비아와 표준 셀(standard cell)의 위치에는 관통 실리콘 비아의 크기 및 관통 실리콘 비아가 갖는 킵 아웃 존(KOZ, Keep-Out-Zone)이 포함되고 그에 따른 관통 실리콘 비아의 위치가 포함되며, 표준 셀과 같은 경우에는 종류에 따라 크기가 달라지므로 각각의 크기와 위치가 포함될 수 있다.Specifically, the
다음으로, 일실시예에 따른 배치 정보 생성부(120)는 적어도 하나 이상의 영역 내에 위치하는 관통 실리콘 비아(TSV, Through Silicon Via)에 따라 밀집도를 연산할 수 있다. 또한, 연산된 밀집도를 고려하여 여분의 관통 실리콘 비아(TSV, Through Silicon Via)를 배치하도록 배치 정보를 생성할 수 있다.Next, the
예를 들어, 배치 정보 생성부(120)는 여백 계산(Whitespace calculation)을 수행할 수 있다. 즉, 배치 정보 생성부(120)는 관통 실리콘 비아(TSV, Through Silicon Via)와 표준 셀(standard cell)이 위치하는 영역을 제외하고 여분의 관통 실리콘 비아(TSV, Through Silicon Via)를 배치할 수 있는 영역을 계산할 수 있다. 또한, 계산된 결과를 배치 정보에 반영할 수 있다.For example, the placement
또한, 배치 정보 생성부(120)는 연산된 밀집도를 고려하여 최대 밀집도를 계산하고, 계산된 최대 밀집도에 따라 적어도 하나 이상의 영역에 대한 최대 고장의 개수를 결정할 수 있다. 뿐만 아니라, 결정된 최대 고장의 개수에 기초하여 여분의 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 개수를 산출하고, 산출된 개수의 여분의 관통 실리콘 비아(TSV, Through Silicon Via)를 배치하는 상기 배치 정보를 생성할 수 있다.In addition, the placement
일실시예에 따른 연결 수행부(130)는 배치된 여분의 관통 실리콘 비아(TSV, Through Silicon Via)가 포함된 적어도 하나 이상의 영역 내에 위치하는 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 연결을 수행할 수 있다.The
일실시예에 따른 연결 수행부(130)는 여분의 관통 실리콘 비아(TSV, Through Silicon Via)에 따른 배선 길이(wire length)를 고려하여 제한(constraint)값을 계산하고, 계산된 제한(constraint)값에 부합하도록, 관통 실리콘 비아(TSV, Through Silicon Via)들에 대한 경로 연산(path calculation)을 수행할 수 있다.The
연결 수행부(130)는 제한(constraint)값을 계산하는데 있어, 추가 배선 길이(wire length)로 인한 지연시간의 영향이 전체 칩 동작에 문제가 없도록 고려해야 한다. 또한, 그룹 내에서는 제한(constraint)값에 맞추어 신호 관통 실리콘 비아 및 예비 관통 실리콘 비아 간의 연결 문제가 발생하지 않도록 칩을 나누어 그룹화할 수 있다.The
구체적으로, 연결 수행부(130)는 서로 다른 두 관통 실리콘 비아(TSV, Through Silicon Via) 내에서, 서로 다른 두 관통 실리콘 비아(TSV, Through Silicon Via)의 거리 내에 위치하는 관통 실리콘 비아(TSV, Through Silicon Via)의 개수에 대한 제곱근을 산출하고, 산출된 제곱근만큼을 연결하도록 수행되는 연결의 개수를 결정할 수 있다.Specifically, the
예를 들어, 연결 수행부(130)는 일정 거리 내에 있는 관통 실리콘 비아의 개수의 제곱근만큼의 연결을 수행하도록 할 수 있다. 연결되는 개수를 NTSVS라고 하고, 연결될 수 있는 관통 실리콘 비아의 총 개수를 NAVAIL이라고 가정할 수 있다.For example, the
이때, NAVAIL은 집단 고장이 발생할 수 있는 반경과 배선 길이(wire length)에 대한 제한(constraint)값을 이루는 반경 사이에 존재하는 모든 관통 실리콘 비아의 개수로 결정될 수 있다. At this time, N AVAIL can be determined by the number of all the through silicon vias existing between the radius where the group failure can occur and the radius that makes the constraint value on the wire length.
이 때, 연결의 개수는 
일실시예에 따른 수리 구조 정보 생성부(140)는 수행된 관통 실리콘 비아의 연결에 기초하여 반도체칩에 대한 수리를 위한 수리 구조 정보를 생성할 수 있다.The repair structure
도 2는 관통 실리콘 비아의 수리 효율을 높이기 위한 여분의 관통 실리콘 비아의 배치를 설명하는 도면이다.2 is a view for explaining the arrangement of extra through silicon vias for increasing the repair efficiency of the through silicon vias.
일실시예에 따른 프로세서는 여분(Redundant)의 관통 실리콘 비아의 배치(placement)를 위해, 예비 관통 실리콘 비아의 개수 결정 및 배치에 대한 내용을 계산할 수 있다.The processor in accordance with one embodiment may calculate the number of pre-penetrated silicon vias and placement for deployment of the redundant through silicon vias.
먼저, 프로세서는 집단 고장을 고려할 때 관통 실리콘 비아의 밀집도에 따라 해당 위치에서 발생할 수 있는 관통 실리콘 비아의 고장 개수를 결정할 수 있다. 따라서 일정 범위 내 같은 개수의 관통 실리콘 비아라도 밀집된 곳에서는 더 많은 고장이 발생할 수 있다. 따라서 프로세서는 그룹 내 관통 실리콘 비아의 밀집도를 고려하여 최대 밀집도를 계산할 수 있다. 이를 계산하게 되면, 그룹 내에 있는 관통 실리콘 비아들이 발생할 수 있는 최대 고장의 개수가 결정이 되게 되고, 그룹 내에 해당 개수만큼의 예비 관통 실리콘 비아를 배치하게 되면, 관통 실리콘 비아의 수리 효율이 높아질 수 있다. 프로세서는 이를 고려하여, 여분의 관통 실리콘 비아에 대한 배치 정보를 계산할 수 있다.First, the processor can determine the number of breakthrough silicon vias that can occur at that location, depending on the density of the penetrating silicon vias when considering mass failures. Therefore, even if there are the same number of through silicon vias within a certain range, more failures may occur in a dense region. Therefore, the processor can calculate the maximum density considering the density of silicon vias in the group. Calculating this will determine the maximum number of faults that can occur in the group of through silicon vias in the group, and if the number of preliminary through silicon vias are arranged in the group, the repair efficiency of the through silicon vias can be increased . The processor may then calculate placement information for the extra through silicon vias.
도 2에서 보는 것과 같이 도면부호 210에 해당하는 왼쪽의 그룹은 관통 실리콘 비아(211)를 포함하는 7개의 관통 실리콘 비아들의 그룹에 해당하며 상대적으로 밀집도가 높다.As shown in FIG. 2, the group on the left corresponding to the
한편, 도면부호 220에 해당하는 오른쪽의 그룹은 관통 실리콘 비아(221)를 포함하는 오른쪽 7개의 관통 실리콘 비아들의 그룹에 해당하며, 상대적으로 밀집도가 낮다.On the other hand, the group on the right side of the
두 그룹은 같은 공간에 7개의 관통 실리콘 비아가 배치되어 있지만, 밀집도가 달라 집단 고장이 발생했을 때 고장 나는 관통 실리콘 비아 개수가 달라질 수 있다. 따라서 왼쪽 그룹에는 여분의 관통 실리콘 비아를 3개, 오른쪽 그룹에는 여분의 관통 실리콘 비아를 1개 배치하여 예비 관통 실리콘 비아에 대한 배치를 최적화할 수 있다. 물론, 칩의 특성에 따라 예비 관통 실리콘 비아의 개수 상한선이 존재할 수 있으며, 앞에서 계산한 여백(whitespace) 계산결과에 따라 각 그룹 당 배치될 수 있는 예비 관통 실리콘 비아의 한계가 있을 수 있다.Although the two groups have seven perforated silicon vias in the same space, the number of perforated silicon vias may be different when the group failure occurs due to the different density. Thus, placement of extra perforated silicon vias in the left group and placement of extra perforated silicon vias in the right group can optimize placement for the pre-penetrated silicon vias. Of course, there may be an upper limit of the number of pre-penetrated silicon vias depending on the characteristics of the chip, and there may be a limit of the pre-penetrated silicon vias that can be arranged per group according to the calculated whitespace calculation.
도 3은 기존의 관통 실리콘 비아와 배치된 관통 실리콘 비아의 연결을 설명하는 도면이다.3 is a diagram illustrating the connection of a conventional through silicon via with a through silicon via disposed therein.
일실시예에 따른 프로세서는 경로 계산(Path calculation) 과정을 통해, 각 관통 실리콘 비아의 연결을 계산할 수 있다.The processor according to one embodiment may calculate the connection of each through silicon via via a path calculation process.
이는 집단 고장이 발생하였을 때 영향을 주는 범위와 배선 길이에 대한 제한값에 따라 연결이 가능한 관통 실리콘 비아와 가능하지 않은 관통 실리콘 비아가 존재한다. 관통 실리콘 비아는 일정 범위 내에 있을 경우 집단 고장이 발생하였을 때 동시에 고장이 날 수 있기 때문에 관통 실리콘 비아가 일정 범위 내에 있는 다른 관통 실리콘 비아와 연결되지 않도록 하여 집단 고장에 높은 효율을 갖도록 할 수 있다. 위와 같이 연결할 경우 집단 고장의 영향을 줄이기 위하여 너무 먼 관통 실리콘 비아와 연결이 되는 경우가 발생할 수 있다. 이는 배선 길이에 의한 지연 시간을 증가시킬 수 있으므로, 배선 길이에 대한 제한값을 정하여 해당 범위 내의 관통 실리콘 비아만 연결하도록 한다.There is a through silicon vias that can be connected and a through silicon vias that are not possible depending on the range and limit on the wire length that affect when a mass fault occurs. Since the through silicon vias may fail at the same time when a group fault occurs within a certain range, the through silicon vias are not connected to other through silicon vias within a certain range, so that the group faults can be made highly efficient. The above connection may lead to too much penetrating silicon vias to reduce the effects of mass failures. This can increase the delay time due to the wiring length, so that a limit value for the wiring length is set and only the through silicon vias within the range are connected.
또한, 밀집도가 높은 관통 실리콘 비아에서 먼 쪽으로 연결을 하더라도 해당 관통 실리콘 비아가 고장이 날 확률이 있으므로, 밀집도가 높은 곳에서는 연결을 개수를 높여야 하고, 밀집도가 낮은 곳에서는 연결의 개수가 높아질 경우 수리효율 측면에서도 문제가 있을 수 있지만, 연결에 따른 배선 길이에 문제가 발생할 수 있다. 따라서 본 발명에 따른 프로세서는 해당 관통 실리콘 비아의 밀집도에 따라 연결의 개수를 결정할 수 있다.In addition, since the through silicon vias are likely to fail even if they are connected far from the high-density through silicon vias, the number of connections should be increased in a high density region. In the case of a low density region, There may be a problem in terms of efficiency, but the wiring length depending on the connection may cause a problem. Therefore, the processor according to the present invention can determine the number of connections according to the density of the through silicon vias.
즉, 일실시예에 따른 프로세서는 일정 거리 내에 있는 관통 실리콘 비아 개수의 제곱근만큼의 연결을 수행할 수 있다. 해당 개수를 NTSVS 이라고 하고, 연결될 수 있는 관통 실리콘 비아의 총 개수를 NAVAIL이라고 가정할 수 있다. 이때, 프로세서는 NAVAIL을 집단 고장이 발생할 수 있는 반경과 배선 길이의 제한값을 이루는 반경 사이에 존재하는 모든 관통 실리콘 비아 개수를 결정할 수 있다.That is, the processor according to an exemplary embodiment may perform a connection by the square root of the number of the through silicon vias within a certain distance. Let N TSVS be the number, and let N AVAIL be the total number of through silicon vias that can be connected. At this time, the processor can determine the number of all the through silicon vias that exist between the radius of the N AVAIL and the radius that the limit of the wire length can be.
이 때, 연결의 개수는 
반대로 관통 실리콘 비아가 많을 경우에는 연결의 개수가 많아져 기존의 링 방법이나 라우터 방법에 비하여 더 복잡한 구조가 만들어 진다. 이에 대한 실시예는 도 3과 같다. 도 3에서 도면부호 310에 해당하는 빈 원들은 기존의 관통 실리콘 비아이고, 도면부호 320에 해당하는 색칠된 관통 실리콘 비아는 배치된 예비 관통 실리콘 비아를 의미한다. 도 3에서 보는 것과 같이 주변에 관통 실리콘 비아가 많은 관통 실리콘 비아들은 2개 또는 3개의 연결을 가져 복잡하게 연결되지만 오른쪽에 있는 관통 실리콘 비아들은 주변에 관통 실리콘 비아가 없어 1개의 관통 실리콘 비아로만 연결이 된다.Conversely, if there are many through silicon vias, the number of connections increases, which results in a more complicated structure than the conventional ring method or router method. An embodiment of this is shown in Fig. In FIG. 3, the vacant circles corresponding to reference numeral 310 are conventional through silicon vias, and the colored through
결국, 본 발명에 따른 프로세서를 이용하면 전체 칩을 지연 시간의 문제가 발생하지 않도록 구분하고, 관통 실리콘 비아의 밀집도를 고려함으로써 집단 고장 및 지연 시간의 문제가 발생하지 않는 수리 구조를 만들 수 있다.As a result, by using the processor according to the present invention, it is possible to classify the entire chips so as not to cause a problem of delay time, and to consider the density of through silicon vias, thereby making it possible to construct a repair structure that does not cause a problem of group failure and delay time.
도 4는 일실시예에 따른 관통 실리콘 비아에 대한 밀집도를 고려하여 수리 구조를 결정하는 방법을 설명하는 도면이다4 is a view for explaining a method of determining a repair structure in consideration of density of through silicon vias according to an embodiment
일실시예에 따른 밀집도를 고려한 수리 구조 결정 방법은 초기화(initialization)를 수행할 수 있다(단계 401). 이를 위해, 수리 구조 결정 방법은 관통 실리콘 비아와 표준 셀(standard cell)의 위치를 저장할 수 있다. 이에는 관통 실리콘 비아의 크기 및 관통 실리콘 비아가 갖는 킵 아웃 존(KOZ, Keep-Out-Zone)이 포함되고 그에 따른 관통 실리콘 비아의 위치가 포함되며, 표준 셀과 같은 경우에는 종류에 따라 크기가 달라지므로 각각의 크기와 위치가 포함될 수 있다.The repair structure determination method considering the density according to an embodiment may perform initialization (step 401). To this end, the repair structure determination method can store the positions of the through silicon vias and standard cells. This includes the size of the through silicon vias and the keep-out-zone (KOZ) of the through silicon vias and accordingly the location of the through silicon vias. In the case of standard cells, Each size and location can be included.
일실시예에 따른 밀집도를 고려한 수리 구조 결정 방법은 여백 연산(whitespace calculation)을 수행할 수 있다(단계 402). 여백 연산 과정에서는 관통 실리콘 비아와 표준 셀이 차지하는 부분을 제외하고 예비 관통 실리콘 비아가 들어갈 수 있는 영역을 계산할 수 있다. A mathematical structure determination method considering density according to an embodiment may perform a whitespace calculation (step 402). In the marginal computation, the area through which the pre-penetrated silicon vias can be calculated can be calculated, except for the portion occupied by the through silicon vias and standard cells.
또한, 일실시예에 따른 밀집도를 고려한 수리 구조 결정 방법은 파티셔닝(partitioning)을 수행할 수 있다(단계 403).In addition, the repair structure determination method considering the density according to an embodiment may perform partitioning (step 403).
밀집도를 고려한 수리 구조 결정 방법은 파티셔닝(partitioning)을 위해 추가 배선 길이로 인한 지연 시간의 영향이 전체 칩 동작에 문제가 없도록 제한값을 계산하고, 계산된 제한값에 맞추어 그룹 내에서는 신호 관통 실리콘 비아 및 예비 관통 실리콘 비아간의 연결 문제가 발생하지 않도록 칩을 나누어 그룹화 할 수 있다.The method of determining the repair structure considering the density is to calculate the limit value so that the influence of the delay time due to the additional wiring length does not cause a problem in the entire chip operation for the partitioning and the signal through silicon via and spare The chips can be divided and grouped so as not to cause connection problems between the through silicon vias.
일실시예에 따른 밀집도를 고려한 수리 구조 결정 방법은 여분 배치(redundant placement)를 수행할 수 있다(단계 404).The mathematical determination method considering the density according to an embodiment may perform redundant placement (step 404).
여분 배치(redundant placement)를 위해, 예비 관통 실리콘 비아의 개수 결정 및 배치에 대한 내용을 계산할 수 있다. 먼저, 집단 고장을 고려할 때 관통 실리콘 비아의 밀집도에 따라 해당 위치에서 발생할 수 있는 관통 실리콘 비아의 고장 개수가 결정이 될 수 있다.For redundant placement, the contents of the determination and placement of the pre-penetrated silicon vias can be calculated. First, considering the population failure, the number of breakdown of the through silicon vias that can occur at the location can be determined by the density of the via silicon vias.
따라서, 수리 구조 결정 방법은 일정 범위 내 같은 개수의 관통 실리콘 비아라도 밀집된 곳에서는 더 많은 고장이 발생할 수 있고, 그룹 내 관통 실리콘 비아의 밀집도를 고려하여 최대 밀집도를 계산할 수 있다.Therefore, the repair structure determination method can generate more failures in the same number of through silicon vias within a certain range and calculate the maximum density considering the density of the through silicon vias in the group.
이를 계산하게 되면, 그룹 내에 있는 관통 실리콘 비아들이 발생할 수 있는 최대 고장의 개수가 결정이 되게 되고, 그룹 내에 해당 개수만큼의 예비 관통 실리콘 비아를 배치하게 되면, 관통 실리콘 비아의 수리 효율이 높아질 수 있다.Calculating this will determine the maximum number of faults that can occur in the group of through silicon vias in the group, and if the number of preliminary through silicon vias are arranged in the group, the repair efficiency of the through silicon vias can be increased .
밀집도가 달라 집단 고장이 발생했을 때의 고장나는 관통 실리콘 비아 개수가 달라질 수 있다. 따라서, 밀집도를 고려하여 예비 관통 실리콘 비아의 배치를 최적화할 수 있다.The number of through silicon vias that fail when a cluster failure occurs due to a different density may be different. Therefore, the arrangement of the preliminary through silicon vias can be optimized in consideration of the density.
일실시예에 따른 밀집도를 고려한 수리 구조 결정 방법은 경로 계산(path calculation)을 수행할 수 있다(단계 405).The repair structure determination method considering the density according to an embodiment may perform a path calculation (step 405).
수리 구조 결정 방법은 경로 계산(path calculation)을 수행하기 위해, 각 관통 실리콘 비아의 연결을 계산할 수 있다. 이는 집단 고장이 발생하였을 때 영향을 주는 범위와 배선 길이의 제한값에 따라 연결이 가능한 관통 실리콘 비아와 가능하지 않은 관통 실리콘 비아가 존재할 수 있다.The repair structure determination method can calculate the connection of each through silicon via to perform path calculation. There may be through silicon vias and possibly unavailable silicon vias that can be connected according to the range and wire length limits that affect when a mass fault occurs.
관통 실리콘 비아는 일정 범위 내에 있을 경우 집단 고장이 발생하였을 때 동시에 고장이 날 수 있기 때문에 관통 실리콘 비아가 일정 범위 내에 있는 다른 관통 실리콘 비아와 연결되지 않도록 하여 집단 고장에 높은 효율을 갖도록 할 수 있다. 특히, 집단 고장의 영향을 줄이기 위하여 너무 먼 관통 실리콘 비아와 연결이 되는 경우가 발생할 수 있는데, 이는 배선 길이에 의한 지연 시간을 증가시킬 수 있으므로, 배선 길이의 제한값을 정하여 해당 범위 내의 관통 실리콘 비아만 연결하도록 할 수 있다. 또한, 밀집도가 높은 관통 실리콘 비아에서 먼 쪽으로 연결을 하더라도 해당 관통 실리콘 비아가 고장이 날 확률이 있으므로, 밀집도가 높은 곳에서는 연결을 개수를 높여야 하고, 밀집도가 낮은 곳에서는 연결의 개수가 높아질 경우 수리효율 측면에서도 문제가 있을 수 있고, 연결에 따른 배선 길이의 문제가 여전히 발생할 수 있다. 따라서 해당 관통 실리콘 비아의 밀집도에 따라 연결의 개수를 결정하는 방법을 통해 이를 해결할 수 있다.Since the through silicon vias may fail at the same time when a group fault occurs within a certain range, the through silicon vias are not connected to other through silicon vias within a certain range, so that the group faults can be made highly efficient. Particularly, in order to reduce the influence of the group failure, there may occur a case where the via is connected to the penetrating silicon vias too far. This may increase the delay time due to the wiring length. Therefore, You can connect them. In addition, since the through silicon vias are likely to fail even if they are connected far from the high-density through silicon vias, the number of connections should be increased in a high density region. In the case of a low density region, There may be a problem in terms of efficiency, and the problem of the wiring length due to the connection may still occur. Therefore, it is possible to solve this problem by determining the number of connections according to the density of the through silicon vias.
또한, 일실시예에 따른 밀집도를 고려한 수리 구조 결정 방법은 오류 주입(fault insertion, 406) 및 여분 분석(redundant analysis, 407)을 통해 성능 검증이 가능하다.In addition, the repair structure determination method considering the density according to an exemplary embodiment can perform performance verification through fault insertion (406) and redundant analysis (407).
결국, 본 발명을 이용하면, 관통 실리콘 비아의 배치가 균형인지 여부에 관계없이 관통 실리콘 비아의 밀집도를 고려하여 적절한 수리 구조를 만들 수 있다. 또한, 관통 실리콘 비아의 밀집도를 고려함으로써, 집단 고장을 예방하고, 지연 시간의 문제를 해결하여 칩의 수율을 높일 수 있다.Finally, with the present invention, a suitable repair structure can be made taking into account the density of the through silicon vias regardless of whether the arrangement of the through silicon vias is balanced. Also, by considering the density of through silicon vias, it is possible to prevent collective failures and to solve the problem of delay time, thereby increasing chip yield.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The apparatus described above may be implemented as a hardware component, a software component, and / or a combination of hardware components and software components. For example, the apparatus and components described in the embodiments may be implemented within a computer system, such as, for example, a processor, a controller, an arithmetic logic unit (ALU), a digital signal processor, a microcomputer, a field programmable array (FPA) A programmable logic unit (PLU), a microprocessor, or any other device capable of executing and responding to instructions. The processing device may execute an operating system (OS) and one or more software applications running on the operating system. The processing device may also access, store, manipulate, process, and generate data in response to execution of the software. For ease of understanding, the processing apparatus may be described as being used singly, but those skilled in the art will recognize that the processing apparatus may have a plurality of processing elements and / As shown in FIG. For example, the processing unit may comprise a plurality of processors or one processor and one controller. Other processing configurations are also possible, such as a parallel processor.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.The software may include a computer program, code, instructions, or a combination of one or more of the foregoing, and may be configured to configure the processing device to operate as desired or to process it collectively or collectively Device can be commanded. The software and / or data may be in the form of any type of machine, component, physical device, virtual equipment, computer storage media, or device , Or may be permanently or temporarily embodied in a transmitted signal wave. The software may be distributed over a networked computer system and stored or executed in a distributed manner. The software and data may be stored on one or more computer readable recording media.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The method according to an embodiment may be implemented in the form of a program command that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like, alone or in combination. The program instructions to be recorded on the medium may be those specially designed and configured for the embodiments or may be available to those skilled in the art of computer software. Examples of computer-readable media include magnetic media such as hard disks, floppy disks and magnetic tape; optical media such as CD-ROMs and DVDs; magnetic media such as floppy disks; Magneto-optical media, and hardware devices specifically configured to store and execute program instructions such as ROM, RAM, flash memory, and the like. Examples of program instructions include machine language code such as those produced by a compiler, as well as high-level language code that can be executed by a computer using an interpreter or the like. The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. For example, it is to be understood that the techniques described may be performed in a different order than the described methods, and / or that components of the described systems, structures, devices, circuits, Lt; / RTI > or equivalents, even if it is replaced or replaced.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.
100: 프로세서 110: 초기화 처리부 (110)
120: 배치 정보 생성부(120) 130: 연결 수행부
140: 수리 구조 정보 생성부100: Processor 110: Initialization processor 110:
120: batch information generating unit 120: 130:
140: Hydraulic structure information generating unit
Claims (12)
관통 실리콘 비아(TSV, Through Silicon Via)와 표준 셀(standard cell)의 크기와 위치, 연결 지연 시간을 고려하여 반도체칩을 적어도 하나 이상의 영역으로 파티셔닝 하는 초기화 처리부;
상기 적어도 하나 이상의 영역 내에 위치하는 상기 관통 실리콘 비아(TSV, Through Silicon Via)에 따라 밀집도를 연산하고, 상기 연산된 밀집도를 고려하여 여분의 관통 실리콘 비아(TSV, Through Silicon Via)를 배치하도록 배치 정보를 생성하는 배치 정보 생성부;
상기 배치된 여분의 관통 실리콘 비아(TSV, Through Silicon Via)가 포함된 상기 적어도 하나 이상의 영역 내에 위치하는 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 연결을 수행하는 연결 수행부; 및
상기 수행된 관통 실리콘 비아(TSV, Through Silicon Via)의 연결에 기초하여 상기 반도체칩에 대한 수리 구조 정보를 생성하는 수리 구조 정보 생성부
를 포함하는 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 밀집도를 고려하여 수리 구조를 결정하는 프로세서.A processor in which operation is performed at least once,
An initialization processor for partitioning the semiconductor chip into at least one region in consideration of a size and a position of a through silicon via (TSV) and a standard cell, and a connection delay time;
The density information is calculated in accordance with the through silicon vias (TSV) located in the at least one area, and the redundant through silicon vias (TSV) are arranged in consideration of the calculated density. A batch information generating unit for generating a batch information;
A connection performing unit for performing connection to a through silicon via (TSV) located in the at least one region including the disposed extra via silicon vias (TSV); And
And a repair structure information generating unit for generating repair structure information for the semiconductor chip based on the connection of the through silicon vias (TSV)
And a through silicon via (TSV) including a silicon nitride (SiN) layer.
상기 배치 정보 생성부는,
상기 관통 실리콘 비아(TSV, Through Silicon Via)와 표준 셀(standard cell)이 위치하는 영역을 제외하고 상기 여분의 관통 실리콘 비아(TSV, Through Silicon Via)를 배치할 수 있는 영역을 계산하며, 상기 계산된 결과를 상기 배치 정보에 반영하는 것을 특징으로 하는 프로세서.The method according to claim 1,
Wherein the placement information generation unit comprises:
A region through which the extra through silicon vias (TSV) can be disposed is calculated except for the region where the through silicon vias (TSV) and the standard cells are located, And reflects the result to the placement information.
상기 배치 정보 생성부는,
상기 연산된 밀집도를 고려하여 최대 밀집도를 계산하고, 상기 계산된 최대 밀집도에 따라 상기 적어도 하나 이상의 영역에 대한 최대 고장의 개수를 결정하며, 상기 결정된 최대 고장의 개수에 기초하여 상기 여분의 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 개수를 산출하고, 상기 산출된 개수의 여분의 관통 실리콘 비아(TSV, Through Silicon Via)를 배치하는 상기 배치 정보를 생성하는 것을 특징으로 하는 프로세서.The method according to claim 1,
Wherein the placement information generation unit comprises:
Calculating a maximum density in consideration of the calculated density, determining a maximum number of failures for the at least one region according to the calculated maximum density, and determining, based on the determined maximum number of failures, (TSV, Through Silicon Via), and generates the placement information for arranging the calculated number of extra through silicon vias (TSV).
상기 연결 수행부는,
상기 여분의 관통 실리콘 비아(TSV, Through Silicon Via)에 따른 배선 길이(wire length)를 고려하여 제한(constraint)값을 계산하고, 상기 계산된 제한(constraint)값에 부합하도록, 관통 실리콘 비아(TSV, Through Silicon Via)들에 대한 경로 연산(path calculation)하는 것을 특징으로 하는 프로세서.The method according to claim 1,
The connection-
A constraint value is calculated in consideration of a wire length according to the extra through silicon via (TSV), and a through silicon via (TSV) is formed so as to conform to the calculated constraint value, , Through Silicon Via). ≪ / RTI >
상기 연결 수행부는,
상기 배선 길이(wire length)에 의한 지연시간을 고려하여 제한(constraint)값을 계산하는 것을 특징으로 하는 프로세서.5. The method of claim 4,
The connection-
And calculates a constraint value considering a delay time due to the wire length.
상기 연결 수행부는,
서로 다른 두 관통 실리콘 비아(TSV, Through Silicon Via) 내에서, 상기 서로 다른 두 관통 실리콘 비아(TSV, Through Silicon Via)의 거리 내에 위치하는 관통 실리콘 비아(TSV, Through Silicon Via)의 개수에 대한 제곱근을 산출하고, 상기 산출된 제곱근만큼을 연결하도록, 상기 수행되는 연결의 개수를 결정하는 것을 특징으로 하는 프로세서.The method according to claim 1,
The connection-
The number of through silicon vias (TSVs) located within the distance of two different through silicon vias (TSV) in two different through silicon vias (TSV) And determines the number of connections to be performed so as to connect the calculated square root.
상기 적어도 하나 이상의 영역 내에 위치하는 관통 실리콘 비아(TSV, Through Silicon Via)에 따라 밀집도를 연산하는 단계;
상기 연산된 밀집도를 고려하여 여분의 관통 실리콘 비아(TSV, Through Silicon Via)를 배치하도록 배치 정보를 생성하는 단계;
상기 배치된 여분의 관통 실리콘 비아(TSV, Through Silicon Via)가 포함된 상기 적어도 하나 이상의 영역 내에 위치하는 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 연결을 수행하는 단계; 및
상기 수행된 관통 실리콘 비아(TSV, Through Silicon Via)의 연결에 기초하여 상기 반도체칩에 대한 수리 구조 정보를 생성하는 단계
를 포함하는 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 밀집도를 고려하여 수리 구조를 결정하는 방법.Partitioning the semiconductor chip into at least one region by considering the size, position, and connection delay time of a through silicon via (TSV) and a standard cell;
Calculating a density according to a through silicon via (TSV) located in the at least one region;
Generating layout information to arrange extra through silicon vias (TSV) in consideration of the calculated density;
Performing a connection to a through silicon via (TSV) located in the at least one region including the disposed extra via silicon vias (TSV); And
Generating repair structure information for the semiconductor chip based on the connection of the through silicon via (TSV)
A method for determining a repair structure by considering the density of through silicon vias (TSV) including a via hole.
상기 배치 정보를 생성하는 단계는,
상기 관통 실리콘 비아(TSV, Through Silicon Via)와 표준 셀(standard cell)이 위치하는 영역을 제외하고 상기 여분의 관통 실리콘 비아(TSV, Through Silicon Via)를 배치할 수 있는 영역을 계산하는 단계; 및
상기 계산된 결과를 상기 배치 정보에 반영하는 단계
를 포함하는 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 밀집도를 고려하여 수리 구조를 결정하는 방법.8. The method of claim 7,
Wherein the generating the placement information comprises:
Calculating an area in which the extra through silicon vias (TSV) can be disposed except for a region where the through silicon vias (TSV) and the standard cells are located; And
Reflecting the calculated result in the placement information
A method for determining a repair structure by considering the density of through silicon vias (TSV) including a via hole.
상기 배치 정보를 생성하는 단계는,
상기 연산된 밀집도를 고려하여 최대 밀집도를 계산하는 단계;
상기 계산된 최대 밀집도에 따라 상기 적어도 하나 이상의 영역에 대한 최대 고장의 개수를 결정하는 단계;
상기 결정된 최대 고장의 개수에 기초하여 여분의 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 개수를 산출하는 단계; 및
상기 산출된 개수의 여분의 관통 실리콘 비아(TSV, Through Silicon Via)를 배치하는 상기 배치 정보를 생성하는 단계
를 포함하는 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 밀집도를 고려하여 수리 구조를 결정하는 방법.8. The method of claim 7,
Wherein the generating the placement information comprises:
Calculating a maximum density in consideration of the calculated density;
Determining a maximum number of failures for the at least one area according to the calculated maximum density;
Calculating a number of redundant through silicon vias (TSV) based on the determined number of the maximum failures; And
Generating the placement information for arranging the calculated number of extra through silicon vias (TSV)
A method for determining a repair structure by considering the density of through silicon vias (TSV) including a via hole.
상기 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 연결을 수행하는 단계는,
상기 여분의 관통 실리콘 비아(TSV, Through Silicon Via)에 따른 배선 길이(wire length)를 고려하여 제한(constraint)값을 계산하는 단계; 및
상기 계산된 제한(constraint)값에 부합하도록, 관통 실리콘 비아(TSV, Through Silicon Via)들에 대한 경로 연산(path calculation)하는 단계
를 포함하는 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 밀집도를 고려하여 수리 구조를 결정하는 방법.8. The method of claim 7,
The step of performing the connection to the through silicon via (TSV)
Calculating a constraint value considering a wire length according to the extra through silicon via (TSV); And
A step of path calculation for the through silicon vias (TSV) to conform to the calculated constraint value,
A method for determining a repair structure by considering the density of through silicon vias (TSV) including a via hole.
상기 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 연결을 수행하는 단계는,
상기 배선 길이(wire length)에 의한 지연시간을 고려하여 제한(constraint)값을 계산하는 단계
를 포함하는 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 밀집도를 고려하여 수리 구조를 결정하는 방법.11. The method of claim 10,
The step of performing the connection to the through silicon via (TSV)
Calculating a constraint value in consideration of a delay time due to the wire length;
A method for determining a repair structure by considering the density of through silicon vias (TSV) including a via hole.
상기 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 연결을 수행하는 단계는,
서로 다른 두 관통 실리콘 비아(TSV, Through Silicon Via) 내에서, 상기 서로 다른 두 관통 실리콘 비아(TSV, Through Silicon Via)의 거리 내에 위치하는 관통 실리콘 비아(TSV, Through Silicon Via)의 개수에 대한 제곱근을 산출하는 단계; 및
상기 산출된 제곱근만큼을 연결하도록, 상기 수행되는 연결의 개수를 결정하는 단계
를 포함하는 관통 실리콘 비아(TSV, Through Silicon Via)에 대한 밀집도를 고려하여 수리 구조를 결정하는 방법.8. The method of claim 7,
The step of performing the connection to the through silicon via (TSV)
The number of through silicon vias (TSVs) located within the distance of two different through silicon vias (TSV) in two different through silicon vias (TSV) ; And
Determining a number of connections to be performed so as to connect the calculated square root;
A method for determining a repair structure by considering the density of through silicon vias (TSV) including the trenches.
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