[go: up one dir, main page]

KR101912123B1 - 임피던스 조정 회로 및 이를 포함하는 집적 회로 - Google Patents

임피던스 조정 회로 및 이를 포함하는 집적 회로 Download PDF

Info

Publication number
KR101912123B1
KR101912123B1 KR1020120016166A KR20120016166A KR101912123B1 KR 101912123 B1 KR101912123 B1 KR 101912123B1 KR 1020120016166 A KR1020120016166 A KR 1020120016166A KR 20120016166 A KR20120016166 A KR 20120016166A KR 101912123 B1 KR101912123 B1 KR 101912123B1
Authority
KR
South Korea
Prior art keywords
pull
code
initial
final
codes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020120016166A
Other languages
English (en)
Other versions
KR20130094908A (ko
Inventor
구경회
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120016166A priority Critical patent/KR101912123B1/ko
Priority to US13/660,117 priority patent/US9030229B2/en
Publication of KR20130094908A publication Critical patent/KR20130094908A/ko
Application granted granted Critical
Publication of KR101912123B1 publication Critical patent/KR101912123B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

임피던스 조정 회로는 칼리브레이션부 및 후처리부를 포함한다. 칼리브레이션부는, 초기 임피던스 조정 동작 시, 외부 저항에 기초하여 초기 풀-업 코드 및 초기 풀-다운 코드를 생성하는 칼리브레이션 동작을 수행한다. 후처리부는, 상기 초기 임피던스 조정 동작 시 최종 풀-업 코드 및 최종 풀-다운 코드로서 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 출력하고, 후속 임피던스 조정 동작 시 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 이용하여 상기 최종 풀-업 코드 및 상기 최종 풀-다운 코드를 생성한다.

Description

임피던스 조정 회로 및 이를 포함하는 집적 회로{IMPEDANCE TUNING CIRCUIT AND INTEGRATED CIRCUIT INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 임피던스 조정 회로 및 이를 포함하는 집적 회로에 관한 것이다.
집적 회로 및 이를 포함하는 시스템의 동작 속도가 증가함에 따라, 집적 회로들 사이에서 송수신되는 신호의 스윙폭이 감소하고, 임피던스 부정합(impedance mismatch)에 따른 신호의 왜곡이 더욱 문제되고 있다. 임피던스 부정합은 PVT(Process, Voltage, Temperature) 변동에 의해 출력 및/또는 종단 임피던스가 변경됨으로써 발생될 수 있다. 이러한 임피던스 부정합은 집적 회로들 사이에서 송수신되는 신호를 왜곡하여 셋업/홀드 실패(setup/hold failure), 미스 판단(miss judgment)과 같은 문제들을 유발할 수 있다. 이러한 문제를 해결하기 위하여, 집적 회로의 송신 및/또는 수신 단에서 외부 저항을 이용하여 출력 및/또는 종단 임피던스를 PVT 변동에 무관하여 일정하게 조정하는 임피던스 조정 회로가 채용되고 있다. 한편, 종래의 임피던스 조정 회로는 외부 저항과의 비교를 통하여 출력 및/또는 종단 임피던스를 조정하는 데에 약 수백 사이클을 소요하므로, 시스템의 구동 중 임피던스 조정 동작이 수행되는 경우, 전체 시스템의 성능이 악화될 수 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 일 목적은 임피던스 조정 시간을 단축시킬 수 있는 임피던스 조정 회로를 제공하는 것이다.
본 발명의 다른 목적은 임피던스 조정 시간을 단축시킬 수 있는 임피던스 조정 회로를 포함하는 집적 회로를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 임피던스 조정 회로는 칼리브레이션부 및 후처리부를 포함한다. 상기 칼리브레이션부는 초기 임피던스 조정 동작 시 외부 저항에 기초하여 초기 풀-업 코드 및 초기 풀-다운 코드를 생성하는 칼리브레이션 동작을 수행한다. 상기 후처리부는, 상기 초기 임피던스 조정 동작 시 최종 풀-업 코드 및 최종 풀-다운 코드로서 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 출력하고, 후속 임피던스 조정 동작 시 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 이용하여 상기 최종 풀-업 코드 및 상기 최종 풀-다운 코드를 생성한다.
일 실시예에서, 상기 칼리브레이션부는, 상기 후속 임피던스 조정 동작 시, 상기 칼리브레이션 동작을 수행하지 않고, 상기 초기 임피던스 조정 동작 시에 생성된 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 출력할 수 있다.
일 실시예에서, 상기 칼리브레이션부는, 상기 외부 저항에 연결된 제1 풀-업 어레이, 상기 제1 풀-업 어레이와 상기 외부 저항 사이의 제1 노드의 전압과 기준 전압을 비교하는 제1 비교기, 상기 제1 비교기의 출력 신호에 기초하여 상기 초기 풀-업 코드를 생성하는 풀-업 상태 머신, 상기 초기 풀-업 코드에 응답하여 상기 초기 풀-업 코드에 상응하는 풀-업 임피던스를 가지는 제2 풀-업 어레이, 상기 제2 풀-업 어레이에 연결된 풀-다운 어레이, 상기 제2 풀-업 어레이와 상기 풀-다운 어레이 사이의 제2 노드의 전압과 상기 기준 전압을 비교하는 제2 비교기, 및 상기 제2 비교기의 출력 신호에 기초하여 상기 초기 풀-다운 코드를 생성하는 풀-다운 상태 머신을 포함할 수 있다.
일 실시예에서, 상기 후처리부는, 상기 초기 풀-업 코드를 중간 값으로 가지는 복수의 풀-업 코드들에 응답하여 상기 복수의 풀-업 코드들에 각각 상응하는 복수의 풀-업 임피던스들을 가지는 복수의 풀-업 어레이들, 상기 복수의 풀-업 어레이들에 각각 연결되고, 상기 초기 풀-다운 코드를 중간 값으로 가지는 복수의 풀-다운 코드들에 응답하여 상기 복수의 풀-다운 코드들에 각각 상응하는 복수의 풀-다운 임피던스들을 가지는 복수의 풀-다운 어레이들, 상기 복수의 풀-업 어레이들과 상기 복수의 풀-다운 어레이들 사이의 복수의 노드들의 전압들과 기준 전압을 비교하는 복수의 비교기들, 및 상기 복수의 비교기들의 출력 신호들에 기초하여 상기 최종 풀-업 코드 및 상기 최종 풀-다운 코드를 결정하는 결정 회로를 포함할 수 있다.
일 실시예에서, 상기 후처리부는 상기 후속 임피던스 조정 동작을 두 개의 클록 사이클들 동안 완료할 수 있다.
일 실시예에서, 상기 후처리부는, 상기 후속 임피던스 조정 동작 시, 제1 클록 사이클에서 상기 복수의 노드들의 전압들과 상기 기준 전압을 비교하고, 제2 클록 사이클에서 상기 복수의 비교기들의 상기 출력 신호들에 기초하여 상기 최종 풀-업 코드 및 상기 최종 풀-다운 코드를 결정할 수 있다.
일 실시예에서, 상기 복수의 풀-업 어레이들 중 적어도 하나의 풀-업 어레이 및 상기 복수의 풀-다운 어레이들 중 적어도 하나의 풀-다운 어레이는 상기 칼리브레이션부와 상기 후처리부에 의해 공유될 수 있다.
일 실시예에서, 상기 후처리부는, 복수의 저항들에 각각 연결되고, 상기 초기 풀-업 코드를 중간 값으로 가지는 복수의 풀-업 코드들에 응답하여 상기 복수의 풀-업 코드들에 각각 상응하는 복수의 풀-업 임피던스들을 가지는 복수의 제1 풀-업 어레이들, 상기 복수의 제1 풀-업 어레이들과 상기 복수의 저항들 사이의 복수의 제1 노드들의 전압들과 기준 전압을 비교하는 복수의 제1 비교기들, 상기 복수의 제1 비교기들의 제1 출력 신호들에 기초하여 결정된 상기 최종 풀-업 코드에 응답하여 상기 최종 풀-업 코드에 상응하는 풀-업 임피던스를 가지는 복수의 제2 풀-업 어레이들, 상기 복수의 제2 풀-업 어레이들에 각각 연결되고, 상기 초기 풀-다운 코드를 중간 값으로 가지는 복수의 풀-다운 코드들에 응답하여 상기 복수의 풀-다운 코드들에 각각 상응하는 복수의 풀-다운 임피던스들을 가지는 복수의 풀-다운 어레이들, 상기 복수의 제2 풀-업 어레이들과 상기 복수의 풀-다운 어레이들 사이의 복수의 제2 노드들의 전압들과 상기 기준 전압을 비교하는 복수의 제2 비교기들, 및 상기 복수의 제1 비교기들의 상기 제1 출력 신호들에 기초하여 상기 최종 풀-업 코드를 결정하고, 상기 복수의 제2 비교기들의 제2 출력 신호들에 기초하여 상기 최종 풀-다운 코드를 결정하는 결정 회로를 포함할 수 있다.
일 실시예에서, 상기 후처리부는, 상기 후속 임피던스 조정 동작 시, 두 개의 제1 클록 사이클들에서 상기 최종 풀-업 코드를 결정하고, 두 개의 제2 클록 사이클들에서 상기 최종 풀-다운 코드를 결정할 수 있다.
일 실시예에서, 상기 복수의 저항들 중 적어도 하나의 저항은 상기 외부 저항일 수 있다.
일 실시예에서, 상기 후처리부는, 상기 초기 풀-업 코드를 중간 값으로 가지는 복수의 풀-업 코드들을 순차적으로 수신하여 상기 복수의 풀-업 코드들에 각각 상응하는 복수의 풀-업 임피던스들을 순차적으로 가지는 풀-업 어레이, 상기 풀-업 어레이에 연결되고, 상기 초기 풀-다운 코드를 중간 값으로 가지는 복수의 풀-다운 코드들을 순차적으로 수신하여 상기 복수의 풀-다운 코드들에 각각 상응하는 복수의 풀-다운 임피던스들을 순차적으로 가지는 풀-다운 어레이, 상기 풀-업 어레이와 상기 풀-다운 어레이 사이의 노드의 전압과 기준 전압을 비교하여 복수의 출력 신호들을 순차적으로 생성하는 비교기, 및 상기 비교기로부터 순차적으로 출력된 상기 복수의 출력 신호들에 기초하여 상기 최종 풀-업 코드 및 상기 최종 풀-다운 코드를 결정하는 상기 결정 회로를 포함할 수 있다.
일 실시예에서, 상기 후처리부는, 상기 외부 저항에 연결되고, 상기 초기 풀-업 코드를 중간 값으로 가지는 복수의 풀-업 코드들을 순차적으로 수신하여 상기 복수의 풀-업 코드들에 각각 상응하는 복수의 풀-업 임피던스들을 순차적으로 가지는 제1 풀-업 어레이, 상기 제1 풀-업 어레이와 상기 외부 저항 사이의 제1 노드의 전압과 기준 전압을 비교하여 복수의 제1 출력 신호들을 순차적으로 생성하는 제1 비교기, 상기 제1 비교기로부터 순차적으로 출력된 상기 복수의 제1 출력 신호들에 기초하여 결정된 상기 최종 풀-업 코드에 응답하여 상기 최종 풀-업 코드에 상응하는 풀-업 임피던스를 가지는 제2 풀-업 어레이, 상기 제2 풀-업 어레이에 연결되고, 상기 초기 풀-다운 코드를 중간 값으로 가지는 복수의 풀-다운 코드들을 순차적으로 수신하여 상기 복수의 풀-다운 코드들에 각각 상응하는 복수의 풀-다운 임피던스들을 순차적으로 가지는 풀-다운 어레이, 상기 제2 풀-업 어레이와 상기 풀-다운 어레이 사이의 제2 노드의 전압과 상기 기준 전압을 비교하여 복수의 제2 출력 신호들을 순차적으로 생성하는 제2 비교기, 및 상기 제1 비교기로부터 순차적으로 출력된 상기 복수의 제1 출력 신호들에 기초하여 상기 최종 풀-업 코드를 결정하고, 상기 제2 비교기로부터 순차적으로 출력된 상기 복수의 제2 출력 신호들에 기초하여 상기 최종 풀-다운 코드를 결정하는 상기 결정 회로를 포함할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로는 적어도 하나의 패드, 적어도 하나의 출력 드라이버 및 임피던스 조정 회로를 포함한다. 상기 적어도 하나의 출력 드라이버는 상기 적어도 하나의 패드를 통하여 신호를 송신한다. 상기 임피던스 조정 회로는 상기 적어도 하나의 출력 드라이버의 임피던스를 조정하도록 최종 풀-업 코드 및 최종 풀-다운 코드를 상기 적어도 하나의 출력 드라이버에 인가한다. 상기 임피던스 조정 회로는, 초기 임피던스 조정 동작 시 외부 저항에 기초하여 초기 풀-업 코드 및 초기 풀-다운 코드를 생성하는 칼리브레이션 동작을 수행하는 칼리브레이션부, 및 상기 초기 임피던스 조정 동작 시 상기 최종 풀-업 코드 및 상기 최종 풀-다운 코드로서 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 출력하고, 후속 임피던스 조정 동작 시 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 이용하여 상기 최종 풀-업 코드 및 상기 최종 풀-다운 코드를 생성하는 후처리부를 포함한다.
일 실시예에서, 상기 집적 회로는 시스템-온-칩, 모바일 시스템-온-칩, 프로세서, 메모리 컨트롤러 또는 메모리 장치일 수 있다.
일 실시예에서, 상기 외부 저항은 상기 집적 회로의 외부에 위치할 수 있다.
본 발명의 실시예들에 따른 임피던스 조정 회로 및 집적 회로는 초기 임피던스 조정 동작 시에 생성된 초기 풀-업 코드 및 초기 풀-다운 코드를 이용하여 단시간에 후속 임피던스 조정 동작을 수행할 수 있다.
도 1은 본 발명의 실시예들에 따른 임피던스 조정 회로를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 임피던스 조정 회로를 나타내는 회로도이다.
도 3은 도 2의 임피던스 조정 회로에 포함된 풀-업 어레이의 일 예를 나타내는 회로도이다.
도 4는 도 2의 임피던스 조정 회로에 포함된 풀-다운 어레이의 일 예를 나타내는 회로도이다.
도 5는 도 2의 임피던스 조정 회로에 포함된 결정 회로의 동작의 일 예를 설명하기 위한 도면이다.
도 6은 도 2의 임피던스 조정 회로의 초기 임피던스 조정 동작 및 후속 임피던스 조정 동작의 일 예를 설명하기 위한 타이밍도이다.
도 7은 본 발명의 다른 실시예에 따른 임피던스 조정 회로를 나타내는 회로도이다.
도 8은 도 7의 임피던스 조정 회로의 초기 임피던스 조정 동작 및 후속 임피던스 조정 동작의 일 예를 설명하기 위한 타이밍도이다.
도 9는 본 발명의 또 다른 실시예에 따른 임피던스 조정 회로를 나타내는 회로도이다.
도 10은 도 9의 임피던스 조정 회로의 초기 임피던스 조정 동작 및 후속 임피던스 조정 동작의 일 예를 설명하기 위한 타이밍도이다.
도 11은 본 발명의 또 다른 실시예에 따른 임피던스 조정 회로를 나타내는 회로도이다.
도 12는 도 11의 임피던스 조정 회로의 초기 임피던스 조정 동작 및 후속 임피던스 조정 동작의 일 예를 설명하기 위한 타이밍도이다.
도 13은 본 발명의 일 실시예에 따른 집적 회로를 나타내는 블록도이다.
도 14는 본 발명의 다른 실시예에 따른 집적 회로를 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 실시예들에 따른 임피던스 조정 회로를 나타내는 블록도이다.
도 1을 참조하면, 임피던스 조정 회로(100)는 칼리브레이션부(110) 및 후처리부(130)를 포함한다. 칼리브레이션부(110)는 외부 저항(R)에 연결될 수 있고, 후처리부(130)는 출력 드라이버(200), 종단 회로(미도시), 또는 출력 드라이버(200)와 상기 종단 회로가 병합된 병합 드라이버에 연결될 수 있다.
초기 임피던스 조정 동작 시, 칼리브레이션부(110)는 외부 저항(R)에 기초하여 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 생성하는 칼리브레이션 동작을 수행할 수 있다. 예를 들어, 칼리브레이션부(110)는 외부 저항(R)을 이용하여 내부의 풀-업 어레이의 풀-업 임피던스를 조정함으로써 초기 풀-업 코드(IPUC)를 생성하고, 상기 조정된 풀-업 임피던스를 이용하여 내부의 풀-다운 어레이의 풀-다운 임피던스를 조정함으로써 초기 풀-다운 코드(IPDC)를 생성할 수 있다. 여기서, 상기 초기 임피던스 조정 동작은, 임피던스 조정 회로(100)를 포함하는 집적 회로가 파워-온된 후 최초로 수행되는 임피던스 조정 동작을 의미할 수 있다.
상기 초기 임피던스 조정 동작 시, 후처리부(130)는 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPUC)로서 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 그대로 출력할 수 있다. 후처리부(130)로부터 출력된 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPUC)는 출력 드라이버(200), 상기 종단 회로, 또는 상기 병합 드라이버에 제공될 수 있다. 예를 들어, 출력 드라이버(200)에 포함된 풀-업 어레이는 최종 풀-업 코드(FPUC)에 응답하여 최종 풀-업 코드(FPUC)에 상응하는 풀-업 임피던스를 가질 수 있고, 출력 드라이버(200)에 포함된 풀-다운 어레이는 최종 풀-다운 코드(FPDC)에 응답하여 최종 풀-다운 코드(FPDC)에 상응하는 풀-다운 임피던스를 가질 수 있다. 이에 따라, 출력 드라이버(200)는 PVT(Process, Voltage, Temperature) 변동과 무관하게 소정의 풀-업 임피던스 및/또는 풀-다운 임피던스를 가질 수 있다.
상기 초기 임피던스 조정 동작에 의해 출력 드라이버(200) 및/또는 상기 종단 회로의 임피던스가 조정되어 임피던스 조정 회로(100)를 포함하는 집적 회로들 사이에서 왜곡 없는 신호가 송수신될 수 있다. 한편, 상기 초기 임피던스 조정 동작이 수행되더라도, 집적 회로의 구동 중 전원 전압 변동, 온도 변동에 의해 출력 드라이버(200) 및/또는 상기 종단 회로의 상기 임피던스가 변경되어 임피던스 부정합이 발생될 수 있다. 이에 따라, 임피던스 조정 회로(100)는 집적 회로의 구동 중 주기적으로 또는 소정의 제어 신호에 응답하여 후속 임피던스 조정 동작을 수행할 수 있다.
상기 초기 임피던스 조정 동작 이후에 수행되는 상기 후속 임피던스 조정 동작 시, 칼리브레이션부(110)는 상기 칼리브레이션 동작을 수행하지 않고, 상기 초기 임피던스 조정 동작 시에 생성된 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 출력할 수 있다. 상기 후속 임피던스 조정 동작 시, 후처리부(130)는 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성할 수 있다. 예를 들어, 후처리부(130)는 초기 풀-업 코드(IPUC)를 중간 값으로 가지고, 소정의 범위를 가지는 복수의 풀-업 코드들 중 하나를 최종 풀-업 코드(FPUC)로서 선택할 수 있고, 초기 풀-다운 코드(IPDC)를 중간 값으로 가지고, 소정의 범위를 가지는 복수의 풀-다운 코드들 중 하나를 최종 풀-업 코드(FPDC)로서 선택할 수 있다. 이와 같이, 상기 후속 임피던스 조정 동작 시, 후처리부(130)가 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)에 기초하여 최종 풀-업 코드(FPUC) 및 최종 풀-업 코드(FPDC)를 탐색함으로써, 상기 후속 임피던스 조정 동작의 임피던스 조정 시간이 단축될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 임피던스 조정 회로(100)는 상기 후속 임피던스 조정 동작 시 이전에 수행된 임피던스 조정 동작(예를 들어, 상기 초기 임피던스 조정 동작)에 의해 생성된 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-업 코드(FPDC)를 생성할 수 있다. 이에 따라, 본 발명의 실시예들에 따른 임피던스 조정 회로(100)는 상기 후속 임피던스 조정 동작의 임피던스 조정 시간을 단축시킬 수 있다.
도 2는 본 발명의 일 실시예에 따른 임피던스 조정 회로를 나타내는 회로도이다. 도 3은 도 2의 임피던스 조정 회로에 포함된 풀-업 어레이의 일 예를 나타내는 회로도이다. 도 4는 도 2의 임피던스 조정 회로에 포함된 풀-다운 어레이의 일 예를 나타내는 회로도이다. 도 5는 도 2의 임피던스 조정 회로에 포함된 결정 회로의 동작의 일 예를 설명하기 위한 도면이다.
도 2를 참조하면, 임피던스 조정 회로(300)는 칼리브레이션부(310) 및 후처리부(330)를 포함한다.
칼리브레이션부(310)는 패드(370)를 통하여 외부 저항(R)에 연결될 수 있다. 초기 임피던스 조정 동작 시, 칼리브레이션부(310)는 외부 저항(R)에 기초하여 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 생성하는 칼리브레이션 동작을 수행할 수 있다. 칼리브레이션부(310)는 제1 풀-업 어레이(311), 제1 비교기(313), 풀-업 상태 머신(315), 제2 풀-업 어레이(317), 제1 풀-다운 어레이(321), 제2 비교기(323) 및 풀-다운 상태 머신(325)을 포함할 수 있다.
제1 풀-업 어레이(311)는 패드(370)를 통하여 외부 저항(R)에 연결될 수 있다. 제1 풀-업 어레이(311)는 풀-업 상태 머신(315)으로부터 제공된 풀-업 코드(PUC)에 응답하여 풀-업 코드(PUC)에 상응하는 풀-업 임피던스를 가질 수 있다. 예를 들어, 제1 풀-업 어레이(311)는, 도 3에 도시된 바와 같이, 풀-업 코드(PUC)의 복수의 비트들(PUC<0>, PUC<1>, PUC<2>, PUC<3>)이 각각 인가되는 복수의 PMOS 트랜지스터들(P1, P2, P3, P4) 및 복수의 PMOS 트랜지스터들(P1, P2, P3, P4)에 각각 연결된 복수의 저항들(R1, R2, R3, R4)을 포함할 수 있다. 풀-업 코드(PUC)에 따라 복수의 PMOS 트랜지스터들(P1, P2, P3, P4)이 턴-온 또는 턴-오프됨으로써, 제1 풀-업 어레이(311)의 상기 풀-업 임피던스가 변경될 수 있다.
제1 비교기(313)는 제1 풀-업 어레이(311)와 외부 저항(R) 사이의 제1 노드(N1)의 전압과 기준 전압(VREF)을 비교할 수 있다. 실시예에 따라, 기준 전압(VREF)은 임피던스 조정 회로(300)의 내부 또는 외부에 위치한 기준 전압 생성기로부터 제공될 수 있다. 예를 들어, 기준 전압(VREF)은 전원 전압의 전압 레벨의 약 절반에 상응하는 전압 레벨을 가질 수 있다.
풀-업 상태 머신(315)은 제1 비교기(313)의 제1 출력 신호(CR1)에 기초하여 초기 풀-업 코드(IPUC)를 생성할 수 있다. 예를 들어, 풀-업 상태 머신(315)은 제1 풀-업 어레이(311)에 인가되는 풀-업 코드(PUC)를 순차적으로 증가 또는 감소시킬 수 있다. 풀-업 코드(PUC)가 순차적으로 증가 또는 감소되면, 제1 풀-업 어레이(311)의 상기 풀-업 임피던스가 순차적으로 변경되고, 제1 노드(N1)의 전압이 순차적으로 변경될 수 있다. 제1 비교기(313)는 순차적으로 변경된 제1 노드(N1)의 전압과 기준 전압(VREF)을 비교할 수 있다. 풀-업 상태 머신(315)은 풀-업 코드(PUC)의 증가 또는 감소에 따른 제1 출력 신호(CR1)를 순차적으로 수신할 수 있고, 순차적으로 수신된 제1 출력 신호(CR1)에 기초하여 초기 풀-업 코드(IPUC)로서 제1 노드(N1)의 전압을 기준 전압(VREF)과 실질적으로 동일하게 하는 풀-업 코드(PUC)를 선택할 수 있다. 풀-업 상태 머신(315)은 초기 풀-업 코드(IPUC)를 제2 풀-업 어레이(317)에 제공할 수 있다.
제2 풀-업 어레이(317)는 초기 풀-업 코드(IPUC)에 응답하여 초기 풀-업 코드(IPUC)에 상응하는 풀-업 임피던스를 가질 수 있다. 제2 풀-업 어레이(317)는 제1 풀-업 어레이(311)와 실질적으로 동일한 구성, 즉 도 3의 풀-업 어레이(380)와 같은 구성을 가질 수 있다.
제1 풀-다운 어레이(321)는 제2 풀-업 어레이(317)에 연결될 수 있다. 제1 풀-다운 어레이(321)는 풀-다운 상태 머신(325)으로부터 제공된 풀-다운 코드(PDC)에 응답하여 풀-다운 코드(PDC)에 상응하는 풀-다운 임피던스를 가질 수 있다. 예를 들어, 제1 풀-다운 어레이(321)는, 도 4에 도시된 바와 같이, 풀-다운 코드(PDC)의 복수의 비트들(PDC<0>, PDC<1>, PDC<2>, PDC<3>)이 각각 인가되는 복수의 NMOS 트랜지스터들(N1, N2, N3, N4) 및 복수의 NMOS 트랜지스터들(N1, N2, N3, N4)에 각각 연결된 복수의 저항들(R5, R6, R7, R8)을 포함할 수 있다. 풀-다운 코드(PDC)에 따라 복수의 NMOS 트랜지스터들(N1, N2, N3, N4)이 턴-온 또는 턴-오프됨으로써, 제1 풀-다운 어레이(321)의 상기 풀-다운 임피던스가 변경될 수 있다.
제2 비교기(323)는 제2 풀-업 어레이(317)와 제1 풀-다운 어레이(321) 사이의 제2 노드(N2)의 전압과 기준 전압(VREF)을 비교할 수 있다.
풀-다운 상태 머신(325)은 제2 비교기(323)의 제2 출력 신호(CR2)에 기초하여 초기 풀-다운 코드(IPDC)를 생성할 수 있다. 예를 들어, 풀-다운 상태 머신(325)은 제1 풀-다운 어레이(321)에 인가되는 풀-다운 코드(PDC)를 순차적으로 증가 또는 감소시킬 수 있다. 풀-다운 코드(PDC)가 순차적으로 증가 또는 감소되면, 제1 풀-다운 어레이(321)의 상기 풀-다운 임피던스가 순차적으로 변경되고, 제2 노드(N2)의 전압이 순차적으로 변경될 수 있다. 제2 비교기(323)는 순차적으로 변경된 제2 노드(N2)의 전압과 기준 전압(VREF)을 비교할 수 있다. 풀-다운 상태 머신(325)은 풀-다운 코드(PDC)의 증가 또는 감소에 따른 제2 출력 신호(CR2)를 순차적으로 수신할 수 있고, 순차적으로 수신된 제2 출력 신호(CR2)에 기초하여 초기 풀-다운 코드(IPDC)로서 제2 노드(N2)의 전압을 기준 전압(VREF)과 실질적으로 동일하게 하는 풀-다운 코드(PDC)를 선택할 수 있다. 이와 같이, 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)가 생성되고, 후처리부(330)는 칼리브레이션부(310)에서 생성된 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)로서 출력할 수 있다. 이에 따라, 상기 초기 임피던스 조정 동작이 완료될 수 있다.
임피던스 조정 회로(300)는 구동 중 후속 임피던스 조정 동작을 더욱 수행할 수 있다. 상기 후속 임피던스 조정 동작 시, 칼리브레이션부(310)는 상기 칼리브레이션 동작을 수행하지 않고, 상기 초기 임피던스 조정 동작 시에 생성된 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 출력할 수 있다. 상기 후속 임피던스 조정 동작 시, 후처리부(330)는 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성할 수 있다. 후처리부(330)는 복수의 풀-업 어레이들(331, 333, 335, 337, 339), 복수의 풀-다운 어레이들(341, 343, 345, 347, 349), 복수의 비교기들(C3, C4, C5, C6, C7) 및 결정 회로(360)를 포함할 수 있다.
복수의 풀-업 어레이들(331, 333, 335, 337, 339)은 초기 풀-업 코드(IPUC)를 중간 값으로 가지는 복수의 풀-업 코드들(IPUC+2, IPUC+1, IPUC, IPUC-1, IPUC-2)에 응답하여 복수의 풀-업 코드들(IPUC+2, IPUC+1, IPUC, IPUC-1, IPUC-2)에 각각 상응하는 복수의 풀-업 임피던스들을 가질 수 있다. 예를 들어, 복수의 풀-업 어레이들(331, 333, 335, 337, 339)은 제3 내지 제7 풀-업 어레이들(331, 333, 335, 337, 339)을 포함할 수 있다. 제3 내지 제7 풀-업 어레이들(331, 333, 335, 337, 339)은 풀-업 상태 머신(315)으로부터 초기 풀-업 코드(IPUC)보다 2가 큰 풀-업 코드(IPUC+2), 초기 풀-업 코드(IPUC)보다 1이 큰 풀-업 코드(IPUC+1), 초기 풀-업 코드(IPUC), 초기 풀-업 코드(IPUC)보다 1이 작은 풀-업 코드(IPUC-1), 및 초기 풀-업 코드(IPUC)보다 2가 작은 풀-업 코드(IPUC-2)를 각각 수신할 수 있다. 이에 따라, 제3 풀-업 어레이(331)는 초기 풀-업 코드(IPUC)보다 2가 큰 풀-업 코드(IPUC+2)에 상응하는 풀-업 임피던스를 가질 수 있고, 제4 풀-업 어레이(333)는 초기 풀-업 코드(IPUC)보다 1이 큰 풀-업 코드(IPUC+1)에 상응하는 풀-업 임피던스를 가질 수 있으며, 제5 풀-업 어레이(335)는 초기 풀-업 코드(IPUC)에 상응하는 풀-업 임피던스를 가질 수 있고, 제6 풀-업 어레이(337)는 초기 풀-업 코드(IPUC)보다 1이 작은 풀-업 코드(IPUC-1)에 상응하는 풀-업 임피던스를 가질 수 있고, 제7 풀-업 어레이(339)는 초기 풀-업 코드(IPUC)보다 2가 작은 풀-업 코드(IPUC-2)에 상응하는 풀-업 임피던스를 가질 수 있다. 복수의 풀-업 어레이들(331, 333, 335, 337, 339) 각각은 도 3의 풀-업 어레이(380)와 실질적으로 동일한 구성을 가질 수 있다.
복수의 풀-다운 어레이들(341, 343, 345, 347, 349)은 복수의 풀-업 어레이들(331, 333, 335, 337, 339)에 각각 연결되고, 초기 풀-다운 코드(IPDC)를 중간 값으로 가지는 복수의 풀-다운 코드들(IPDC+2, IPDC+1, IPDC, IPDC-1, IPDC-2)에 응답하여 복수의 풀-다운 코드들(IPDC+2, IPDC+1, IPDC, IPDC-1, IPDC-2)에 각각 상응하는 복수의 풀-다운 임피던스들을 가질 수 있다. 예를 들어, 복수의 풀-다운 어레이들(341, 343, 345, 347, 349)은 제2 내지 제6 풀-다운 어레이들(341, 343, 345, 347, 349)을 포함할 수 있다. 제2 내지 제6 풀-다운 어레이들(341, 343, 345, 347, 349)은 제3 내지 제7 풀-업 어레이들(331, 333, 335, 337, 339)에 각각 연결될 수 있고, 풀-다운 상태 머신(325)으로부터 초기 풀-다운 코드(IPDC)보다 2가 큰 풀-다운 코드(IPDC+2), 초기 풀-다운 코드(IPDC)보다 1이 큰 풀-다운 코드(IPDC+1), 초기 풀-다운 코드(IPDC), 초기 풀-다운 코드(IPDC)보다 1이 작은 풀-다운 코드(IPDC-1), 및 초기 풀-다운 코드(IPDC)보다 2가 작은 풀-다운 코드(IPDC-2)를 각각 수신할 수 있다. 이에 따라, 제2 풀-다운 어레이(341)는 초기 풀-다운 코드(IPDC)보다 2가 큰 풀-다운 코드(IPDC+2)에 상응하는 풀-다운 임피던스를 가질 수 있고, 제3 풀-다운 어레이(343)는 초기 풀-다운 코드(IPDC)보다 1이 큰 풀-다운 코드(IPDC+1)에 상응하는 풀-다운 임피던스를 가질 수 있으며, 제4 풀-다운 어레이(345)는 초기 풀-다운 코드(IPDC)에 상응하는 풀-다운 임피던스를 가질 수 있고, 제5 풀-다운 어레이(347)는 초기 풀-다운 코드(IPDC)보다 1이 작은 풀-다운 코드(IPDC-1)에 상응하는 풀-다운 임피던스를 가질 수 있고, 제6 풀-다운 어레이(349)는 초기 풀-다운 코드(IPDC)보다 2가 작은 풀-다운 코드(IPDC-2)에 상응하는 풀-다운 임피던스를 가질 수 있다. 복수의 풀-다운 어레이들(341, 343, 345, 347, 349) 각각은 도 4의 풀-다운 어레이(390)와 실질적으로 동일한 구성을 가질 수 있다.
복수의 비교기들(C3, C4, C5, C6, C7)은 복수의 풀-업 어레이들(331, 333, 335, 337, 339)과 복수의 풀-다운 어레이들(341, 343, 345, 347, 349) 사이의 복수의 노드들(N3, N4, N5, N6, N7)의 전압들과 기준 전압(VREF)을 비교할 수 있다. 예를 들어, 복수의 비교기들(C3, C4, C5, C6, C7)은 제3 내지 제7 비교기들(C3, C4, C5, C6, C7)을 포함할 수 있다. 제3 비교기(C3)는 제3 풀-업 어레이(331)와 제2 풀-다운 어레이(341) 사이의 제3 노드(N3)의 전압과 기준 전압(VREF)을 비교하여 제3 출력 신호(CR3)를 생성할 수 있고, 제4 비교기(C4)는 제4 풀-업 어레이(333)와 제3 풀-다운 어레이(343) 사이의 제4 노드(N4)의 전압과 기준 전압(VREF)을 비교하여 제4 출력 신호(CR4)를 생성할 수 있으며, 제5 비교기(C5)는 제5 풀-업 어레이(335)와 제4 풀-다운 어레이(345) 사이의 제5 노드(N5)의 전압과 기준 전압(VREF)을 비교하여 제5 출력 신호(CR5)를 생성할 수 있고, 제6 비교기(C6)는 제6 풀-업 어레이(337)와 제5 풀-다운 어레이(347) 사이의 제6 노드(N6)의 전압과 기준 전압(VREF)을 비교하여 제6 출력 신호(CR6)를 생성할 수 있으며, 제7 비교기(C7)는 제7 풀-업 어레이(339)와 제6 풀-다운 어레이(349) 사이의 제7 노드(N7)의 전압과 기준 전압(VREF)을 비교하여 제7 출력 신호(CR7)를 생성할 수 있다.
결정 회로(360)는 복수의 비교기들(C3, C4, C5, C6, C7)의 출력 신호들(CR3, CR4, CR5, CR6, CR7)에 기초하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 결정할 수 있다. 예를 들어, 도 5에 도시된 표(400)에서와 같이, 제3 내지 제7 출력 신호들(CR3, CR4, CR5, CR6, CR7)이 모두 ‘0’인 경우(410), 결정 회로(360)는 초기 풀-업 코드(IPUC)보다 2가 큰 풀-업 코드(IPUC+2) 및 초기 풀-다운 코드(IPDC)보다 2가 큰 풀-다운 코드(IPDC+2)를 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)로 결정할 수 있다. 또한, 결정 회로(360)는, 제3 출력 신호(CR3)가 ‘1’이고, 제4 내지 제7 출력 신호들(CR4, CR5, CR6, CR7)이 ‘0’인 경우(420), 초기 풀-업 코드(IPUC)보다 1이 큰 풀-업 코드(IPUC+1) 및 초기 풀-다운 코드(IPDC)보다 1이 큰 풀-다운 코드(IPDC+1)를 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)로 결정할 수 있다. 또한, 결정 회로(360)는, 제3 및 제4 출력 신호(CR3, CR4)가 ‘1’이고, 제5 내지 제7 출력 신호들(CR5, CR6, CR7)이 ‘0’인 경우(430), 또는 제3 내지 제5 출력 신호들(CR3, CR4, CR5)가 ‘1’이고, 제6 및 제7 출력 신호들(CR6, CR7)이 ‘0’인 경우(440), 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)로 결정할 수 있다. 또한, 결정 회로(360)는, 제3 내지 제6 출력 신호들(CR3, CR4, CR5, CR6)가 ‘1’이고, 제7 출력 신호(CR7)가 ‘0’인 경우(450), 초기 풀-업 코드(IPUC)보다 1이 작은 풀-업 코드(IPUC-1) 및 초기 풀-다운 코드(IPDC)보다 1이 작은 풀-다운 코드(IPDC-1)를 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)로 결정할 수 있다. 또한, 결정 회로(360)는, 제3 내지 제7 출력 신호들(CR3, CR4, CR5, CR6, CR7)이 모두 ‘1’인 경우(460), 초기 풀-업 코드(IPUC)보다 2가 작은 풀-업 코드(IPUC-2) 및 초기 풀-다운 코드(IPDC)보다 2가 작은 풀-다운 코드(IPDC-2)를 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)로 결정할 수 있다. 이와 같이, 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)가 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 생성됨으로써, 상기 후속 임피던스 조정 동작이 완료될 수 있다.
일 실시예에서, 후처리부(330)는 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성하는 상기 후속 임피던스 조정 동작을 두 개의 클록 사이클들 동안 완료할 수 있다. 예를 들어, 제1 클록 사이클에서 복수의 비교기들(C3, C4, C5, C6, C7)이 복수의 노드들(N3, N4, N5, N6, N7)의 전압들과 기준 전압(VREF)을 비교하여 복수의 출력 신호들(CR3, CR4, CR5, CR6, CR7)을 출력할 수 있고, 제2 클록 사이클에서 결정 회로(360)가 복수의 비교기들(C3, C4, C5, C6, C7)의 복수의 출력 신호들(CR3, CR4, CR5, CR6, CR7)에 기초하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 결정할 수 있다. 한편, 종래의 임피던스 조정 회로는 상기 초기 임피던스 조정 동작뿐만 아니라 상기 후속 임피던스 조정 동작 시에도 약 수백 클록 사이클들을 소요하였으나, 후처리부(330)를 포함하는 임피던스 조정 회로(300)는 약 두 개의 클록 사이클들 만에 상기 후속 임피던스 조정 동작을 수행할 수 있다.
한편, 실시예에 따라, 복수의 풀-업 어레이들(331, 333, 335, 337, 339) 중 적어도 하나의 풀-업 어레이 및 복수의 풀-다운 어레이들(341, 343, 345, 347, 349) 중 적어도 하나의 풀-다운 어레이는 칼리브레이션부(310)와 후처리부(330)에 의해 공유될 수 있다. 예를 들어, 후처리부(330)는 제5 풀-업 어레이(335)로서 칼리브레이션부(310)에 포함된 제2 풀-업 어레이(317)를 이용할 수 있고, 제4 풀-다운 어레이(345)로서 칼리브레이션부(310)에 포함된 제1 풀-다운 어레이(321)를 이용할 수 있다. 또한, 이 경우, 후처리부(330)는 제5 비교기(C5)로서 칼리브레이션부(310)에 포함된 제2 비교기(323)를 이용할 수 있다.
또한, 일 실시예에서, 제1 후속 임피던스 조정 동작이 수행된 후, 제1 후속 임피던스 조정 동작 시 생성된 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 중간 값을 가지는 복수의 풀-업 코드들 및 복수의 풀-다운 코드들이 복수의 풀-업 어레이들(331, 333, 335, 337, 339) 및 복수의 풀-다운 어레이들(341, 343, 345, 347, 349)에 인가될 수 있고, 후처리부(330)는, 상기 제1 후속 임피던스 조정 동작 이후 수행된 제2 후속 임피던스 조정 동작 시, 제1 후속 임피던스 조정 동작 시 생성된 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성할 수 있다. 다른 실시예에서, 후처리부(330)는, 상기 제2 후속 임피던스 조정 동작 시, 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 임피던스 조정 회로(300)에서, 상기 초기 임피던스 조정 동작 시 칼리브레이션부(310)가 상기 칼리브레이션 동작을 수행하여 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 생성하고, 상기 후속 임피던스 조정 동작 시 후처리부(330)가 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성할 수 있다. 상기 후속 임피던스 조정 동작 시 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)가 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)에 기초하여 생성되므로, 본 발명의 일 실시예에 따른 임피던스 조정 회로(300)는 상기 후속 임피던스 조정 동작의 임피던스 조정 시간을 단축시킬 수 있다.
도 6은 도 2의 임피던스 조정 회로의 초기 임피던스 조정 동작 및 후속 임피던스 조정 동작의 일 예를 설명하기 위한 타이밍도이다.
도 2 및 도 6을 참조하면, 초기 임피던스 조정 동작 시, 칼리브레이션부(310)는 외부 저항(R)에 기초하여 초기 풀-업 코드(IPUC)를 생성하는 풀-업 칼리브레이션 동작을 수행할 수 있다. 초기 풀-업 코드(IPUC)가 생성되면, 칼리브레이션부(310)는 초기 풀-다운 코드(IPUC)를 생성하는 풀-다운 칼리브레이션 동작을 수행할 수 있다. 후-처리부(330)는 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)로서 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPUC)를 그대로 출력할 수 있다.
임피던스 조정 회로(300)는, 구동 중, 전원 전압 변동, 온도 변동 등에 따른 임피던스 부정합을 방지하도록 후속 임피던스 조정 동작을 수행할 수 있다. 상기 후속 임피던스 조정 동작 시, 칼리브레이션부(310)는 상기 풀-업 및 풀-다운 칼리브레이션 동작을 수행하지 않고, 후처리부(330)는 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성할 수 있다. 상기 후속 임피던스 조정 동작은 두 개의 클록 사이클들(CC1, CC2) 동안 완료될 수 있다. 예를 들어, 제1 클록 사이클(CC1)에서, 후처리부(330)에 포함된 복수의 비교기들(C3, C4, C5, C6, C7)이 복수의 노드들(N3, N4, N5, N6, N7)의 전압들과 기준 전압(VREF)을 비교하여 복수의 출력 신호들(CR3, CR4, CR5, CR6, CR7)을 출력할 수 있다. 제2 클록 사이클(CC2)에서, 후처리부(330)에 포함된 결정 회로(360)가 복수의 비교기들(C3, C4, C5, C6, C7)의 복수의 출력 신호들(CR3, CR4, CR5, CR6, CR7)에 기초하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 결정할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 임피던스 조정 회로(300)는 상기 후속 임피던스 조정 동작 시 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성하므로, 상기 후속 임피던스 조정 동작의 임피던스 조정 시간을 단축시킬 수 있다.
도 7은 본 발명의 다른 실시예에 따른 임피던스 조정 회로를 나타내는 회로도이다.
도 7을 참조하면, 임피던스 조정 회로(500)는 칼리브레이션부(310) 및 후처리부(530)를 포함한다.
칼리브레이션부(310)는, 초기 임피던스 조정 동작 시, 외부 저항(R)에 기초하여 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 생성하는 칼리브레이션 동작을 수행하고, 후속 임피던스 조정 동작 시, 상기 칼리브레이션 동작을 수행하지 않을 수 있다.
후처리부(530)는, 상기 초기 임피던스 조정 동작 시, 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)로서 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 그대로 출력하고, 상기 후속 임피던스 조정 동작 시, 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성할 수 있다. 후처리부(530)는 복수의 제1 풀-업 어레이들(531, 532, 533, 534, 535), 복수의 제1 비교기들(C11, C12, C13, C14, C15), 복수의 제2 풀-업 어레이들(536, 537, 538, 539, 540), 복수의 풀-다운 어레이들(546, 547, 548, 549, 550), 복수의 제2 비교기들(C21, C22, C23, C24, C25) 및 결정 회로(560)를 포함할 수 있다.
복수의 제1 풀-업 어레이들(531, 532, 533, 534, 535)은 복수의 저항들(R1, R2, R3, R4, R5)에 각각 연결되고, 초기 풀-업 코드(IPUC)를 중간 값으로 가지는 복수의 풀-업 코드들에 응답하여 상기 복수의 풀-업 코드들에 각각 상응하는 복수의 풀-업 임피던스들을 가질 수 있다.
복수의 제1 비교기들(C11, C12, C13, C14, C15)은 복수의 제1 풀-업 어레이들(531, 532, 533, 534, 535)과 복수의 저항들(R1, R2, R3, R4, R5) 사이의 복수의 제1 노드들(N11, N12, N13, N14, N15)의 전압들과 기준 전압(VREF)을 비교하여 복수의 제1 출력 신호들(CR11, CR12, CR13, CR14, CR15)을 생성할 수 있다.
결정 회로(560)는 복수의 제1 비교기들(C11, C12, C13, C14, C15)의 복수의 제1 출력 신호들(CR11, CR12, CR13, CR14, CR15)에 기초하여 최종 풀-업 코드(FPUC)를 결정할 수 있다. 예를 들어, 결정 회로(560)는 기준 전압(VREF)과 실질적으로 동일한 전압을 가지는 노드에 연결된 풀-업 어레이에 인가된 풀-업 코드를 최종 풀-업 코드(FPUC)로 결정할 수 있다.
결정 회로(560)는 최종 풀-업 코드(FPUC)를 복수의 제2 풀-업 어레이들(536, 537, 538, 539, 540)에 인가할 수 있고, 복수의 제2 풀-업 어레이들(536, 537, 538, 539, 540)는 최종 풀-업 코드(FPUC)에 상응하는 풀-업 임피던스를 가질 수 있다.
복수의 풀-다운 어레이들(546, 547, 548, 549, 550)은 복수의 제2 풀-업 어레이들(536, 537, 538, 539, 540)에 각각 연결되고, 초기 풀-다운 코드(IPDC)를 중간 값으로 가지는 복수의 풀-다운 코드들에 응답하여 상기 복수의 풀-다운 코드들에 각각 상응하는 복수의 풀-다운 임피던스들을 가질 수 있다.
복수의 제2 비교기들(C21, C22, C23, C24, C25)은 복수의 제2 풀-업 어레이들(536, 537, 538, 539, 540)과 복수의 풀-다운 어레이들(546, 547, 548, 549, 550) 사이의 복수의 제2 노드들(N21, N22, N23, N24, N25)의 전압들과 기준 전압(VREF)을 비교하여 복수의 제2 출력 신호들(CR21, CR22, CR23, CR24, CR25)을 생성할 수 있다.
결정 회로(560)는 복수의 제2 비교기들(C21, C22, C23, C24, C25)의 복수의 제2 출력 신호들(CR21, CR22, CR23, CR24, CR25)에 기초하여 최종 풀-다운 코드(FPDC)를 결정할 수 있다. 예를 들어, 결정 회로(560)는 기준 전압(VREF)과 실질적으로 동일한 전압을 가지는 노드에 연결된 풀-다운 어레이에 인가된 풀-다운 코드를 최종 풀-다운 코드(FPDC)로 결정할 수 있다.
일 실시예에서, 후처리부(530)는 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성하는 상기 후속 임피던스 조정 동작을 네 개의 클록 사이클들 동안 완료할 수 있다. 예를 들어, 제1 클록 사이클에서 복수의 제1 비교기들(C11, C12, C13, C14, C15)이 복수의 제1 노드들(N11, N12, N13, N14, N15)의 전압들과 기준 전압(VREF)을 비교하여 복수의 제1 출력 신호들(CR11, CR12, CR13, CR14, CR15)을 생성할 수 있고, 제2 클록 사이클에서 결정 회로(560)가 복수의 제1 비교기들(C11, C12, C13, C14, C15)의 복수의 제1 출력 신호들(CR11, CR12, CR13, CR14, CR15)에 기초하여 최종 풀-업 코드(FPUC)를 결정할 수 있으며, 제3 클록 사이클에서 복수의 제2 비교기들(C21, C22, C23, C24, C25)이 복수의 제2 노드들(N21, N22, N23, N24, N25)의 전압들과 기준 전압(VREF)을 비교하여 복수의 제2 출력 신호들(CR21, CR22, CR23, CR24, CR25)을 생성할 수 있고, 제4 클록 사이클에서 결정 회로(560)가 복수의 제2 비교기들(C21, C22, C23, C24, C25)의 복수의 제2 출력 신호들(CR21, CR22, CR23, CR24, CR25)에 기초하여 최종 풀-다운 코드(FPDC)를 결정할 수 있다.
한편, 실시예에 따라, 복수의 저항들(R1, R2, R3, R4, R5) 중 적어도 하나의 저항은 외부 저항(R)일 수 있다. 또한, 실시예에 따라, 복수의 제1 풀-업 어레이들(531, 532, 533, 534, 535) 및 복수의 제2 풀-업 어레이들(536, 537, 538, 539, 540) 중 적어도 하나의 풀-업 어레이 및 복수의 풀-다운 어레이들(546, 547, 548, 549, 550) 중 적어도 하나의 풀-다운 어레이는 칼리브레이션부(310)와 후처리부(530)에 의해 공유될 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 임피던스 조정 회로(500)는 상기 후속 임피던스 조정 동작 시 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성하므로, 상기 후속 임피던스 조정 동작의 임피던스 조정 시간을 단축시킬 수 있다.
도 8은 도 7의 임피던스 조정 회로의 초기 임피던스 조정 동작 및 후속 임피던스 조정 동작의 일 예를 설명하기 위한 타이밍도이다.
도 7 및 도 8을 참조하면, 초기 임피던스 조정 동작 시, 칼리브레이션부(310)는 외부 저항(R)에 기초하여 초기 풀-업 코드(IPUC)를 생성하는 풀-업 칼리브레이션 동작을 수행할 수 있다. 초기 풀-업 코드(IPUC)가 생성되면, 칼리브레이션부(310)는 초기 풀-다운 코드(IPUC)를 생성하는 풀-다운 칼리브레이션 동작을 수행할 수 있다. 후-처리부(530)는 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)로서 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPUC)를 그대로 출력할 수 있다.
임피던스 조정 회로(500)는, 구동 중, 전원 전압 변동, 온도 변동 등에 따른 임피던스 부정합을 방지하도록 후속 임피던스 조정 동작을 수행할 수 있다. 상기 후속 임피던스 조정 동작 시, 칼리브레이션부(310)는 상기 풀-업 및 풀-다운 칼리브레이션 동작을 수행하지 않고, 후처리부(530)는 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성할 수 있다. 상기 후속 임피던스 조정 동작은 네 개의 클록 사이클들(CC11, CC12, CC21, CC22) 동안 완료될 수 있다. 예를 들어, 후처리부(530)가 제1 클록 사이클(CC11)에서 풀-업 비교 동작을 수행하고, 제2 클록 사이클(CC12)에서 풀-업 결정 동작을 수행하며, 제3 클록 사이클(CC21)에서 풀-다운 비교 동작을 수행하고, 제4 클록 사이클(CC22)에서 풀-다운 결정 동작을 수행함으로써, 상기 후속 임피던스 조정 동작이 완료될 수 있다.
이와 같이, 본 발명의 다른 실시예에 따른 임피던스 조정 회로(500)는 상기 후속 임피던스 조정 동작 시 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성하므로, 상기 후속 임피던스 조정 동작의 임피던스 조정 시간을 단축시킬 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 임피던스 조정 회로를 나타내는 회로도이다.
도 9를 참조하면, 임피던스 조정 회로(600)는 칼리브레이션부(310) 및 후처리부(630)를 포함한다.
칼리브레이션부(310)는, 초기 임피던스 조정 동작 시, 외부 저항(R)에 기초하여 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 생성하는 칼리브레이션 동작을 수행하고, 후속 임피던스 조정 동작 시, 상기 칼리브레이션 동작을 수행하지 않을 수 있다.
후처리부(630)는, 상기 초기 임피던스 조정 동작 시, 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)로서 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 그대로 출력하고, 상기 후속 임피던스 조정 동작 시, 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성할 수 있다. 후처리부(630)는 풀-업 어레이(631), 풀-다운 어레이(641), 비교기(C31) 및 결정 회로(660)를 포함할 수 있다.
풀-업 어레이(631)는 칼리브레이션부(310) 또는 결정 회로(660)로부터 초기 풀-업 코드(IPUC)를 중간 값으로 가지는 복수의 풀-업 코드들을 순차적으로 수신하여 상기 복수의 풀-업 코드들에 각각 상응하는 복수의 풀-업 임피던스들을 순차적으로 가질 수 있다. 예를 들어, 풀-업 어레이(631)는, 상기 후속 임피던스 조정 동작 시 첫 클록 사이클에서 칼리브레이션부(310)로부터 초기 풀-업 코드(IPUC)를 수신하고, 후속 클록 사이클들에서 결정 회로(660)로부터 초기 풀-업 코드(IPUC)보다 증가 또는 감소된 풀-업 코드들을 순차적으로 수신할 수 있다.
풀-다운 어레이(641)는 풀-업 어레이(631)에 연결되고, 칼리브레이션부(310) 또는 결정 회로(660)로부터 초기 풀-다운 코드(IPDC)를 중간 값으로 가지는 복수의 풀-다운 코드들을 순차적으로 수신하여 상기 복수의 풀-다운 코드들에 각각 상응하는 복수의 풀-다운 임피던스들을 순차적으로 가질 수 있다. 예를 들어, 풀-다운 어레이(641)는, 상기 후속 임피던스 조정 동작 시 첫 클록 사이클에서 칼리브레이션부(310)로부터 초기 풀-다운 코드(IPDC)를 수신하고, 후속 클록 사이클들에서 결정 회로(660)로부터 초기 풀-다운 코드(IPDC)보다 증가 또는 감소된 풀-다운 코드들을 순차적으로 수신할 수 있다.
비교기(C31)는 풀-업 어레이(631)와 풀-다운 어레이(641) 사이의 노드(N31)의 전압과 기준 전압(VREF)을 비교하여 복수의 출력 신호들(CR31)을 순차적으로 생성할 수 있다. 예를 들어, 비교기(C31)에서 순차적으로 출력되는 복수의 출력 신호들(CR31)은 도 2의 복수의 비교기들(C3, C4, C5, C6, C7)로부터 출력되는 복수의 출력 신호들(CR3, CR4, CR5, CR6, CR7)에 상응할 수 있다.
결정 회로(660)는 비교기(C31)로부터 순차적으로 출력된 복수의 출력 신호들(CR31)에 기초하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 결정할 수 있다.
한편, 실시예에 따라, 풀-업 어레이(631), 풀-다운 어레이(641) 및 비교기(C31)는 칼리브레이션부(310)와 후처리부(630)에 의해 공유될 수 있다. 예를 들어, 후처리부(630)는 결정 회로(660)만을 포함하고, 풀-업 어레이(631), 풀-다운 어레이(641) 및 비교기(C31)로서 칼리브레이션부(310)에 포함된 풀-업 어레이, 풀-다운 어레이 및 비교기를 이용할 수 있다.
상술한 바와 같이, 본 발명의 또 다른 실시예에 따른 임피던스 조정 회로(600)는 상기 후속 임피던스 조정 동작 시 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성하므로, 상기 후속 임피던스 조정 동작의 임피던스 조정 시간을 단축시킬 수 있다.
도 10은 도 9의 임피던스 조정 회로의 초기 임피던스 조정 동작 및 후속 임피던스 조정 동작의 일 예를 설명하기 위한 타이밍도이다.
도 9 및 도 10을 참조하면, 초기 임피던스 조정 동작 시, 칼리브레이션부(310)는 외부 저항(R)에 기초하여 초기 풀-업 코드(IPUC)를 생성하는 풀-업 칼리브레이션 동작을 수행할 수 있다. 초기 풀-업 코드(IPUC)가 생성되면, 칼리브레이션부(310)는 초기 풀-다운 코드(IPUC)를 생성하는 풀-다운 칼리브레이션 동작을 수행할 수 있다. 후-처리부(630)는 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)로서 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPUC)를 그대로 출력할 수 있다.
임피던스 조정 회로(600)는, 구동 중, 전원 전압 변동, 온도 변동 등에 따른 임피던스 부정합을 방지하도록 후속 임피던스 조정 동작을 수행할 수 있다. 상기 후속 임피던스 조정 동작 시, 칼리브레이션부(310)는 상기 풀-업 및 풀-다운 칼리브레이션 동작을 수행하지 않고, 후처리부(630)는 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성할 수 있다. 상기 후속 임피던스 조정 동작은 소정의 개수의 클록 사이클들(CC31, CC32) 동안 완료될 수 있다. 예를 들어, 후처리부(630)가 제1 클록 사이클들(CC31)에서 비교 동작을 수행하고, 제2 클록 사이클(CC32)에서 결정 동작을 수행함으로써, 상기 후속 임피던스 조정 동작이 완료될 수 있다. 한편, 제1 클록 사이클들(CC31)의 수는 풀-업 어레이(631)에 인가되는 풀-업 코드들의 수 또는 풀-다운 어레이(641)에 인가되는 풀-다운 코드들의 수에 상응할 수 있고, 예를 들어, 수십 클록 사이클들 이하일 수 있다.
이와 같이, 본 발명의 또 다른 실시예에 따른 임피던스 조정 회로(600)는 상기 후속 임피던스 조정 동작 시 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성하므로, 상기 후속 임피던스 조정 동작의 임피던스 조정 시간을 단축시킬 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 임피던스 조정 회로를 나타내는 회로도이다.
도 11을 참조하면, 임피던스 조정 회로(700)는 칼리브레이션부(310) 및 후처리부(730)를 포함한다.
칼리브레이션부(310)는, 초기 임피던스 조정 동작 시, 외부 저항(R)에 기초하여 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 생성하는 칼리브레이션 동작을 수행하고, 후속 임피던스 조정 동작 시, 상기 칼리브레이션 동작을 수행하지 않을 수 있다.
후처리부(730)는, 상기 초기 임피던스 조정 동작 시, 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)로서 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 그대로 출력하고, 상기 후속 임피던스 조정 동작 시, 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성할 수 있다. 후처리부(730)는 제1 풀-업 어레이(731), 제1 비교기(C41), 제2 풀-업 어레이(736), 풀-다운 어레이(741), 제2 비교기(C42) 및 결정 회로(760)를 포함할 수 있다.
제1 풀-업 어레이(731)는 외부 저항(R)에 연결되고, 칼리브레이션부(310) 또는 결정 회로(760)로부터 초기 풀-업 코드(IPUC)를 중간 값으로 가지는 복수의 풀-업 코드들을 순차적으로 수신하여 상기 복수의 풀-업 코드들에 각각 상응하는 복수의 풀-업 임피던스들을 순차적으로 가질 수 있다.
제1 비교기(C41)는 제1 풀-업 어레이(731)와 외부 저항(R) 사이의 제1 노드(N41)의 전압과 기준 전압(VREF)을 비교하여 복수의 제1 출력 신호들(CR41)을 순차적으로 생성할 수 있다.
결정 회로(760)는 제1 비교기(C41)로부터 순차적으로 출력된 복수의 제1 출력 신호들(CR41)에 기초하여 최종 풀-업 코드(FPUC)를 결정할 수 있다. 결정 회로(760)는 최종 풀-업 코드(FPUC)를 제2 풀-업 어레이(736)에 인가할 수 있다. 예를 들어, 결정 회로(760)는 제1 노드(N41)의 전압이 기준 전압(VREF)과 실질적으로 동일해질 때에 제1 풀-업 어레이(731)에 인가된 풀-업 코드를 최종 풀-업 코드(FPUC)로 결정할 수 있다.
제2 풀-업 어레이(736)는 최종 풀-업 코드(FPUC)에 응답하여 최종 풀-업 코드(FPUC)에 상응하는 풀-업 임피던스를 가질 수 있다.
풀-다운 어레이(741)는 제2 풀-업 어레이(736)에 연결되고, 칼리브레이션부(310) 또는 결정 회로(760)로부터 초기 풀-다운 코드(IPDC)를 중간 값으로 가지는 복수의 풀-다운 코드들을 순차적으로 수신하여 상기 복수의 풀-다운 코드들에 각각 상응하는 복수의 풀-다운 임피던스들을 순차적으로 가질 수 있다.
제2 비교기(C42)는 제2 풀-업 어레이(736)와 풀-다운 어레이(741) 사이의 제2 노드(N42)의 전압과 기준 전압(VREF)을 비교하여 복수의 제2 출력 신호들(CR42)을 순차적으로 생성할 수 있다.
결정 회로(760)는 제2 비교기(C42)로부터 순차적으로 출력된 복수의 제2 출력 신호들(CR42)에 기초하여 최종 풀-다운 코드(FPDC)를 결정할 수 있다. 결정 회로(760)는 최종 풀-업 코드(FPUC)를 제2 풀-업 어레이(736)에 인가할 수 있다. 예를 들어, 결정 회로(760)는 제2 노드(N42)의 전압이 기준 전압(VREF)과 실질적으로 동일해질 때에 풀-다운 어레이(741)에 인가된 풀-다운 코드를 최종 풀-다운 코드(FPDC)로 결정할 수 있다.
한편, 실시예에 따라, 제1 풀-업 어레이(731), 제1 비교기(C41), 제2 풀-업 어레이(736), 풀-다운 어레이(741), 제2 비교기(C42)는 칼리브레이션부(310)와 후처리부(730)에 의해 공유될 수 있다.
상술한 바와 같이, 본 발명의 또 다른 실시예에 따른 임피던스 조정 회로(700)는 상기 후속 임피던스 조정 동작 시 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성하므로, 상기 후속 임피던스 조정 동작의 임피던스 조정 시간을 단축시킬 수 있다.
도 12는 도 11의 임피던스 조정 회로의 초기 임피던스 조정 동작 및 후속 임피던스 조정 동작의 일 예를 설명하기 위한 타이밍도이다.
도 11 및 도 12을 참조하면, 초기 임피던스 조정 동작 시, 칼리브레이션부(310)는 외부 저항(R)에 기초하여 초기 풀-업 코드(IPUC)를 생성하는 풀-업 칼리브레이션 동작을 수행할 수 있다. 초기 풀-업 코드(IPUC)가 생성되면, 칼리브레이션부(310)는 초기 풀-다운 코드(IPUC)를 생성하는 풀-다운 칼리브레이션 동작을 수행할 수 있다. 후-처리부(730)는 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)로서 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPUC)를 그대로 출력할 수 있다.
임피던스 조정 회로(700)는, 구동 중, 전원 전압 변동, 온도 변동 등에 따른 임피던스 부정합을 방지하도록 후속 임피던스 조정 동작을 수행할 수 있다. 상기 후속 임피던스 조정 동작 시, 칼리브레이션부(310)는 상기 풀-업 및 풀-다운 칼리브레이션 동작을 수행하지 않고, 후처리부(730)는 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성할 수 있다. 상기 후속 임피던스 조정 동작은 소정의 개수의 클록 사이클들(CC41, CC42, CC43, CC44) 동안 완료될 수 있다. 예를 들어, 후처리부(730)가 제1 클록 사이클들(CC41)에서 풀-업 비교 동작을 수행하고, 제2 클록 사이클(CC42)에서 풀-업 결정 동작을 수행하며, 제3 클록 사이클들(CC43)에서 풀-다운 비교 동작을 수행하고, 제4 클록 사이클(CC44)에서 풀-다운 결정 동작을 수행함으로써, 상기 후속 임피던스 조정 동작이 완료될 수 있다. 한편, 제1 클록 사이클들(CC41)의 수 또는 제3 클록 사이클들(CC43)의 수는 풀-업 어레이(631)에 인가되는 풀-업 코드들의 수 또는 풀-다운 어레이(641)에 인가되는 풀-다운 코드들의 수에 상응할 수 있고, 예를 들어, 수십 클록 사이클들 이하일 수 있다.
이와 같이, 본 발명의 또 다른 실시예에 따른 임피던스 조정 회로(700)는 상기 후속 임피던스 조정 동작 시 초기 풀-업 코드(IPUC) 및 초기 풀-다운 코드(IPDC)를 이용하여 최종 풀-업 코드(FPUC) 및 최종 풀-다운 코드(FPDC)를 생성하므로, 상기 후속 임피던스 조정 동작의 임피던스 조정 시간을 단축시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 집적 회로를 나타내는 블록도이다.
도 13을 참조하면, 집적 회로(800)는 적어도 하나의 임피던스 조정 회로(810) 및 복수의 출력 드라이버들(831, 832, 833)을 포함할 수 있다. 도 13에는 하나의 임피던스 조정 회로(810)가 복수의 출력 드라이버들(831, 832, 833)의 임피던스들을 조정하는 예가 도시되어 있다. 실시예에 따라, 집적 회로(800)는 시스템-온-칩(System-On-Chip; SOC), 모바일 SOC, 프로세서, 메모리 컨트롤러 또는 메모리 장치일 수 있다.
임피던스 조정 회로(810)는 패드(850)를 통하여 집적 회로(800)의 외부에 위치한 외부 저항(R)에 연결될 수 있다. 임피던스 조정 회로(810)는 외부 저항(R)에 기초하여 초기 풀-업 및 풀-다운 코드들을 생성하는 초기 임피던스 조정 동작을 수행하고, 상기 초기 임피던스 조정 동작 시에 생성된 상기 초기 풀-업 및 풀-다운 코드들을 이용하여 최종 풀-업 및 풀-다운 코드들(FPUC, FPDC)을 생성하는 후속 임피던스 조정 동작을 수행할 수 있다. 임피던스 조정 회로(810)에서 생성된 최종 풀-업 및 풀-다운 코드들(FPUC, FPDC)은 복수의 출력 드라이버들(831, 832, 833)에 제공될 수 있다.
복수의 출력 드라이버들(831, 832, 833)은 최종 풀-업 및 풀-다운 코드들(FPUC, FPDC)에 응답하여 최종 풀-업 및 풀-다운 코드들(FPUC, FPDC)에 상응하는 출력 풀-업 및 풀-다운 임피던스들을 가질 수 있다. 이에 따라, 복수의 출력 드라이버들(831, 832, 833)은 복수의 패드들(PAD1, PAD2, PADN)을 통하여 왜곡 없는 신호를 송신할 수 있다. 한편, 도 13에는 임피던스 조정 회로(810)가 최종 풀-업 및 풀-다운 코드들(FPUC, FPDC)을 복수의 출력 드라이버들(831, 832, 833)에 제공하는 예가 도시되어 있으나, 실시예에 따라, 임피던스 조정 회로(810)에서 생성된 최종 풀-업 및 풀-다운 코드들(FPUC, FPDC)은 적어도 하나의 종단 회로 및/또는 출력 드라이버 및 종단 회로가 병합된 적어도 하나의 병합 드라이버(Merged Driver)에 제공될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 집적 회로를 나타내는 블록도이다.
도 14를 참조하면, 집적 회로(900)는 복수의 임피던스 조정 회로들(911, 912, 913) 및 복수의 출력 드라이버들(931, 932, 933)을 포함할 수 있다. 도 14에는 복수의 임피던스 조정 회로들(911, 912, 913)이 복수의 출력 드라이버들(831, 832, 833)의 임피던스들을 각각 조정하는 예가 도시되어 있다. 실시예에 따라, 집적 회로(900)는 시스템-온-칩(System-On-Chip; SOC), 모바일 SOC, 프로세서, 메모리 컨트롤러 또는 메모리 장치일 수 있다.
복수의 임피던스 조정 회로들(911, 912, 913)은 패드(950)를 통하여 집적 회로(900)의 외부에 위치한 외부 저항(R)에 연결될 수 있다. 복수의 임피던스 조정 회로들(911, 912, 913) 각각은 외부 저항(R)에 기초하여 초기 풀-업 및 풀-다운 코드들을 생성하는 초기 임피던스 조정 동작을 수행하고, 상기 초기 임피던스 조정 동작 시에 생성된 상기 초기 풀-업 및 풀-다운 코드들을 이용하여 최종 풀-업 및 풀-다운 코드들(FPUC, FPDC)을 생성하는 후속 임피던스 조정 동작을 수행할 수 있다. 복수의 임피던스 조정 회로들(911, 912, 913)에서 생성된 복수의 최종 풀-업 및 풀-다운 코드들(FPUC, FPDC)은 복수의 출력 드라이버들(931, 932, 933)에 각각 제공될 수 있다.
복수의 출력 드라이버들(931, 932, 933) 각각은 최종 풀-업 및 풀-다운 코드들(FPUC, FPDC)에 응답하여 최종 풀-업 및 풀-다운 코드들(FPUC, FPDC)에 상응하는 출력 풀-업 및 풀-다운 임피던스들을 가질 수 있다. 이에 따라, 복수의 출력 드라이버들(931, 932, 933)은 복수의 패드들(PAD1, PAD2, PADN)을 통하여 왜곡 없는 신호를 송신할 수 있다.
도 15는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1100) 및 메모리 장치(1200)를 포함한다.
프로세서(1100)는 특정 계산들 또는 태스크들을 실행할 수 있다. 예를 들어, 프로세서(1100)는 SOC, 모바일 SOC, 어플리케이션 프로세서(AP), 디지털 신호 처리기(DSP), 마이크로프로세서 또는 중앙 처리 장치(CPU)일 수 있다. 프로세서(1100)는 적어도 하나의 제1 임피던스 조정 회로를 포함할 수 있다. 상기 제1 임피던스 조정 회로는 외부 저항에 기초하여 초기 풀-업 및 풀-다운 코드들을 생성하는 초기 임피던스 조정 동작을 수행하고, 상기 초기 임피던스 조정 동작 시에 생성된 상기 초기 풀-업 및 풀-다운 코드들을 이용하여 최종 풀-업 및 풀-다운 코드들을 생성하는 후속 임피던스 조정 동작을 수행할 수 있다. 이에 따라, 상기 후속 임피던스 조정 동작의 임피던스 조정 시간이 단축될 수 있다. 상기 제1 임피던스 조정 회로에서 생성된 상기 최종 풀-업 및 풀-다운 코드들은 프로세서(1100)에 포함된 적어도 하나의 출력 드라이버 및/또는 적어도 하나의 종단 회로에 제공될 수 있다. 프로세서(1100)는 임피던스 조정이 수행된 상기 출력 드라이버를 통하여 메모리 장치(1200)에 데이터를 정확하게 제공하고, 임피던스 조정이 수행된 상기 종단 회로가 연결된 수신 버퍼를 통하여 메모리 장치(1200)로부터 데이터를 정확하게 수신할 수 있다.
메모리 장치(1200)는 프로세서(1100)로부터 수시된 데이터를 저장하고, 저장된 데이터를 프로세서(1100)에 제공할 수 있다. 예를 들어, 메모리 장치(1200)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), 플래시 메모리, PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), MRAM(Magnetic random access memory) 등으로 구현될 수 있다. 메모리 장치(1200)는 적어도 하나의 제2 임피던스 조정 회로를 포함할 수 있다. 상기 제2 임피던스 조정 회로는 외부 저항에 기초하여 초기 풀-업 및 풀-다운 코드들을 생성하는 초기 임피던스 조정 동작을 수행하고, 상기 초기 임피던스 조정 동작 시에 생성된 상기 초기 풀-업 및 풀-다운 코드들을 이용하여 최종 풀-업 및 풀-다운 코드들을 생성하는 후속 임피던스 조정 동작을 수행할 수 있다. 이에 따라, 상기 후속 임피던스 조정 동작의 임피던스 조정 시간이 단축될 수 있다. 상기 제2 임피던스 조정 회로에서 생성된 상기 최종 풀-업 및 풀-다운 코드들은 메모리 장치(1200)에 포함된 적어도 하나의 출력 드라이버 및/또는 적어도 하나의 종단 회로에 제공될 수 있다.
실시예에 따라, 컴퓨팅 시스템(1000)은 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(1130), 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀, 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS) 등을 더 포함할 수 있다.
상술한 바와 같이, 프로세서(1100) 및/또는 메모리 장치(1200)가 본 발명의 실시예들에 따른 임피던스 조정 회로를 포함함으로써, 프로세서(1100)와 메모리 장치(1200) 사이에서 송수신되는 신호가 왜곡 없이 전송될 수 있다. 또한, 본 발명의 실시예들에 따른 임피던스 조정 회로는 짧은 임피던스 튜닝 시간을 가지므로, 전체 시스템(1000)의 성능이 향상될 수 있다.
실시예에 따라, 컴퓨팅 시스템(1000)은 컴퓨터(computer), 노트북(laptop), 태블릿 컴퓨터(tablet computer), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
또한, 실시예에 따라, 프로세서(1100) 및/또는 메모리 장치(1200)는 다양한 형태들의 패키지를 이용하여 구현될 수 있는데, 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 구현될 수 있다.
본 발명은 임의의 집적 회로 및 칩-투-칩 인터페이스를 수행하는 임의의 컴퓨팅 시스템에 적용될 수 있다. 따라서, 본 발명은 컴퓨터(computer), 노트북(laptop), 태블릿 컴퓨터(tablet computer), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100, 300, 500, 600, 700, 810, 911, 912, 913: 임피던스 조정 회로
110, 310, 510, 610, 710: 칼리브레이션부
130, 330, 530, 630, 730: 후처리부

Claims (10)

  1. 초기 임피던스 조정 동작 시 외부 저항에 기초하여 초기 풀-업 코드 및 초기 풀-다운 코드를 생성하는 칼리브레이션 동작을 수행하는 칼리브레이션부; 및
    상기 초기 임피던스 조정 동작 시 최종 풀-업 코드 및 최종 풀-다운 코드로서 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 출력하고, 후속 임피던스 조정 동작 시 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 이용하여 상기 최종 풀-업 코드 및 상기 최종 풀-다운 코드를 생성하는 후처리부를 포함하고,
    상기 후처리부는,
    상기 초기 풀-업 코드를 중간 값으로 가지는 복수의 풀-업 코드들에 응답하여 상기 복수의 풀-업 코드들에 각각 상응하는 복수의 풀-업 임피던스들을 가지는 복수의 풀-업 어레이들;
    상기 복수의 풀-업 어레이들에 각각 연결되고, 상기 초기 풀-다운 코드를 중간 값으로 가지는 복수의 풀-다운 코드들에 응답하여 상기 복수의 풀-다운 코드들에 각각 상응하는 복수의 풀-다운 임피던스들을 가지는 복수의 풀-다운 어레이들;
    상기 복수의 풀-업 어레이들과 상기 복수의 풀-다운 어레이들 사이의 복수의 노드들의 전압들과 기준 전압을 비교하는 복수의 비교기들; 및
    상기 복수의 비교기들의 출력 신호들에 기초하여 상기 최종 풀-업 코드 및 상기 최종 풀-다운 코드를 결정하는 결정 회로를 포함하는 임피던스 조정 회로.
  2. 제1 항에 있어서, 상기 칼리브레이션부는,
    상기 후속 임피던스 조정 동작 시, 상기 칼리브레이션 동작을 수행하지 않고, 상기 초기 임피던스 조정 동작 시에 생성된 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 출력하는 것을 특징으로 하는 임피던스 조정 회로.
  3. 제1 항에 있어서, 상기 칼리브레이션부는,
    상기 외부 저항에 연결된 제1 풀-업 어레이;
    상기 제1 풀-업 어레이와 상기 외부 저항 사이의 제1 노드의 전압과 기준 전압을 비교하는 제1 비교기;
    상기 제1 비교기의 출력 신호에 기초하여 상기 초기 풀-업 코드를 생성하는 풀-업 상태 머신;
    상기 초기 풀-업 코드에 응답하여 상기 초기 풀-업 코드에 상응하는 풀-업 임피던스를 가지는 제2 풀-업 어레이;
    상기 제2 풀-업 어레이에 연결된 풀-다운 어레이;
    상기 제2 풀-업 어레이와 상기 풀-다운 어레이 사이의 제2 노드의 전압과 상기 기준 전압을 비교하는 제2 비교기; 및
    상기 제2 비교기의 출력 신호에 기초하여 상기 초기 풀-다운 코드를 생성하는 풀-다운 상태 머신을 포함하는 것을 특징으로 하는 임피던스 조정 회로.
  4. 삭제
  5. 제1 항에 있어서, 상기 후처리부는 상기 후속 임피던스 조정 동작을 두 개의 클록 사이클들 동안 완료하는 것을 특징으로 하는 임피던스 조정 회로.
  6. 제1 항에 있어서, 상기 복수의 풀-업 어레이들 중 적어도 하나의 풀-업 어레이 및 상기 복수의 풀-다운 어레이들 중 적어도 하나의 풀-다운 어레이는 상기 칼리브레이션부와 상기 후처리부에 의해 공유되는 것을 특징으로 하는 임피던스 조정 회로.
  7. 초기 임피던스 조정 동작 시 외부 저항에 기초하여 초기 풀-업 코드 및 초기 풀-다운 코드를 생성하는 칼리브레이션 동작을 수행하는 칼리브레이션부; 및
    상기 초기 임피던스 조정 동작 시 최종 풀-업 코드 및 최종 풀-다운 코드로서 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 출력하고, 후속 임피던스 조정 동작 시 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 이용하여 상기 최종 풀-업 코드 및 상기 최종 풀-다운 코드를 생성하는 후처리부를 포함하고,
    상기 후처리부는,
    복수의 저항들에 각각 연결되고, 상기 초기 풀-업 코드를 중간 값으로 가지는 복수의 풀-업 코드들에 응답하여 상기 복수의 풀-업 코드들에 각각 상응하는 복수의 풀-업 임피던스들을 가지는 복수의 제1 풀-업 어레이들;
    상기 복수의 제1 풀-업 어레이들과 상기 복수의 저항들 사이의 복수의 제1 노드들의 전압들과 기준 전압을 비교하는 복수의 제1 비교기들;
    상기 복수의 제1 비교기들의 제1 출력 신호들에 기초하여 결정된 상기 최종 풀-업 코드에 응답하여 상기 최종 풀-업 코드에 상응하는 풀-업 임피던스를 가지는 복수의 제2 풀-업 어레이들;
    상기 복수의 제2 풀-업 어레이들에 각각 연결되고, 상기 초기 풀-다운 코드를 중간 값으로 가지는 복수의 풀-다운 코드들에 응답하여 상기 복수의 풀-다운 코드들에 각각 상응하는 복수의 풀-다운 임피던스들을 가지는 복수의 풀-다운 어레이들;
    상기 복수의 제2 풀-업 어레이들과 상기 복수의 풀-다운 어레이들 사이의 복수의 제2 노드들의 전압들과 상기 기준 전압을 비교하는 복수의 제2 비교기들; 및
    상기 복수의 제1 비교기들의 상기 제1 출력 신호들에 기초하여 상기 최종 풀-업 코드를 결정하고, 상기 복수의 제2 비교기들의 제2 출력 신호들에 기초하여 상기 최종 풀-다운 코드를 결정하는 결정 회로를 포함하는 것을 특징으로 하는 임피던스 조정 회로.
  8. 초기 임피던스 조정 동작 시 외부 저항에 기초하여 초기 풀-업 코드 및 초기 풀-다운 코드를 생성하는 칼리브레이션 동작을 수행하는 칼리브레이션부; 및
    상기 초기 임피던스 조정 동작 시 최종 풀-업 코드 및 최종 풀-다운 코드로서 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 출력하고, 후속 임피던스 조정 동작 시 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 이용하여 상기 최종 풀-업 코드 및 상기 최종 풀-다운 코드를 생성하는 후처리부를 포함하고,
    상기 후처리부는,
    상기 초기 풀-업 코드를 중간 값으로 가지는 복수의 풀-업 코드들을 순차적으로 수신하여 상기 복수의 풀-업 코드들에 각각 상응하는 복수의 풀-업 임피던스들을 순차적으로 가지는 풀-업 어레이;
    상기 풀-업 어레이에 연결되고, 상기 초기 풀-다운 코드를 중간 값으로 가지는 복수의 풀-다운 코드들을 순차적으로 수신하여 상기 복수의 풀-다운 코드들에 각각 상응하는 복수의 풀-다운 임피던스들을 순차적으로 가지는 풀-다운 어레이;
    상기 풀-업 어레이와 상기 풀-다운 어레이 사이의 노드의 전압과 기준 전압을 비교하여 복수의 출력 신호들을 순차적으로 생성하는 비교기; 및
    상기 비교기로부터 순차적으로 출력된 상기 복수의 출력 신호들에 기초하여 상기 최종 풀-업 코드 및 상기 최종 풀-다운 코드를 결정하는 결정 회로를 포함하는 것을 특징으로 하는 임피던스 조정 회로.
  9. 초기 임피던스 조정 동작 시 외부 저항에 기초하여 초기 풀-업 코드 및 초기 풀-다운 코드를 생성하는 칼리브레이션 동작을 수행하는 칼리브레이션부; 및
    상기 초기 임피던스 조정 동작 시 최종 풀-업 코드 및 최종 풀-다운 코드로서 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 출력하고, 후속 임피던스 조정 동작 시 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 이용하여 상기 최종 풀-업 코드 및 상기 최종 풀-다운 코드를 생성하는 후처리부를 포함하고,
    상기 후처리부는,
    상기 외부 저항에 연결되고, 상기 초기 풀-업 코드를 중간 값으로 가지는 복수의 풀-업 코드들을 순차적으로 수신하여 상기 복수의 풀-업 코드들에 각각 상응하는 복수의 풀-업 임피던스들을 순차적으로 가지는 제1 풀-업 어레이;
    상기 제1 풀-업 어레이와 상기 외부 저항 사이의 제1 노드의 전압과 기준 전압을 비교하여 복수의 제1 출력 신호들을 순차적으로 생성하는 제1 비교기;
    상기 제1 비교기로부터 순차적으로 출력된 상기 복수의 제1 출력 신호들에 기초하여 결정된 상기 최종 풀-업 코드에 응답하여 상기 최종 풀-업 코드에 상응하는 풀-업 임피던스를 가지는 제2 풀-업 어레이;
    상기 제2 풀-업 어레이에 연결되고, 상기 초기 풀-다운 코드를 중간 값으로 가지는 복수의 풀-다운 코드들을 순차적으로 수신하여 상기 복수의 풀-다운 코드들에 각각 상응하는 복수의 풀-다운 임피던스들을 순차적으로 가지는 풀-다운 어레이;
    상기 제2 풀-업 어레이와 상기 풀-다운 어레이 사이의 제2 노드의 전압과 상기 기준 전압을 비교하여 복수의 제2 출력 신호들을 순차적으로 생성하는 제2 비교기; 및
    상기 제1 비교기로부터 순차적으로 출력된 상기 복수의 제1 출력 신호들에 기초하여 상기 최종 풀-업 코드를 결정하고, 상기 제2 비교기로부터 순차적으로 출력된 상기 복수의 제2 출력 신호들에 기초하여 상기 최종 풀-다운 코드를 결정하는 결정 회로를 포함하는 것을 특징으로 하는 임피던스 조정 회로.
  10. 적어도 하나의 패드;
    상기 적어도 하나의 패드를 통하여 신호를 송신하는 적어도 하나의 출력 드라이버; 및
    상기 적어도 하나의 출력 드라이버의 임피던스를 조정하도록 최종 풀-업 코드 및 최종 풀-다운 코드를 상기 적어도 하나의 출력 드라이버에 인가하는 임피던스 조정 회로를 포함하고,
    상기 임피던스 조정 회로는,
    초기 임피던스 조정 동작 시 외부 저항에 기초하여 초기 풀-업 코드 및 초기 풀-다운 코드를 생성하는 칼리브레이션 동작을 수행하는 칼리브레이션부; 및
    상기 초기 임피던스 조정 동작 시 상기 최종 풀-업 코드 및 상기 최종 풀-다운 코드로서 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 출력하고, 후속 임피던스 조정 동작 시 상기 초기 풀-업 코드 및 상기 초기 풀-다운 코드를 이용하여 상기 최종 풀-업 코드 및 상기 최종 풀-다운 코드를 생성하는 후처리부를 포함하고,
    상기 후처리부는,
    상기 초기 풀-업 코드를 중간 값으로 가지는 복수의 풀-업 코드들에 응답하여 상기 복수의 풀-업 코드들에 각각 상응하는 복수의 풀-업 임피던스들을 가지는 복수의 풀-업 어레이들;
    상기 복수의 풀-업 어레이들에 각각 연결되고, 상기 초기 풀-다운 코드를 중간 값으로 가지는 복수의 풀-다운 코드들에 응답하여 상기 복수의 풀-다운 코드들에 각각 상응하는 복수의 풀-다운 임피던스들을 가지는 복수의 풀-다운 어레이들;
    상기 복수의 풀-업 어레이들과 상기 복수의 풀-다운 어레이들 사이의 복수의 노드들의 전압들과 기준 전압을 비교하는 복수의 비교기들; 및
    상기 복수의 비교기들의 출력 신호들에 기초하여 상기 최종 풀-업 코드 및 상기 최종 풀-다운 코드를 결정하는 결정 회로를 포함하는 것을 특징으로 하는 집적 회로.
KR1020120016166A 2012-02-17 2012-02-17 임피던스 조정 회로 및 이를 포함하는 집적 회로 Active KR101912123B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120016166A KR101912123B1 (ko) 2012-02-17 2012-02-17 임피던스 조정 회로 및 이를 포함하는 집적 회로
US13/660,117 US9030229B2 (en) 2012-02-17 2012-10-25 Impedance tuning circuit and integrated circuit including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120016166A KR101912123B1 (ko) 2012-02-17 2012-02-17 임피던스 조정 회로 및 이를 포함하는 집적 회로

Publications (2)

Publication Number Publication Date
KR20130094908A KR20130094908A (ko) 2013-08-27
KR101912123B1 true KR101912123B1 (ko) 2018-10-26

Family

ID=48981790

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120016166A Active KR101912123B1 (ko) 2012-02-17 2012-02-17 임피던스 조정 회로 및 이를 포함하는 집적 회로

Country Status (2)

Country Link
US (1) US9030229B2 (ko)
KR (1) KR101912123B1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9680442B2 (en) * 2015-03-11 2017-06-13 Nxp B.V. Impedance tuning circuit
US9531382B1 (en) * 2015-09-01 2016-12-27 Sandisk Technologies Llc Search for impedance calibration
KR20170029928A (ko) * 2015-09-08 2017-03-16 에스케이하이닉스 주식회사 반도체장치 및 집적회로
US11769949B2 (en) 2016-08-29 2023-09-26 Silicon Laboratories Inc. Apparatus with partitioned radio frequency antenna and matching network and associated methods
US11749893B2 (en) 2016-08-29 2023-09-05 Silicon Laboratories Inc. Apparatus for antenna impedance-matching and associated methods
US11894622B2 (en) 2016-08-29 2024-02-06 Silicon Laboratories Inc. Antenna structure with double-slotted loop and associated methods
US11764749B2 (en) 2016-08-29 2023-09-19 Silicon Laboratories Inc. Apparatus with partitioned radio frequency antenna and matching network and associated methods
US11764473B2 (en) 2016-08-29 2023-09-19 Silicon Laboratories Inc. Apparatus with partitioned radio frequency antenna and matching network and associated methods
CN107315291B (zh) * 2017-07-19 2020-06-16 深圳市华星光电半导体显示技术有限公司 一种goa显示面板及goa显示装置
US11894826B2 (en) 2017-12-18 2024-02-06 Silicon Laboratories Inc. Radio-frequency apparatus with multi-band balun and associated methods
US11894621B2 (en) 2017-12-18 2024-02-06 Silicon Laboratories Inc. Radio-frequency apparatus with multi-band balun with improved performance and associated methods
US11750167B2 (en) 2017-11-27 2023-09-05 Silicon Laboratories Inc. Apparatus for radio-frequency matching networks and associated methods
US11916514B2 (en) 2017-11-27 2024-02-27 Silicon Laboratories Inc. Radio-frequency apparatus with multi-band wideband balun and associated methods
US11335386B1 (en) * 2020-12-14 2022-05-17 SK Hynix Inc. Calibration circuit and semiconductor device including the same
US11862872B2 (en) 2021-09-30 2024-01-02 Silicon Laboratories Inc. Apparatus for antenna optimization and associated methods
EP4318473A4 (en) 2022-06-22 2024-07-17 Changxin Memory Technologies, Inc. Impedance calibration circuit, impedance calibration method and memory
CN117316201A (zh) * 2022-06-22 2023-12-29 长鑫存储技术有限公司 一种阻抗校准电路、阻抗校准方法和存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007121288A (ja) * 2005-10-28 2007-05-17 Internatl Business Mach Corp <Ibm> 電子回路装置、較正装置製造方法、および反転回路較正方法
KR100834330B1 (ko) 2005-10-25 2008-06-02 엘피다 메모리 가부시키가이샤 Ｚｑ 캘리브레이션 회로 및 이것을 구비한 반도체 장치
US20110062984A1 (en) 2009-09-11 2011-03-17 Elpida Memory, Inc. Semiconductor device having plural unit buffers constituting output buffer
KR101086884B1 (ko) 2010-09-30 2011-11-25 주식회사 하이닉스반도체 임피던스 제어신호 발생 회로 및 반도체 회로의 임피던스 제어 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7423450B2 (en) * 2006-08-22 2008-09-09 Altera Corporation Techniques for providing calibrated on-chip termination impedance
US7579861B2 (en) 2006-10-02 2009-08-25 Hynix Semiconductor Inc. Impedance-controlled pseudo-open drain output driver circuit and method for driving the same
JP4891029B2 (ja) * 2006-11-02 2012-03-07 ルネサスエレクトロニクス株式会社 半導体集積回路
KR100879782B1 (ko) * 2007-06-26 2009-01-22 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치
KR20090121470A (ko) * 2008-05-22 2009-11-26 주식회사 하이닉스반도체 임피던스 교정 회로를 포함하는 반도체 메모리 장치
JP2010166299A (ja) 2009-01-15 2010-07-29 Elpida Memory Inc キャリブレーション回路及びキャリブレーション方法
US8633733B2 (en) * 2009-03-27 2014-01-21 Rambus Inc. Voltage mode transmitter equalizer
KR101045086B1 (ko) * 2009-06-08 2011-06-29 주식회사 하이닉스반도체 터미네이션 회로 및 이를 포함하는 임피던스 매칭 장치
KR20110013704A (ko) * 2009-08-03 2011-02-10 삼성전자주식회사 Ｚｑ 캘리브레이션 회로를 포함하는 반도체 장치 및 그 캘리브레이션 동작 방법
KR101027689B1 (ko) * 2009-09-30 2011-04-12 주식회사 하이닉스반도체 데이터 드라이빙 임피던스 자동 조정 회로 및 이를 이용한 반도체 집적회로
JP2012049838A (ja) * 2010-08-27 2012-03-08 Elpida Memory Inc 半導体装置およびその特性調整方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100834330B1 (ko) 2005-10-25 2008-06-02 엘피다 메모리 가부시키가이샤 Ｚｑ 캘리브레이션 회로 및 이것을 구비한 반도체 장치
JP2007121288A (ja) * 2005-10-28 2007-05-17 Internatl Business Mach Corp <Ibm> 電子回路装置、較正装置製造方法、および反転回路較正方法
US20080122452A1 (en) 2005-10-28 2008-05-29 Clements Steven M Impedance Calibration for Source Series Terminated Serial Link Transmitter
US20110062984A1 (en) 2009-09-11 2011-03-17 Elpida Memory, Inc. Semiconductor device having plural unit buffers constituting output buffer
JP2011061580A (ja) * 2009-09-11 2011-03-24 Elpida Memory Inc 半導体装置
KR101086884B1 (ko) 2010-09-30 2011-11-25 주식회사 하이닉스반도체 임피던스 제어신호 발생 회로 및 반도체 회로의 임피던스 제어 방법

Also Published As

Publication number Publication date
KR20130094908A (ko) 2013-08-27
US20130214812A1 (en) 2013-08-22
US9030229B2 (en) 2015-05-12

Similar Documents

Publication Publication Date Title
KR101912123B1 (ko) 임피던스 조정 회로 및 이를 포함하는 집적 회로
KR101045086B1 (ko) 터미네이션 회로 및 이를 포함하는 임피던스 매칭 장치
US10148278B2 (en) Sigma-delta analog-to-digital converter including loop filter having components for feedback digital-to-analog converter correction
US10482932B2 (en) Voltage reference computations for memory decision feedback equalizers
KR102185284B1 (ko) 온 다이 터미네이션 저항들의 부정합을 보상하는 버퍼 회로, 반도체 장치 반도체 장치의 동작방법
US10496581B2 (en) Un-sampled decision feedback equalizer including configurable loop delay
US9197209B2 (en) Semiconductor device
US7961007B2 (en) Receiver to match delay for single ended and differential signals
US9048814B2 (en) Resistance adjusting circuit and resistance adjusting method
US11762413B2 (en) Clock duty cycle correction
US8724483B2 (en) Loopback configuration for bi-directional interfaces
KR20120100385A (ko) 플립-플롭 및 이를 포함하는 반도체 장치
US20130162286A1 (en) Impedance code generation circuit and semiconductor memory device including the same
KR20130130478A (ko) 입력 버퍼
US10623211B2 (en) Voltage correction computations for memory decision feedback equalizers
KR20150127333A (ko) 데이터 발생기 및 이를 포함하는 디스플레이 드라이버
US7961000B1 (en) Impedance matching circuit and method
US9875809B2 (en) Memory device and a memory device test system
CN112863562B (zh) 存储器决策反馈均衡器
US10566998B2 (en) Data conversion apparatus
CN113129945B (zh) 存储器系统、电子器件以及操作存储器器件的方法
JP2011211608A (ja) インピーダンス調整回路及びその制御方法
JP5569381B2 (ja) 半導体装置、回路基板装置及び情報処理装置
CN102314253A (zh) 手持式电子装置与其操作方法
KR20130083766A (ko) 반도체 메모리 장치의 출력 전압 레벨을 보정하는 메모리 시스템, 및 반도체 메모리 장치의 출력 전압 레벨 보정 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20120217

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20170213

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20120217

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20180126

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20180725

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20181022

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20181023

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20210929

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20220927

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee