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KR101904469B1 - 액정표시장치 - Google Patents

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KR101904469B1
KR101904469B1 KR1020120023524A KR20120023524A KR101904469B1 KR 101904469 B1 KR101904469 B1 KR 101904469B1 KR 1020120023524 A KR1020120023524 A KR 1020120023524A KR 20120023524 A KR20120023524 A KR 20120023524A KR 101904469 B1 KR101904469 B1 KR 101904469B1
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slits
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소병성
조영성
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엘지디스플레이 주식회사
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Abstract

본 발명의 실시예는, 기판; 기판 상에 제1방향으로 형성된 게이트라인들; 게이트라인들 상에 형성된 제1절연막; 제1절연막 상에 제1방향과 교차하는 제2방향으로 형성된 데이터라인들; 제1절연막 상에 제2방향으로 형성되고 데이터라인들과 교번하여 배치된 공통전압라인들; 제1절연막 상에 정의된 픽셀 영역들에 형성된 픽셀전극들; 데이터라인들 및 픽셀전극들 상에 형성된 제2절연막; 및 제2절연막 상에 형성되어 공통전압라인들에 연결되며 픽셀전극들이 차지하는 면적에 대응하여 형성된 공통전극들을 포함하되, 공통전극들은 데이터라인들과 인접하는 영역이 절개되어 비폐곡선 형상을 가지고 하부를 노출하는 슬릿들과 폐곡선 형상을 가지고 하부를 노출하는 슬릿들을 포함하는 액정표시장치를 제공한다.

Description

액정표시장치{Liquid Crystal Display Device}
본 발명의 실시예는 액정표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 액정 표시장치(Liquid Crystal Display: LCD), 유기전계 발광소자(Organic Light Emitting Diodes: OLED) 및 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등과 같은 평판 표시장치(Flat Panel Display: FPD)의 사용이 증가하고 있다. 그 중 고해상도를 구현할 수 있고 소형화뿐만 아니라 대형화가 가능한 액정 표시장치가 널리 사용되고 있다.
액정표시장치는 화소전극과 공통전극에 걸리는 전계에 액정층의 배열 방향을 조절하여 백라이트유닛으로부터 입사된 광을 출사하는 방식으로 영상을 표시한다. 액정표시장치 중에는 픽셀전극과 공통전극이 박막 트랜지스터기판에 배치되는 횡전계방식(IPS: In-Plane Switching)이 있다.
종래 횡전계방식 액정표시장치는 데이터구동부의 채널 수와 데이터라인의 개수를 줄여 소비전력을 저감할 수 있도록 좌우측에 배치된 서브 픽셀들이 데이터라인을 공유하는 구조를 갖는다.
그런데, 데이터라인을 공유하는 서브 픽셀들을 포함하는 종래 횡전계방식 액정표시장치는 특정 패턴에서 수평 크로스토크에 의한 얼룩현상(smear 현상)이 나타나고 있다. 이러한 얼룩현상은 데이터라인과 인접하는 공통전극에 의해 형성되는 기생 커패시턴스(Cdc)가 주된 요인을 일으키고 있는바 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명의 실시예는, 데이터라인을 공유하는 횡전계방식의 서브 픽셀들이 특수 패턴을 표시할 때 발생하는 수평 크로스토크(얼룩현상 또는 smear 현상)를 개선할 수 있는 액정표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명의 실시예는, 기판; 기판 상에 제1방향으로 형성된 게이트라인들; 게이트라인들 상에 형성된 제1절연막; 제1절연막 상에 제1방향과 교차하는 제2방향으로 형성된 데이터라인들; 제1절연막 상에 제2방향으로 형성되고 데이터라인들과 교번하여 배치된 공통전압라인들; 제1절연막 상에 정의된 픽셀 영역들에 형성된 픽셀전극들; 데이터라인들 및 픽셀전극들 상에 형성된 제2절연막; 및 제2절연막 상에 형성되어 공통전압라인들에 연결되며 픽셀전극들이 차지하는 면적에 대응하여 형성된 공통전극들을 포함하되, 공통전극들은 데이터라인들과 인접하는 영역이 절개되어 비폐곡선 형상을 가지고 하부를 노출하는 슬릿들과 폐곡선 형상을 가지고 하부를 노출하는 슬릿들을 포함하는 액정표시장치를 제공한다.
다른 측면에서 본 발명의 실시예는, 기판; 기판 상에 제1방향으로 형성된 게이트라인들; 기판 상에 정의된 픽셀 영역들에 형성된 픽셀전극들; 게이트라인들 및 픽셀전극들 상에 형성된 제1절연막; 제1절연막 상에 제1방향과 교차하는 제2방향으로 형성된 데이터라인들; 제1절연막 상에 제2방향으로 형성되고 데이터라인들과 교번하여 배치된 공통전압라인들; 데이터라인들 및 공통전압라인들 상에 형성된 제2절연막; 및 제2절연막 상에 형성되어 공통전압라인들에 연결되며 픽셀전극들이 차지하는 면적에 대응하여 형성된 공통전극들을 포함하되, 공통전극들은 데이터라인들과 인접하는 영역이 절개되어 비폐곡선 형상을 가지고 하부를 노출하는 슬릿들과 폐곡선 형상을 가지고 하부를 노출하는 슬릿들을 포함하는 액정표시장치를 제공한다.
슬릿들은 서브 픽셀의 중앙 영역을 기준으로 기울기와 길이가 다른 형태로 구분되며, 위치 및 길이에 따라 비폐곡선 형상과 폐곡선 형상으로 구분될 수 있다.
슬릿들은 서브 픽셀의 중앙 영역을 기준으로 구분된 제1슬릿들 및 제2슬릿들을 포함할 수 있다.
제1 및 제2슬릿들은 서브 픽셀의 중앙 영역으로 기울어진 경사를 이루되, 기울어진 경사 방향은 서브 픽셀의 위치에 따라 데이터라인들의 방향이 되거나 공통전압라인들의 방향으로 선택될 수 있다.
공통전극들과 픽셀전극들은 데이터라인들과 인접하는 전극의 폭이 대응되도록 형성될 수 있다.
공통전극들은 데이터라인들의 좌우측으로 분리되되, 좌우측으로 분리된 공통전극들의 일부 영역을 연결하는 연결전극을 포함할 수 있다.
공통전극들은 공통전압라인들의 좌우측으로 배치되되, 좌우측으로 배치된 공통전극들의 한 면을 연결하는 공통전극연결부를 포함할 수 있다.
서브 픽셀들은 하나의 데이터라인을 좌우측에 배치된 서브 픽셀들이 공유하는 형태를 가질 수 있다.
게이트라인들은 액정패널의 첫 번째 라인과 마지막 번째 라인에는 하나의 게이트라인이 배치되고 첫 번째 라인과 마지막 번째 라인 사이에는 두 개의 게이트라인들이 배치된 형태를 가질 수 있다.
본 발명의 실시예는, 공통전극의 한 면(끝단부)의 일부를 절개하는 방식으로 기생 커패시턴스를 줄여 데이터라인을 공유하는 횡전계방식의 서브 픽셀들이 특수 패턴을 표시할 때 발생하는 수평 크로스토크(얼룩현상 또는 smear 현상)를 개선할 수 있는 액정표시장치를 제공하는 효과가 있다.
도 1은 본 발명의 실시예에 따른 액정표시장치의 개략적인 블록도.
도 2는 도 1의 액정패널에 포함된 서브 픽셀의 회로 구성에 대한 제1예시도.
도 3은 도 1의 액정패널에 포함된 서브 픽셀의 회로 구성에 대한 제2예시도.
도 4는 도 1의 액정패널에 포함된 서브 픽셀의 회로 구성에 대한 제3예시도.
도 5는 본 발명의 제1실시예에 따른 서브 픽셀의 평면도.
도 6 및 도 7은 비교예 대비 제1실시예의 서브 픽셀을 설명하기 위한 도면.
도 8은 수평 크로스토크 발생에 의한 얼룩현상을 설명하기 위한 도면.
도 9는 본 발명의 제2실시예에 따른 서브 픽셀의 평면도.
도 10은 도 9의 C1-C2 영역의 단면도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시예에 따른 액정표시장치의 개략적인 블록도 이고, 도 2는 도 1의 액정패널에 포함된 서브 픽셀의 회로 구성에 대한 제1예시도 이며, 도 3은 도 1의 액정패널에 포함된 서브 픽셀의 회로 구성에 대한 제2예시도 이고, 도 4는 도 1의 액정패널에 포함된 서브 픽셀의 회로 구성에 대한 제3예시도 이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 액정표시장치에는 타이밍제어부(TCN), 공통전압구동부(VcomG), 데이터구동부(DDRV), 게이트구동부(SDRV), 액정패널(PNL) 및 백라이트유닛(BLU)이 포함된다.
타이밍제어부(TCN)는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE) 및 데이터신호(DATA)를 공급받는다. 타이밍제어부(TCN)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE) 등의 타이밍신호를 이용하여 데이터구동부(DDRV)와 게이트구동부(SDRV)의 동작 타이밍을 제어한다.
타이밍제어부(TCN)는 1 수평기간의 데이터 인에이블 신호(DE)를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 타이밍제어부(TCN)에서 생성되는 대표적인 제어신호들에는 게이트구동부(SDRV)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(DDRV)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함된다.
게이트 타이밍 제어신호(GDC)에는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등이 포함된다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트신호가 발생하는 게이트 드라이브 IC(Integrated Circuit)에 공급된다. 게이트 시프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 시프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다.
데이터 타이밍 제어신호(DDC)에는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터구동부(DDRV)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터구동부(DDRV) 내에서 데이터의 샘플링 동작을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터구동부(DDRV)의 출력을 제어한다. 한편, 데이터구동부(DDRV)에 공급되는 소스 스타트 펄스(SSP)는 데이터전송 방식에 따라 생략될 수도 있다.
공통전압구동부(VcomG)는 공통전압을 생성하고 이를 공통전압라인(VcomL)에 공급한다. 공통전압구동부(VcomG)는 액정패널(PNL) 상에 형성되거나 액정패널(PNL)의 외부에 형성된다. 공통전압구동부(VcomG)는 하나의 공통전압을 생성하여 출력하거나 두 개의 상반된 공통전압을 생성하여 출력한다. 예컨대, 공통전압구동부(VcomG)가 하나의 공통전압을 출력할 경우 하나의 공통전압라인(VcomL)이 모든 서브 픽셀들에 연결된다. 이와 달리, 공통전압구동부(VcomG)가 두 개의 상반된 공통전압을 출력할 경우 두 개의 공통전압라인(VcomL)이 서브 픽셀들에 구분되어 연결된다.
백라이트유닛(BLU)은 액정패널(PNL)에 광을 제공한다. 백라이트유닛(BLU)은 직류전원부, 발광부들, 트랜지스터들 및 구동제어부 등을 포함하는 광원회로부와 커버버텀, 도광판 및 광학시트 등을 포함하는 광학기구부를 포함한다.
백라이트유닛(BLU)은 엣지형(edge type), 듀얼형(dual type), 직하형(direct type) 등으로 다양하게 구성될 수 있다. 여기서, 엣지형은 액정패널(PNL)의 일측면에 발광다이오드들이 스트링(또는 바; bar) 형태로 배치된 것이다. 듀얼형은 액정패널(PNL)의 양측면에 발광다이오드들이 스트링 형태로 배치된 것이다. 직하형은 액정패널(PNL)의 하부에 발광다이오드들이 블록 또는 매트릭스 형태로 배치된 것이다.
게이트구동부(SDRV)는 타이밍제어부(TCN)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 액정패널(PNL)에 포함된 서브 픽셀들의 TFT들이 동작 가능한 게이트 구동전압의 스윙폭으로 신호의 레벨을 시프트시키면서 게이트신호를 순차적으로 생성한다.
게이트구동부(SDRV)는 게이트라인들(GL1 ~ GLn)을 통해 생성된 게이트신호를 액정패널(PNL)에 포함된 서브 픽셀들에 공급한다. 게이트구동부(SDRV)는 집적회로(IC) 방식 또는 박막트랜지스터 공정시 기판에 형성되는 게이트인패널(Gate-In Panel) 방식으로 구성된다.
데이터구동부(DDRV)는 타이밍제어부(TCN)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍제어부(TCN)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터구동부(DDRV)는 감마 기준전압에 대응하여 데이터신호(DATA)를 변환한다.
데이터구동부(DDRV)는 데이터라인들(DL1 ~ DLn)을 통해 변환된 데이터신호(DATA)를 액정패널(PNL)에 포함된 서브 픽셀들에 공급한다. 데이터구동부(DDRV)는 집적회로(IC) 방식으로 구성된다.
액정패널(PNL)은 영상을 표시한다. 액정패널(PNL)에는 박막 트랜지스터 기판과 컬러필터 기판 사이에 위치하는 액정층이 포함된다. 박막 트랜지스터 기판에는 데이터라인들, 게이트라인들, 공통전압라인들, TFT들, 스토리지 커패시터들 등이 형성되고, 컬러필터 기판에는 블랙매트릭스들, 컬러필터들 등이 형성된다. 액정패널(PNL)의 박막 트랜지스터 기판과 컬러필터 기판에는 편광판이 각각 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
액정패널(PNL)에 포함된 서브 픽셀들은 상호 교차하는 데이터라인들과 게이트라인들에 의해 정의된다. 액정패널(PNL)의 서브 픽셀들은 화소전극과 공통전극이 박막 트랜지스터 기판에 배치되는 횡전계방식(IPS: In-Plane Switching)으로 형성된다. 한편, 횡전계방식의 서브 픽셀들은 도 2 내지 도 4와 같이 다양한 형태로 구성되는데 이에 대해 설명하면 다음과 같다.
도 2와 같이, 서브 픽셀들(SP1 ~ SP8)은 데이터라인들(DLi ~ DLj)을 공유하는 형태를 갖는다. 예컨대 제1, 제2, 제5 및 제6서브 픽셀들(SP1, SP2, SP5, SP6)은 제i번째 데이터라인(DLi)을 공유하도록 형성되고, 제3, 제4, 제7 및 제8서브 픽셀들(SP3, SP4, SP7, SP8)은 제j번째 데이터라인(DLj)을 공유하도록 형성된다.
이를 위해, 공통전압라인들(Vcomi ~ Vcomj)은 데이터라인들(DLi ~ DLj)과 교번하도록 형성된다. 예컨대 제i번째 데이터라인(DLi)의 다음 라인에는 제i번째 공통전압라인(Vcomi)이 형성되고, 제j번째 데이터라인(DLj)의 다음 라인에는 제j번째 공통전압라인(Vcomj)이 형성된다.
서브 픽셀들(SP1 ~ SP8)의 TFT들은 개구영역의 상하측으로 구분되어 형성된다. 예컨대 제1, 제3, 제5 및 제7서브 픽셀들(SP1, SP3, SP5, SP7)의 TFT들은 하측에 형성되고, 제2, 제4, 제6 및 제8서브 픽셀들(SP2, SP4, SP6, SP8)의 TFT들은 상측에 형성된다.
TFT들이 이와 같이 형성됨에 따라, 게이트라인들(GLi ~ GLl) 또한 서브 픽셀들(SP1 ~ SP8)의 상하측으로 구분되어 형성된다. 예컨대 제2, 제4, 제6 및 제8서브 픽셀들(SP2, SP4, SP6, SP8)의 TFT들에 연결된 제i 및 제k번째 게이트라인들(GLi, GLk)은 상측에 형성되고, 제1, 제3, 제5 및 제7서브 픽셀들(SP1, SP3, SP5, SP7)의 TFT들에 연결된 제j 및 제l번째 게이트라인들(GLj, GLl)은 하측에 형성된다.
이에 따라, 게이트라인들은 액정패널의 첫 번째 라인과 마지막 번째 라인에 하나의 게이트라인(GLi)이 배치되지만, 첫 번째 라인과 마지막 번째 라인 사이에는 두 개의 게이트라인들(GLj, GLk)이 배치되는 형태를 갖는다.
앞서 설명한 바와 같이, 횡전계방식의 서브 픽셀들을 포함하는 액정패널(PNL)은 데이터라인들을 공유하므로 데이터라인의 개수와 데이터구동부의 채널 수를 줄일 수 있어 제조 원가를 줄일 수 있다.
앞서 설명된 횡전계방식의 서브 픽셀들의 회로 구성은 일 예일 뿐, 서브 픽셀들(SP1 ~ SP8)의 TFT들이 형성되는 위치는 도 3과 같이 변형되거나, 도 2 및 도 3과 달리 동일한 위치에서 형성될 수도 있다.
그리고, 도 2 및 도 3의 서브 픽셀의 회로 구성에서 공통전압라인들(Vcomi ~ Vcomj)은 동일한 공통전압을 공급하도록 구성된 것을 예로 하였다. 하지만, 도 4와 같이 공통전압라인들(Vcom1i ~ Vcom2i)은 상이한 공통전압을 공급하도록 분리된 구조로 형성될 수도 있다.
이하, 실시예에 따른 서브 픽셀들의 구조에 대해 제2서브 픽셀의 구조를 일례로 설명한다.
<제1실시예>
도 5는 본 발명의 제1실시예에 따른 서브 픽셀의 평면도이고, 도 6 및 도 7은 비교예 대비 제1실시예의 서브 픽셀을 설명하기 위한 도면이며, 도 8은 수평 크로스토크 발생에 의한 얼룩현상을 설명하기 위한 도면이다.
도 5에 도시된 바와 같이, 본 발명의 제1실시예에 따른 서브 픽셀(SP2)은 제1방향으로 배치된 제i번째 게이트라인(GLi), 제1방향과 교차하는 제2방향으로 배치된 제i번째 데이터라인(DLi) 및 제i번째 데이터라인(DLi)과 평행한 제i번째 공통전압라인(Vcomi)에 의해 픽셀 영역(PA)이 정의된다.
서브 픽셀(SP2)의 픽셀 영역(PA) 내에는 TFT, 픽셀전극(PXL) 및 공통전극(Vcom)이 포함된다. TFT는 제i번째 게이트라인(GLi)에 게이트전극(GM)이 연결되고 제i번째 데이터라인(DLi)에 소오스전극(SM)이 연결되며 픽셀전극(PXL)에 드레인전극(DM)이 연결된다. 픽셀전극(PXL)은 TFT의 드레인전극(DM)에 연결되며 픽셀 영역(PA)을 거의 모두 차지하도록 전면에 형성된다. 공통전극(Vcom)은 제i번째 공통전압라인(Vcomi)에 연결되며 픽셀전극(PXL)이 차지하는 면적에 대응되도록 픽셀전극(PXL) 상에 형성된다. 여기서, TFT가 형성되는 위치는 물론 TFT를 구성하는 전극 구조는 예시일 뿐 이에 한정되지 않는다.
한편, 서브 픽셀(SP2)은 하부에 형성된 픽셀전극(PXL)과 상부에 형성된 공통전극(Vcom)에 걸린 전계에 의해 액정이 구동을 하게 된다. 공통전극(Vcom)의 경우 픽셀전극(PXL)과의 효율적인 전계 형성을 위해 다양한 형상의 슬릿들(OPN1, OPN2)을 갖는다.
제1실시예에 따른 공통전극(Vcom)의 슬릿들(OPN1, OPN2)은 서브 픽셀(SP2)의 중앙 영역(CA)을 기준으로 구분된 슬릿 형상의 제1 및 제2슬릿들(OPN1, OPN2)을 갖는 것을 예로 하나 이에 한정되지 않는다. 또한, 제1 및 제2슬릿들(OPN1, OPN2)은 직사각형 형상을 갖는 것을 예로 하나 이에 한정되지 않는다.
공통전극(Vcom)의 슬릿들(OPN1, OPN2)에 대해 설명을 더하면, 제1 및 제2슬릿들(OPN1, OPN2)은 서브 픽셀(SP2)의 중앙 영역(CA)으로 기울어진 경사를 이루는 슬릿 형상을 가질 수 있다. 이때, 제1 및 제2슬릿들(OPN1, OPN2)이 기울어지는 경사 방향은 서브 픽셀의 위치에 따라 데이터라인 방향이 되거나 공통전압라인 방향이 된다. 한편, 서브 픽셀(SP2)의 중앙 영역(CA)에 위치하는 제1 및 제2슬릿들(OPN1, OPN2)과 중앙 영역(CA)에서 먼 외곽에 위치하는 제1 및 제2슬릿들(OPN1, OPN2)의 길이는 이들 사이에 위치하는 제1 및 제2슬릿들(OPN1, OPN2)의 길이보다 짧게 형성된다. 이는 픽셀 영역(PA)의 공간 제약과 슬릿의 형상에 의한 것일 뿐 도시된 형상에 한정되진 않는다.
공통전극(Vcom)은 픽셀전극(PXL)이 차지하는 면적에 대응되도록 픽셀전극(PXL) 상에 형성된다. 공통전극(Vcom)과 픽셀전극(PXL)은 제i번째 데이터라인(DLi)과 인접하는 전극의 폭이 대응되도록 형성된다. 특히 공통전극(Vcom)은 제i번째 데이터라인(DLi)과 인접하는 영역이 절개되어 비폐곡선 형상을 가지고 하부를 노출하는 슬릿들(OPNA)과 폐곡선 형상을 가지고 하부를 노출하는 슬릿들(OPNB)을 포함한다.
공통전극(Vcom)의 경우 데이터라인과 인접하는 영역에서 기생 커패시턴스(Cdc)를 유발한다. 따라서, 데이터라인과 인접하는 공통전극(Vcom)에 포함된 슬릿들의 형상을 위와 같이 형성하면 기생 커패시턴스(Cdc)에 의한 공통전극 끝단부의 휘도저하 문제는 개선되는데 이에 대한 설명은 이하에서 다룬다.
도 6 및 도 7의 (a)는 비교예의 서브 픽셀 구조도 이고, 도 6 및 도 7의 (b)는 제1실시예의 서브 픽셀 구조도 이다. 도 6 및 도 7은 데이터라인, 픽셀전극 및 공통전극의 구조를 중심으로 설명하기 위한 도면이므로 기타 다른 구성은 미도시하였다.
비교예 및 제1실시예의 제1 및 제2서브 픽셀(SP1, SP2)은 다음과 같이 형성된다. 기판(Sub) 상에는 게이트라인 및 게이트전극(미도시)이 형성된다. 기판(Sub) 상에는 게이트라인 및 게이트전극을 덮도록 제1절연막(GI)이 형성된다. 제1절연막(GI) 상에는 제i번째 데이터라인(DLi)과 제i번째 데이터라인(DLi)의 좌우측으로 픽셀전극(PXL)이 구분되어 형성된다. 제1절연막(GI) 상에는 제i번째 데이터라인(DLi) 및 픽셀전극(PXL)을 덮도록 제2절연막(PAS)이 형성된다. 제2절연막(PAS) 상에는 제i번째 데이터라인(DLi)의 좌우측에 형성된 픽셀전극(PXL)에 대응하여 공통전극(Vcom)이 구분되어 형성된다. 여기서, 제1절연막(GI)은 게이트라인 및 게이트전극 상에 위치하는 절연막이고, 제2절연막(PAS)은 제i번째 데이터라인(DLi) 및 픽셀전극(PXL) 상에 위치하는 보호막일 수 있다.
비교예 및 제1실시예의 제1 및 제2서브 픽셀(SP1, SP2)은 제i번째 데이터라인(DLi)과 픽셀전극(PXL)이 동일한 층에 형성된다. 따라서, 제i번째 데이터라인(DLi)과 연결된 드레인전극 또한 픽셀전극(PXL)과 동일한 층에 형성되므로, 드레인전극과 픽셀전극(PXL)은 이들을 연결하기 위한 콘택홀을 생략하고 직접 연결할 수 있게 된다.
비교예는 물론 제1실시예의 제1 및 제2서브 픽셀(SP1, SP2)에 포함된 픽셀전극(PXL)은 제1절연막(GI) 상에 형성된 제i번째 데이터라인(DLi)을 공유하도록 형성된다. 비교예의 제1 및 제2서브 픽셀(SP1, SP2)에 포함된 공통전극(Vcom)은 이웃하는 공통전극(Vcom)을 상호 연결하는 연결전극(Vcomc)이 형성된다. 공통전극(Vcom)의 연결전극(Vcomc)은 공통전극(Vcom)과 함께 형성되어 패터닝되므로 제2절연막(PAS) 상에 형성된다.
공통전극(Vcom)의 연결전극(Vcomc)은 일부 영역만 상호 연결하도록 제1 및 제2서브 픽셀(SP1, SP2)의 하측에 형성되나 이에 한정되지 않는다. 공통전극(Vcom)의 연결전극(Vcomc)은 제1실시예의 제1 및 제2서브 픽셀(SP1, SP2)에도 포함될 수 있으나 이는 생략될 수도 있다.
도 6 및 도 7에서 알 수 있듯이, 비교예 및 제1실시예의 서브 픽셀은 동일한 구성을 갖는다. 하지만, 제1실시예의 서브 픽셀은 제i번째 데이터라인(DLi)과 인접하는 공통전극(Vcom)의 폭이 비교예 대비 델타(Δ)만큼 좁아졌다. 즉, 비교예의 공통전극(Vcom)은 제i번째 데이터라인(DLi)과 인접하는 전극의 폭이 픽셀전극(PXL)보다 넓게 형성된다. 반면, 제1실시예의 공통전극(Vcom)은 제i번째 데이터라인(DLi)과 인접하는 전극의 폭(이하 이 부분을 끝단부라고 약기함)이 픽셀전극(PXL)과 대응되도록 델타(Δ)만큼 제거된다.
이에 따라, 제1실시예의 공통전극(Vcom)은 제i번째 데이터라인(DLi)과 인접하는 영역이 절개되어 비폐곡선 형상을 가지고 하부를 노출하는 슬릿들(OPNA)과 폐곡선 형상을 가지고 하부를 노출하는 슬릿들(OPNB)을 포함하게 된다.
실험결과, 비교예는 공통전극(Vcom)의 끝단부에서 형성되는 기생 커패시턴스(Cdc)가 50.86pF이 나오는 것으로 측정되는 반면 제1실시예는 공통전극(Vcom)의 끝단부에서 형성되는 기생 커패시턴스(Cdc)가 34.6pF이 나오는 것으로 측정되었다.
한편, 기생 커패시턴스(Cdc)에 의한 휘도 저하 현상은 특정 패턴에서 나타난다. 예컨대 도 8과 같이 변환된 공통전압(Vcom)에 의해 액정패널에 밝고 어두운 현상(밝은 Pixel과 어두운 Pixel)이 반복적으로 나타나는 현상으로 통상 수평 크로스토크에 의한 얼룩현상(smear 현상)이라고 한다.
이러한 얼룩현상은 데이터라인과 인접하는 공통전극의 끝단부에 의해 형성되는 기생 커패시턴스(Cdc)가 주된 요인을 일으킨다. 따라서, 이와 같은 문제를 해결하기 위해 제1실시예는 공통전극(Vcom)의 끝단부와 픽셀전극(PXL)의 폭이 대응되도록 비교예 대비 공통전극(Vcom)의 끝단부를 델타(Δ)만큼 제거한 것이다.
이를 위해, 제1실시예에서는 공통전극(Vcom)의 끝단부를 패터닝 방법으로 절개하여 제거하거나 도 5와 같이 비폐곡선과 폐곡선 형상을 포함하는 슬릿들(OPNA, OPNB)을 갖는 마스크를 이용하는 방법을 이용할 수 있다.
이하, 본 발명의 제2실시예에 따른 서브 픽셀들의 구조에 대해 제1 내지 제4서브 픽셀의 구조를 일례로 설명한다.
도 9는 본 발명의 제2실시예에 따른 서브 픽셀의 평면도이고, 도 10은 도 9의 C1-C2 영역의 단면도이다. 도 9 및 도 10은 데이터라인, 픽셀전극 및 공통전극의 구조를 중심으로 설명하기 위한 도면이므로 기타 다른 구성은 미도시하였다.
도 9에 도시된 바와 같이, 제1 내지 제4서브 픽셀(SP1 ~ SP4)에 포함된 공통전극(Vcom)의 끝단부는 픽셀전극(PXL)과 대응되도록 PP 영역(도 6 및 도 7의 델타 Δ에 대응됨)만큼 제거된다. 예컨대, 제1 및 제2서브 픽셀(SP1, SP2)은 제i번째 데이터라인(DLi)과 인접하는 공통전극(Vcom)의 끝단부가 픽셀전극(PXL)과 대응되도록 PP 영역만큼 제거된다. 그리고, 제3 및 제4서브 픽셀(SP3, SP4)은 제j번째 데이터라인(DLj)과 인접하는 공통전극(Vcom)의 끝단부가 픽셀전극(PXL)과 대응되도록 PP 영역만큼 제거된다. 여기서, 제2 및 제3서브 픽셀(SP2, SP3)의 사이에는 제i번째 공통전압라인(Vcomi)이 형성되므로 이들과 인접하는 공통전극(Vcom)의 한 면은 공통전극연결부(Vcomb)에 의해 상호 연결됨과 더불어 제i번째 공통전압라인(Vcomi)에 연결된다. 여기서, 공통전극연결부(Vcomb)는 픽셀 영역에 형성된 콘택홀 또는 픽셀 영역의 외곽에 형성된 콘택홀에 의해 제i번째 공통전압라인(Vcomi)에 연결된다.
미도시되었으나, 제1 및 제2서브 픽셀(SP1, SP2) 그리고 제3 및 제4서브 픽셀(SP3, SP4)에 포함된 공통전극(Vcom)은 도 6의 (b)와 같이 이웃하는 공통전극(Vcom)을 상호 연결하는 연결전극(Vcomc)이 형성될 수 있다.
본 발명의 제2실시예에 따른 제1 내지 제4서브 픽셀(SP1 ~ SP4)의 단면 구조를 설명하면 다음의 도 10과 같다.
기판(Sub) 상에는 게이트라인(미도시) 및 픽셀전극(PXL)이 구분되어 형성된다. 기판(Sub) 상에는 게이트라인, 게이트전극 및 픽셀전극(PXL)을 덮도록 제1절연막(GI)이 형성된다. 제1절연막(GI) 상에는 제i번째 데이터라인(DLi) 그리고 제i번째 데이터라인(DLi)과 교번하여 배치된 제i번째 공통전압라인(Vcomi)이 형성된다. 제1절연막(GI) 상에는 제i번째 데이터라인(DLi) 및 제i번째 공통전압라인(Vcomi)을 덮도록 제2절연막(PAS)이 형성된다. 제2절연막(PAS) 상에는 제i번째 데이터라인(DLi)의 좌우측과 제j번째 데이터라인(DLj)의 좌우측에 형성된 픽셀전극(PXL)에 대응하여 공통전극(Vcom)이 형성된다. 여기서, 제1절연막(GI)은 게이트라인 및 픽셀전극(PXL) 상에 위치하는 절연막이고, 제2절연막(PAS)은 제i번째 데이터라인(DLi) 및 제i번째 공통전압라인(Vcomi) 상에 위치하는 보호막일 수 있다.
위의 설명과 같이, 본 발명의 제2실시예에 따른 제1 내지 제4서브 픽셀(SP1 ~ SP4)은 본 발명의 제1실시예와 평면도 상으로는 동일하다. 따라서, 제2실시예에 따른 제1 내지 제4서브 픽셀(SP1 ~ SP4)의 공통전극들(Vcom) 또한 슬릿들(OPN)이 포함된다. 그리고 데이터라인과 인접하는 공통전극들(Vcom)에는 비폐곡선 형상을 가지고 하부를 노출하는 슬릿들(OPNA)과 폐곡선 형상을 가지고 하부를 노출하는 슬릿들(OPNB)이 포함된다. 하지만, 제2실시예에 따른 제1 내지 제4서브 픽셀(SP1 ~ SP4)은 제1실시예와 달리 데이터라인들(DLi, DLj)과 픽셀전극들(PXL)이 서로 다른 층에 형성된다.
즉, 제1실시예에 따른 서브 픽셀들은 데이터라인들과 픽셀전극들이 동일한 층에 형성된다. 따라서, 이 구조는 콘택홀이 요구되지 아니하고 드레인전극과 픽셀전극이 직접 연결된다. 반면, 제2실시예에 따른 서브 픽셀들은 데이터라인들과 픽셀전극들이 서로 다른 층에 형성된다. 따라서, 이 구조는 콘택홀이 요구되고 콘택홀을 통해 드레인전극과 픽셀전극이 연결된다.
이상 본 발명의 실시예는 공통전극의 한 면(끝단부)의 일부를 절개하는 방식으로 기생 커패시턴스를 줄여 데이터라인을 공유하는 횡전계방식의 서브 픽셀들이 특수 패턴을 표시할 때 발생하는 수평 크로스토크(얼룩현상 또는 smear 현상)을 개선할 수 있는 액정표시장치를 제공하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
PXL: 픽셀전극 PA: 픽셀 영역
Vcom: 공통전극 OPN1, OPN2: 오픈부
Cdc: 기생 커패시턴스 Sub: 기판
GI: 제1절연막 DLi: 제i번째 데이터라인
PAS: 제2절연막 Vcomb: 공통전극연결부
Vcomc: 연결전극

Claims (12)

  1. 기판;
    상기 기판 상에 제1방향으로 형성된 게이트라인들;
    상기 게이트라인들 상에 형성된 제1절연막;
    상기 제1절연막 상에 상기 제1방향과 교차하는 제2방향으로 형성된 데이터라인들;
    상기 제1절연막 상에 상기 제2방향으로 형성되고 상기 데이터라인들과 교번하여 배치된 공통전압라인들;
    상기 제1절연막 상에 정의된 픽셀 영역들에 형성된 픽셀전극들;
    상기 데이터라인들 및 상기 픽셀전극들 상에 형성된 제2절연막; 및
    상기 제2절연막 상에 형성되고 상기 공통전압라인들에 연결되며 상기 데이터라인들과 인접하는 끝단부가 다수로 분리되어 비폐곡선 형상을 가지고 하부를 노출하는 비폐곡선 슬릿들과 폐곡선 형상을 가지고 하부를 노출하는 폐곡선 슬릿들을 갖는 공통전극들을 포함하는 액정표시장치.
  2. 기판;
    상기 기판 상에 제1방향으로 형성된 게이트라인들;
    상기 기판 상에 정의된 픽셀 영역들에 형성된 픽셀전극들;
    상기 게이트라인들 및 상기 픽셀전극들 상에 형성된 제1절연막;
    상기 제1절연막 상에 제1방향과 교차하는 제2방향으로 형성된 데이터라인들;
    상기 제1절연막 상에 상기 제2방향으로 형성되고 상기 데이터라인들과 교번하여 배치된 공통전압라인들;
    상기 데이터라인들 및 상기 공통전압라인들 상에 형성된 제2절연막; 및
    상기 제2절연막 상에 형성되고 상기 공통전압라인들에 연결되며 상기 데이터라인들과 인접하는 끝단부가 다수로 분리되어 비폐곡선 형상을 가지고 하부를 노출하는 비폐곡선 슬릿들과 폐곡선 형상을 가지고 하부를 노출하는 폐곡선 슬릿들을 갖는 공통전극들을 포함하는 액정표시장치.
  3. 제1항 또는 제2항에 있어서,
    상기 슬릿들은 서브 픽셀의 중앙 영역을 기준으로 기울기와 길이가 다른 형태로 구분되며, 위치 및 길이에 따라 비폐곡선 형상과 폐곡선 형상으로 구분되는 것을 특징으로 하는 액정표시장치.
  4. 제1항 또는 제2항에 있어서,
    상기 슬릿들은 서브 픽셀의 중앙 영역을 기준으로 구분된 제1슬릿들 및 제2슬릿들을 포함하는 액정표시장치.
  5. 제4항에 있어서,
    상기 제1 및 제2슬릿들은 상기 서브 픽셀의 중앙 영역으로 기울어진 경사를 이루되, 상기 기울어진 경사 방향은 상기 서브 픽셀의 위치에 따라 상기 데이터라인들의 방향이 되거나 상기 공통전압라인들의 방향으로 선택된 것을 특징으로 하는 액정표시장치.
  6. 제1항 또는 제2항에 있어서,
    상기 공통전극들과 상기 픽셀전극들은 상기 데이터라인들과 인접하는 전극의 폭이 대응되도록 형성된 것을 특징으로 하는 액정표시장치.
  7. 제1항 또는 제2항에 있어서,
    상기 공통전극들은 상기 데이터라인들의 좌우측으로 분리되되, 좌우측으로 분리된 공통전극들의 일부 영역을 연결하는 연결전극을 포함하는 액정표시장치.
  8. 제1항 또는 제2항에 있어서,
    상기 공통전극들은 상기 공통전압라인들의 좌우측으로 배치되되, 좌우측으로 배치된 공통전극들의 한 면을 연결하는 공통전극연결부를 포함하는 액정표시장치.
  9. 제4항에 있어서,
    상기 서브 픽셀들은 하나의 데이터라인을 좌우측에 배치된 서브 픽셀들이 공유하는 형태를 갖는 것을 특징으로 하는 액정표시장치.
  10. 제1항 또는 제2항에 있어서,
    상기 게이트라인들은 액정패널의 첫 번째 라인과 마지막 번째 라인에 하나의 게이트라인이 배치되고 상기 첫 번째 라인과 상기 마지막 번째 라인 사이에 두 개의 게이트라인들이 배치된 형태를 갖는 것을 특징으로 하는 액정표시장치.
  11. 제1항 또는 제2항에 있어서,
    상기 공통전극들은
    상기 데이터라인들을 기준으로 좌우측으로 배치되어 전기적으로 분리되고,
    상기 공통전압라인들을 기준으로 좌우측으로 배치되되 전기적으로 연결된 액정표시장치.
  12. 제1항 또는 제2항에 있어서,
    상기 비폐곡선 슬릿들의 끝단부의 위치는
    상기 픽셀전극들의 끝단부의 위치에 대응하는 액정표시장치.



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