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KR101902486B1 - Ｍｏｓ 트랜지스터 - Google Patents

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KR101902486B1
KR101902486B1 KR1020120052068A KR20120052068A KR101902486B1 KR 101902486 B1 KR101902486 B1 KR 101902486B1 KR 1020120052068 A KR1020120052068 A KR 1020120052068A KR 20120052068 A KR20120052068 A KR 20120052068A KR 101902486 B1 KR101902486 B1 KR 101902486B1
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protruding
gate pattern
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삼성전자주식회사
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Abstract

MOS 트랜지스터는, 반도체 물질을 포함하고 서로 나란하게 배치되는 복수개의 돌출 패턴 및 상기 돌출 패턴들 사이에 트렌치부를 생성하면서 상기 돌출 패턴들의 하단부를 서로 연결하는 연결부를 포함하는 액티브 패턴이 구비된다. 상기 액티브 패턴의 표면 상에는 게이트 절연막이 구비된다. 상기 게이트 절연막 상에는, 상기 이웃하는 2개의 돌출 패턴들에서 서로 일직선 상에 있는 일면인 제1 면 및 상기 제1 면과 연결되는 연결부의 제1 측벽을 덮도록 배치되고, 상부면이 상기 돌출 패턴들의 상부면보다 낮고, 하부면이 상기 돌출 패턴들 사이의 트렌치부 저면보다 낮게 위치하는 게이트 패턴이 구비된다. 상기 게이트 패턴보다 높게 위치하는 상기 돌출 패턴에는 불순물 영역이 구비된다. 상기 MOS 트랜지스터는 우수한 전기적 특성을 갖는다.

Description

ＭＯＳ 트랜지스터{MOS transistor}
본 발명은 MOS 트랜지스터에 관한 것이다. 보다 상세하게는, 반도체 소자를 구성하는 MOS 트랜지스터에 관한 것이다.
최근의 반도체 소자가 고집적화됨에 따라, 반도체 소자 내에 포함되는 MOS 트랜지스터도 집적화되고 있다. 상기 MOS 트랜지스터의 크기가 감소되면서, 펀치쓰루, 숏채널 효과, 바디 부분 누설 전류 및 GIDL 등의 문제들이 발생되고 있다. 따라서, 고집적화되면서도 우수한 전기적 특성을 갖는 MOS 트랜지스터가 요구되고 있다.
본 발명의 목적은 우수한 전기적 특성을 갖는 고집적화된 MOS 트랜지스터를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 MOS 트랜지스터는, 반도체 물질을 포함하고, 서로 나란하게 배치되는 복수개의 돌출 패턴 및 상기 돌출 패턴들 사이에 트렌치부를 생성하면서 상기 돌출 패턴들의 하단부를 서로 연결하는 연결부를 포함하는 액티브 패턴이 마련된다. 상기 액티브 패턴의 표면 상에 게이트 절연막이 구비된다. 상기 게이트 절연막 상에는, 상기 이웃하는 2개의 돌출 패턴들에서 서로 일직선상에 있는 일면인 제1 면 및 상기 제1 면과 연결되는 연결부의 제1 측벽을 덮도록 배치되고, 상부면이 상기 돌출 패턴들의 상부면보다 낮고, 하부면이 상기 돌출 패턴들 사이의 트렌치부 저면보다 낮게 위치하는 게이트 패턴이 구비된다. 상기 게이트 패턴보다 높게 위치하는 상기 돌출 패턴에는 각각 불순물 영역들이 구비된다.
본 발명의 일 실시예에서, 상기 게이트 패턴으로 덮혀있는 돌출 패턴들의 제1 면 및 연결부의 제1 측벽을 따라 U자 형상의 채널 영역이 구비된다.
본 발명의 일 실시예에서, 상기 액티브 패턴 사이의 트렌치부 내부에는 절연 물질이 매립된 구조를 가질 수 있다.
본 발명의 일 실시예에서, 상기 게이트 패턴은 상기 이웃하는 2개의 돌출 패턴의 제1 면 및 연결부의 제1 측벽을 덮는 제1 부분과, 상기 제1 부분과 접촉하여 상기 이웃하는 2개의 돌출 패턴들 사이의 트렌치부 내부로 연장되는 제2 부분을 포함할 수 있다.
상기 돌출 패턴들의 제1 면 및 연결부의 제1 측벽을 따라 U자 형상의 제1 채널 영역이 구비되고, 상기 트렌치부 양측으로 서로 마주하고 있는 돌출 패턴들의 제2 면 및 상기 제2 면과 연결되는 연결부의 상부면을 따라 U자 형상의 제2 채널 영역이 구비될 수 있다.
본 발명의 일 실시예에서, 상기 게이트 패턴은 고립된 패턴 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 게이트 패턴의 상부면과 전기적으로 연결되고, 상기 연결부가 연장되는 방향으로 연장되는 워드 라인이 구비될 수 있다.
본 발명의 일 실시예에서, 상기 게이트 패턴의 하부면과 직접적으로 연결되고, 상기 연결부의 연장 방향과 동일한 방향으로 연장되는 매립 워드 라인이 구비될 수 있다.
본 발명의 일 실시예에서, 상기 게이트 절연막 상에 구비되고, 이웃하는 2개의 돌출 패턴들에서 서로 일직선상에 있는 다른쪽 면인 제2 면 및 상기 제2 면과 연결되는 연결부의 제2 측벽을 덮도록 배치되고, 상부면이 상기 돌출 패턴들의 상부면보다 낮고, 하부면이 상기 돌출 패턴들 사이의 트렌치부 저면보다 낮게 위치하는 추가 게이트 패턴이 더 구비될 수 있다. 이로써, 추가 MOS 트랜지스터가 제공될 수 있다.
상기 추가 게이트 패턴이 덮고 있는 2개의 돌출 패턴들 중 적어도 하나는 상기 게이트 패턴이 덮고 있는 2개의 돌출 패턴과는 다른 돌출 패턴일 수 있다.
하나의 액티브 패턴에는 나란하게 배치되는 3개의 돌출 패턴이 포함되고, 상기 게이트 패턴 및 추가 게이트 패턴은 상기 3개의 돌출 패턴들 중에서 중간에 위치하는 돌출 패턴을 공통의 액티브 영역으로 사용할 수 있다.
상기 중간에 위치하는 돌출 패턴에 구비되는 불순물 영역은 2개의 MOS 트랜지스터의 공통 불순물 영역으로 제공될 수 있다.
상기 공통 불순물 영역으로 제공되는 돌출 패턴과 전기적으로 연결되는 비트 라인이 구비될 수 있다.
본 발명의 일 실시예에서, 상기 액티브 패턴은 벌크 실리콘 기판 상에 구비될 수 있다.
본 발명의 일 실시예에서, 상기 액티브 패턴, 게이트 절연막, 게이트 패턴 및 불순물 영역으로 이루어지는 단위 트랜지스터들은 기판 상에 반복 구성되어 어레이 구조를 가질 수 있다.
설명한 것과 같이, 본 발명에 따른 MOS 트랜지스터는 채널이 액티브 패턴 측벽 부위로 U자 형태로 형성되므로 채널 길이가 길어진다. 따라서, 쇼트 채널 효과를 억제할 수 있다. 또한, 채널 폭이 증가됨에 따라 온 전류가 증가된다.
도 1a는 본 발명의 실시예 1에 따른 MOS 트랜지스터를 나타내는 사시도이다.
도 1b는 도 1a에 도시된 MOS 트랜지스터의 채널 영역을 설명하기 위한 사시도이다.
도 2a는 본 발명의 실시예 2에 따른 MOS 트랜지스터의 어레이 구조를 나타내는 사시도이다.
도 2b는 본 발명의 실시예 2에 따른 MOS 트랜지스터의 어레이 구조를 나타내는 평면도이다.
도 2c는 2b의 A_A' 선 및 B_B' 선을 절단한 단면도이다.
도 3a 내지 도 3h는 도 2b에 도시된 어레이 구조의 제조 방법을 설명하기 위한 평면도들이다.
도 4a는 실시예 3의 어레이 구조를 나타내는 사시도이다.
도 4b는 실시예 3의 어레이 구조를 나타내는 평면도이다.
도 4c는 4b의 A_A' 선 및 B_B' 선을 절단한 단면도이다.
도 5a 내지 도 5c는 도 4a에 도시된 구조를 형성하는 방법을 설명하기 위한 평면도들이다.
도 6a는 본 발명의 실시예 4에 따른 MOS 트랜지스터의 어레이 구조를 나타내는 사시도이다.
도 6b는 본 발명의 실시예 4에 따른 MOS 트랜지스터의 어레이 구조를 나타내는 평면도이다.
도 7a 및 도 7e는 도 6a 및 도 6b에 도시된 어레이 구조의 제조 방법을 설명하기 위한 평면도들이다.
도 8은 본 발명의 실시예 5에 따른 어레이 구조를 나타내는 사시도이다.
도 9는 본 발명의 실시예 6에 따른 MOS 트랜지스터를 나타내는 사시도이다.
도 10a는 본 발명의 실시예 7에 따른 어레이 구조를 나타내는 사시도이다.
도 10b는 본 발명의 실시예 7에 따른 어레이 구조를 나타내는 평면도이다.
도 11a 내지 도 11e는 도 10a및 도 10b에 도시된 어레이 구조의 제조 방법을 설명하기 위한 평면도들이다.
도 12a 내지 도 12f는 도 10b에 도시된 어레이 구조를 제조하는 다른 방법을 설명하기 위한 평면도들이다.
도 13a 및 도 13b는 도 12a 및 도 12b의 A-A' 부위의 단면도들이다.
도 13c 내지 도 13f는 도 12c 내지 도 12f의 B-B' 부위의 단면도들이다.
도 14는 본 발명의 실시예 8에 따른 어레이 구조를 나타내는 사시도이다.
도 15a는 본 발명의 실시예 9에 따른 어레이 구조를 나타내는 사시도이다.
도 15b는 본 발명의 실시예 9에 따른 어레이 구조를 나타내는 평면도이다.
도 16a 내지 도 16b는 도 15a 및 도 15b에 도시된 어레이 구조의 제조 방법을 설명하기 위한 평면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1a는 본 발명의 실시예 1에 따른 MOS 트랜지스터를 나타내는 사시도이다. 도 1b는 도 1a에 도시된 MOS 트랜지스터의 채널 영역을 설명하기 위한 사시도이다.
도 1a 및 도 1b를 참조하면, 본 실시예의 MOS 트랜지스터는 반도체 물질로 이루어지고, 돌출된 형상을 갖는 2개의 돌출 패턴(이하, 제1 및 제2 돌출 패턴, 10a, 10b)과 상기 돌출 패턴들(10a, 10b)의 하단부를 서로 연결하는 연결부(10c)를 포함하는 액티브 패턴(10)을 포함한다. 상기 액티브 패턴(10)의 표면 상에는 게이트 절연막(14)이 구비된다. 상기 게이트 절연막(14) 상에는, 상기 이웃하는 2개의 돌출 패턴들에서 서로 일직선상에 있는 일면인 제1 면 및 상기 제1 면과 연결되는 연결부의 제1 측벽을 덮도록 배치되는 제1 부분과, 상기 제1 부분(12a)으로부터 상기 돌출 패턴들(10a, 10b) 사이로 연장되는 제2 부분(12b)을 포함하는 하나의 고립된 게이트 패턴(12)이 구비된다. 또한, 상기 게이트 패턴보다 높게 위치하는 상기 돌출 패턴들(10a, 10b)에는 각각의 불순물 영역들(16a)이 구비된다.
상기 액티브 패턴(10)에 포함된 제1 및 제2 돌출 패턴(10a, 10b)은 대체로 사각형 단면을 갖는 필러가 Z축 방향으로 돌출된 구조일 수 있다. 상기 제1 및 제2 돌출 패턴(10a, 10b)과 연결부는 단결정 실리콘을 포함할 수 있다. 예를들어, 상기 제1 및 제2 돌출 패턴(10a, 10b)과 연결부(10c)는 벌크 실리콘 기판을 식각 가공하여 형성된 것일 수 있으며, 이 경우 기판과 일체일 수 있다. 상기 액티브 패턴은 도시된 것과 같이 U자 형상을 갖는다. 상기 액티브 패턴에 포함된 제1 및 제2 돌출 패턴(10a, 10b)의 각 상부 영역은 트랜지스터의 불순물 영역(16a)으로 제공된다.
상기 게이트 절연막(14)은 게이트 패턴(12)과 액티브 패턴(10) 사이에 구비될 수 있다. 상기 게이트 절연막(14)은 실리콘 산화물을 포함할 수 있다. 상기 게이트 절연막(14)은 열적 실리콘 산화물일 수 있다.
상기 게이트 패턴(12)은 고립된 섬 형상의 패턴 형상을 갖는다. 상기 고립된 게이트 패턴(12)의 제1 부분은 상기 제1 및 제2 돌출 패턴(10a, 10b)에서 서로 마주하지 않는 일면인 제1 면과 상기 제1 면과 연결되는 연결부의 제1 측벽을 덮는다. 또한, 상기 게이트 패턴(12)의 제2 부분은 상기 트렌치부의 양측으로 상기 제1 및 제2 돌출 패턴(10a, 10b)이 서로 마주하고 있는 제2 면과 상기 제2 면 사이의 트렌치부 내부로 연장된다. 따라서, 상기 게이트 패턴(12)은 T자 형상을 갖는다.
도시된 것과 같이, 상기 게이트 패턴(12)의 상부면은 상기 제1 및 제2 돌출 패턴(10a, 10b)의 상부면보다 낮게 위치한다. 또한, 상기 게이트 패턴(12)의 하부면은 상기 트렌치부(18)의 저면보다 낮게 위치한다. 다른 표현으로, 상기 게이트 패턴(12)의 하부면은 상기 연결부(10c)의 상부면보다 낮게 위치한다.
상기 돌출 패턴(10a, 10b)의 상부에 위치하는 불순물 영역(16a)은 MOS 트랜지스터의 소오스 및 드레인으로 제공된다.
도 1b에 도시된 것과 같이, 상기 MOS 트랜지스터는 3차원으로 채널 영역이 생성된다. 즉, 채널 영역은 상기 제1 및 제2 돌출 패턴(10a, 10b)의 제1 면 및 연결부(10c) 제1 측벽을 따라 U자 형상(P1)으로 형성된다. 또한, 채널 영역은 상기 제1 및 제2 돌출 패턴(10a, 10b)의 제2 면 및 연결부(10c)의 상부면을 따라 U자 형상(P2)으로 형성된다.
이와같이, 상기 게이트 패턴의 수평 방향의 물리적인 길이에 비해 채널 영역의 길이가 증가되기 때문에, 쇼트 채널 효과가 감소된다. 또한, 상기 채널 영역의 폭이 증가됨으로써, 상기 채널 영역에서의 온 전류가 증가하게 되어 MOS 트랜지스터의 구동 능력이 증가된다. 또한, GIDL을 포함하는 누설 전류가 감소된다.
실시예 2
도 2a는 본 발명의 실시예 2에 따른 MOS 트랜지스터의 어레이 구조를 나타내는 사시도이다. 도 2b는 본 발명의 실시예 2에 따른 MOS 트랜지스터의 어레이 구조를 나타내는 평면도이다. 도 2c는 2b의 A_A' 선 및 B_B' 선을 절단한 단면도이다. 도 2a는 도 2b의 A부분에 대한 사시도이다.
이하에서 설명하는 실시예 2는 복수의 MOS 트랜지스터를 포함하는 어레이 구조를 갖는다. 각각의 MOS 트랜지스터는 도 1에 도시된 MOS 트랜지스터를 포함한다.
하나의 고립된 액티브 패턴에는 2개의 독립적인 MOS 트랜지스터가 구비된다. 또한, 하나의 고립된 게이트 패턴(124)은 2개의 트랜지스터를 제어한다.
도 2a 내지 2c를 참조하면, 상에 3개의 돌출 패턴들(111a, 111b, 111c) 및 연결부(111d)를 포함하는 하나의 액티브 패턴(114)들이 구비된다. 상기 3개의 돌출 패턴은 제2 방향으로 나란하게 배치된다. 이하에서, 액티브 패턴(114)의 연결부가 연장되는 방향을 제2 방향으로 설명한다. 또한, 상기 제2 방향과 수직한 방향을 제1 방향으로 설명한다.
상기 액티브 패턴(114)의 표면 상에는 게이트 절연막(118)이 구비된다. 상기 게이트 절연막 상에는 게이트 패턴들(124)이 구비된다. 상기 제1 내지 제3 돌출 패턴(111a, 111b, 111c)의 각 상부 영역은 트랜지스터의 소오스/드레인으로 제공되는 불순물 영역들(110a, 110b, 110c)이 된다.
상기 각 게이트 패턴(124)들과 연결되고 제2 방향으로 연장되는 워드 라인(128)이 구비된다. 상기 액티브 패턴(114)의 3개의 돌출 패턴들 중에서 중간에 위치하는 돌출 패턴(111b)과 연결되는 비트 라인(132)이 구비된다.
상기 각 액티브 패턴(114)에 포함된 3개의 돌출 패턴(이하, 제1 내지 제3 돌출 패턴(111a, 111b, 111c)은 대체로 사각형 단면을 갖는 필러가 Z 방향으로 돌출된 구조일 수 있다. 상기 제1 내지 제3 돌출 패턴 및 연결부는 반도체 물질을 포함한다. 상기 제1 내지 제3 돌출 패턴(111a~111c)과 연결부(111d)는 단결정 실리콘을 포함할 수 있다. 예를들어, 상기 돌출 패턴들(111a~111c)과 연결부(111d)는 벌크 실리콘 기판을 식각 가공하여 형성된 것일 수 있으며, 이 경우 기판과 일체일 수 있다.
상기 액티브 패턴(114)에서 중간에 형성되어 있는 제2 돌출 패턴(111b)은 2개의 독립된 트랜지스터에서 공통의 불순물 영역(110b)으로 사용된다. 또한, 상기 액티브 패턴(114)에서 양 측 가장자리에 형성되는 제1 및 제3 돌출 패턴(111a, 111c)은 각각 하나의 트랜지스터의 불순물 영역(110a, 110c)으로 사용된다.
상기 게이트 패턴(124)은, 도 1a를 참조로 설명한 것과 같이, 2개의 돌출 패턴의 제1 면 및 이와 연결되는 연결부의 제1 측벽을 덮는 제1 부분과, 상기 2개의 돌출 패턴들 사이의 트렌치 내부로 연장되는 제2 부분을 포함한다. 그러나, 하나의 게이트 패턴(124)은 2개의 트랜지스터를 제어하여야 하도록 형성된다.
도 2b의 B 부분을 참조하면, 상기 게이트 패턴(124)의 전면 및 후면은 각각 서로 다른 액티브 패턴(114a, 114b)과 대향하는 형상을 가질 수 있다.
상기 게이트 패턴(124)의 전면은 상기 게이트 패턴(124) 앞에 위치하는 액티브 패턴인 제1 액티브 패턴(114a)에 포함되어 있는 제2 및 제3 돌출 패턴(111b, 111c)의 제3 면과 연결부(111d)의 제2 측벽 부위를 덮는 제1 부분과, 상기 제2 및 제3 돌출 패턴(111b, 111c) 사이의 트렌치부로 연장되는 제2 부분을 포함한다.
동일하게, 상기 게이트 패턴(124)의 후면은 상기 게이트 패턴(124) 뒤에 위치하는 액티브 패턴인 제2 액티브 패턴(114b)에 포함되어 있는 제1 및 제2 돌출 패턴(111a, 111b)의 제1 면 및 연결부(111d)의 제1 측벽 부위를 덮는 제1 부분과 상기 제1 및 제2 돌출 패턴(111b, 111c) 사이의 트렌치부로 연장되는 제2 부분을 포함한다.
도시된 것과 같이, 하나의 게이트 패턴(124)은 상기 제1 액티브 패턴에 형성되는 하나의 MOS 트랜지스터와 제2 액티브 패턴에 형성되는 하나의 MOS 트랜지스터에 대해 공통의 게이트 전극으로 사용된다.
이하에서는, 도 2a 및 도 2b의 A 부분을 참조로, 하나의 액티브 패턴을 기준으로 하여 게이트 패턴을 설명하고자 한다.
하나의 제1 액티브 패턴(114a)의 전면 및 후면에는 각각 서로 다른 게이트 패턴(125a, 125b)이 대향하고 있다. 이하에서는, 상기 제1 액티브 패턴의 전면은 제1 면이라 하고, 상기 제1 액티브 패턴의 후면은 제3 면이라 한다. 또한, 상기 제1 면에 대향하여 형성되는 게이트 패턴을 제1 게이트 패턴(125a)이라 하고, 상기 제3 면에 대향하여 형성되는 게이트 패턴을 제2 게이트 패턴(125b)이라 하면서 설명한다.
상기 제1 게이트 패턴(125a)은 제1 및 제2 돌출 패턴(111a, 111b)과 대향하고, 상기 제2 게이트 패턴(125b)은 제2 및 제3 돌출 패턴(111b, 111c)과 대향한다.
상기 제1 액티브 패턴(114a)에서, 상기 제1 게이트 패턴들(125a) 상부면보다 높게 위치하는 제1 및 제2 돌출 패턴(111a, 111b)의 상부가 각각 제1 트랜지스터의 불순물 영역(110a, 110b)이 된다. 그러므로, 상기 제1 게이트 패턴(125a)의 상부면은 상기 제1 및 제2 돌출 패턴(111a, 111b)의 상부면보다 낮게 위치한다. 또한, 상기 제1 게이트 패턴(125a)이 상기 연결부(111d) 측벽의 적어도 일부를 덮어야 하기 때문에, 상기 제1 게이트 패턴(125a)의 하부면은 상기 트렌치부의 저면보다 낮게 위치한다.
이와 동일하게, 상기 제1 액티브 패턴(114a)에서, 상기 제2 게이트 패턴(125b)들 상부면보다 높게 위치하는 제2 및 제3 돌출 패턴(111b, 111c)의 상부가 각각 제2 트랜지스터의 불순물 영역(110b, 110c)이 된다. 그러므로, 상기 제2 게이트 패턴(125b)의 상부면은 상기 제2 및 제3 돌출 패턴(111b, 111c)의 상부면보다 낮게 위치한다. 또한, 상기 제2 게이트 패턴(125b)이 상기 연결부(111d) 측벽의 적어도 일부를 덮어야 하기 때문에, 상기 제2 게이트 패턴(125b)의 하부면은 상기 트렌치부의 저면보다 낮게 위치한다.
상기 제1 및 제2 게이트 패턴(125a, 125b)은 제1 방향으로 서로 나란하지 않고 서로 어긋나게 배치된다.
상기 제1 게이트 패턴(125a)에서 제1 및 제2 돌출 패턴(111a, 111b) 사이 부위로 연장되는 제2 부분의 단부는 상기 제1 및 제2 돌출 패턴(111b, 111c)의 단부까지 연장되지 않을 수 있다. 즉, 상기 제1 및 제2 돌출 패턴(111b, 111c)의 단부의 사이는 절연 물질로 형성될 수 있다. 또한, 상기 제2 게이트 패턴(125b)도 이와 동일한 형상을 가질 수 있다.
설명한 것과 같이, 하나의 액티브 패턴(114a, 114b)에는 2개의 독립된 MOS 트랜지스터가 구비된다. 상기 2개의 독립된 MOS 트랜지스터는 돌출 패턴의 제1 면 및 연결부를 따라 하나의 U자형 채널이 형성되고, 돌출 패턴들 사이의 트렌치부를 따라 U자 형상의 채널이 형성된다. 즉, 각 MOS 트랜지스터는 도 1a에 도시된 것과 동일하게 채널이 형성된다.
상기 고립된 액티브 패턴들 사이 부위, 게이트 패턴들(124) 사이 부위에는 소자 분리 절연 패턴(140)이 구비될 수 있다.
상기 비트 라인(132)은 상기 액티브 패턴(114)의 길이 방향과 수직한 방향인 제1 방향으로 연장된다. 상기 비트 라인(132)은 비트 라인 콘택(130)을 통해 상기 액티브 패턴(114)의 중심부에 위치하는 제2 돌출 패턴(111b)의 상부면과 전기적으로 연결된다. 즉, 상기 비트 라인(132)은 공통 불순물 영역(110b)과 전기적으로 연결된다.
상기 워드 라인(128)은 상기 제2 방향으로 연장된다. 즉, 상기 워드 라인은 상기 액티브 패턴(114a, 114b)의 길이 방향으로 연장된다. 상기 워드 라인(128)은 워드 라인 콘택(126)을 통해 상기 제2 방향으로 배치되어 있는 게이트 패턴들(124)의 상부면과 전기적으로 연결된다. 즉, 상기 워드 라인(128)은 게이트 패턴(124)과 일체로 형성되는 것이 아니라, 상기 게이트 패턴(124) 및 워드 라인(128)이 각각 구비된다.
일 예로, 상기 워드 라인 콘택(126)과 상기 비트 라인 콘택(130)은 상기 제1 방향으로 나란하게 위치할 수 있다. 이와같이, 상기 워드 라인 콘택(126)을 배치하면, 제1 및 제3 돌출 패턴(111a, 111c) 상부에서 발생되는 GIDL을 감소시킬 수 있다. 그러나, 상기 워드 라인 콘택(126)은 상기 게이트 패턴(124) 상부면과 접촉하면 되며, 그 위치가 한정되지는 않는다.
실시예 2에 따른 어레이 구조는 디램 소자의 어레이 구조일 수 있다. 즉, 실시예 2의 어레이 구조의 제1 및 제3 돌출 패턴(111a, 111c) 상부면과 전기적으로 연결되는 커패시터가 구비되면 디램 소자로 제공될 수 있다.
도 3a 내지 도 3h는 도 2b에 도시된 어레이 구조의 제조 방법을 설명하기 위한 평면도들이다.
도 3a를 참조하면, 반도체 기판(100)에 제2 방향으로 연장되는 하드 마스크를 형성한 다음 상기 하드 마스크를 식각 마스크로 하는 건식 식각 공정을 수행하여 제1 트렌치(102)를 형성한다. 상기 제1 트렌치(102) 양측에는 예비 액티브 패턴(104)이 형성된다. 상기 반도체 기판(100)은 단결정 실리콘 기판일 수 있다. 상기 제1 트렌치(102)는 제1 깊이를 갖는다.
상기 예비 액티브 패턴(104)들 사이의 제1 트렌치(102) 내부에는 예비 제1 절연막(106)을 채운다. 상기 예비 제1 절연막(106)은 실리콘 산화물 또는 실리콘 질화물일 수 있다.
도 3b를 참조하면, 상기 예비 액티브 패턴(104) 및 예비 제1 절연막(106)의 일부를 식각하여 상기 제2 방향과 수직한 제1 방향으로 연장되는 제2 트렌치(108)를 형성한다. 상기 제2 트렌치(108)는 상기 제1 깊이보다 얕은 제2 깊이를 갖도록 형성된다. 상기 제2 트렌치(108)가 형성됨으로써, 고립된 형태의 예비 돌출 패턴들(110)이 형성된다. 상기 예비 돌출 패턴들(110)은 서로 어긋나게 배치되지 않고 X 및 Y방향으로 일렬 배치된다.
상기 예비 돌출 패턴들(110) 사이의 제2 트렌치(108) 내부에 상기 예비 제1 절연막(106)과 동일한 절연 물질을 채운다. 따라서, 제1 절연막(106a)을 형성한다.
도 3c를 참조하면, 상기 예비 돌출 패턴들(110) 및 제1 절연막(106a)의 일부분을 노출하는 식각 마스크 패턴을 형성한다. 상기 식각 마스크 패턴은 상기 예비 돌출 패턴들(110) 중 제거되어야 할 부위를 노출하는 형상을 갖는다. 상기 식각 마스크 패턴을 이용하여 상기 예비 돌출 패턴들 중 일부를 식각하여 돌출 패턴들(111a, 111b, 111c)을 형성한다.
상기 예비 돌출 패턴들(110)이 식각되어 생성된 개구부 내부에 상기 제1 절연막(106a)과 식각 선택비를 갖는 제2 절연막(112)을 채운다. 상기 제1 절연막(106a)이 실리콘 산화물로 형성되면, 상기 제2 절연막(112)은 실리콘 질화물로 형성된다. 상기 제2 절연막(112)은 상기 돌출 패턴들(111a, 111b, 111c)과 동일하게 필러 형상을 가질 수 있다.
상기 공정을 수행하면, 도 2a에 도시된 것과 같이, 3개의 돌출 패턴들(111a, 111b, 111c) 및 하부의 연결부를 포함하는 액티브 패턴들(114)이 형성된다. 즉, 상기 액티브 패턴들(114)은 제1 내지 제3 돌출 패턴(111a, 111b, 111c)이 포함된다. 또한, 각 액티브 패턴들(114) 사이에는 절연 물질로 채워진다. 홀수열 및 짝수열에 각각 형성되는 액티브 패턴들(114)은 서로 어긋나게 배치된다.
디램 소자의 경우, 상기 액티브 패턴들에서, 제1 및 제3 돌출 패턴의 상부면은 커패시터와 전기적으로 접촉되는 영역인 버리드 콘택 영역(BC)이 된다. 또한, 상기 액티브 패턴에서 제2 돌출 패턴의 상부면은 비트 라인과 전기적으로 접촉되는 다이렉트 콘택 영역(DC)이 된다.
도 3d를 참조하면, 상기 제1 절연막(106a)을 제거하여 상기 제1 및 제2 트렌치(102, 108)를 노출시킨다. 상기 제거 공정은 습식 식각을 통해 수행될 수 있다. 상기 제거 공정을 수행하면, 상기 돌출 패턴들(111a, 111b, 111c)의 측벽이 외부에 노출된다. 또한, 상기 제거 공정에서 상기 제2 절연막(112)은 제거되지 않고 남아있게 된다.
도 3e를 참조하면, 상기 돌출 패턴들(111a, 111b, 111c)의 외벽에 게이트 절연막(118)을 형성한다. 상기 게이트 절연막(118)은 열산화 공정 또는 화학기상 증착법을 통해 형성할 수 있다. 상기 게이트 절연막(118)은 실리콘 산화물로 형성할 수 있다.
상기 게이트 절연막(118)은 상기 제1 및 제2 트렌치(102, 108) 내부를 채우지 않고 상기 제1 및 제2 트렌치(102, 108) 측벽 및 저면을 따라 콘포멀하게 형성되도록 한다. 그러므로, 십자 형상의 제3 및 제4 트렌치(116, 120) 부위가 생성된다.
도 3f를 참조하면, 상기 게이트 절연막(118) 상에 상기 제3 및 제4 트렌치(116, 120) 내부를 채우는 게이트 전극막을 형성한다. 상기 게이트 전극막은 폴리실리콘으로 형성된다.
이 후, 상기 게이트 전극막을 평탄화하여 상기 돌출 패턴((111a, 111b, 111c) 상부면이 노출되도록 한다. 계속하여 상기 게이트 전극막의 상부면이 상기 돌출 패턴(111a, 111b, 111c) 상부면보다 낮게 위치하도록 상기 게이트 전극막을 추가적으로 제거한다. 상기 공정을 수행하면, 십자 형상의 예비 게이트 패턴(122)이 형성된다.
도 3g를 참조하면, 상기 예비 게이트 패턴(122)의 일부분을 노출하는 식각 마스크 패턴을 형성한다. 상기 식각 마스크 패턴은 상기 예비 게이트 패턴(122)이 분리되어 각각 독립된 게이트 패턴으로 형성되기 위하여 제거되어야 할 부위를 노출하는 형상을 갖는다. 상기 식각 마스크 패턴을 이용하여 상기 예비 게이트 패턴 중 일부를 식각하여 게이트 패턴들(124)을 형성한다. 상기 게이트 패턴(124)은 고립된 형상을 갖는다.
도시된 것과 같이, 상기 게이트 패턴(124)은 상기 액티브 패턴(114)의 길이 방향과 평행하게 연장되는 제1 부분(124a)과 상기 제1 부분(124a)으로부터 상기 돌출 패턴들(111a, 111b, 111c) 사이의 트렌치부로 돌출되는 제2 부분(124b)을 포함한다.
또한, 하나의 게이트 패턴(124)은 상기 게이트 패턴(124)의 전면 및 후면에 위치하고 있는 각각의 액티브 패턴(114)에 대해 공통 게이트 패턴으로 제공된다. 즉, 하나의 게이트 패턴(124)은 2개의 트랜지스터의 게이트 전극으로 사용된다. 그러므로, 상기 하나의 게이트 패턴(124)에서 제2 부분(124b)은 2개의 액티브 패턴(114)에 포함된 돌출 패턴들(111a, 111b, 111c) 사이의 트렌치 부위로 각각 연장되는 형상을 갖는다.
도 3h를 참조하면, 상기 게이트 패턴들(124) 사이의 갭을 채우면서, 상기 게이트 패턴들(124)과 상기 액티브 패턴들(114)을 덮는 층간 절연막(134, 도 2c)을 형성한다. 상기 층간 절연막의 일부분을 식각하여 상기 게이트 패턴(124) 상부면을 노출하는 콘택홀을 형성한다. 상기 콘택홀 내부에 워드 라인 콘택(126)을 형성한다. 또한, 상기 워드 라인 콘택(126)과 접촉하면서 상기 제2 방향으로 연장되는 워드 라인(128)을 형성한다. 상기 워드 라인(128)은 상기 액티브 패턴들(114) 사이에 배치되면서 상기 제2 방향으로 연장될 수 있다. 상기 워드 라인(128)은 금속 물질을 포함할 수 있으며, 예를들어 텅스텐을 증착하여 형성할 수 있다.
상기 워드 라인(128)을 덮는 제2 층간 절연막(136, 도 2c)을 형성한다. 상기 제2 층간 절연막(136)의 일부분을 식각하여 상기 액티브 패턴(114)에서 중심부에 위치하는 제2 돌출 패턴(111b, DC)의 상부면을 노출하는 콘택홀을 형성한다. 상기 콘택홀 내부에 비트 라인 콘택(130)을 형성한다. 또한, 상기 비트 라인 콘택(130)과 접촉하면서 상기 제1 방향으로 연장되는 비트 라인(132)을 형성한다.
실시예 3
도 4a는 실시예 3의 어레이 구조를 나타내는 사시도이다. 도 4b는 실시예 3의 어레이 구조를 나타내는 평면도이다. 도 4c는 4b의 A_A' 선 및 B_B' 선을 절단한 단면도이다.
도 4a 내지 도 4c에 도시된 어레이에 포함되는 트랜지스터는 도 2a 및 도 2b에 도시된 MOS 트랜지스터와 동일하다.
도 4a 내지 도 4c를 참조하면, 도 2a 및 도 2b와는 다르게, 워드 라인(128a)이 상기 게이트 패턴(124)의 저면부와 접촉되는 매립 워드 라인 구조를 갖는다. 따라서, 상기 워드 라인(128a)은 게이트 패턴(124)의 저면과 직접 접촉되므로 별도의 워드 라인 콘택이 구비되지 않는다. 다른 구성들은 도 2a 및 2b에서 설명한 것과 동일하다.
상기 워드 라인(128a)은 상기 액티브 패턴의 연결부(111d) 측벽과 이격되도록 배치된다. 즉, 상기 액티브 패턴의 연결부(111d)와 상기 워드 라인 사이에는 절연 물질이 구비될 수 있다.
이하에서는, 도 4a 내지 도 4c에 도시된 어레이 구조를 형성하는 방법을 설명한다.
도 5a 내지 도 5c는 도 4a에 도시된 구조를 형성하는 방법을 설명하기 위한 평면도들이다.
먼저, 도 3a 내지 도 3c를 참조로 설명한 공정을 동일하게 수행하여 도 3c에 도시된 구조를 형성한다.
도 5a를 참조하면, 상기 돌출 패턴들(111a, 111b, 111c) 사이에 채워진 절연 물질들을 식각하여 상기 제2 방향으로 연장되는 제3 트렌치(150)를 생성시킨다. 상기 제3 트렌치(150)는 매립 워드 라인이 형성되는 부위가 된다.
이 때, 상기 제3 트렌치(150)의 측벽에는 상기 액티브 패턴(114)이 노출되지 않도록 한다. 즉, 상기 액티브 패턴(114)의 측벽에는 절연 물질이 남아있도록 한다. 이를 위하여, 상기 제3 트렌치(150)를 형성한 다음에, 상기 제3 트렌치(150) 측벽에 절연 물질을 증착하는 공정을 더 수행할 수도 있다. 상기 제3 트렌치(150)는 상기 제1 및 제2 트렌치보다 더 깊게 형성하여야 한다.
이 후, 상기 제3 트렌치(150) 내에 매립 워드 라인 패턴(152)을 형성한다. 상기 매립 워드 라인 패턴(152)의 상부면은 상기 제2 트렌치의 저면보다 낮게 위치하여야 한다. 예를들어, 상기 매립 워드 라인 패턴(152)은 상기 제3 트렌치(150) 내에 도전성 물질을 증착한 후, 상기 도전성 물질을 에치백하여 형성할 수 있다.
도 5b를 참조하면, 하부에 매립 워드 라인 패턴(152)이 형성되어 있는 제3 트렌치(150) 내부를 절연물로 채운다. 상기 절연 물질은 상기 제1 절연막과 동일한 물질(106a)을 사용한다. 상기 공정을 수행하면, 하부에는 매립 워드 라인 패턴(152)이 형성되어 있고, 상부 구조는 도 3c에 도시된 것과 동일한 형상을 갖는다.
계속하여, 도 3d에서 설명한 것과 동일하게, 상기 제1 절연막 및 절연 물질들을 제거하여 제1 및 제2 트렌치를 형성한다. 이 때, 상기 제2 트렌치의 저면에는 상기 매립 워드 라인 패턴(152)이 노출되도록 한다. 이 후, 상기 도 3e 및 도 3g를 참조로 설명한 것과 동일한 공정을 수행하여, 게이트 패턴(124)을 형성한다. 상기 게이트 패턴(124)의 하부면은 상기 매립 워드 라인 패턴(152)과 접촉하도록 형성된다.
도 5c를 참조하면, 상기 게이트 패턴(124) 사이의 갭을 채우면서, 상기 게이트 패턴(124)과 상기 액티브 패턴들(114)을 덮는 제1 층간 절연막(134, 도 4c)을 형성한다.
상기 제1 층간 절연막(134)의 일부분을 식각하여 액티브 패턴(114)에서 중심부에 위치하는 제2 돌출 패턴(111b)의 상부면을 노출하는 콘택홀을 형성한다. 상기 콘택홀 내부에 비트 라인 콘택(130)을 형성한다. 또한, 상기 비트 라인 콘택(130)과 접촉하면서 상기 제1 방향으로 연장되는 비트 라인(132)을 형성한다.
실시예 4
도 6a는 본 발명의 실시예 4에 따른 MOS 트랜지스터의 어레이 구조를 나타내는 사시도이다. 도 6b는 본 발명의 실시예 4에 따른 MOS 트랜지스터의 어레이 구조를 나타내는 평면도이다.
도 6a는 도 6b의 C부분에 해당되며, 비트 라인 부분은 생략되어 있다. 본 실시예의 어레이 구조에 포함된 각각의 MOS 트랜지스터는 도 1에 도시된 MOS 트랜지스터를 포함한다.
도 6a 및 6b를 참조하면, 반도체 기판(100) 상에 3개의 돌출 패턴들(이하, 제1 내지 제3 돌출 패턴, 211a, 211b, 211c) 및 연결부(211d)를 포함하는 액티브 패턴(210)과, 상기 3개의 돌출 패턴 중 2개의 돌출 패턴의 일면과 연결부의 측벽에 배치되는 고립된 형상의 제1 게이트 패턴(218a), 상기 3개의 돌출 패턴 중 2개의 돌출 패턴의 다른 일면과 연결부의 다른 측벽에 배치되는 고립된 형상의 제2 게이트 패턴(218b)을 포함할 수 있다.
상기 액티브 패턴(210)과 상기 제1 및 제2 게이트 패턴(218a, 218b) 사이에는 게이트 절연막(212)이 배치된다.
상기 액티브 패턴(210)의 중심부에 위치하는 제2 돌출 패턴(211b)과 연결되는 비트 라인(222)이 구비된다. 상기 고립된 각각의 게이트 패턴(218a, 218b)과 연결되는 워드 라인(216a, 216b)이 구비된다.
본 실시예의 경우, 하나의 고립된 형상의 액티브 패턴(210)에는 2개의 독립된 트랜지스터가 구비된다. 또한, 하나의 고립된 게이트 패턴(218a, 218b)은 제1 방향으로 이웃하는 2개의 액티브 패턴들에 형성되는 2개의 MOS 트랜지스터를 제어하는 공통 게이트 패턴으로 제공된다.
상기 액티브 패턴(210)에 포함된 돌출 패턴(211a, 211b, 211c)은 대체로 사각형 단면을 갖는 필러가 Z 방향으로 돌출된 구조일 수 있다. 상기 액티브 패턴에 포함된 3개의 돌출 패턴(211a, 211b, 211c)의 각 상부 영역은 트랜지스터의 불순물 영역으로 제공된다. 상기 액티브 패턴(210)의 길이 방향은 제2 방향이며, 상기 액티브 패턴(210)에 포함된 3개의 돌출 패턴(211a, 211b, 211c)은 제2 방향으로 나란하게 배치된다.
상기 각 액티브 패턴(210)들은 상기 제1 방향으로도 나란하게 배치된다. 즉, 상기 액티브 패턴(210)들은 서로 어긋나게 배치되지 않고 X 및 Y방향으로 일렬 배치된다.
상기 액티브 패턴(210)에서 중간에 형성되어 있는 제2 돌출 패턴(211b)은 2개의 독립된 트랜지스터에서 공통의 불순물 영역으로 사용된다. 또한, 상기 액티브 패턴(210)에서 양 측 가장자리에 형성되는 제1 및 제3 돌출 패턴(211a, 211c)은 각각 하나의 트랜지스터의 불순물 영역으로 사용된다.
상기 제1 및 제2 게이트 패턴(218a, 218b)은 상기 제2 방향을 길이 방향으로 하는 고립된 패턴 형상을 갖는다.
이하의 설명에서, 액티브 패턴에서 제1 및 제2 돌출 패턴(211a, 211b)과 대향하는 게이트 패턴을 제1 게이트 패턴(218a)이라 하고, 상기 액티브 패턴에서 제2 및 제3 돌출 패턴(211b, 211c)과 대향하는 게이트 패턴을 제2 게이트 패턴(218b)이라 한다.
도 6b의 C 부분을 참조하면, 상기 제1 게이트 패턴(218a)은 제1 방향으로 서로 이웃하는 상기 2개의 액티브 패턴 사이로 제2 방향으로 연장되는 제1 부분(217a)과, 상기 제1 부분으로부터 상기 제1 및 제2 돌출 패턴(211a, 211b) 사이의 트렌치 부위로 제1 방향으로 연장되는 제2 부분(217b)을 포함한다. 상기 제1 부분은 상기 2개의 액티브 패턴에 포함된 제1 및 제2 돌출 패턴들(211a, 211b)에서 서로 일직선 상에 있는 일면인 제1 면과 대향한다.
상기 제2 게이트 패턴(218b)은 상기 제1 게이트 패턴(208a)과 서로 어긋나게 배치된다. 상기 제2 게이트 패턴(218b)은 서로 이웃하는 배치되는 2개의 액티브 패턴들 사이 부위로 상기 제2 방향으로 연장되는 제1 부분(217a)과, 상기 제1 부분(217a)으로부터 상기 제2 및 제3 돌출 패턴(211b, 211c) 사이의 트렌치 부위로 제1 방향으로 연장되는 제2 부분을 포함하는 형상을 갖는다.
상기 제1 게이트 패턴(218a)의 제2 부분(217b)의 단부는 상기 제1 및 제2 돌출 패턴(211a, 211b)의 단부까지 연장되지 않을 수 있다. 즉, 상기 제1 및 제2 돌출 패턴(211a, 211b)의 단부의 사이는 절연 물질로 형성될 수 있다. 또한, 상기 제2 게이트 패턴(218b)의 제2 부분(217b)의 단부도 동일하게, 상기 제2 및 제3 돌출 패턴의 단부까지 연장되지 않을 수 있다.
상기 제1 및 제2 게이트 패턴(218a, 218b)의 상부면보다 높게 위치하는 돌출 패턴들(211a, 211b, 211c)의 상부는 각각의 트랜지스터들의 불순물 영역(110a, 110b, 110c)이 된다. 그러므로, 상기 제1 및 제2 게이트 패턴(218a, 218b)의 상부면은 상기 돌출 패턴들(211a, 211b, 211c)의 상부면보다 낮게 위치한다. 또한, 상기 제1 및 제2 게이트 패턴(218a, 218b)이 상기 연결부(211d) 측벽의 적어도 일부를 덮어야 하기 때문에, 상기 제1 및 제2 게이트 패턴(218a, 218b)의 하부면은 상기 연결부(211d)의 상부면보다 낮게 위치한다.
상기 비트 라인(222)은 상기 제2 방향으로 연장된다. 즉, 상기 비트 라인은 상기 액티브 패턴(210)의 길이 방향과 동일한 방향으로 연장된다. 상기 비트 라인(222)은 비트 라인 콘택(220)을 통해 상기 액티브 패턴(210)의 중심부에 위치하는 제2 돌출 패턴(211b)과 전기적으로 연결된다. 도시된 것과 같이, 상기 비트 라인(222)은 상기 각각의 액티브 패턴들 사이에 배치될 수 있다.
상기 워드 라인(216)은 각각 상기 제1 방향으로 연장된다. 즉, 상기 워드 라인(216)은 상기 액티브 패턴(210)의 길이 방향과 수직한 방향으로 연장된다.
도 6b에서, 제1 워드 라인(216a)은 상기 제1 방향으로 나란하게 배치되어 있는 각 제1 게이트 패턴들(218a)의 일 측벽과 각각 연결된다.
동일한 형태로, 제2 워드 라인(216b)은 상기 제1 방향으로 나란하게 배치되어 있는 각 제2 게이트 패턴들(218b)과 각각 연결된다. 즉, 제2 워드 라인(216b)이 상기 제2 게이트 패턴들(218b)의 측벽과 직접 접촉되면서 연장되는 형상을 갖는다.
상기 각각의 액티브 패턴들이 일렬로 배치되어 있으므로, 상기 제1 및 제2 게이트 패턴들의 측벽으로 연장되는 제1 및 제2 워드 라인이 각각 구비될 수 있다.
설명한 것과 같이, 액티브 패턴(210)에는 제1 게이트 패턴(218a)을 포함하는 MOS 트랜지스터와 제2 게이트 패턴(218b)을 포함하는 MOS 트랜지스터가 각각 구비된다. 상기 2개의 독립된 MOS 트랜지스터는 각각 돌출 패턴에서 나란하게 배치되는 2개의 일면을 따라 U자 형상의 채널이 형성된다. 상기 채널이 형성되는 형상은 도 1b를 참조로 설명한 것과 동일하다.
도 7a 및 도 7e는 도 6a 및 도 6b에 도시된 어레이 구조의 제조 방법을 설명하기 위한 평면도들이다.
도 7a를 참조하면, 반도체 기판(200)에 제1 방향으로 연장되는 하드 마스크를 형성한 다음 상기 하드 마스크를 식각 마스크로 하는 건식 식각 공정을 수행하여 제1 트렌치(202)를 형성한다. 상기 제1 트렌치(202) 양측에는 예비 액티브 패턴(204)이 형성된다. 상기 반도체 기판은 단결정 실리콘 기판일 수 있다. 상기 제1 트렌치(202)는 제1 깊이를 갖는다.
상기 예비 액티브 패턴들(204) 사이의 제1 트렌치(202) 내부에는 제1 절연막(206)을 채운다. 상기 제1 절연막(206)은 실리콘 산화물 또는 실리콘 질화물일 수 있다.
상기 예비 액티브 패턴들(204)은 각 행별로 일렬 배치된다. 또한, 도시된 것과 같이, 3개의 행의 예비 액티브 패턴들(204) 사이는 워드 라인 형성 영역이 되므로 상대적으로 넓게 이격되도록 형성한다.
도 7b를 참조하면, 상기 예비 액티브 패턴(204) 및 제1 절연막(206)의 일부를 식각하여 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 트렌치(208)를 형성한다. 상기 제2 트렌치(208)는 상기 제1 깊이보다 깊은 제2 깊이를 갖도록 형성된다. 상기 제2 트렌치(208)가 형성됨으로써, 상기 돌출 패턴들(211a, 211b, 211c)이 형성된다. 상기 돌출 패턴들(211a, 211b, 211c)은 서로 어긋나게 배치되지 않고 X 및 Y방향으로 일렬 배치된다.
상기 돌출 패턴들(211a, 211b, 211c)은 상기 제2 방향으로 3개씩 나란하게 형성되어 액티브 패턴(210)을 구성한다. 상기 액티브 패턴들(210)은 상기 제1 방향으로 어긋나지 않고 일렬로 배치된다.
도 7c를 참조하면, 상기 돌출 패턴들(211a, 211b, 211c) 사이에 형성되어 있는 제1 절연막(206)을 모두 제거하여 상기 돌출 패턴들(211a, 211b, 211c)의 측벽 부위가 노출되도록 한다. 상기 제거 공정은 습식 식각을 통해 수행될 수 있다.
상기 돌출 패턴(211a, 211b, 211c)의 측벽 및 저면을 따라 게이트 절연막(212)을 형성한다. 상기 게이트 절연막(212)은 상기 돌출 패턴들(211a, 211b, 211c) 사이의 트렌치 부위를 매립하지 않도록 형성한다.
상기 게이트 절연막(212) 상에 상기 갭 부위를 채우는 게이트 도전막을 형성한다. 이 후, 상기 게이트 도전막을 평탄화하여 상기 돌출 패턴들(211a, 211b, 211c) 상부면이 노출되도록 한다. 계속하여, 상기 게이트 도전막의 상부면이 상기 돌출 패턴들 상부면보다 낮게 위치하도록 상기 게이트 도전막을 추가적으로 제거한다. 상기 공정을 수행하면, 십자 형상의 예비 게이트 패턴(214)이 형성된다.
도 7d를 참조하면, 상기 예비 게이트 패턴(214)의 일부분을 노출하는 식각 마스크 패턴을 형성한다. 상기 식각 마스크 패턴은 상기 예비 게이트 패턴(214)이 분리되어 각각 독립된 게이트 패턴으로 형성되기 위하여 제거되어야 할 부위를 노출하는 형상을 갖는다. 또한, 각각의 워드 라인들이 형성되기 위하여 분리되어야 할 부위를 노출하는 형상을 갖는다.
상기 식각 마스크 패턴을 이용하여 상기 예비 게이트 패턴(214)을 식각하여 제1 및 제2 게이트 패턴들(218a, 218b)과 제1 및 제2 워드 라인들(216a, 216b)을 형성한다. 상기 제1 워드 라인(216a)은 상기 제1 게이트 패턴(218a)의 측벽 부위와 직접 연결되고, 상기 제2 워드 라인(216b)은 상기 제2 게이트 패턴(218b)의 측벽 부위와 직접 연결된다.
도 7e를 참조하면, 상기 식각에 의해 생성된 개구부 내부를 채우면서 상기 제1 및 2게이트 패턴들(218a, 218b), 제1 및 제2 워드 라인들(216a, 216b) 및 액티브 패턴들(210)을 덮는 층간 절연막을 형성한다.
상기 층간 절연막의 일부분을 식각하여 액티브 패턴(210)에서 중심부에 위치하는 제2 돌출 패턴(211b)의 상부면을 노출하는 콘택홀을 형성한다. 상기 콘택홀 내부에 비트 라인 콘택(220)을 형성한다. 또한, 상기 비트 라인 콘택(220)과 접촉하면서 상기 제2 방향으로 연장되는 비트 라인(222)을 형성한다.
실시예 5
도 8은 본 발명의 실시예 5에 따른 어레이 구조를 나타내는 사시도이다.
도 8은 도 6a에 도시된 어레이 구조의 변형된 예이다.
도 8에 도시된 어레이는 도 6a 및 도 6b에 도시된 어레이 구조의 MOS 트랜지스터와 동일한 구조 및 배치를 갖는다. 다만, 제1 및 제2 워드 라인(230a, 230b)이 각각 상기 제1 및 제2 게이트 패턴(218a, 218b)의 상부면보다 위에 구비된다는 점만이 도 6a 및 도 6b에 도시된 어레이 구조와 차이가 있다.
따라서, 상기 제1 게이트 패턴(218a)과 제1 워드 라인(230a)을 서로 연결시키는 워드 라인 콘택(232)을 통해 상기 제1 게이트 패턴(218a) 및 제1 워드 라인(230a)이 전기적으로 연결된다. 또한, 상기 제2 게이트 패턴(218b)과 제2 워드 라인(230b)을 서로 연결시키는 워드 라인 콘택(232)을 통해 상기 제2 게이트 패턴(218b) 및 제2 워드 라인(230b)이 전기적으로 연결된다.
실시예 6
도 9는 본 발명의 실시예 6에 따른 MOS 트랜지스터를 나타내는 사시도이다.
실시예 6에 따른 MOS 트랜지스터는 게이트 패턴의 형상이 실시예 1에 따른 MOS 트랜지스터와 차이가 있다.
도 9를 참조하면, 본 실시예의 MOS 트랜지스터는 반도체 기판 상에 Z축 방향으로 돌출된 2개의 돌출 패턴(10a, 10b, 이하, 제1 및 제2 돌출 패턴)과 상기 2개의 돌출 패턴(10a, 10b)의 하단부를 서로 연결하는 연결부(10c)를 포함하는 액티브 패턴과, 상기 제1 및 제2 돌출 패턴(10a, 10b) 사이의 트렌치 부위에 구비되는 절연 패턴(54), 상기 액티브 패턴 및 절연 패턴(54)의 일 측벽에 배치된 하나의 고립된 게이트 전극(50)을 포함할 수 있다.
상기 절연 패턴(54)은 상기 제1 및 제2 돌출 패턴(10a, 10b) 사이의 트렌치부 내에 구비된다. 따라서, 상기 제1 및 제2 돌출 패턴(10a, 10b)이 마주하고 있는 부위를 절연시킨다.
상기 게이트 패턴(50)은 고립된 패턴 형상을 가지며, 제1 및 제2 돌출 패턴(10a, 10b)에서 일직선 상에 있는 일면과, 연결부(10c) 및 절연 패턴(54)의 측벽 부위를 덮는 형상을 갖는다. 상기 액티브 패턴과 게이트 패턴(50) 사이에는 게이트 절연막(52)이 배치된다.
상기 게이트 패턴(50)은 직육면체 형상을 가질 수 있다.
상기 게이트 패턴(50) 상에 위치하고 있는 각 돌출 패턴(10a, 10b)의 상부 영역이 소오스/드레인으로 제공되는 불순물 영역(56)이 된다. 또한, MOS 트랜지스터는 2개의 돌출패턴(10a, 10b)에서 일직선 상에 있는 일면과 연결부(10c) 측벽을 따라 U자 형상(P1)으로 형성된다.
실시예 7
도 10a는 본 발명의 실시예 7에 따른 어레이 구조를 나타내는 사시도이다. 도 10b는 본 발명의 실시예 7에 따른 어레이 구조를 나타내는 평면도이다.
본 실시예의 어레이 구조에 포함되는 MOS 트랜지스터는 도 9에 도시된 MOS 트랜지스터를 포함한다. 도 10a는 도 10b의 A 부위를 나타낸다.
도 10a 및 10b에 도시된 어레이 구조는 도 2b에 도시된 어레이 구조와 동일한 배치 관계를 갖는다. 다만, 각 어레이 구조에 포함된 MOS 트랜지스터의 형상에서 차이가 있다. 도 2a 및 도 2b와는 달리, 본 실시예의 게이트 패턴(125)은 제1 부분만을 포함하며, 제2 부분이 포함되지 않는다.
도 10a 및 도 10b에 도시된 것과 같이, 하나의 액티브 패턴에는 2개의 독립된 MOS 트랜지스터가 구비된다. 상기 2개의 독립된 MOS 트랜지스터는 각각의 돌출 패턴(111a, 111b, 111c)의 측면 및 연결부를 따라 U자 형상의 채널이 형성된다. 즉, 각 MOS 트랜지스터는 도 9에 도시된 것과 동일하게 채널이 형성된다.
또한, 하나의 게이트 패턴(125)은 2개의 서로 다른 액티브 패턴에 형성된 2개의 MOS 트랜지스터의 공통 게이트로 제공된다. 즉, 상기 게이트 패턴(125)은 상기 게이트 패턴(125) 전, 후에 대향하고 있는 2개의 액티브 패턴에 형성된 2개의 MOS 트랜지스터를 각각 제어한다.
비트 라인(132), 비트 라인 콘택(130), 워드 라인(128), 및 워드 라인 콘택(126)의 배치 등은 도 2a 및 도 2b에서 설명한 것과 동일하다.
상기 게이트 패턴(125) 상부면과 접촉하는 워드 라인 콘택(126)과, 상기 워드 라인 콘택과 접촉하는 워드 라인이 구비된다. 상기 워드 라인은 제2 방향으로 연장된다.
상기 제2 돌출 패턴들의 상부면과 접촉하는 비트 라인 콘택(130)과 상기 비트 라인 콘택과 접촉하고, 상기 제1 방향으로 연장되는 비트 라인이 구비된다.
도 11a 내지 도 11e는 도 10a및 도 10b에 도시된 어레이 구조의 제조 방법을 설명하기 위한 평면도들이다.
먼저, 도 3a 및 도 3b를 참조로 설명한 공정을 수행하여 도 3b에 도시된 구조를 형성한다. 본 실시예의 경우, 제1 트렌치는 제1 내부폭을 갖도록 형성하고, 상기 제2 트렌치는 상기 제1 내부폭보다 좁은 제2 내부폭을 갖도록 형성한다.
이 후, 도 3c내지 도 3d를 참조로 설명한 공정을 수행하여 도 3d에 도시된 구조를 형성한다.
도 11a를 참조하면, 상기 돌출 패턴들(111a~111c)의 측벽에 게이트 절연막(118)을 형성한다. 상기 게이트 절연막(118)은 열산화 공정을 수행하여 형성할 수 있다.
상기 게이트 절연막(118)은 상대적으로 넓은 폭을 갖는 제1 트렌치(102) 내부를 채우지 않으면서, 좁은 폭을 갖는 제2 트렌치(108) 내부를 채우는 형상을 갖도록 형성된다. 따라서, 상기 게이트 절연막(118)을 형성하면, 상기 제2 방향으로 연장되는 제1 트렌치(102) 부분만 남게된다. 또한, 상기 제2 트렌치(108) 내부에는 게이트 절연막이 완전하게 채워져 절연 패턴(150)으로 형성된다.
도 11b를 참조하면, 상기 게이트 절연막(118) 상에 상기 제1 트렌치(102) 내부를 채우는 게이트 전극막을 형성한다. 상기 게이트 전극막은 폴리실리콘으로 형성된다.
이 후, 상기 게이트 전극막을 평탄화하여 상기 돌출 패턴들(111a~111c) 상부면이 노출되도록 한다. 계속하여 상기 게이트 전극막의 상부면이 상기 돌출 패턴들(111a~111c) 상부면보다 낮게 위치하도록 상기 게이트 전극막을 추가적으로 제거한다. 상기 공정을 수행하면, 상기 제2 방향으로 연장되는 라인 형상의 예비 게이트 패턴(123)이 형성된다.
도 11c를 참조하면, 상기 예비 게이트 패턴(123)의 일부분을 노출하는 마스크 패턴을 형성한다. 상기 마스크 패턴은 상기 예비 게이트 패턴이 분리되어 각각 독립된 게이트 패턴으로 형성되기 위하여 제거되어야 할 부위를 노출하는 형상을 갖는다. 상기 마스크 패턴을 이용하여 상기 예비 게이트 패턴 중 일부를 식각하여 게이트 패턴들(125)을 형성한다. 상기 게이트 패턴들(125)은 단면이 사각 형상을 갖는 필러 형상을 갖는다.
도 11d를 참조하면, 상기 게이트 패턴들(125) 사이의 갭을 채우면서, 상기 게이트 패턴들(125)과 상기 액티브 패턴(114)들을 덮는 층간 절연막을 형성한다. 상기 층간 절연막의 일부분을 식각하여 상기 게이트 패턴들(125) 상부면을 노출하는 콘택홀을 형성한다. 상기 콘택홀 내부에 워드 라인 콘택(126)을 형성한다. 또한, 상기 워드 라인 콘택(126)과 접촉하면서 상기 제2 방향으로 연장되는 워드 라인(128)을 형성한다. 상기 워드 라인(128)은 상기 액티브 패턴들(114) 사이에 배치될 수 있다. 상기 워드 라인(128)은 금속 물질을 포함할 수 있으며, 예를들어 텅스텐을 증착하여 형성할 수 있다.
도 11e를 참조하면, 상기 워드 라인(128)을 덮는 층간 절연막을 형성한다. 상기 층간 절연막의 일부분을 식각하여 액티브 패턴(114)에서 중심부에 위치하는 제2 돌출 패턴(111b)의 상부면을 노출하는 콘택홀을 형성한다. 상기 콘택홀 내부에 비트 라인 콘택(130)을 형성한다. 또한, 상기 비트 라인 콘택(130)과 접촉하면서 상기 제1 방향으로 연장되는 비트 라인(132)을 형성한다.
도 12a 내지 도 12f는 도 10b에 도시된 어레이 구조를 제조하는 다른 방법을 설명하기 위한 평면도들이다. 도 13a 및 도 13b는 도 12a 및 도 12b의 A-A' 부위의 단면도들이다. 도 13c 내지 도 13f는 도 12c 내지 도 12f의 B-B' 부위의 단면도들이다.
도 12a 및 13a를 참조하면, 반도체 기판에 제1 방향으로 연장되는 하드 마스크를 형성한 다음 상기 하드 마스크를 식각 마스크로 하는 건식 식각 공정을 수행하여 제1 트렌치(300)를 형성한다. 상기 제1 트렌치들(300) 양측에는 기판이 돌출된 형태가 된다. 상기 돌출된 부위를 제1 반도체 패턴(302)이라 하면서 설명한다.
상기 제1 트렌치(300) 부위는 후속 공정을 통해 각 액티브 패턴에서 중심 부위에 위치하는 제2 돌출 패턴이 형성 부위 및 각 액티브 패턴들 사이의 갭 부위가 된다. 또한, 상기 제1 트렌치(300) 부위의 양 측의 돌출된 형태의 기판 부위는 후속 공정을 통해 제1 및 제3 돌출 패턴이 형성된다.
도 12b 및 도 13b를 참조하면, 상기 제1 트렌치(300)의 측벽 및 저면 프로파일을 따라 절연 물질을 증착시켜 스페이서막을 형성한다. 상기 스페이서막을 이방성으로 식각하여, 제1 트렌치 측벽에 절연 스페이서(304)를 형성한다. 상기 제1 트렌치(300)의 저면에는 반도체 기판이 노출된다.
이 후, 상기 제1 트렌치(300) 저면의 반도체 기판 표면으로부터 선택적 에피택셜 성장 공정을 수행하여 제2 반도체 패턴(306)을 형성한다.
상기 공정을 수행하면, 매우 좁은 이격 거리를 가지면서 상기 제1 방향으로 연장되는 라인 형상을 갖는 제1 및 제2 반도체 패턴들(302, 306)이 형성된다. 또한, 상기 제1 및 제2 반도체 패턴들(302, 306) 사이는 상기 절연 스페이서(304)에 의해 절연된다.
도 12c 및 도 13c를 참조하면, 상기 제1 및 제2 반도체 패턴들(302, 36) 및 스페이서(304) 상에 제2 방향으로 연장되는 하드 마스크를 형성한 다음, 상기 하드 마스크를 식각 마스크로 하는 건식 식각 공정을 수행하여 제2 트렌치(308)를 형성한다. 상기 제2 트렌치(308)는 상기 제1 갭보다 넓은 제2 갭을 가지면서 서로 이격된다.
상기 제2 트렌치(308)가 형성됨으로써, 액티브 패턴들을 구성하는 돌출 패턴들(111a, 111b, 111c)이 형성된다.
상기 제2 트렌치(308)는 상기 제1 트렌치(300)보다 더 깊게 형성된다.
상기 제2 트렌치(308) 내부에는 제1 절연막(310)을 채운다. 상기 제1 절연막(310)은 상기 스페이서(304)와는 다른 물질막으로 형성할 수 있다. 상기 제1 절연막(310)은 상기 스페이서(304)와 식각 선택비를 갖는 물질로 형성할 수 있다.
도 12d 및 도 13d를 참조하면, 상기 제1 절연막(310)을 에치백하여, 상기 제2 트렌치(308)의 하부를 채우는 제1 절연막 패턴(310a)을 형성한다.
즉, 상기 제2 트렌치(308)의 측벽에는 반도체 물질이 노출되고, 하부에는 제1 절연막 패턴(310a)이 채워져 있다.
도 12e 및 도 13e를 참조하면, 상기 제2 트렌치(308) 측벽을 열산화시켜 게이트 절연막(312)을 형성한다. 상기 게이트 절연막(312)이 형성된 제2 트렌치(308) 내부에 게이트 전극막을 형성한다. 상기 게이트 전극막은 상기 제2 방향으로 연장되는 라인 형상을 갖는다.
상기 게이트 전극막의 상부면이 상기 돌출 패턴(111a, 111b, 111c) 상부면보다 낮게 위치하도록 상기 게이트 전극막을 추가적으로 제거하여 예비 게이트 패턴(314)을 형성한다.
도 12f 및 도 13f를 참조하면, 상기 예비 게이트 패턴(314)의 일부분을 노출하는 마스크 패턴을 형성한다. 상기 마스크 패턴은 상기 예비 게이트 패턴(314)이 분리되어 각각 독립된 게이트 패턴으로 형성되기 위하여 제거되어야 할 부위를 노출하는 형상을 갖는다. 상기 마스크 패턴을 이용하여 상기 예비 게이트 패턴 중 일부를 식각하여 게이트 패턴들(125)을 형성한다. 상기 게이트 패턴(125)은 단면이 사각 형상을 갖는 필러 형상을 갖는다.
이 후, 워드 라인 콘택(126) 및 워드 라인(128)을 형성한다. 또한, 비트 라인 콘택(130) 및 비트 라인(132)을 형성한다. 따라서, 도 10b에 도시된 어레이 구조의 트랜지스터를 완성한다.
실시예 8
도 14는 본 발명의 실시예 8에 따른 어레이 구조를 나타내는 사시도이다.
도 14는 도 10a에 도시된 어레이 구조의 변형된 예를 나타낸다.
도 14에 도시된 어레이는 도 10a 및 도 10b에 도시된 MOS 트랜지스터와 동일한 구조를 갖는다. 다만, 도 10a와는 다르게, 제1 및 제2 워드 라인이 각각 상기 게이트 패턴(125)의 저면부와 접촉되는 매립된 매립 워드 라인(128a) 구조를 갖는다.
이하에서는, 도 14에 도시된 어레이 구조를 형성하는 방법을 설명한다.
먼저, 도 3a 및 도 3b를 참조로 설명한 공정을 수행하여 도 3b에 도시된 구조를 형성한다. 상기 공정에서, 제1 트렌치는 제1 내부폭을 갖도록 형성하고, 상기 제2 트렌치는 상기 제1 내부폭보다 좁은 제2 내부폭을 갖도록 형성한다. 이 후, 도 3c를 참조로 설명한 공정을 동일하게 수행하여 도 3c에 도시된 구조를 형성한다.
이 후, 도 5a 및 도 5b를 참조로 설명한 공정을 수행하여 하부에는 매립 워드 라인(128a)이 형성되어 있고, 상부 구조는 도 4c에 도시된 것과 동일한 형상을 갖는 구조를 형성한다.
이 후, 상기 도 11a 내지 도 11e를 참조로 설명한 것과 동일한 공정을 수행한다. 즉, 제1 및 제2 게이트 전극을 형성한다. 상기 제1 및 제2 게이트 전극의 하부면은 상기 매립 워드 라인(128a)과 접촉된다. 또한, 상기 제1 및 제2 게이트 패턴 사이의 갭을 채우면서, 상기 제1 및 제2 게이트 패턴과 상기 액티브 패턴들을 덮는 층간 절연막을 형성한다. 상기 층간 절연막의 일부분을 식각하여 액티브 패턴에서 중심부에 위치하는 제2 돌출 패턴의 상부면을 노출하는 콘택홀을 형성한다. 상기 콘택홀 내부에 비트 라인 콘택을 형성한다. 또한, 상기 비트 라인 콘택과 접촉하면서 상기 제1 방향으로 연장되는 비트 라인을 형성한다.
실시예 9
도 15a는 본 발명의 실시예 9에 따른 어레이 구조를 나타내는 사시도이다. 도 15b는 본 발명의 실시예 9에 따른 어레이 구조를 나타내는 평면도이다.
본 실시예의 어레이 구조는 도 10a에 도시된 MOS 트랜지스터를 포함한다.
도 15a 및 15b에 도시된 어레이 구조는 도 6b에 도시된 어레이 구조와 동일한 배치 관계를 갖는다. 다만, 각 어레이 구조에 포함된 MOS 트랜지스터가 도 10a에 도시된 MOS 트랜지스터로 구성되므로, 게이트 전극(230)의 형상에서만 도 6b와 차이가 있다.
상기 게이트 전극(230)은 도 6b의 제1 부분만 구비되고, 제2 부분이 구비되지 않는다. 또한, 상기 액티브 패턴에 포함되는 돌출 패턴들 사이에는 절연 패턴(240)이 구비된다.
따라서, 상기 어레이 구조에 포함된 MOS 트랜지스터는 도 14에 도시된 것과 같이 U자 형상의 채널이 형성된다.
도 16a 내지 도 16b는 도 15a 및 도 15b에 도시된 어레이 구조의 제조 방법을 설명하기 위한 평면도들이다.
먼저 도 7a 및 도 7b를 참조로 설명한 공정을 수행하여 X 및 Y방향으로 일렬 배치되는 돌출 패턴을 형성한다.
도 16a를 참조하면, 상기 돌출 패턴들(211a, 211b, 211c) 사이에 형성되어 있는 제1 절연막을 모두 제거하여 상기 돌출 패턴들(211a, 211b, 211c)의 측벽 부위가 노출되도록 한다. 상기 제거 공정은 습식 식각을 통해 수행될 수 있다.
상기 돌출 패턴들(211a, 211b, 211c)의 측벽 및 저면을 따라 게이트 절연막(212)을 형성한다. 상기 게이트 절연막(212)은 상기 제2 방향으로 연장되는 제2 트렌치 부위는 채우지 않도록 형성한다. 또한, 상기 게이트 절연막은 상기 액티브 패턴들에 포함되는 돌출 패턴들 사이의 트렌치 부위는 채우도록 형성한다. 즉, 상기 돌출 패턴들 사이의 트렌치 부위에 게이트 절연막이 채워짐으로써 절연 패턴(240)이 형성된다.
상기 게이트 절연막(212) 상에 상기 제2 트렌치 부위 및 워드 라인 형성 영역 내부를 채우도록 게이트 전극막을 형성한다.
이 후, 상기 게이트 전극막을 평탄화하여 상기 돌출 패턴 상부면이 노출되도록 한다. 계속하여 상기 게이트 전극막의 상부면이 상기 돌출 패턴 상부면보다 낮게 위치하도록 상기 게이트 전극막을 추가적으로 제거한다. 상기 공정을 수행하면, 예비 게이트 패턴(228) 및 예비 워드 라인(215)이 형성된다.
도 16b를 참조하면, 상기 예비 게이트 패턴(228)의 일부분을 노출하는 마스크 패턴을 형성한다. 상기 마스크 패턴은 상기 예비 게이트 패턴(228)이 분리되어 각각 독립된 게이트 패턴으로 형성되기 위하여 제거되어야 할 부위를 노출하는 형상을 갖는다. 또한, 각각의 워드 라인들이 형성되기 위하여 분리되어야 할 예비 워드 라인(215) 부위를 노출하는 형상을 갖는다.
상기 마스크 패턴을 이용하여 상기 예비 게이트 패턴(228) 및 예비 워드 라인(215)을 식각하여 게이트 패턴들(230)과 워드 라인들(216)을 형성한다. 상기 게이트 패턴(230)과 워드 라인(216)은 서로 연결되어 있다.
이 후, 도 15b에 도시된 것과 같이, 상기 식각에 의해 생성된 개구부 내부를 채우면서 상기 게이트 패턴들, 워드 라인들 및 액티브 패턴들을 덮는 층간 절연막을 형성한다.
상기 층간 절연막의 일부분을 식각하여 액티브 패턴에서 중심부에 위치하는 제2 돌출 패턴의 상부면을 노출하는 콘택홀을 형성한다. 상기 콘택홀 내부에 비트 라인 콘택(220)을 형성한다. 또한, 상기 비트 라인 콘택(220)과 접촉하면서 상기 제2 방향으로 연장되는 비트 라인(222)을 형성한다.
상기 설명한 것과 같이, 본 발명에 의하면 반도체 물질로 이루어진 돌출 패턴의 측벽에 게이트 전극이 구비됨으로써, U자 형상의 채널이 형성되는 MOS 트랜지스터가 제공된다. 상기 MOS 트랜지스터는 낮은 수평 면적에 형성되면서도 쇼트 채널효과 및 누설 전류를 감소시킬 수 있다. 따라서, MOS 트랜지스터를 포함하는 다양한 반도체 소자에 이용될 수 있다.
10a, 10b : 제1 및 제2 돌출 패턴 10c :연결부
12 : 게이트 패턴 14 : 게이트 절연막
16a : 불순물 영역 100, 200 : 반도체 기판
102 : 제1 트렌치 106a, 206 : 제1 절연막
108 : 제2 트렌치 110 : 예비 돌출 패턴
110a, 110b, 110c : 불순물 영역
111a, 111b, 111c, 211a, 211b, 211c : 돌출 패턴들
112 : 제2 절연막 114, 210 : 액티브 패턴
118, 212 : 게이트 절연막 124, 125 : 게이트 패턴
126 : 워드 라인 콘택 128, 216 : 워드 라인
128a : 매립 워드 라인 130, 220: 비트 라인 콘택
132, 222 : 비트 라인

Claims (10)

  1. 반도체 물질을 포함하고 제1 방향으로 서로 나란하게 배치되는 제1 돌출 패턴, 제2 돌출 패턴, 제3 돌출 패턴 및 상기 제1 및 제2 돌출 패턴들 사이에 제1 트렌치부와 제2 및 제3 돌출 패턴 사이에 제2 트렌치부를 각각 생성하면서 상기 제1 내지 제3 돌출 패턴들의 하단부를 서로 연결하면서 상기 제1 방향으로 연장되는 연결부를 포함하고, 상기 제1 내지 제3 돌출 패턴들은 서로 일직선 상에 있는 일 면인 제1 면과 상기 제1 면과 마주하고 있는 제3 면을 포함하는 액티브 패턴;
    상기 액티브 패턴의 표면 상에 구비되는 게이트 절연막;
    상기 게이트 절연막 상에 구비되고, 이웃하는 제1 및 제2 돌출 패턴들의 제1 면 및 상기 제1 면과 연결되는 연결부의 제1 측벽을 덮도록 배치되고, 상부면이 상기 제1 및 제2 돌출 패턴들의 상부면보다 낮고, 하부면이 상기 제1 트렌치부 저면보다 낮게 위치하는 제1 게이트 패턴;
    상기 게이트 절연막 상에 구비되고, 이웃하는 제2 및 제3 돌출 패턴들의 제3 면 및 상기 제3 면과 연결되는 연결부의 제2 측벽을 덮도록 배치되고, 상부면이 상기 제2 및 제3 돌출 패턴들의 상부면보다 낮고, 하부면이 상기 제2 트렌치부 저면보다 낮게 위치하는 제2 게이트 패턴; 및
    상기 제1 및 제2 게이트 패턴보다 높게 위치하는 상기 제1 내지 제3 돌출 패턴들에 각각 구비되는 불순물 영역들을 포함하고,
    상기 제2 돌출 패턴에 구비되는 불순물 영역은 제1 게이트 패턴을 포함하는 제1 트랜지스터와 제2 게이트 패턴을 포함하는 제2 트랜지스터의 공통 불순물 영역으로 제공되는 MOS 트랜지스터.
  2. 제1항에 있어서, 상기 제1 트랜지스터에서, 상기 제1 게이트 패턴으로 덮혀있는 제1 및 제2 돌출 패턴들의 제1 면 및 연결부의 제1 측벽을 따라 U자 형상의 제1 채널 영역이 구비되고,
    상기 제2 트랜지스터에서, 상기 제2 게이트 패턴으로 덮혀있는 제2 및 제3 돌출 패턴들의 제3 면 및 연결부의 제2 측벽을 따라 U자 형상의 제2 채널 영역이 구비되는 MOS 트랜지스터.
  3. 제1항에 있어서, 상기 제1 게이트 패턴은 상기 제1 및 제2 돌출 패턴의 제1 면 및 연결부의 제1 측벽을 덮는 제1 부분과, 상기 제1 부분과 접촉하여 상기 제1 트렌치부 내부로 연장되는 제2 부분을 포함하고,
    상기 제2 게이트 패턴은 상기 제2 및 제3 돌출 패턴의 제3 면 및 연결부의 제2 측벽을 덮는 제3 부분과, 상기 제3 부분과 접촉하여 상기 제2 트렌치부 내부로 연장되는 제4 부분을 포함하는 MOS 트랜지스터.
  4. 제3항에 있어서, 상기 제1 트랜지스터에서, 상기 제1 게이트 패턴으로 덮혀있는 상기 제1 및 제2 돌출 패턴들의 제1 면 및 연결부의 제1 측벽을 따라 U자 형상의 제1 채널 영역과, 상기 제1 트렌치부 양측으로 서로 마주하고 있는 제1 및 제2 돌출 패턴들의 제2 면 및 상기 제2 면과 연결되는 연결부의 상부면을 따라 U자 형상의 제2 채널 영역이 더 구비되고,
    상기 제2 트랜지스터에서, 상기 제2 게이트 패턴으로 덮혀있는 상기 제2 및 제3 돌출 패턴들의 제3 면 및 연결부의 제2측벽을 따라 U자 형상의 제3 채널 영역과, 상기 제2 트렌치부 양측으로 서로 마주하고 있는 제2 및 제3 돌출 패턴들의 제2 면 및 상기 제2 면과 연결되는 연결부의 상부면을 따라 U자 형상의 제4 채널 영역이 더 구비되는 MOS 트랜지스터.
  5. 제1항에 있어서, 상기 제1 게이트 패턴의 상부면과 전기적으로 연결되고, 상기 제1 방향으로 연장되는 제1 워드 라인이 구비되고,
    상기 제2 게이트 패턴의 상부면과 전기적으로 연결되고, 상기 제1 방향으로 연장되는 제2 워드 라인이 구비되는 MOS 트랜지스터.
  6. 제1항에 있어서, 상기 제1 게이트 패턴의 하부면과 직접적으로 연결되고, 상기 제1 방향으로 연장되는 제1 매립 워드 라인이 구비되고,
    상기 제2 게이트 패턴의 하부면과 직접적으로 연결되고, 상기 제1 방향으로 연장되는 제2 매립 워드 라인이 구비되는 MOS 트랜지스터.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제1항에 있어서, 상기 공통 불순물 영역으로 제공되는 돌출 패턴과 전기적으로 연결되는 비트 라인이 구비되는 MOS 트랜지스터.
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