KR101895300B1

KR101895300B1 - Semiconductor light-emitting device

Info

Publication number: KR101895300B1
Application number: KR1020110134020A
Authority: KR
Inventors: 임현철; 정명훈
Original assignee: 엘지이노텍 주식회사
Priority date: 2011-12-13
Filing date: 2011-12-13
Publication date: 2018-09-05
Anticipated expiration: 2031-12-13
Also published as: KR20130067149A

Abstract

반도체 발광 소자는, 기판 상에 다수의 패턴을 갖는 버퍼층과, 각 패턴 및 각 패턴 사이의 기판 상에 언도프트 반도체층과, 언도프트 반도체층 상에 발광 구조물을 포함한다.The semiconductor light emitting device includes a buffer layer having a plurality of patterns on a substrate, an unshown semiconductor layer on the substrate between each pattern and each pattern, and a light emitting structure on the unshown semiconductor layer.

Description

Semiconductor light-emitting device

실시예는 반도체 발광 소자에 관한 것이다.An embodiment relates to a semiconductor light emitting device.

발광 다이오드(Light-Emitting Diode: LED)는 전류를 빛으로 변환시키는 반도체 발광 소자이다. Light-emitting diodes (LEDs) are semiconductor light-emitting devices that convert current into light.

반도체 발광 소자는 고 휘도를 갖는 광을 얻을 수 있어, 디스플레이용 광원, 자동차용 광원 및 조명용 광원으로 폭넓게 사용되고 있으며, 형광 물질을 이용하거나 다양한 색의 발광 다이오드를 조합함으로써 효율이 우수한 백색 광을 발광하는 발광 다이오드도 구현이 가능하다.Semiconductor light emitting devices are widely used as light sources for displays, light sources for automobiles, and light sources for illumination because they can obtain light having a high luminance. By using fluorescent materials or combining light emitting diodes of various colors, Light emitting diodes can also be implemented.

반도체 발광 소자는 아직도 안정적으로 반도체층들을 성장하는 문제와 광 추출 효율을 향상시키는 문제에 직면해 있어, 이러한 문제의 해결이 시급하다.The semiconductor light emitting device still faces a problem of stably growing the semiconductor layers and improving the light extraction efficiency and it is urgent to solve such a problem.

실시예는 보다 안정적으로 반도체층들을 성장할 수 있는 반도체 발광 소자를 제공한다.The embodiment provides a semiconductor light emitting device capable of growing semiconductor layers more stably.

실시예는 보다 향상된 광 추출 효율을 얻을 수 있는 반도체 발광 소자를 제공한다.The embodiment provides a semiconductor light emitting device capable of obtaining a further improved light extraction efficiency.

실시예에 따르면, 반도체 발광 소자는, 기판; 상기 기판 상에 다수의 패턴을 갖는 버퍼층; 상기 각 패턴 및 상기 각 패턴 사이의 상기 기판 상에 언도프트 반도체층; 및 상기 언도프트 반도체층 상에 발광 구조물을 포함한다.According to an embodiment, a semiconductor light emitting device includes: a substrate; A buffer layer having a plurality of patterns on the substrate; An undoped semiconductor layer on the substrate between the patterns and the patterns; And a light emitting structure on the undoped semiconductor layer.

실시예에 따르면, 반도체 발광 소자는, 발광 구조물; 상기 발광 구조물 상에 언도프트 반도체층; 및 상기 언도프트 반도체층의 상면에 다수의 제1 패턴들과 다수의 제2 패턴들을 포함하는 제1 러프니스 구조를 포함한다.According to an embodiment, a semiconductor light emitting device includes: a light emitting structure; An undoped semiconductor layer on the light emitting structure; And a first roughness structure including a plurality of first patterns and a plurality of second patterns on an upper surface of the unshown semiconductor layer.

실시예는 기판과 발광 구조물 사이의 격자 상수 차이를 완화하여 주기 위해 In의 함량이 서로 상이한 Al_(1-x)In_xN를 포함하는 다수의 서브 층을 포함하는 버퍼층을 형성하여 줌으로써, 기판 상에 발광 소자를 안정적으로 형성할 수 있다.The embodiment is characterized in that a buffer layer including a plurality of sub-layers including Al _(1-x) In _x N having different In contents from each other is formed so as to alleviate the lattice constant difference between the substrate and the light emitting structure, The light emitting element can be formed stably.

실시예는 다수의 패턴을 갖는 버퍼층을 제거하여 다수의 패턴을 포함하는 러프니스 구조를 갖는 언도프트 반도체층을 형성하여 줌으로써, 광 추출 효율을 향상시킬 수 있다.The embodiment can improve the light extraction efficiency by removing the buffer layer having a plurality of patterns to form an undoped semiconductor layer having a roughness structure including a plurality of patterns.

실시예는 버퍼층의 제거에 의해 형성된 러프니스 속에 또 다른 러프니스를 형성하여 줌으로써, 광 추출 효율을 더욱 더 향상시킬 수 있다. The embodiment can further improve the light extraction efficiency by forming another roughness in the roughness formed by the removal of the buffer layer.

실시예는 Al_(1-x)In_xN를 포함하는 다수의 서브 층을 포함하는 버퍼층을 형성하여 리프트 오프 공정시 레이저의 파워를 줄여 주더라도 용이하게 버퍼층을 제거할 수 있으므로, 레이저 파워에 의한 발광 구조물의 손상을 방지할 수 있다.The embodiment can form a buffer layer including a plurality of sub-layers including Al _(1-x) In _x N so that the buffer layer can be easily removed even if the laser power is reduced during the lift-off process. The damage of the light emitting structure can be prevented.

도 1은 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 2는 도 1의 버퍼층과 언도프트 반도체층을 도시한 평면도이다.
도 3은 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 4는 도 3의 반도체 발광 소자를 도시한 평면도이다.
도 5 내지 도 12는 제2 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한 도면이다.
도 13은 제3 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 14는 실시 예에 따른 표시 장치의 분해 사시도이다.
도 15는 실시 예에 따른 발광 소자를 갖는 표시 장치를 나타낸 도면이다.
도 16은 실시 예에 따른 조명 장치의 사시도이다.1 is a cross-sectional view illustrating a semiconductor light emitting device according to a first embodiment.
FIG. 2 is a plan view showing the buffer layer and the undoped semiconductor layer of FIG. 1; FIG.
3 is a cross-sectional view illustrating a semiconductor light emitting device according to a second embodiment.
4 is a plan view showing the semiconductor light emitting device of FIG.
5 to 12 are views showing a manufacturing process of the semiconductor light emitting device according to the second embodiment.
13 is a cross-sectional view illustrating a semiconductor light emitting device according to the third embodiment.
14 is an exploded perspective view of the display device according to the embodiment.
15 is a view showing a display device having a light emitting element according to an embodiment.
16 is a perspective view of a lighting apparatus according to an embodiment.

발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In describing an embodiment according to the invention, in the case of being described as being formed "above" or "below" each element, the upper (upper) or lower (lower) Directly contacted or formed such that one or more other components are disposed between the two components. Also, in the case of "upper (upper) or lower (lower)", it may include not only an upward direction but also a downward direction based on one component.

도 1은 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor light emitting device according to a first embodiment.

도 1을 참조하면, 제1 실시예에 따른 반도체 발광 소자(10)는 기판(11), 버퍼층(19), 언도프트 반도체층(21), 발광 구조물(29) 및 제1 및 제2 전극(31, 33)을 포함할 수 있다.Referring to FIG. 1, a semiconductor light emitting device 10 according to a first embodiment includes a substrate 11, a buffer layer 19, an unshown semiconductor layer 21, a light emitting structure 29, and first and second electrodes 31, 33).

상기 버퍼층(19), 상기 언도프트 반도체층(21)과 상기 발광 구조물(29) 각각은 III-V족 화합물 반도체 재료로 형성될 수 있다. Each of the buffer layer 19, the non-conductive semiconductor layer 21, and the light emitting structure 29 may be formed of a III-V compound semiconductor material.

상기 발광 구조물(29)은 예컨대, 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)을 포함할 수 있다. 상기 제1 도전형 반도체층(23)은 상기 언도프트 반도체층(21) 상에 형성되고, 상기 활성층(25)은 상기 제1 도전형 반도체층(23) 상에 형성되며, 상기 제2 도전형 반도체층(27)은 상기 활성층(25) 상에 형성될 수 있다. The light emitting structure 29 may include a first conductive semiconductor layer 23, an active layer 25, and a second conductive semiconductor layer 27, for example. The first conductive semiconductor layer 23 is formed on the un-conductive semiconductor layer 21, the active layer 25 is formed on the first conductive semiconductor layer 23, The semiconductor layer 27 may be formed on the active layer 25.

상기 기판(11)은 사파이어(Al₂O₃), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.The substrate 11 may be formed of at least one selected from the group consisting of sapphire (Al ₂ O ₃ ), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP and Ge.

상기 기판(11)과 상기 언도프트 반도체층(21) 사이에 버퍼층(19)이 형성될 수 있다. A buffer layer 19 may be formed between the substrate 11 and the undoped semiconductor layer 21.

상기 버퍼층(19)은 상기 기판(11)과 상기 언도프트 반도체층(21) 사이의 격자 상수 차이를 완화하여 주기 위해 형성될 수 있다.The buffer layer 19 may be formed to reduce the lattice constant difference between the substrate 11 and the undoped semiconductor layer 21.

제1 실시예에서 상기 버퍼층(19)은 Al_(1-x)In_xN를 포함하는 다수의 서브 층들(13, 15, 17)을 포함할 수 있다. In the first embodiment, the buffer layer 19 may include a plurality of sublayers 13, 15, 17 including Al _(1-x) In _x N.

상기 각 서브 층(13, 15, 17)의 In의 함량은 서로 상이할 수 있다. The In contents of the sub-layers 13, 15 and 17 may be different from each other.

통상적으로 상기 기판(11)과 상기 언도프트 반도체층(21) 사이에는 비교적 큰 격자 상수 차이가 존재한다. 예컨대, 기판(11)의 격자 상수는 언도프트 반도체층(21)의 격자 상수에 비해 훨씬 클 수 있다. 사파이어 기판의 격자 상수는 4.6 정도인데 반해, GaN를 포함하는 언도프트 반도체층(21)의 격자 상수는 3.1일 수 있다. 이러한 비교적 큰 격자 상수 차이로 인해, 상기 사파이어 기판이 휘어지게 되어 균일한 발광 특성을 얻을 수 없는 문제가 있다.There is typically a relatively large lattice constant difference between the substrate 11 and the undoped semiconductor layer 21. For example, the lattice constant of the substrate 11 may be much larger than the lattice constant of the unshown semiconductor layer 21. The lattice constant of the sapphire substrate is about 4.6, while the lattice constant of the undoped semiconductor layer 21 including GaN is 3.1. Such a relatively large lattice constant difference causes a problem that the sapphire substrate is warped and uniform luminescence characteristics can not be obtained.

제1 실시예에에서 상기 버퍼층(19)은 서로 상이한 함량의 In을 포함하는 다수의 서브 층들(13, 15, 17)을 포함할 수 있다. 이러한 각 서브 층(13, 15, 17)은 상기 기판(11)에 접하는 제1 서브 층(13)은 비교적 상기 기판(11)과 유사한 격자 상수를 가지고, 상기 제1 서브 층(13) 상의 제2 서브 층(15)은 상기 제1 서브 층(13) 보다 격자 상수가 더 작아지고, 상기 제2 서브 층(15) 상의 제3 서브 층(17)은 상기 제2 서브 층(15)보다 격자 상수가 더 작아질 수 있다. In the first embodiment, the buffer layer 19 may include a plurality of sub-layers 13, 15 and 17 containing different amounts of In. Each of the sub-layers 13, 15 and 17 has a first sub-layer 13 in contact with the substrate 11 having a comparatively lattice constant similar to that of the substrate 11, 2 sublayer 15 is smaller in lattice constant than the first sublayer 13 and the third sublayer 17 on the second sublayer 15 is lattice than the second sublayer 15, The constant can be made smaller.

이와 같이, 상기 기판(11)에 접하는 제1 서브 층(13)부터 상기 언도프트 반도체층(21)에 접하는 마지막 서브 층, 예컨대 제3 서브 층(17)으로 갈수록 점진적으로 격자 상수가 더 작아질 수 있다. 제3 서브 층(17)은 상기 언도프트 반도체층(21)과 격자 상수가 유사하거나 같을 수 있다. As described above, the lattice constant gradually decreases from the first sublayer 13 in contact with the substrate 11 to the last sublayer adjacent to the unshifted semiconductor layer 21, for example, the third sublayer 17 . The third sub-layer 17 may have a lattice constant similar to or the same as that of the undoped semiconductor layer 21.

도 1의 버퍼층(19)은 제1 내지 제3 서브 층(13, 15, 17)을 포함할 수 있다. 여기서, 상기 제1 서브 층(13)은 상기 기판(11)에 접하고, 상기 제3 서브 층(17)은 상기 언도프트 반도체층(21)에 접할 수 있다. 상기 제2 서브 층(15)은 함량의 In을 점진적으로 증가시킨 다수의 서브 층을 포함할 수 있다. 상기 제2 서브 층(15)을 다수의 서브 층으로 형성함에 따라, 도 1의 버퍼층(19)은 5개의 서브 층들, 10개의 서브 층들 또는 그 이상의 서브 층들을 포함할 수 있다.The buffer layer 19 of FIG. 1 may include first through third sub-layers 13, 15 and 17. Here, the first sub-layer 13 may be in contact with the substrate 11, and the third sub-layer 17 may be in contact with the undoped semiconductor layer 21. The second sub-layer 15 may comprise a plurality of sub-layers which incrementally increase the content of In. By forming the second sub-layer 15 into a plurality of sub-layers, the buffer layer 19 of FIG. 1 may include five sub-layers, 10 sub-layers or more.

예컨대, 상기 제1 서브 층(13)은 100%(x=1)의 In을 함유하는 InN로 형성될 수 있다. 이러한 경우, Al은 상기 제1 서브 층(13)에 전혀 함유되지 않게 된다.For example, the first sub-layer 13 may be formed of InN containing 100% (x = 1) In. In this case, Al is not contained in the first sub-layer 13 at all.

예컨대, 제3 서브 층(17)은 17%(x=0.17)의 In을 함유하는 Al₀ _.83In₀ _.17N로 형성될 수 있다.For example, the third sub-layer 17 may be formed of Al ₀ _.83 ₀ _.17 In N containing In of 17% (x = 0.17).

따라서, 제2 서브 층(15)은 17% 보다는 크고 100%보다는 적은 범위의 In을 함유하는 AlGaN로 이루어지는 단일 서브 층 또는 다수의 서브 층을 포함할 수 있다. Thus, the second sub-layer 15 may comprise a single sub-layer or multiple sub-layers of AlGaN containing greater than 17% and less than 100% of In.

상기 제1 서브 층(13)에서 상기 제3 서브 층(17)으로 갈수록 In의 함량이 감소되지만, 마지막 서브 층인 제3 서브 층(17)에서의 In은 17%로 고정될 수 있다. The content of In decreases from the first sub-layer 13 to the third sub-layer 17, but the content of In in the third sub-layer 17 as the last sub-layer may be fixed at 17%.

그러므로, 상기 각 서브 층(13, 15, 17)의 In의 함유량은 17% 내지 100% 범위를 가질 수 있다. Therefore, the content of In in each of the sub-layers 13, 15, and 17 may range from 17% to 100%.

상기 각 서브 층(13, 15, 17)의 In은 17%이하가 되지는 않는다. In이 17% 이하인 서버 층의 경우, 언도프트 반도체층(21)과의 격자 상수 차이가 더 커지게 된다. The In of each of the sub-layers 13, 15, and 17 is not less than 17%. In the case of a server layer having an In content of 17% or less, the difference in lattice constant between the semiconductor layer 21 and the undoped semiconductor layer 21 becomes larger.

제1 실시예의 버퍼층(19)을 정리하면, 상기 기판(11)에 접하는 제1 서브 층(13)은 100%의 In을 함유하는 InN를 포함하며 상기 기판(11)과 격자 상수 차이를 취소화할 수 있다. 상기 제1 서브 층(13) 상에 형성되는 단일 서브 층 또는 다수의 서브 층들을 포함하는 제2 서브 층(15)은 In의 함량은 감소하고 Al의 함량은 증가하는 AlInN을 포함할 수 있다. 상기 제2 서브 층(15)과 상기 언도프트 반도체층(21) 사이에 형성되는 제3 서브 층(17)은 상기 언도프트 반도체층(21)과의 격자 상수 차이를 최소화하기 위해 17%의 In을 함유하는 Al_0.83In_0.17N를 포함할 수 있다. The buffer layer 19 of the first embodiment is summarized as follows. The first sub-layer 13 in contact with the substrate 11 includes InN containing 100% of In and can cancel the lattice constant difference with the substrate 11 . A single sub-layer formed on the first sub-layer 13 or a second sub-layer 15 comprising a plurality of sub-layers may include AlInN in which the content of In is decreased and the content of Al is increased. The third sublayer 17 formed between the second sublayer 15 and the unshown semiconductor layer 21 has a 17% In concentration in order to minimize the difference in lattice constant between the third sublayer 17 and the undoped semiconductor layer 21. [ _Lt; RTI ID = 0.0 > Al _0.83 In _0.17 < / RTI >

따라서, 상기 버퍼층(19)의 각 서브 층(13, 15, 17)에 의해 상기 기판(11)과 상기 언도프트 반도체층(21) 사이의 격자 상수 차이가 점진적으로 보완되므로, 상기 언도프트 반도체층(21) 및 상기 발광 구조물(29)가 격자 상수 차이로 인한 크랙 발생이나 기판(11)의 휨 같은 불량이 발생되지 않고 안정적으로 기판(11) 상에 성장될 수 있다. Therefore, the lattice constant difference between the substrate 11 and the unshown semiconductor layer 21 is gradually complemented by each of the sub-layers 13, 15, and 17 of the buffer layer 19, The light emitting structure 21 and the light emitting structure 29 can be stably grown on the substrate 11 without causing cracks due to a difference in lattice constant or defects such as warping of the substrate 11. [

제1 실시예에서 상기 버퍼층(19)은 상기 기판(11) 상에 상기 제1 내지 제3 서브 층(13, 15, 17)으로 이루어진 다수의 패턴(22)으로 형성될 수 있다. In the first embodiment, the buffer layer 19 may be formed on the substrate 11 with a plurality of patterns 22 formed of the first through third sub-layers 13, 15, and 17.

도 2a에 도시한 바와 같이, 상기 각 패턴(22)은 일 방향을 따라 길게 형성된 바 형상을 가질 수 있다. As shown in FIG. 2A, each of the patterns 22 may have a bar shape elongated along one direction.

도 2a에 도시한 바와 같이, 상기 각 패턴(22)은 사각 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다. As shown in FIG. 2A, each of the patterns 22 may have a rectangular shape, but the shape is not limited thereto.

도 2c에 도시한 바와 같이, 상기 각 패턴(22)은 원 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.As shown in FIG. 2C, each of the patterns 22 may have a circular shape, but it is not limited thereto.

상기 각 패턴(22)은 상기 제1 내지 제3 서브 층(13, 15, 17)을 포함할 수 있고, 각 패턴(22) 사이는 서로 이격되어 있다. 서로 이격된 각 패턴(22) 사이에는 언도프트 반도체층(21)이 형성될 수 있다.Each of the patterns 22 may include the first to third sub-layers 13, 15 and 17, and the patterns 22 may be spaced apart from each other. The undoped semiconductor layer 21 may be formed between the patterns 22 spaced apart from each other.

상기 각 패턴(22)은 상기 기판(11) 상에 서로 이격되도록 형성될 수 있고, 상기 언도프트 반도체층(21)은 상기 각 패턴(22) 상 그리고 상기 각 패턴(22) 사이의 상기 기판(11) 상에 형성될 수 있다. The pattern 22 may be spaced apart from the substrate 11 and the undoped semiconductor layer 21 may be formed on the pattern 22 and between the patterns 22, 11).

상기 각 패턴(22)의 제1 서브 층(13)은 상기 기판(11)에 접하여 상기 기판(11) 상에 국부적으로 형성될 수 있다. 따라서, 상기 기판(11) 상에 형성된 상기 각 패턴(22)의 제1 서브 층(13)은 서로 이격될 수 있다. The first sub-layer 13 of each pattern 22 may be formed locally on the substrate 11 in contact with the substrate 11. Thus, the first sub-layers 13 of each pattern 22 formed on the substrate 11 may be spaced apart from one another.

상기 각 패턴(22)의 제2 서브 층(15)은 상기 각 패턴(22)의 제1 서브 층(13)을 커버하도록 또는 둘러싸도록 형성될 수 있다. 즉, 상기 각 패턴(22)의 제2 서브 층(15)은 상기 각 패턴(22)의 제1 서브 층(13)의 상면과 측면 상에 형성되고 상기 제1 서브 층(13)의 측면과 인접하는 상기 기판(11) 상에 접하도록 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The second sub-layer 15 of each pattern 22 may be formed to cover or surround the first sub-layer 13 of each pattern 22. That is, the second sub-layer 15 of each pattern 22 is formed on the upper and side surfaces of the first sub-layer 13 of each pattern 22 and is formed on the side surfaces of the first sub- And may be formed to be in contact with the adjacent substrate 11, but the present invention is not limited thereto.

상기 각 패턴(22)의 제3 서브 층(17)은 상기 각 패턴(22)의 제2 서브 층(15)을 커버하도록 또는 둘러싸도록 형성될 수 있다. 즉, 상기 각 패턴(22)의 제3 서브 층(17)은 상기 각 패턴(22)의 제2 서브 층(15)의 상면과 측면 상에 형성되고 상기 제2 서브 층(15)의 측면과 인접하는 상기 기판(11) 상에 접하도록 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The third sub-layer 17 of each pattern 22 may be formed to cover or surround the second sub-layer 15 of each pattern 22. That is, the third sub-layer 17 of each pattern 22 is formed on the top and side surfaces of the second sub-layer 15 of each pattern 22 and the side surfaces of the second sub- And may be formed to be in contact with the adjacent substrate 11, but the present invention is not limited thereto.

이상과 같이, 상기 버퍼층(19)이 다수의 패턴(22)을 포함하도록 형성함으로써, 광의 추출 효율을 향상시킬 수 있다. As described above, by forming the buffer layer 19 so as to include the plurality of patterns 22, the extraction efficiency of light can be improved.

상기 언도프트 반도체층(21)은 어떠한 도펀트도 포함하지 않는 층으로서, 도펀트가 없기 때문에 상기 발광 구조물(29)에 비해 현저히 낮은 전기 전도성을 가질 수 있다. Since the undoped semiconductor layer 21 does not contain any dopant and has no dopant, it can have significantly lower electrical conductivity than the light emitting structure 29.

예컨대, 상기 언도프트 반도체층(21)은 GaN를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.For example, the undoped semiconductor layer 21 may include GaN, but the invention is not limited thereto.

상기 제1 도전형 반도체층(23)은 예를 들어, n형 도펀트를 포함하는 n형 반도체층일 수 있다. 상기 n형 반도체층은 In_xAl_yGa_1-x-yN(0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다. The first conductive semiconductor layer 23 may be, for example, an n-type semiconductor layer including an n-type dopant. The n-type semiconductor layer may be formed of a semiconductor material having a composition formula of In _x Al _y Ga _1-xy N (0? X? 1, 0? Y? 1, 0? X + y? 1), for example, InAlGaN, GaN, AlGaN, InGaN, AlN, InN and AlInN, and may be doped with an n-type dopant such as Si, Ge or Sn.

상기 제1 도전형 반도체층(23) 상에는 상기 활성층(25)이 형성될 수 있다.The active layer 25 may be formed on the first conductive semiconductor layer 23.

상기 활성층(25)은 상기 제1 도전형 반도체층(23)을 통해서 주입되는 제1 캐리어, 예컨대 전자와 상기 제2 도전형 반도체층(27)을 통해서 주입되는 제2 캐리어, 예컨대 정공이 서로 결합되어, 상기 활성층(25)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 상응하는 파장을 갖는 빛을 방출하는 층이다. The active layer 25 may include a first carrier injected through the first conductive type semiconductor layer 23, for example, a second carrier injected through the second conductive type semiconductor layer 27, for example, And is a layer which emits light having a wavelength corresponding to a band gap difference of an energy band according to a material of the active layer 25.

상기 활성층(25)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 상기 활성층(25)은 3족 내지 5족 화합물 반도체들을 우물층과 장벽층의 주기로 반복 형성될 수 있다.The active layer 25 may include a single quantum well structure, a multiple quantum well structure (MQW), a quantum dot structure, or a quantum wire structure. The active layer 25 may be repeatedly formed in the period of the well layer and the barrier layer by group III-V compound semiconductors.

예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, InGaN우물층/InGaN 장벽층의 주기 등으로 형성될 수 있다. 상기 장벽층의 밴드 갭은 상기 우물층의 밴드 갭보다 크게 형성될 수 있다.For example, the period of the InGaN well layer / GaN barrier layer, the period of the InGaN well layer / AlGaN barrier layer, the period of the InGaN well layer / the InGaN barrier layer, and the like. The band gap of the barrier layer may be formed to be larger than the band gap of the well layer.

상기 활성층(25) 상에 상기 제2 도전형 반도체층(27)이 형성될 수 있다. 상기 제2 도전형 반도체층(27)은 예를 들어, p형 도펀트를 포함하는 p형 반도체층일 수 있다. 상기 p형 반도체층은 In_xAl_yGa_1-x-yN(0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.The second conductive semiconductor layer 27 may be formed on the active layer 25. The second conductive semiconductor layer 27 may be, for example, a p-type semiconductor layer including a p-type dopant. The p-type semiconductor layer may be a semiconductor material having a composition formula of In _x Al _y Ga _1-xy N (0? X? 1, 0? Y? 1, 0? X + y? 1), for example, InAlGaN, GaN, AlGaN, InGaN, AlN, InN and AlInN, and may be doped with a p-type dopant such as Mg, Zn, Ca, Sr or Ba.

도시되지 않았지만, 상기 제2 도전형 반도체층(27) 상에는 투명전극층이 형성될 수 있다. 상기 투명전극층은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. Although not shown, a transparent electrode layer may be formed on the second conductive semiconductor layer 27. The transparent electrode layer may be formed of ITO, IZO (In-ZnO), GZO (Ga-ZnO), AZO (Al- ZnO) , Ni / IrOx / Au, and Ni / IrOx / Au / ITO.

한편, 상기 투명전극층 대신 반사전극층(미도시)이 형성될 수도 있다. 상기 반사전극층은 반사 효율이 높은 은(Ag), 알루미늄(Al), 백금(Pt) 및 팔라딘(Pd)로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. A reflective electrode layer (not shown) may be formed instead of the transparent electrode layer. The reflective electrode layer may include at least one selected from the group consisting of silver (Ag), aluminum (Al), platinum (Pt), and palladium (Pd) having high reflection efficiency.

상기 발광 구조물(29)의 제1 도전형 반도체층(23)의 상면이 노출되도록 메사 에칭이 수행될 수 있다.The mesa etching may be performed such that the upper surface of the first conductive semiconductor layer 23 of the light emitting structure 29 is exposed.

상기 메사 에칭에 의해 노출된 상기 발광 구조물(29)의 제1 도전형 반도체층(23) 상에 제1 전극(31)이 형성되고, 상기 발광 구조물(29)의 제2 도전형 반도체층(27) 상에 제2 전극(33)이 형성될 수 있다.The first electrode 31 is formed on the first conductive semiconductor layer 23 of the light emitting structure 29 exposed by the mesa etching and the second conductive semiconductor layer 27 The second electrode 33 may be formed on the second electrode 33.

상기 제1 및 제2 전극(31, 33)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브텐(Mo)으로 이루어지는 그룹으로부터 선택된 하나 또는 이들의 합금을 포함할 수 있지만, 이에 한정하지 않는다.The first and second electrodes 31 and 33 may be formed of a material selected from the group consisting of Al, Ti, Cr, Ni, Pt, Au, Cu), and molybdenum (Mo). However, the present invention is not limited thereto.

이상의 제1 실시예에 따른 반도체 발광 소자(10)는 수평형 구조(lateral structure)를 가질 수 있다.The semiconductor light emitting device 10 according to the first embodiment may have a lateral structure.

이하의 제2 실시예에 따른 반도체 발광 소자(10A)는 수직형 구조(vertical structure)를 가질 수 있다.The semiconductor light emitting device 10A according to the second embodiment below may have a vertical structure.

상기 수직형 구조의 반도체 발광 소자(10A)는 제1 실시예의 반도체 발광 소자(10)를 바탕으로 형성될 수 있고, 이에 대해서는 이하에서 상세히 설명한다.The semiconductor light emitting device 10A having the vertical structure may be formed based on the semiconductor light emitting device 10 of the first embodiment, which will be described in detail below.

도 3은 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.3 is a cross-sectional view illustrating a semiconductor light emitting device according to a second embodiment.

도 3을 참조하면, 제2 실시예에 따른 반도체 발광 소자(10A)는 전도성 지지 부재(53), 접합층(51), 전극층(49), 오믹층(47), 전류 차단층(45), 채널층(44), 발광 구조물(29), 언도프트 반도체층(21), 패시베이션 층(55) 및 전극(43)을 포함할 수 있다.Referring to FIG. 3, the semiconductor light emitting device 10A according to the second embodiment includes a conductive support member 53, a bonding layer 51, an electrode layer 49, an ohmic layer 47, a current blocking layer 45, The channel layer 44, the light emitting structure 29, the unshown semiconductor layer 21, the passivation layer 55, and the electrode 43. [

상기 발광 구조물(29)은 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)을 포함할 수 있다.The light emitting structure 29 may include a first conductive semiconductor layer 23, an active layer 25, and a second conductive semiconductor layer 27.

상기 발광 구조물(29)과 상기 언도프트 반도체층(21)은 이미 제1 실시예에서 설명된 바 있으므로, 상세한 설명은 생략한다.Since the light emitting structure 29 and the undoped semiconductor layer 21 have already been described in the first embodiment, a detailed description thereof will be omitted.

상기 언도프트 반도체층(21)의 상면은 다수의 제1 패턴(21b)들과 다수의 제2 패턴(21a)들을 포함할 수 있다. The upper surface of the undoped semiconductor layer 21 may include a plurality of first patterns 21b and a plurality of second patterns 21a.

상기 제2 패턴(21a)은 상기 제1 패턴(21b)보다 큰 폭을 가질 수 있지만, 이에 대해서는 한정하지 않는다. The second pattern 21a may have a width larger than the first pattern 21b, but the present invention is not limited thereto.

상기 제1 패턴(21b)은 돌기일 수 있고, 상기 제2 패턴(21a)은 그루브(groove)(41)일 수 있다. The first pattern 21b may be a protrusion and the second pattern 21a may be a groove 41. [

상기 제1 도전형 반도체층(23)을 기준으로 상기 제1 패턴(21b)의 상면은 상기 제2 패턴(21a)의 상면보다 더 높은 위치를 가질 수 있다. 다시 말해, 상기 제1 패턴(21b)은 상기 제2 패턴(21a)보다 두꺼운 두께를 가질 수 있다. The upper surface of the first pattern 21b may have a higher position than the upper surface of the second pattern 21a with respect to the first conductive type semiconductor layer 23. In other words, the first pattern 21b may have a greater thickness than the second pattern 21a.

따라서, 상기 제1 및 제2 패턴들(21b, 21a)에 의해 러프니스(roughness)나 요철 구조나 형상이 형성될 수 있다. 이러한 러프니스 구조에 의해 광 추출 효율이 더욱 향상될 수 있다. Therefore, roughness, concavo-convex structure and shape can be formed by the first and second patterns 21b and 21a. The light extraction efficiency can be further improved by such a roughness structure.

아울러, 상기 제1 및 제2 패턴들(21b, 21a)은 다수의 패턴들을 포함하는 버퍼층(19) 상에 언도프트 반도체층(21)을 형성하고 상기 버퍼층(19)이 제거됨에 따라 상기 언도프트 반도체층(21)으로부터 자연적으로 형성될 수 있다. 따라서, 상기 제1 및 제2 패턴들(21b, 21a)인 상기 언도프트 반도체층(21)과는 별도로 형성되지 않아도 되므로, 제1 및 제2 패턴(21b, 21a)을 형성하는데 있어서 구조가 최대한 단순해질 수 있다.The first and second patterns 21b and 21a may be formed by forming an undoped semiconductor layer 21 on a buffer layer 19 including a plurality of patterns and removing the buffer layer 19, And may be formed naturally from the semiconductor layer 21. [ Therefore, since the first and second patterns 21b and 21a need not be formed separately from the unshown semiconductor layer 21, the structure of the first and second patterns 21b and 21a is maximized It can be simplified.

도 4a에 도시한 바와 같이, 상기 제1 및 제2 패턴들(21b, 21a) 모두 일 방향을 따라 길게 형성되고 서로 이격된 바 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.As shown in FIG. 4A, both the first and second patterns 21b and 21a may have a long bar shape along the one direction and have a bar shape spaced apart from each other, but the present invention is not limited thereto.

도 4b에 도시한 바와 같이, 상기 제1 패턴(21b)들은 서로 연결된 격자 형상을 가지고, 상기 제2 패턴들(21b, 21a)은 상기 제1 패턴(21b)들에 의해 이격된 사각 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.4B, the first patterns 21b have a grid shape connected to each other, and the second patterns 21b and 21a have a rectangular shape separated by the first patterns 21b. But is not limited to this.

도 4c에 도시한 바와 같이, 상기 제2 패턴들(21b, 21a)은 서로 이격된 원 형상을 가지고, 상기 제1 패턴(21b)들은 상기 제2 패턴들(21b, 21a) 사이에서 서로 연결될 수 있지만, 이에 대해서는 한정하지 않는다.As shown in FIG. 4C, the second patterns 21b and 21a have a circular shape spaced from each other, and the first patterns 21b may be connected to each other between the second patterns 21b and 21a. However, this is not limitative.

상기 전극(43)은 상기 언도프트 반도체층(21)의 상면 상에 형성될 수 있다. 구체적으로, 상기 전극(43)은 상기 제2 패턴(21a)의 상면에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The electrode 43 may be formed on the undoped semiconductor layer 21. Specifically, the electrode 43 may be formed on the upper surface of the second pattern 21a, but the present invention is not limited thereto.

상기 전극(43)은 상기 언도프트 반도체층(21)의 상기 제2 패턴(21a) 중 하나 또는 다수의 패턴 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 전극(43)이 다수의 패턴 상에 형성되는 경우, 상기 패턴 사이는 예컨대 연결 전극에 의해 연결될 수 있다. The electrode 43 may be formed on one or a plurality of patterns of the second pattern 21a of the undoped semiconductor layer 21, but the present invention is not limited thereto. When the electrodes 43 are formed on a plurality of patterns, the patterns may be connected by, for example, connection electrodes.

상기 전극(43)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브텐(Mo)으로 이루어지는 그룹으로부터 선택된 하나 또는 이들의 합금을 포함할 수 있지만, 이에 한정하지 않는다.The electrode 43 may be formed of a metal such as aluminum (Al), titanium (Ti), chromium (Cr), nickel (Ni), platinum (Pt), gold (Au), tungsten (W), copper Mo), or an alloy thereof. However, the present invention is not limited thereto.

상기 제2 도전형 반도체층(27) 아래에 상기 전극(43)과 수직 방향으로 서로 중첩된 전류 차단층(45)이 형성될 수 있다.A current blocking layer 45 may be formed under the second conductive type semiconductor layer 27 and vertically overlapped with the electrode 43.

상기 전류 차단층(45)은 상기 발광 구조물(29) 내의 전류가 상기 전극(43)에 수직인 방향으로 집중되는 것을 방지하기 위해 형성될 수 있다. The current blocking layer 45 may be formed to prevent current in the light emitting structure 29 from concentrating in a direction perpendicular to the electrode 43.

상기 전류 차단층(45)은 상기 전극층(49) 보다 전기 전도성이 낮은 비금속 물질로 형성될 수 있다. 상기 전류 차단층(45)은 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, ZnO, SiO₂, SiO_x, SiO_xN_y, Si₃N₄, Al₂O₃및TiO₂로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함한다. The current blocking layer 45 may be formed of a non-metallic material having a lower electrical conductivity than the electrode layer 49. The current blocking layer 45 is, for example ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, ZnO, SiO 2, SiO x, SiO x N y, Si 3 N 4, Al 2 O 3 and TiO _2, and the like.

예컨대, 상기 전극층(49)이 Ag인 경우, 상기 전류 차단층(45)은 ITO, ZnO, SiO₂등으로 형성될 수 있다.For example, when the electrode layer 49 is Ag, the current blocking layer 45 may be formed of ITO, ZnO, SiO _2, or the like.

상기 전류 차단층(45)은 상기 채널층(44)과 동일한 물질로 형성되거나, 다른 물질로 형성될 수 있다. The current blocking layer 45 may be formed of the same material as the channel layer 44 or may be formed of another material.

상기 전류 차단층(45)과 상기 채널층(44)이 동일한 물질을 포함하는 경우, 상기 전류 차단층(45)과 상기 채널층(44)은 동일한 공정으로 형성될 수 있다.When the current blocking layer 45 and the channel layer 44 include the same material, the current blocking layer 45 and the channel layer 44 may be formed in the same process.

상기 전류 차단층(45)의 위치는 상기 전극(43)과 대응되는 상기 제2 도전형 반도체층(27) 아래에 패턴으로 형성될 수 있으며, 그 크기(size)는 상기 전류의 확산 정도에 따라 변경될 수 있다.The position of the current blocking layer 45 may be formed in a pattern below the second conductive type semiconductor layer 27 corresponding to the electrode 43. The size of the current blocking layer 45 may vary depending on the degree of diffusion of the current. can be changed.

상기 전류 차단층(45)은 상기 전극(43)과 대응되는 구조로 배치되어 있어, 칩의 전 영역으로 전류를 확산시켜 줄 수 있다. The current blocking layer 45 is disposed in a structure corresponding to the electrode 43, so that current can be diffused to the entire region of the chip.

상기 전류 차단층(45)은 상기 전극층(49)과 상기 접합층(51) 사이의 계면이나, 상기 제2도전형 반도체층과 상기 접합층(51) 사이의 계면에 형성될 수 있으며, 실시 예의 기술적 범위 내에서 선택적으로 형성할 수 있다.The current blocking layer 45 may be formed at an interface between the electrode layer 49 and the bonding layer 51 or at an interface between the second conductivity type semiconductor layer and the bonding layer 51, It can be selectively formed within the technical range.

상기 채널층(44)은 채널 영역에 배치될 수 있다. 상기 채널 영역은 발광 구조물(29)을 단위 칩으로 하는 칩과 칩 사이의 경계 영역일 수 있다. The channel layer 44 may be disposed in a channel region. The channel region may be a boundary region between a chip and a chip having the light emitting structure 29 as a unit chip.

상기 채널층(44)은 상기 제2 도전형 반도체층(27)의 외곽 영역의 둘레를 따라 형성될 수 있다. The channel layer 44 may be formed around the periphery of the second conductive semiconductor layer 27.

상기 채널층(44)의 제1 상면은 상기 제2 도전형 반도체층(27)의 배면과 접촉되고 상기 채널층(44)의 제2 상면은 상기 패시베이션 층(55)과 접촉될 수 있다. The first top surface of the channel layer 44 may be in contact with the back surface of the second conductive type semiconductor layer 27 and the second top surface of the channel layer 44 may be in contact with the passivation layer 55.

상기 채널층(44)은 상기 제2 도전형 반도체층(27)의 하면 둘레에 루프 형상, 고리 형상, 또는 프레임 형상 등의 패턴으로 형성될 수 있다. 상기 채널층(44)은 연속적인 패턴 형상 또는 불연속적인 패턴 형상을 포함할 수 있으며, 또는 제조 과정에서 채널 영역으로 조사되는 레이저의 경로 상에 형성될 수 있다. The channel layer 44 may be formed in a loop shape, an annular shape, or a frame shape around the bottom surface of the second conductive type semiconductor layer 27. The channel layer 44 may include a continuous pattern or a discontinuous pattern shape or may be formed on the path of the laser irradiated into the channel region during fabrication.

상기 채널층(44)은 산화물, 질화물 또는 절연물 중에서 선택될 수 있다. 상기 채널층(44)은 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), SiO₂, SiO_x, SiO_xN_y, Si₃N₄, Al₂O₃ 및 TiO₂로 이루어지는 그룹에서 선택된 적어도 하나로 형성될 수 있다.The channel layer 44 may be selected from an oxide, a nitride, or an insulating material. The channel layer 44 may be formed of one selected from the group consisting of ITO (indium tin oxide), IZO (indium zinc oxide), IZTO (indium zinc tin oxide), IAZO (indium aluminum zinc oxide), IGZO tin oxide), AZO (aluminum zinc oxide), ATO (antimony tin oxide), gallium zinc oxide (GZO), made of _{_{_{SiO 2, SiO x, SiO x}}} N y, Si 3 N 4, Al 2 O 3 and TiO ₂ Group may be formed of at least one selected from the group.

상기 채널층(44)은 상기 전류 차단층(45)과 동일한 물질로 형성되는 경우, 상기 채널층(44)과 상기 전류 차단층(45)은 동일한 공정에 의해 동시에 형성될 수 있다. When the channel layer 44 is formed of the same material as the current blocking layer 45, the channel layer 44 and the current blocking layer 45 may be formed simultaneously by the same process.

상기 채널층(44)은 상기 발광 구조물(29)의 외벽이 습기에 노출되더라도, 서로 쇼트가 발생되는 것을 방지하여, 고습에 강한 LED를 제공할 수 있다. 상기 채널층(44)을 투광성 물질로 사용하는 경우 레이저 스크라이빙시 조사되는 레이저가 투과됨으로써, 채널 영역에서 레이저로 인해 금속 물질의 파편 발생을 방지하므로, 발광 구조물(29)의 측벽에서의 층간 단락 문제를 방지할 수 있다.The channel layer 44 prevents shorts from being generated even when the outer wall of the light emitting structure 29 is exposed to moisture, thereby providing an LED that is highly resistant to high humidity. When the channel layer 44 is used as a light transmitting material, the laser irradiated during the laser scribing is transmitted, thereby preventing the generation of fragments of the metal material due to the laser in the channel region. Therefore, The problem can be prevented.

적어도 발광 구조물(29)의 측면 상에 패시베이션 층(55)이 형성될 수 있다. At least a passivation layer 55 may be formed on the side of the light emitting structure 29.

상기 패시베이션 층(55)은 상기 발광 구조물(29)을 외부로부터 보호하고 외부의 수분이 침투하는 것을 방지하기 위해 형성하는 것으로서, 전기가 통하지 않는 산화물 또는 절연물로 형성될 수 있다. 상기 패시베이션 층(55)은 예컨대, SiO₂, SiO_x, SiO_xN_y, Si₃N₄, Al₂O₃ 및 TiO₂로 이루어지는 그룹에서 선택된 적어도 하나로 형성될 수 있다.The passivation layer 55 is formed to protect the light emitting structure 29 from the outside and prevent external moisture from penetrating the passivation layer 55. The passivation layer 55 may be formed of an oxide or an insulating material that does not pass electricity. The passivation layer 55 may be formed of at least one selected from the group consisting of SiO ₂ , SiO _x , SiO _x N _y , Si ₃ N ₄ , Al ₂ O ₃ and TiO ₂ .

상기 패시베이션 층(55)은 상기 채널층(44)의 상면, 상기 발광 구조물(29)의 측면 및 상기 언도프트 반도체층(21)의 측면과 상면의 일부 영역에 형성될 수 있다. The passivation layer 55 may be formed on an upper surface of the channel layer 44, a side surface of the light emitting structure 29, and a portion of a side surface and an upper surface of the unshown semiconductor layer 21.

상기 제2 도전형 반도체층(27), 상기 전류 차단층(45) 및 상기 채널층(44) 아래에 오믹층(47)이 형성될 수 있다. The ohmic layer 47 may be formed under the second conductive semiconductor layer 27, the current blocking layer 45, and the channel layer 44.

상기 오믹층(47)은 상기 전류 차단층(45), 상기 제2 도전형 반도체층(27) 및 상기 채널층(44)에 접촉하도록 형성될 수 있다.The ohmic layer 47 may be formed in contact with the current blocking layer 45, the second conductive semiconductor layer 27, and the channel layer 44.

상기 오믹층(47)의 에지 영역은 상기 채널층(44)의 배면에 부분적으로 중첩될 수 있지만, 이에 대해서는 한정하지 않는다. 또한, 상기 채널층(44)의 내부 측면은 상기 오믹층(47)에 접촉될 수 있다. The edge region of the ohmic layer 47 may partially overlap the back surface of the channel layer 44, but the present invention is not limited thereto. In addition, the inner side surface of the channel layer 44 may be in contact with the ohmic layer 47.

다시 말해, 상기 오믹층(47)은 상기 전류 차단층(45)의 상면으로부터 상기 제2 도전형 반도체층(27)을 경유하여 상기 채널층(44)의 배면까지 형성될 수 있다. In other words, the ohmic layer 47 may be formed from the upper surface of the current blocking layer 45 to the back surface of the channel layer 44 via the second conductive type semiconductor layer 27.

상기 오믹층(47)은 전도성 산화물 또는 금속 중에서 선택될 수 있다. 상기 오믹층(47)은 예컨대, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, GZO, IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다. The ohmic layer 47 may be selected from a conductive oxide or a metal. The ohmic layer 47 may be formed of a material such as ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, GZO, IrOx, RuOx, RuOx / ITO, Ni, Ag, Ni / IrOx / / ITO. &Lt; / RTI >

상기 오믹층(47)의 배면에 전극층(49)이 형성될 수 있다. An electrode layer 49 may be formed on the back surface of the ohmic layer 47.

상기 전극층(49)은 상기 전극(43)과 함께 상기 발광 구조물(29)에 전원을 공급하여, 상기 발광 구조물(29)에서 광이 발광되도록 한다.The electrode layer 49 supplies power to the light emitting structure 29 together with the electrode 43 so that light is emitted from the light emitting structure 29.

상기 전극층(49)은 전원을 공급하기 위한 전도층으로서의 기능을 가질 수 있다. 또한, 상기 전극층(49)은 상기 발광 구조물(29)로부터의 광을 반사시키기 위한 반사층으로서의 기능을 가질 수 있다. The electrode layer 49 may function as a conductive layer for supplying power. The electrode layer 49 may have a function as a reflection layer for reflecting light from the light emitting structure 29.

따라서, 상기 전극층(49)은 전도성과 반사성을 갖는 물질로 형성될 수 있다. 상기 전극층(49)은 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 Hf로 이루어지는 그룹으로부터 선택된 하나 또는 이들의 혼합물로 형성될 수 있다. Accordingly, the electrode layer 49 may be formed of a material having conductivity and reflectivity. The electrode layer 49 may be formed of one selected from the group consisting of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au and Hf or a mixture thereof.

상기 전극층(49)은 상기 오믹층(47)과 동일한 크기를 갖거나 상이한 크기를 가질 수 있다. The electrode layer 49 may have the same size as the ohmic layer 47 or may have a different size.

상기 전극층(49)은 상기 오믹층(47)보다 큰 크기를 가지며, 이러한 경우 상기 전극층(49)은 상기 오믹층(47)의 배면뿐만 아니라 상기 채널층(44)의 배면에도 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The electrode layer 49 may be formed on the back surface of the channel layer 44 as well as on the back surface of the ohmic layer 47. However, It is not limited thereto.

상기 전류 차단층(45), 상기 오믹층(47) 및 상기 전극층(49)은 선택적으로 채용될 수 있다. The current blocking layer 45, the ohmic layer 47, and the electrode layer 49 may be selectively employed.

상기 전극층(49) 아래에 전도성 지지 부재(53)가 형성되고, 상기 전극층(49)과 상기 전도성 지지 부재(53) 사이에 접합층(51)이 형성될 수 있다.A conductive support member 53 may be formed under the electrode layer 49 and a bonding layer 51 may be formed between the electrode layer 49 and the conductive support member 53.

상기 전극층(49), 상기 오믹층(47) 및 상기 전류 차단층(45)이 형성되지 않는 경우, 상기 제2 도전형 반도체층(27)과 상기 전도성 지지 부재(53) 사이에 접합층(51)이 형성될 수 있다. 이러한 경우, 상기 전도성 지지 부재(53)가 상기 전극(43)과 함께 상기 발광 구조물(29)에 전원을 공급하기 위한 전극층(49)으로서의 기능을 가질 수 있다. A bonding layer 51 is formed between the second conductive type semiconductor layer 27 and the conductive supporting member 53 when the electrode layer 49, the ohmic layer 47 and the current blocking layer 45 are not formed. May be formed. In this case, the conductive support member 53 may function together with the electrode 43 as an electrode layer 49 for supplying power to the light emitting structure 29.

상기 접합층(51)은 배리어 금속이나 본딩 금속을 포함할 수 있다. 상기 접합층(51)은 Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta로 이루어지는 그룹으로부터 선택된 적어도 하나를 형성될 수 있다.The bonding layer 51 may include a barrier metal or a bonding metal. The bonding layer 51 may be formed of at least one selected from the group consisting of Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag and Ta.

상기 전도성 지지 부재(53)는 전도성을 갖는 금속을 포함할 수 있다. 상기 전도성 지지 부재(53)는 Cu, Au, Ni, Mo 및 Cu-W로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다. The conductive support member 53 may include a metal having conductivity. The conductive support member 53 may be formed of at least one selected from the group consisting of Cu, Au, Ni, Mo, and Cu-W.

도 5 내지 도 12는 제2 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한 도면이다.5 to 12 are views showing a manufacturing process of the semiconductor light emitting device according to the second embodiment.

도 5를 참조하면, 기판(11) 상에 버퍼층(19), 언도프트 반도체층(21) 및 발광 구조물(29)이 순차적으로 형성될 수 있다. Referring to FIG. 5, a buffer layer 19, an unshown semiconductor layer 21, and a light emitting structure 29 may be sequentially formed on a substrate 11.

상기 버퍼층(19), 상기 언도프트 반도체층(21) 및 상기 발광 구조물(29)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy) 및 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 중 어느 하나를 이용하여 성장하여 형성될 수 있다. The buffer layer 19, the undoped semiconductor layer 21 and the light emitting structure 29 may be formed by a metal organic chemical vapor deposition (MOCVD) method, a chemical vapor deposition (CVD) method, a plasma chemical vapor deposition (PECVD), a molecular beam epitaxy (MBE), and a hydride vapor phase epitaxy (HVPE).

예컨대, 상기 유기금속 화학 증착법을 이용하여 상기 기판(11) 상에 버퍼층(19), 상기 언도프트 반도체층(21) 및 상기 발광 구조물(29)이 순차적으로 성장될 수 있다. For example, the buffer layer 19, the undoped semiconductor layer 21, and the light emitting structure 29 may be sequentially grown on the substrate 11 using the metal organic chemical vapor deposition method.

상기 언도프트 반도체층(21) 상에 제1 도전형 반도체층(23)이 성장되고, 상기 제1 도전형 반도체층(23) 상에 활성층(25)이 성장되며, 상기 활성층(25) 상에 제2 도전형 반도체층(27)이 성장되어, 상기 제1 도전형 반도체층(23), 상기 활성층(25) 및 상기 제2 도전형 반도체층(27)을 포함하는 상기 발광 구조물(29)의 형성될 수 있다. A first conductivity type semiconductor layer 23 is grown on the undoped semiconductor layer 21 and an active layer 25 is grown on the first conductivity type semiconductor layer 23. On the active layer 25, The second conductivity type semiconductor layer 27 is grown to form the first conductivity type semiconductor layer 23 and the active layer 25 and the second conductivity type semiconductor layer 27, .

상기 기판(11), 상기 언도프트 반도체층(21) 및 상기 발광 구조물(29)은 이미 제1 실시예에서 상세히 설명하였으므로, 상세한 설명은 생략한다.Since the substrate 11, the unshown semiconductor layer 21, and the light emitting structure 29 have already been described in detail in the first embodiment, a detailed description thereof will be omitted.

상기 버퍼층(19)은 다수의 패턴을 포함할 수 있다. 상기 각 패턴은 제1 내지 제3 서브 층(13, 15, 17)을 포함하지만, 이에 대해서는 한정하지 않는다. The buffer layer 19 may include a plurality of patterns. Each of the patterns includes the first to third sub-layers 13, 15 and 17, but the present invention is not limited thereto.

상기 각 패턴 사이는 서로 이격될 수 있고, 상기 각 패턴 사이의 상기 기판(11)과 상기 각 패턴 상에 상기 언도프트 반도체층(21)이 형성될 수 있다. The respective patterns may be spaced apart from each other, and the undoped semiconductor layer 21 may be formed on the substrate 11 and each pattern between the respective patterns.

예컨대, 상기 제1 서브 층(13)은 100%의 In을 함유하는 InN로 형성되고, 상기 제2 서브 층(15)은 17% 내지 100%의 범위의 In을 함유하는 Al_(1-x)In_xN을 포함하는 단일 층이나 다수 층으로 형성되며, 상기 제3 서브 층(17)은 17%의 In을 함유하는 Al₀ _.83In₀ _.17N로 형성될 수 있다.For example, the first sub-layer 13 is formed of InN containing 100% of In, and the second sub-layer 15 is formed of Al _(1-x) containing In in the range of 17% In _x N, and the third sub-layer 17 may be formed of Al ₀ _.83 In ₀ _.17 N containing 17% In.

도 6을 참조하면, 상기 발광 구조물(29)의 제2 도전형 반도체층(27) 상에 전류 차단층(45)과 채널층(44)이 형성될 수 있다. Referring to FIG. 6, a current blocking layer 45 and a channel layer 44 may be formed on the second conductive semiconductor layer 27 of the light emitting structure 29.

상기 채널층(44)은 상기 제2 도전형 반도체층(27)의 에지 영역을 따라 형성될 수 있다. 상기 채널층(44)은 루프 형상, 고리 형상, 또는 프레임 형상 등의 패턴으로 형성될 수 있다. The channel layer 44 may be formed along the edge region of the second conductive semiconductor layer 27. The channel layer 44 may be formed in a pattern such as a loop shape, an annular shape, or a frame shape.

상기 전류 차단층(45)은 수직 방향으로 상기 나중에 형성될 전극(43)에 대응하도록 상기 제2 도전형 반도체층(27) 상에 형성될 수 있다. 상기 전류 차단층(45)은 상기 전극(43)과 동일한 형상 또는 동일한 크기로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The current blocking layer 45 may be formed on the second conductive semiconductor layer 27 to correspond to the electrode 43 to be formed later in the vertical direction. The current blocking layer 45 may have the same shape or the same size as the electrode 43, but the present invention is not limited thereto.

예컨대, 상기 전극(43)이 도트 패턴으로 형성되면, 상기 전류 차단층(45)도 수직 방향으로 상기 전극(43)에 대응하도록 도트 패턴으로 형성될 수 있다. For example, when the electrode 43 is formed in a dot pattern, the current blocking layer 45 may also be formed in a dot pattern corresponding to the electrode 43 in the vertical direction.

상기 채널층(44)은 상기 전류 차단층(45)과 동일한 물질로 동일한 공정에 의해 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 산화물, 질화물 또는 절연물 중에서 선택된 물질이 박막으로 상기 제2 도전형 반도체층(27) 상에 증착되고, 상기 박막을 패터닝하여 상기 채널층(44)과 상기 전류 차단층(45)이 동시에 형성될 수 있다. The channel layer 44 may be formed of the same material as the current blocking layer 45 by the same process, but the present invention is not limited thereto. For example, a material selected from an oxide, a nitride, and an insulating material is deposited on the second conductive type semiconductor layer 27 as a thin film, and the thin film is patterned to form the channel layer 44 and the current blocking layer 45 simultaneously .

도 7을 참조하면, 상기 전류 차단층(45)과 상기 제2 도전형 반도체층(27) 상에 오믹층(47)이 형성될 수 있다. 또한, 상기 오믹층(47)은 상기 채널층(44)의 상면에 부분적으로 중첩되도록 형성될 수 있지만, 이에 대해서는 한정하지 않는다.Referring to FIG. 7, an ohmic layer 47 may be formed on the current blocking layer 45 and the second conductive semiconductor layer 27. The ohmic layer 47 may be formed to partially overlap the top surface of the channel layer 44, but the present invention is not limited thereto.

이어서, 상기 오믹층(47) 상에 전극층(49)이 형성될 수 있다. 상기 전극층(49)은 전원을 공급하기 위한 도전층과 빛을 반사시키기 위한 반사층으로서의 기능을 동시에 가질 수 있다. Then, an electrode layer 49 may be formed on the ohmic layer 47. The electrode layer 49 may have a conductive layer for supplying power and a reflective layer for reflecting light.

만일 상기 전극층(49)이 상기 오믹층(47)으로서의 기능을 추가로 더 갖는다면, 상기 오믹층(47)은 형성되지 않을 수 있다. If the electrode layer 49 further has a function as the ohmic layer 47, the ohmic layer 47 may not be formed.

상기 전극층(49)은 상기 오믹층(47)과 동일한 사이즈다 더 큰 사이즈를 가질 수 있다. 상기 전극층(49)과 상기 오믹층(47)이 동일한 사이즈를 갖는 경우 상기 전극층(49)과 상기 오믹층(47)은 동일한 끝단을 갖는데 반해, 상기 전극층(49)이 상기 오믹층(47)보다 더 큰 사이즈를 갖는 경우 상기 전극층(49)은 상기 오믹측의 끝단을 지나 상기 제2 도전형 반도체층(27)의 끝단까지 형성될 수도 있다. 이러한 경우, 상기 채널층(44)의 상면의 전 영역은 상기 전극층(49)에 의해 커버될 수 있다. The electrode layer 49 may have the same size as the ohmic layer 47 and may have a larger size. When the electrode layer 49 and the ohmic layer 47 have the same size, the electrode layer 49 and the ohmic layer 47 have the same end, whereas the electrode layer 49 is formed of the same material as the ohmic layer 47 In the case of a larger size, the electrode layer 49 may extend from the end of the ohmic side to the end of the second conductivity type semiconductor layer 27. In this case, the entire surface of the upper surface of the channel layer 44 may be covered with the electrode layer 49.

도 8을 참조하면, 접합층(51)을 사이에 주고 전도성 지지 부재(53)를 상기 발광 구조물(29)에 부착시킬 수 있다. Referring to FIG. 8, a conductive supporting member 53 may be attached to the light emitting structure 29 with a bonding layer 51 therebetween.

구체적으로 보면, 상기 접합층(51)은 상기 바광 구조물 상의 전극층(49)과 채널층(44) 상에 형성되고, 상기 전도성 지지 부재(53)는 상기 접합층(51) 상에 형성될 수 있다. 상기 접합층(51)은 상기 전도성 지지 부재(53)가 상기 전극층(49)과 상기 채널층(44)에 용이하게 부착되도록 할 수 있다. Specifically, the bonding layer 51 is formed on the electrode layer 49 and the channel layer 44 on the light-reflecting structure, and the conductive supporting member 53 may be formed on the bonding layer 51 . The bonding layer 51 can easily attach the conductive supporting member 53 to the electrode layer 49 and the channel layer 44.

도 9를 참조하면, 상기 기판(11)을 180도 회전하여 뒤집은 다음, 상부 방향에서 하부 방향으로의 레이저를 기판(11)에 조사하여 준다. Referring to FIG. 9, the substrate 11 is rotated by 180 degrees and then irradiated with the laser beam from the upper direction to the lower direction.

상기 레이저의 조사에 의해 상기 기판(11)과 상기 버퍼층(19)이 제거되는데, 이를 리프트 오프 공정이라 명명할 수 있다. The substrate 11 and the buffer layer 19 are removed by irradiation of the laser, which can be called a lift-off process.

상기 버퍼층(19)이 실시예에 따른 Al_(1-x)In_xN로 형성되는 경우, 다른 물질로 버퍼층을 형성하는 경우에 비해 레이저의 파워를 낮추더라도 기판(11)과 버퍼층(19)의 리프트 오프가 용이해질 수 있다. 실시예는 이와 같이 레이저 파워가 낮아지게 되므로 레이저에 의한 발광 구조물(29)의 손상을 방지할 수 있다.In the case where the buffer layer 19 is formed of Al _(1-x) In _x N according to an embodiment of the present invention, the substrate 11 and the buffer layer 19 The lift-off can be facilitated. In this embodiment, since the laser power is lowered as described above, damage of the light emitting structure 29 by the laser can be prevented.

도 10을 참조하면, 리프트 오프 공정에 의해 상기 기판(11)과 버퍼층(19)이 제거되면, 상기 언도프트 반도체층(21)의 상면에 다수의 제1 패턴(21b)과 다수의 제2 패턴(21a)이 형성될 수 있다. 상기 버퍼층(19)의 제거에 의해 제2 패턴(21a)이 형성될 수 있고, 상기 버퍼층(19)의 각 패턴 사이의 언도프트 반도체층(21)에 의해 제1 패턴(21b)이 형성될 수 있다. 상기 버퍼층(19)에 대응하여 제2 패턴(21a)이 형성될 수 있다. 10, when the substrate 11 and the buffer layer 19 are removed by a lift-off process, a plurality of first patterns 21b and a plurality of second patterns 21b are formed on the upper surface of the un- (21a) may be formed. The second pattern 21a may be formed by removing the buffer layer 19 and the first pattern 21b may be formed by the undoped semiconductor layer 21 between the respective patterns of the buffer layer 19. [ have. The second pattern 21a may be formed corresponding to the buffer layer 19. [

상기 제1 패턴(21b) 사이에 상기 제2 패턴(21a)이 형성되고, 상기 제2 패턴(21a) 사이에 상기 제1 패턴(21b)이 형성될 수 있다. The second pattern 21a may be formed between the first patterns 21b and the first pattern 21b may be formed between the second patterns 21a.

상기 제1 및 제2 패턴들(21b, 21a)에 의해 상기 언도프트 반도체층(21)의 상면에 러프니스나 요철 구조 또는 형상이 형성될 수 있다.A roughness, a concavo-convex structure or a shape may be formed on the upper surface of the unshown semiconductor layer 21 by the first and second patterns 21b and 21a.

따라서, 상기 러프니스 구조에 의해 상기 발광 구조물(29)의 빛이 더 많이 상부 방향으로 발광되므로, 광 추출 효율이 향상될 수 있다. Therefore, since the light of the light emitting structure 29 is emitted in the upward direction by the roughness structure, the light extraction efficiency can be improved.

도면에서는 제2 패턴(21a)이 일정 두께를 갖는 언도프트 반도체층(21)으로 형성되는 것으로 도시되고 있지만, 상기 제2 패턴(21a)은 언도프트 반도체층(21)이 형성되지 않아 어떠한 두께도 없는 구조도 가능하다. Although the second pattern 21a is shown as being formed of the unshifted semiconductor layer 21 having a certain thickness, the second pattern 21a may be formed to have any thickness There is no structure available.

도 11을 참조하면, 상기 채널층(44)의 상면의 일부 영역이 노출되도록 상기 언도프트 반도체층(21)의 에지 영역과 상기 발광 구조물(29)의 에지 영역을 제거하는 메사 에칭이 수행될 수 있다. Referring to FIG. 11, a mesa etching process may be performed to remove an edge region of the unshown semiconductor layer 21 and an edge region of the light emitting structure 29 such that a part of the upper surface of the channel layer 44 is exposed. have.

상기 언도프트 반도체층(21)과 상기 발광 구조물(29)의 측면은 경사진 면을 가질 수 있지만, 이에 대해서는 한정하지 않는다. The side surfaces of the unshown semiconductor layer 21 and the light emitting structure 29 may have inclined surfaces, but the present invention is not limited thereto.

상기 메사 에칭에 의해 상부 방향에서 하부 방향으로 갈수록 상기 발광 구조물(29)의 폭은 점진적으로 줄어들 수 있지만, 이에 대해서는 한정하지 않는다.The width of the light emitting structure 29 may gradually decrease from the upper direction to the lower direction by the mesa etching, but the present invention is not limited thereto.

도 12를 참조하면, 적어도 발광 구조물(29)의 측면 상에 패시베이션 층(55)이 형성될 수 있다. Referring to FIG. 12, a passivation layer 55 may be formed on at least sides of the light emitting structure 29.

상기 패시베이션 층(55)은 전기가 통하지 않는 산화물 또는 절연물로 형성될 수 있다. 상기 패시베이션 층(55)은 예컨대, SiO₂, SiO_x, SiO_xN_y, Si₃N₄, Al₂O₃ 및 TiO₂로 이루어지는 그룹에서 선택된 적어도 하나로 형성될 수 있다.The passivation layer 55 may be formed of an electrically insulating oxide or an insulating material. The passivation layer 55 may be formed of at least one selected from the group consisting of SiO ₂ , SiO _x , SiO _x N _y , Si ₃ N ₄ , Al ₂ O ₃ and TiO ₂ .

상기 패시베이션 층(55)은 상기 채널층(44)의 상면, 상기 발광 구조물(29)의 측면 및 상기 언도프트 반도체층(21)의 측면과 상면의 일부 영역에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. The passivation layer 55 may be formed on an upper surface of the channel layer 44, a side surface of the light emitting structure 29, and a portion of a side surface and an upper surface of the unshown semiconductor layer 21, Do not.

이어서, 상기 언도프트 반도체층(21)의 제2 패턴(21a) 중 적어도 하나 이상의 패턴에 전극(43)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다. The electrode 43 may be formed on at least one of the second patterns 21a of the unexplained semiconductor layer 21, but the present invention is not limited thereto.

제3 실시예는 언도프트 반도체층(21) 상에 러프니스 구조(42)를 갖는 것을 제외하고는 제2 실시예와 거의 유사하다.The third embodiment is substantially similar to the second embodiment except that it has the roughness structure 42 on the unshown semiconductor layer 21.

제3 실시예에 있어서 제2 실시예와 동일한 구성 요소에 대해 동일한 도면 부호를 부여하고, 상세한 설명은 생략한다.In the third embodiment, the same reference numerals are given to the same constituent elements as those in the second embodiment, and a detailed description thereof will be omitted.

도 13은 제3 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.13 is a cross-sectional view illustrating a semiconductor light emitting device according to the third embodiment.

도 13을 참조하면, 제3 실시예에 따른 반도체 발광 소자(10B)는 전도성 지지 부재(53), 접합층(51), 전극층(49), 오믹층(47), 전류 차단층(45), 채널층(44), 발광 구조물(29), 언도프트 반도체층(21), 패시베이션 층(55) 및 전극(43)을 포함할 수 있다.Referring to FIG. 13, the semiconductor light emitting device 10B according to the third embodiment includes a conductive supporting member 53, a bonding layer 51, an electrode layer 49, an ohmic layer 47, a current blocking layer 45, The channel layer 44, the light emitting structure 29, the unshown semiconductor layer 21, the passivation layer 55, and the electrode 43. [

상기 언도프트 반도체층(21)은 돌기를 갖는 다수의 제1 패턴(21b)들과 그루브(41)를 갖는 다수의 제2 팽턴들을 포함할 수 있다. The undoped semiconductor layer 21 may include a plurality of first trenches 21b having protrusions and a plurality of second trenches having grooves 41.

상기 제2 패턴(21a)에 러프니스나 요철 구조 또는 형상(42)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The second pattern 21a may have a roughness, a concavo-convex structure or a shape 42, but the present invention is not limited thereto.

상기 언도프트 반도체층(21)의 상면에는 제1 패턴(21b)들과 제2 패턴(21a)들에 의해 제1 러프니스 구조가 형성되고, 상기 제2 패턴(21a)들 각각에 제2 러프니스 구조(42)가 형성될 수 있다. A first roughness structure is formed on the upper surface of the undoped semiconductor layer 21 by first patterns 21b and second patterns 21a and a second roughness structure is formed on each of the second patterns 21a. A varnish structure 42 may be formed.

제3 실시예는 러프니스 구조 속에 또 다른 러프니스 구조(42)가 형성되는 구조를 가짐에 따라, 제2 실시예에 비해 광 추출 효율이 더욱 향상될 수 있다. As the third embodiment has a structure in which another roughness structure 42 is formed in the roughness structure, the light extraction efficiency can be further improved as compared with the second embodiment.

실시예에 따른 발광 장치는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 복수의 발광 소자(10)가 어레이된 구조를 포함하며, 도 14 및 도 15에 도시된 표시 장치와, 도 16에 도시된 조명 장치를 포함하고, 조명등, 신호등, 차량 전조등, 전광판, 지시등과 같은 유닛에 적용될 수 있다.The light emitting device according to the embodiment can be applied to a light unit. The light unit includes a structure in which a plurality of light emitting elements 10 are arrayed. The light unit includes the display apparatus shown in Figs. 14 and 15 and the illumination apparatus shown in Fig. 16, and includes a lighting lamp, a traffic light, a vehicle headlight, , And an indicator light.

도 14는 실시 예에 따른 표시 장치의 분해 사시도이다. 14 is an exploded perspective view of the display device according to the embodiment.

도 14를 참조하면, 표시 장치(1000)는 도광판(1041)과, 상기 도광판(1041)에 빛을 제공하는 발광 모듈(1031)과, 상기 도광판(1041) 아래에 반사 부재(1022)와, 상기 도광판(1041) 위에 광학 시트(1051)와, 상기 광학 시트(1051) 위에 표시 패널(1061)과, 상기 도광판(1041), 발광 모듈(1031) 및 반사 부재(1022)를 수납하는 바텀 커버(1011)를 포함할 수 있으나, 이에 한정되지 않는다.14, a display device 1000 includes a light guide plate 1041, a light emitting module 1031 for providing light to the light guide plate 1041, a reflection member 1022 below the light guide plate 1041, An optical sheet 1051 on the light guide plate 1041, a display panel 1061 on the optical sheet 1051, and a bottom cover 1011 for storing the light guide plate 1041, the light emitting module 1031 and the reflecting member 1022 , But is not limited thereto.

상기 바텀 커버(1011), 반사시트(1022), 도광판(1041), 광학 시트(1051)는 라이트 유닛(1050)으로 정의될 수 있다.The bottom cover 1011, the reflective sheet 1022, the light guide plate 1041, and the optical sheet 1051 can be defined as a light unit 1050.

상기 도광판(1041)은 상기 발광 모듈(1031)로부터 제공된 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1041)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다. The light guide plate 1041 diffuses the light from the light emitting module 1031 to convert the light into a surface light source. The light guide plate 1041 may be made of a transparent material such as acrylic resin such as polymethyl methacrylate (PET), polyethylene terephthalate (PET), polycarbonate (PC), cycloolefin copolymer (COC), and polyethylene naphthalate Resin. &Lt; / RTI >

상기 발광모듈(1031)은 상기 도광판(1041)의 적어도 일 측면에 배치되어 상기 도광판(1041)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 표시 장치의 광원으로써 작용하게 된다.The light emitting module 1031 is disposed on at least one side of the light guide plate 1041 to provide light to at least one side of the light guide plate 1041 and ultimately to serve as a light source of the display device.

상기 발광모듈(1031)은 상기 바텀 커버 내에 적어도 하나가 배치되며, 상기 도광판(1041)의 일 측면에서 직접 또는 간접적으로 광을 제공할 수 있다. 상기 발광 모듈(1031)은 기판(1033)과 상기에 개시된 실시 예에 따른 발광 소자(10)를 포함하며, 상기 발광 소자(10)는 상기 기판(1033) 상에 소정 간격으로 어레이될 수 있다. 상기 기판은 인쇄회로기판(printed circuit board)일 수 있지만, 이에 한정하지 않는다. 또한 상기 기판(1033)은 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자(10)는 상기 바텀 커버(1011)의 측면 또는 방열 플레이트 상에 탑재될 경우, 상기 기판(1033)은 제거될 수 있다. 상기 방열 플레이트의 일부는 상기 바텀 커버(1011)의 상면에 접촉될 수 있다. 따라서, 발광 소자(10)에서 발생된 열은 방열 플레이트를 경유하여 바텀 커버(1011)로 방출될 수 있다.At least one light emitting module 1031 is disposed in the bottom cover, and may directly or indirectly provide light from one side of the light guide plate 1041. The light emitting module 1031 includes a substrate 1033 and a light emitting device 10 according to the embodiment described above and the light emitting devices 10 may be arrayed on the substrate 1033 at predetermined intervals. The substrate may be, but is not limited to, a printed circuit board. The substrate 1033 may include a metal core PCB (MCPCB), a flexible PCB (FPCB), or the like, but is not limited thereto. When the light emitting device 10 is mounted on the side surface of the bottom cover 1011 or on the heat radiation plate, the substrate 1033 can be removed. A part of the heat radiation plate may be in contact with the upper surface of the bottom cover 1011. Accordingly, heat generated in the light emitting element 10 can be emitted to the bottom cover 1011 via the heat dissipation plate.

상기 복수의 발광 소자(10)는 상기 기판(1033) 상에 빛이 방출되는 출사면이 상기 도광판(1041)과 소정 거리 이격되도록 탑재될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자(10)는 상기 도광판(1041)의 일측면인 입광부에 광을 직접 또는 간접적으로 제공할 수 있으며, 이에 대해 한정하지는 않는다.The plurality of light emitting devices 10 may be mounted on the substrate 1033 such that the light emitting surface of the plurality of light emitting devices 10 is spaced apart from the light guiding plate 1041 by a predetermined distance. The light emitting device 10 may directly or indirectly provide light to the light-incident portion, which is one side of the light guide plate 1041, but is not limited thereto.

상기 도광판(1041) 아래에는 상기 반사 부재(1022)가 배치될 수 있다. 상기 반사 부재(1022)는 상기 도광판(1041)의 하면으로 입사된 빛을 반사시켜 상기 표시 패널(1061)로 공급함으로써, 상기 표시 패널(1061)의 휘도를 향상시킬 수 있다. 상기 반사 부재(1022)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다. 상기 반사 부재(1022)는 상기 바텀 커버(1011)의 상면일 수 있으며, 이에 대해 한정하지는 않는다.The reflective member 1022 may be disposed under the light guide plate 1041. The reflective member 1022 reflects the light incident on the lower surface of the light guide plate 1041 and supplies the reflected light to the display panel 1061 to improve the brightness of the display panel 1061. The reflective member 1022 may be formed of, for example, PET, PC, or PVC resin, but is not limited thereto. The reflective member 1022 may be an upper surface of the bottom cover 1011, but is not limited thereto.

상기 바텀 커버(1011)는 상기 도광판(1041), 발광모듈(1031) 및 반사 부재(1022) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1011)는 상면이 개구된 박스(box) 형상을 갖는 수납부(1012)가 구비될 수 있으며, 이에 대해 한정하지는 않는다. 상기 바텀 커버(1011)는 탑 커버(미도시)와 결합될 수 있으며, 이에 대해 한정하지는 않는다.The bottom cover 1011 may house the light guide plate 1041, the light emitting module 1031, the reflective member 1022, and the like. To this end, the bottom cover 1011 may be provided with a housing portion 1012 having a box-like shape with an opened upper surface, but the present invention is not limited thereto. The bottom cover 1011 may be coupled to a top cover (not shown), but is not limited thereto.

상기 바텀 커버(1011)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다. 또한 상기 바텀 커버(1011)는 열 전도성이 좋은 금속 또는 비 금속 재료를 포함할 수 있으며, 이에 대해 한정하지는 않는다.The bottom cover 1011 may be formed of a metal material or a resin material, and may be manufactured using a process such as press molding or extrusion molding. In addition, the bottom cover 1011 may include a metal or a non-metal material having good thermal conductivity, but the present invention is not limited thereto.

상기 표시 패널(1061)은 예컨대, LCD 패널로서, 서로 대향되는 투명한 재질의 제 1 및 제 2기판, 그리고 제 1 및 제 2기판 사이에 개재된 액정층을 포함한다. 상기 표시 패널(1061)의 적어도 일면에는 편광판이 부착될 수 있으며, 이러한 편광판의 부착 구조로 한정하지는 않는다. 상기 표시 패널(1061)은 상기 발광 모듈(1031)로부터 제공된 광을 투과 또는 차단시켜 정보를 표시하게 된다. 이러한 표시 장치(1000)는 각 종 휴대 단말기, 노트북 컴퓨터의 모니터, 랩탑 컴퓨터의 모니터, 텔레비전과 같은 영상 표시 장치에 적용될 수 있다. The display panel 1061 is, for example, an LCD panel, including first and second transparent substrates facing each other, and a liquid crystal layer interposed between the first and second substrates. A polarizing plate may be attached to at least one surface of the display panel 1061, but the present invention is not limited thereto. The display panel 1061 transmits or blocks light provided from the light emitting module 1031 to display information. The display device 1000 can be applied to video display devices such as portable terminals, monitors of notebook computers, monitors of laptop computers, and televisions.

상기 광학 시트(1051)는 상기 표시 패널(1061)과 상기 도광판(1041) 사이에 배치되며, 적어도 한 장 이상의 투광성 시트를 포함한다. 상기 광학 시트(1051)는 예컨대 확산 시트(diffusion sheet), 수평 및 수직 프리즘 시트(horizontal/vertical prism sheet), 및 휘도 강화 시트(brightness enhanced sheet) 등과 같은 시트 중에서 적어도 하나를 포함할 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 또는/및 수직 프리즘 시트는 입사되는 광을 상기 표시 패널(1061)로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다. 또한 상기 표시 패널(1061) 위에는 보호 시트가 배치될 수 있으며, 이에 대해 한정하지는 않는다.The optical sheet 1051 is disposed between the display panel 1061 and the light guide plate 1041 and includes at least one light-transmitting sheet. The optical sheet 1051 may include at least one of a sheet such as a diffusion sheet, a horizontal / vertical prism sheet, a brightness enhanced sheet, and the like. The diffusion sheet diffuses incident light, and the horizontal and / or vertical prism sheet concentrates incident light on the display panel 1061. The brightness enhancing sheet reuses the lost light to improve the brightness I will. A protective sheet may be disposed on the display panel 1061, but the present invention is not limited thereto.

상기 발광 모듈(1031)의 광 경로 상에는 광학 부재로서, 상기 도광판(1041), 및 광학 시트(1051)를 포함할 수 있으며, 이에 대해 한정하지는 않는다.The optical path of the light emitting module 1031 may include the light guide plate 1041 and the optical sheet 1051 as an optical member, but the present invention is not limited thereto.

도 15는 실시 예에 따른 발광 소자를 갖는 표시 장치를 나타낸 도면이다. 15 is a view showing a display device having a light emitting element according to an embodiment.

도 15를 참조하면, 표시 장치(1100)는 바텀 커버(1152), 상기에 개시된 발광 소자(10)가 어레이된 기판(1120), 광학 부재(1154), 및 표시 패널(1155)을 포함한다. 15, the display device 1100 includes a bottom cover 1152, a substrate 1120 on which the above-described light emitting element 10 is arrayed, an optical member 1154, and a display panel 1155.

상기 기판(1120)과 상기 발광 소자(10)는 발광 모듈(1160)로 정의될 수 있다. 상기 바텀 커버(1152), 적어도 하나의 발광 모듈(1160), 광학 부재(1154)는 라이트 유닛(미도시)으로 정의될 수 있다. The substrate 1120 and the light emitting device 10 may be defined as a light emitting module 1160. The bottom cover 1152, at least one light emitting module 1160, and the optical member 1154 may be defined as a light unit (not shown).

상기 바텀 커버(1152)에는 수납부(1153)를 구비할 수 있으며, 이에 대해 한정하지는 않는다.The bottom cover 1152 may include a receiving portion 1153, but the present invention is not limited thereto.

상기 광학 부재(1154)는 렌즈, 도광판, 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등에서 적어도 하나를 포함할 수 있다. 상기 도광판은 PC 재질 또는 PMMA(Poly methy methacrylate) 재질로 이루어질 수 있으며, 이러한 도광판은 제거될 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 및 수직 프리즘 시트는 입사되는 광을 상기 표시 패널(1155)으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다. The optical member 1154 may include at least one of a lens, a light guide plate, a diffusion sheet, a horizontal and vertical prism sheet, and a brightness enhancement sheet. The light guide plate may be made of a PC material or a PMMA (poly methy methacrylate) material, and such a light guide plate may be removed. The diffusion sheet diffuses the incident light, and the horizontal and vertical prism sheets condense the incident light onto the display panel 1155. The brightness enhancing sheet reuses the lost light to improve the brightness .

상기 광학 부재(1154)는 상기 발광 모듈(1060) 위에 배치되며, 상기 발광 모듈(1060)로부터 방출된 광을 면 광원하거나, 확산, 집광 등을 수행하게 된다.The optical member 1154 is disposed on the light emitting module 1060, and performs surface light source, diffusion, and light condensation of the light emitted from the light emitting module 1060.

도 16은 실시 예에 따른 조명 장치의 사시도이다.16 is a perspective view of a lighting apparatus according to an embodiment.

도 16을 참조하면, 조명 장치(1500)는 케이스(1510)와, 상기 케이스(1510)에 설치된 발광모듈(1530)과, 상기 케이스(1510)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1520)를 포함할 수 있다.16, the lighting apparatus 1500 includes a case 1510, a light emitting module 1530 installed in the case 1510, a connection terminal (not shown) installed in the case 1510 and supplied with power from an external power source 1520).

상기 케이스(1510)는 방열 특성이 양호한 재질로 형성되는 것이 바람직하며, 예를 들어 금속 재질 또는 수지 재질로 형성될 수 있다.The case 1510 is preferably formed of a material having a good heat dissipation property, and may be formed of, for example, a metal material or a resin material.

상기 발광 모듈(1530)은 기판(1532)과, 상기 기판(1532)에 탑재되는 실시 예에 따른 발광 소자(10)를 포함할 수 있다. 상기 발광 소자(10)는 복수개가 매트릭스 형태 또는 소정 간격으로 이격되어 어레이될 수 있다. The light emitting module 1530 may include a substrate 1532 and a light emitting device 10 mounted on the substrate 1532 according to an embodiment. A plurality of the light emitting devices 10 may be arrayed in a matrix or at a predetermined interval.

상기 기판(1532)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB, FR-4 기판 등을 포함할 수 있다. The substrate 1532 may be a circuit pattern printed on an insulator. For example, the substrate 1532 may be a printed circuit board (PCB), a metal core PCB, a flexible PCB, a ceramic PCB, FR-4 substrate, and the like.

또한, 상기 기판(1532)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등의 코팅층될 수 있다.In addition, the substrate 1532 may be formed of a material that efficiently reflects light, or may be a coating layer such as a white color, a silver color, or the like whose surface is efficiently reflected by light.

상기 기판(1532) 상에는 적어도 하나의 발광 소자(10)가 탑재될 수 있다. 상기 발광 소자(10) 각각은 적어도 하나의 LED(LED: Light Emitting Diode) 칩을 포함할 수 있다. 상기 LED 칩은 적색, 녹색, 청색 또는 백색 등과 같은 가시 광선 대역의 발광 다이오드 또는 자외선(UV, Ultra Violet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.At least one light emitting device 10 may be mounted on the substrate 1532. Each of the light emitting devices 10 may include at least one light emitting diode (LED) chip. The LED chip may include a light emitting diode in a visible light band such as red, green, blue or white, or a UV light emitting diode that emits ultraviolet (UV) light.

상기 발광모듈(1530)은 색감 및 휘도를 얻기 위해 다양한 발광 소자(10)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.The light emitting module 1530 may be arranged to have a combination of various light emitting devices 10 to obtain color and brightness. For example, a white light emitting diode, a red light emitting diode, and a green light emitting diode may be arranged in combination in order to secure a high color rendering index (CRI).

상기 연결 단자(1520)는 상기 발광모듈(1530)과 전기적으로 연결되어 전원을 공급할 수 있다. 상기 연결 단자(1520)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1520)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.The connection terminal 1520 may be electrically connected to the light emitting module 1530 to supply power. The connection terminal 1520 is connected to the external power source by being inserted in a socket manner, but the present invention is not limited thereto. For example, the connection terminal 1520 may be formed in a pin shape and inserted into an external power source or may be connected to an external power source through wiring.

10, 10A, 10B: 발광 소자 11: 기판
13, 15, 17: 서브 층 19: 버퍼층
21a, 21b, 22: 패턴 21: 언도프트 반도체층
23: 제1 도전형 반도체층 25: 활성층
27: 제2 도전형 반도체층 29: 발광 구조물
31, 33, 43: 전극 41: 그루브
42: 러프니스 구조 44: 채널층
45: 전류 차단층 47: 오믹층
49: 전극층 51: 접합층
53: 전도성지지 부재 55: 패시베이션 층10, 10A, 10B: light emitting element 11: substrate
13, 15, 17: Sub-layer 19:
21a, 21b, 22: pattern 21: undoped semiconductor layer
23: first conductivity type semiconductor layer 25: active layer
27: second conductivity type semiconductor layer 29: light emitting structure
31, 33, 43: electrode 41: groove
42: roughness structure 44: channel layer
45: current blocking layer 47: ohmic layer
49: electrode layer 51: bonding layer
53: Conductive support member 55: Passivation layer

Claims

Board;
A buffer layer having a plurality of patterns on the substrate;
An undoped semiconductor layer disposed on the substrate and disposed between the plurality of patterns;
A light emitting structure including a first conductivity type semiconductor layer on the uncut semiconductor layer, an active layer on the first conductivity type semiconductor layer, and a second conductivity type semiconductor layer on the active layer; And
A first electrode on the exposed first conductive type semiconductor layer and a second electrode on the second conductive type semiconductor layer,
Wherein the buffer layer comprises a plurality of sub-layers including Al _(1-x) In _x N,
Wherein the plurality of sub-layers have different In contents,
Wherein the uppermost one of the plurality of sub-layers has the largest lattice constant of the sub-layer closest to the substrate.

The method according to claim 1,
Wherein the plurality of sublayers comprises a first sublayer to a third sublayer,
And the bottom surface of the first sub-layer contacts the top surface of the substrate.

3. The method of claim 2,
The second sub-layer surrounds the upper surface and both side surfaces of the first sub-
And a portion of the lower surface of the second sub-layer is in contact with the upper surface of the substrate.

The method of claim 3,
The third sub-layer surrounds the upper surface and both side surfaces of the second sub-
And a part of the lower surface of the third sub-layer is in contact with the upper surface of the substrate.

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5. The method of claim 4,
The lattice constant of the first sub-layer is the largest and the lattice constant of the third sub-layer is the smallest among the plurality of sub-layers,
Said first sub-layer comprising InN containing 100% of In,
And the third sublayer comprises Al _0.83 In _0.17 N containing 17% of In.

5. The method of claim 4,
Wherein each of the patterns has one of a bar shape, a rectangular shape, and a circular shape.

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