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KR101879363B1 - 태양 전지 제조 방법 - Google Patents

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KR101879363B1
KR101879363B1 KR1020170008116A KR20170008116A KR101879363B1 KR 101879363 B1 KR101879363 B1 KR 101879363B1 KR 1020170008116 A KR1020170008116 A KR 1020170008116A KR 20170008116 A KR20170008116 A KR 20170008116A KR 101879363 B1 KR101879363 B1 KR 101879363B1
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KR
South Korea
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amorphous silicon
silicon layer
intrinsic amorphous
semiconductor substrate
deposition rate
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Active
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KR1020170008116A
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Inventor
이경수
황성현
박상욱
Original Assignee
엘지전자 주식회사
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Publication date
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Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
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Priority to EP18150978.7A priority patent/EP3349257B1/en
Priority to JP2018004924A priority patent/JP6567705B2/ja
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Abstract

본 발명은 태양 전지 제조 방법에 관한 것이다.
본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판의 표면에 진성 비정질 실리콘층을 증착시키는 단계; 진성 비정질 실리콘층 위에 불순물이 함유된 비정질 실리콘층을 증착하여 도전형 영역을 형성하는 단계; 및 도전형 영역에 전기적으로 연결되는 전극을 형성하는 단계;를 포함하고, 진성 비정질 실리콘층을 증착하는 단계에서는 진성 비정질 실리콘층이 반도체 기판의 표면에 0.5nm/sec ~ 2nm/sec 사이의 증착 속도로 증착된다.

Description

태양 전지 제조 방법{MANUFACTURNG METHOD OF SOLAR CELL}
본 발명은 태양 전지 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생산하는 태양 전지가 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)에 의해 p-n 접합을 형성하는 반도체부, 그리고 서로 다른 도전성 타입의 반도체부에 각각 연결된 전극을 구비한다.
이러한 태양 전지에 빛이 입사되면 반도체부에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 전하인 전자와 정공으로 각각 분리되어, 전자는 n형의 반도체부 쪽으로 이동하고 정공은 p형의 반도체부 쪽으로 이동한다. 이동한 전자와 정공은 각각 n형의 반도체부와 p형의 반도체부에 연결된 서로 다른 전극에 의해 수집되고 이 전극들을 전선으로 연결함으로써 전력을 얻는다.
이와 같은 태양 전지는 복수 개가 인터커넥터에 의해 서로 연결되어 모듈로 형성될 수 있다.
한편, 종래의 태양 전지는 반도체 기판 내에 도전성 불순물을 확산하여 에미터부나 후면 전계부를 구현하는 것이 일반적이었다.
또는 이와 다르게 태양 전지의 출력 전압을 보다 향상시키기 위하여 반도체 기판의 표면에 불순물이 함유된 비정질 실리콘을 형성하여 에미터부나 후면 전계부를 구형하는 경우가 있었다.
그러나, 반도체 기판의 표면에 비정질 실리콘을 형성하는 경우, 결정질 구조를 갖는 반도체 기판의 재질적 특성으로 인하여, 비정질 실리콘층을 증착하더라도, 반도체 기판 표면의 결정 방향을 따라서 일부 비정질 실리콘이 에피텍셜(epitaxial) 성장하면서 결정화가 진행되어, 비정질 실리콘층의 일부에 실리콘 결정체가 형성되는 등 계면 특성이 열화되는 문제점이 있었다.
이와 같이, 비정질 실리콘층의 일부에 실리콘 결정제가 형성되는 경우, 결정체가 불순물이나 결함 등으로 작용하여 태양 전지의 개방 전압(Voc)가 저하되는 등의 문제점이 있었다.
따라서, 이와 같이 비정질 실리콘층의 일부에 결정화가 진행되는 문제점을 해소하기 위하여, 일례로, 비정질 실리콘층 증착 공정시 비정질 실리콘층의 압력을 높이는 방법이 소개되어 왔으나, 이와 같은 경우, 공정 조건을 맞추기 위한 비용이 과도하여, 태양 전지의 제조 비용이 과도하게 상승하는 문제점이 있었다.
본 발명은 제조 비용이 절감되면서도 실리콘 결정체가 발생되지 않는 순수한 비정질 실리콘층일 구현할 수 있는 태양 전지 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판의 표면에 진성 비정질 실리콘층을 증착시키는 단계; 진성 비정질 실리콘층 위에 불순물이 함유된 비정질 실리콘층을 증착하여 도전형 영역을 형성하는 단계; 및 도전형 영역에 전기적으로 연결되는 전극을 형성하는 단계;를 포함하고, 진성 비정질 실리콘층을 증착하는 단계에서는 진성 비정질 실리콘층이 반도체 기판의 표면에 0.5nm/sec ~ 2nm/sec 사이의 증착 속도로 증착된다.
여기서, 진성 비정질 실리콘층을 증착하는 장비의 파워는 60㎽/㎠ ~ 150㎽/㎠ 사이일 수 있다.
아울러, 진성 비정질 실리콘층을 증착하기 위한 실란(SiH4) 가스양[Sccm] 대비 수소(H2) 가스양[Sccm]의 비율은 1:1 ~ 100 사이 수 있다.
또한, 진성 비정질 실리콘층을 증착하는 단계의 공정 온도는 100℃ ~ 200℃ 사이일 수 있다.
여기서, 진성 비정질 실리콘층은 반도체 기판의 제1 면 및 제2 면에 증착될 수 있다.
아울러, 도전형 영역을 형성하는 단계는 불순물이 함유된 비정질 실리콘층을 반도체 기판의 제1 면에 형성된 진성 비정질 실리콘층 위에 형성하는 제1 도전형 영역 형성 단계와 제1 도전형 영역에 함유된 불순물과 반대인 불순물이 함유된 비정질 실리콘층을 반도체 기판의 제2 면에 형성된 진성 비정질 실리콘층 위에 형성하는 제2 도전형 영역 형성 단계를 포함할 수 있다.
또한, 도전형 영역을 형성하는 단계와 전극을 형성하는 단계 사이에 투명 전극층(Transparent Conducting Oxide, TCO)을 도전형 영역 위에 형성하는 단계를 더 포함하고, 전극 형성 단계에서 전극은 투명 전극층에 접속할 수 있다.
아울러, 진성 비정질 실리콘층은 반도체 기판의 제1 면에 형성된 제1 진성 비정질 실리콘층과 반도체 기판의 제2 면에 형성된 제2 진성 비정질 실리콘층을 포함하고, 제1 도전형 영역은 제1 진성 비정질 실리콘층을 사이에 두고, 반도체 기판과 p-n 접합을 형성할 수 있고, 여기서, 제1 진성 비정질 실리콘층의 증착 속도는 제2 진성 비정질 실리콘층의 증착 속도와 다를 수 있다.
보다 구체적으로, 제1 진성 비정질 실리콘층의 증착 속도는 제2 진성 비정질 실리콘층의 증착 속도보다 빠를 수 있다.
본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판의 표면에 진성 비정질 실리콘층을 증착함에 있어서, 0.5nm/sec ~ 2nm/sec 사이의 속도로 진성 비정질 실리콘층을 증착함으로써, 고비용이 요구되는 고압의 공정 조건 없이 실리콘 결정체가 발생되지 않는 순수한 비정질 실리콘층일 구현할 수다.
도 1은 본 발명에 따른 태양 전지 제조 방법에 따라 제조되는 태양 전지의 일례를 설명하기 위한 도이다.
도 2는 도 1에서 K 부분확대 도시한 도이다.
도 3은 본 발명의 일례에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
도 4는 도 3에서 반도체 기판(110)의 표면에 진성 비정질 실리콘을 증착시킬 때, 증착 속도에 따른 태양 전지의 에너지 밴드갭을 설명하기 위한 실혐예이다.
도 5는 도 3에서 반도체 기판(110)의 표면에 진성 비정질 실리콘을 증착시킬 때, 증착 속도에 따른 디펙 농도(defect density)를 설명하기 위한 실험예이다.
도 6은 도 3에서 반도체 기판의 표면에 진성 비정질 실리콘을 증착시킬 때, 증착 장비의 파워(power density)와 증착 속도와의 관계를 설명하기 위한 실험예이다.
도 7은 도 3에서 반도체 기판의 표면에 진성 비정질 실리콘을 증착시킬 때, 실란(SiH4) 가스양[Sccm] 대비 수소(H2) 가스양[Sccm]의 희석 비율과 증착 속도와의 관계를 설명하기 위한 실험예이다.
도 8은 제1, 2 진성 비정질 실리콘층의 증착 속도를 다르게 하는 효과를 설명하기 위한 종래 밴드 다이어그램의 일례이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
이하에서, 전면이라 함은 직사광이 입사되는 반도체 기판의 일면일 수 있으며, 후면이라 함은 직사광이 입사되지 않거나, 직사광이 아닌 반사광이 입사될 수 있는 반도체 기판의 반대면일 수 있다.
도 1은 본 발명에 따른 태양 전지 제조 방법에 따라 제조되는 태양 전지의 일례를 설명하기 위한 도이고, 도 2는 도 1에서 K 부분확대 도시한 도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 태양 전지의 일례는 반도체 기판(110), 반도체 기판(110)의 제1 면 위에 위치하는 제1 진성 비정질 실리콘층(111), 제1 도전형 영역(120), 제1 투명 전극층(131), 제1 전극(140)과 반도체 기판(110)의 제2 면 위에 위치하는 제2 진성 비정질 실리콘층(112), 제2 도전형 영역(170), 제2 투명 전극층(132), 제2 전극(150)을 포함한다.
여기서, 제1, 2 투명 전극층(131, 132)은 생략될 수도 있으나, 구비된 경우, 제1, 2 전극(140, 150) 각각과 제1, 2 도전형 영역(120, 170) 사이의 접촉 저항을 보다 낮출 수 있어, 구비된 경우를 일례로 설명한다.
반도체 기판(110)은 제 1 도전성 타입 또는 제2 도전성 타입의 불순물이 도핑되는 단결정 실리콘, 다결정 실리콘 중 적어도 어느 하나로 형성될 수 있다. 일례로, 반도체 기판(110)은 단결정 실리콘 웨이퍼로 형성될 수 있다.
여기서, 반도체 기판(110)에 함유된 제 1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물은 n형 또는 p형 도전성 타입 중 어느 하나일 수 있다.
반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물이 반도체 기판(110)에 도핑(doping)된다. 하지만, 반도체 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다.
이하에서는 이와 같은 반도체 기판(110)의 함유된 불순물이 제2 도전성 타입의 불순물이고, n형인 경우를 일례로 설명한다. 그러나, 반드시 이에 한정되는 것은 아니다.
아울러, 반도체 기판(110)의 제1 면 및 제2 면 표면은 도 1에 도시된 바와 같이, 복수의 요철이 구비될 수 있다.
이로 인해, 반도체 기판(110)의 전면에서 반사되는 빛의 양이 감소하여 반도체 기판(110) 내부로 입사되는 빛의 양이 증가할 수 있다.
여기서, 반도체 기판(110)의 제1 면은 전면, 제2 면은 후면일 수 있으나, 반드시 이에 한정되는 것은 아니고, 반도체 기판(110)의 제1 면이 후면, 제2 면이 전면일 수도 있다.
제1, 2 진성 비정질 실리콘층(111, 112) 각각은 반도체 기판(110)의 제1 면 및 제2 면 전체에 각각 위치하며, 모두 제1, 2 도전성 타입의 불순물이 함유되지 않은 진성 비정질 실리콘 재질로 형성될 수 있다.
여기서, 제1 진성 비정질 실리콘층(111)은 반도체 기판(110)의 제1 면에 전체적으로 위치하고, 제2 진성 비정질 실리콘층(112)은 반도체 기판(110)의 제2 면에 전체적으로 위치할 수 있다.
이와 같은 제1, 2 진성 비정질 실리콘층(111, 112)은 결정질 실리콘 재질로 형성되는 반도체 기판(110)과 이종 접합을 형성하여, 태양 전지의 개방 전압(Voc)를 보다 향상시킬 수 있다.
더불어, 제1, 2 진성 비정질 실리콘층(111, 112)은 수소를 함유하여, 반도체 기판(110)의 표면에 존재하는 결함(defect)을 패시베이션하는 기능을 함께 수행할 수 있다.
또한, 제1, 2 진성 비정질 실리콘층(111, 112) 각각의 두께는 0.5nm ~ 2.5nm 사이로 형성되어, 반도체 기판(110)에서 생성된 캐리어가 통과하는 터널층으로서의 역할도 함께 수행할 수 있다.
제1 도전형 영역(120)은 도 1에 도시된 바와 같이, 제1 진성 비정질 실리콘층(111) 위에 전체적으로 위치하며, 제1 도전성 타입의 불순물을 함유하는 비정질 실리콘층으로 형성될 수 있다.
이와 같은 제1 도전형 영역(120)은 반도체 기판(110)이 제1 도전성 타입의 불순물을 함유하는 경우, 반도체 기판(110)보다 제1 도전성 타입의 불순물 농도가 높아, 전계부로서의 역할을 수행할 수 있으며, 반도체 기판(110)이 제2 도전성 타입의 불순물을 함유하는 경우, 반도체 기판(110)과 p-n 접합을 형성하여, 에미터부로서의 역할을 수행할 수 있다.
이하에서는 제1 도전형 영역(120)이 에미터부로서의 역할을 수행하는 경우를 일례로 설명한다.
이에 따라, 제1 도전형 영역(120)은 반도체 기판(110)에서 생성된 캐리어 중 정공이 제1 도전형 영역(120)으로 용이하게 이동하도록 할 수 있다.
이와 같은 제1 도전형 영역(120)의 두께는 제1 진성 비정질 실리콘층(111)의 두께보다 클 수 있다.
아울러, 제2 도전형 영역(170)은 도 1과 같이, 제2 진성 비정질 실리콘층(112) 위에 전체적으로 위치하며, 제1 도전영 영역에 함유된 불순물과 반대인 제2 도전성 타입의 불순물을 함유하는 비정질 실리콘층으로 형성될 수 있다.
이와 같은 제2 도전형 영역(170)은 반도체 기판(110)이 제2 도전성 타입의 불순물을 함유하는 경우, 반도체 기판(110)보다 제2 도전성 타입의 불순물 농도가 높아, 전계부로서의 역할을 수행할 수 있으며, 반도체 기판(110)이 제1 도전성 타입의 불순물을 함유하는 경우, 반도체 기판(110)과 p-n 접합을 형성하여, 에미터부로서의 역할을 수행할 수 있다.
이하에서는 제2 도전형 영역(170)이 후면 전계부로서의 역할을 수행하는 경우를 일례로 설명한다.
이에 따라, 제2 도전형 영역(170)은 반도체 기판(110)에서 생성된 캐리어 중 전자가 제2 도전형 영역(170)으로 용이하게 이동하도록 할 수 있다.
제1, 2 투명 전극층(131, 132) 각각은 제1 도전형 영역(120)과 제2 도전형 영역(170) 위에 위치할 수 있다.
이와 같은 제1, 2 투명 전극층(131, 132) 각각은 비정질 실리콘층으로 형성되는 제1, 2 도전형 영역(120, 170) 각각과 오믹 컨텍(ohmic contact)을 형성하여, 제1, 2 도전형 영역(120, 170) 각각과의 접촉 저항을 최소화하고, 제1, 2 도전형 영역(120, 170) 각각으로 입사되는 빛의 투과율을 적정 수준 이상으로 확보하는 기능을 수행할 수 있다.
제1, 2 투명 전극층(131, 132) 각각은 투명 전도성 산화물(Transparent Conducting Oxide, TCO)로 형성될 수 있고, 일례로, ITO, SnO2 등이 이용될 수 있다.
제1 전극(140)은 제1 투명 전극층(131) 위에 접속되어, 제1 투명 전극층(131)을 통하여 제1 도전형 영역(120)에 접속할 수 있고, 제1 도전형 영역(120) 쪽으로 이동한 캐리어, 예를 들어 정공을 수집할 수 있다.
제2 전극(150)은 제2 투명 전극층(132) 위에 접속되어, 제2 투명 전극층(132)을 통하여 제2 도전형 영역(170) 쪽으로 이동한 캐리어, 예를 들어 전자를 수집할 수 있다.
이와 같은 구조로 제조된 본 발명에 따른 태양 전지에서 제1 전극(140)을 통하여 수집된 정공과 제2 전극(150)을 통하여 수집된 전자는 외부의 회로 장치를 통하여 외부 장치의 전력으로 이용될 수 있다.
본 발명에 따른 태양 전지 모듈에 적용된 태양 전지는 반드시 도 에 도시된 태양 전지만 한정하지 않으며, 진성 비정질 실리콘층이 반도체 기판(110)의 표면에 위치하는 점을 제외하고 다른 구성 요소는 얼마든지 변경이 가능하다.
한편, 본 발명에 다른 태양 전지는 전술한 바와 같이, 반도체 기판(110)의 표면에 제1, 2 진성 비정질 실리콘층(111, 112)을 구비하여, 태양 전지의 개방 전압을 보다 향상시킬 수 있다.
이와 같은 진성 비정질 실리콘층은 도 2에 도시된 바와 같이, 반도체 기판(110)의 표면에 위치하되, 개방 전압의 저하시키는 원인이 되는 실리콘 결정체를 전혀 구비하지 않아, 태양 전지의 개방 전압을 더욱 향상시킬 수 있다.
즉, 본 발명에 따른 태양 전지 제조 방법은 실리콘 결정체가 발생되는 에피텍셜(epitaxial) 성장을 완전히 억제하여, 비정질 실리콘층의 특성이 열화되는 문제점을 해소할 수 있다.
이하에서는 에피텍셜 성장을 억제하는 태양 전지 제조 방법에 대해 설명한다.
도 3은 본 발명의 일례에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
본 발명의 일례에 따른 태양 전지 제조 방법은 진성 비정질 실리콘층 증착 단계(S1), 도전형 영역 형성 단계(S2), 투명 전극층 형성 단계(S3) 및 전극층 형성 단계(S4)를 포함할 수 있다.
여기서, 투명 전극층 형성 단계(S3)는 경우에 따라 생략될 수도 있으나, 전극과 도전형 영역 사이의 오믹 컨텍이 형성될 경우, 태양 전지의 효율이 향상될 수 있으므로, 구비된 경우를 일례로 설명한다.
진성 비정질 실리콘층 증착 단계(S1)에서는 화학 기상 증착법(CVD)에 의해 반도체 기판(110)의 표면인 제1 면과 제2 면 위에 진성 비정질 실리콘층이 증착될 수 있다.
여기서, 진성 비정질 실리콘층은 반도체 기판(110)의 전면 및 후면에 증착되어, 각각이 앞선 도 1에서 설명한 바와 같은 제1 진성 비정질 실리콘층(111) 및 제2 진성 비정질 실리콘층(112)이 형성될 수 있다.
이와 같은 진성 비정질 실리콘층을 증착하는 단계(S1)의 공정 온도는 100℃ ~ 200℃ 사이일 수 있다.
이와 같은 진성 비정질 실리콘층 증착 단계(S1)의 공정 조건에 대해서는 제조 방법의 나머지 구성 요소에 대해 설명한 이후, 보다 구체적으로 설명한다.
도전형 영역 형성 단계(S2)에서는 진성 비정질 실리콘층(111, 112) 위에 불순물이 함유된 비정질 실리콘층을 증착하여 도전형 영역(120, 170)을 형성할 수 있다.
일레로, 도전형 영역을 형성하는 단계(S2)는 불순물이 함유된 비정질 실리콘층(120)을 반도체 기판(110)의 제1 면에 형성된 진성 비정질 실리콘층(111) 위에 형성하는 제1 도전형 영역 형성 단계와 제1 도전형 영역(120)에 함유된 불순물과 반대인 불순물이 함유된 비정질 실리콘층(170)을 반도체 기판(110)의 제2 면에 형성된 진성 비정질 실리콘층(112) 위에 형성하는 제2 도전형 영역 형성 단계를 포함할 수 있다.
이와 같은 도전형 영역 형성 단계(S2)에서는 제1, 2 도전형 영역(120, 170)을 형성하기 위하여, 일례로, 전술한 화학 기상 증착법(CVD)이 이용될 수 있다.
이에 따라, 제1 진성 비정질 실리콘층(111) 위에는 제1 도전형 영역(120)이 형성되고, 제2 진성 비정질 실리콘층(112) 위에는 제2 도전형 영역(170)이 형성될 수 있다.
이후, 투명 전극층 형성 단계(S3)에서는 투명 전극층(Transparent Conducting Oxide, TCO)을 도전형 영역(120, 170) 위에 형성할 수 있다.
이에 따라, 제1 도전형 영역(120) 위에는 제1 투명 전극층(131)이 형성되고, 제2 도전형 영역(170) 위에는 제2 투명 전극층(132)이 형성될 수 있다.
이와 같은 제1, 2투명 전극층(131, 132)은 투명 전도성 산화물(Transparent Conducting Oxide, TCO)로 형성될 수 있고, 일례로, ITO, SnO2 등이 이용될 수 있다.
이후, 전극 형성 단계(S4)에서는 도 1에 도시된 바와 같이, 제1, 2 투명 전극층(131, 132) 각각의 일부 제1, 2 전극(140, 150) 각각이 패터닝되어 형성될 수 있다.
이에 따라, 도 1에서 설명한 바와 같은 태양 전지가 제조될 수 있다.
한편, 본 발명에 따른 태양 전지 제조 방법은 전술한 진성 비정질 실리콘층 증착 단계(S1)에서 증착되는 진성 비정질 실리콘층(111, 112)에 실리콘 결정체가 전혀 형성되지 않도록 할 수 있다.
이를 위하여, 본 발명은 진성 비정질 실리콘층 증착 단계(S1)에서 반도체 기판(110) 표면에 에피텍셜(epitaxial) 성장이 진행되지 않도록 하고, 진성 비정질 실리콘층의 결함 농도가 적정 수준 이하로 되도록 하기 위하여, 반도체 기판(110)의 표면에 진성 비정질 실리콘층(111, 112)이 증착되는 증착 속도를 0.5nm/sec ~ 2nm/sec 사이로 한정할 수 있다.
이에 대해 보다 구체적으로 설명하면 다음과 같다.
도 4는 도 3에서 반도체 기판(110)의 표면에 진성 비정질 실리콘을 증착시킬 때, 증착 속도에 따른 태양 전지의 에너지 밴드갭을 설명하기 위한 실혐예이고, 도 5는 도 3에서 반도체 기판(110)의 표면에 진성 비정질 실리콘을 증착시킬 때, 증착 속도에 따른 디펙 농도(defect density)를 설명하기 위한 실험예이다.
본 발명에 따른 진성 비정질 실리콘층을 증착하는 단계(S1)에서는 진성 비정질 실리콘층(111, 112)이 반도체 기판(110)의 표면에 0.5nm/sec ~ 2nm/sec 사이의 증착 속도(Deposition rate, 이하, Dep. rate)로 증착될 수 있다.
여기서, 증착 속도(Dep. rate)를 0.5nm/sec 이상이 되도록 함으로써, 에피텍셜(epitaxial) 성장이 거의 이루어지지 않아, 진성 비정질 실리콘층(111, 112) 내에 실리콘 결정체가 존재하지 않도록 할 수 있다.
여기서, 실리콘 결정체는 진성 비정질 실리콘층(111, 112) 내에 결함(defect)으로 작용하여, 진성 비정질 실리콘층(111, 112)과 결정질 반도체 기판(110) 사이의 계면에 뎅글링 본드를 증가시키게 되고, 이로 인하여, 태양 전지의 개방 전압(Voc)의 중요한 지표인 밴드갭 에너지(Eg)를 저하시키는 하나의 요인이 되기 때문이다.
이와 같이, 진성 비정질 실리콘층(111, 112) 내에 실리콘 결정체가 존재하지 않는 경우, 도 4에 도시된 바와 같이, 태양 전지의 밴드갭 에너지(Eg)가 1.8eV 이상으로 증가할 수 있다.
그러나, 만약 증착 속도(Dep. rate)가 0.5nm/sec 이하인 경우, 에피텍셜(epitaxial) 성장이 이루어져, 진성 비정질 실리콘층(111, 112) 내에 실리콘 결정체가 존재할 수 있다.
이와 같은 경우, 도 4에 도시된 바와 같이, 일례로, 증착 속도(Dep. rate)가 대략 0.25nm/sec인 경우, 에피텍셜(epitaxial) 성장이 발생하여, 태양 전지의 밴드갭 에너지(Eg)가 대략 1.5eV 이하로 크게 감소하는 것을 확인할 수 있다.
아울러, 증착 속도(Dep. rate)는 0.5nm/sec ~ 2nm/sec 사이의 구간에서는 도 4에 도시된 바와 같이, 밴드갭 에너지(Eg)는 대략 1.8eV ~ 2.0eV 사이로 증가 속도가 크게 둔화되는 것을 확인할 수 있다.
아울러, 증착 속도(Dep. rate)가 0.5nm/sec ~ 2nm/sec 사이의 범위를 벗어날 정도로 증착 속도(Dep. rate)가 증가하거나 감소하는 경우, 도 5에 도시된 바와 같이, 진성 비정질 실리콘층(111, 112) 내의 결함 농도가 증가하는 것을 확인할 수 있다.
일례로, 도 5에 따르면, 증착 속도(Dep. rate)가 0.5nm/sec ~ 2nm/sec 사이의 범위 이내인 경우, 진성 비정질 실리콘층(111, 112) 내의 결함 농도는 10^12 이하이지만, 증착 속도(Dep. rate)가 0.5nm/sec ~ 2nm/sec 사이의 범위를 벗어나는 경우, 진성 비정질 실리콘층(111, 112) 내의 결함 농도가 10^12 이상으로 크게 증가하는 것을 확인할 수 있다.
여기서, 증착 속도(Dep. rate)가 0.5nm/sec 이하에서 진성 비정질 실리콘층(111, 112) 내의 결함 농도가 10^12 이상으로 증가하는 이유는 에피텍셜(epitaxial) 성장으로 인하여, 진성 비정질 실리콘층(111, 112) 내에 실리콘 결정체가 증가하기 때문이다.
아울러, 증착 속도(Dep. rate)가 2.0nm/sec 이상에서 진성 비정질 실리콘층(111, 112) 내의 결함 농도가 10^12 이상으로 증가하는 이유는 진성 비정질 실리콘층(111, 112) 내에 수소가 원하는 농도만큼 함유되지 않아, 결함(defect)이 증가하기 때문이다.
이에 따라, 본 발명에서는 진성 비정질 실리콘층을 증착하는 단계(S1)에서는 진성 비정질 실리콘층(111, 112)의 증착 속도(Dep. rate)를 0.5nm/sec ~ 2nm/sec 사이로 한정하였다.
아울러, 이와 같은 진성 비정질 실리콘층(111, 112)의 증착 속도(Dep. rate)는 증착 단계(S1)에서의 증착 장비의 파워와 증착 장비 내로 공급되는 증착 가스의 희석 비율에 의존될 수 있다. 이에 보다 구체적으로 설명하면 다음과 같다.
도 6은 도 3에서 반도체 기판(110)의 표면에 진성 비정질 실리콘을 증착시킬 때, 증착 장비의 파워(power density)와 증착 속도와의 관계를 설명하기 위한 도이다.
본 발명에서는 도 6에 도시된 바와 같이, 진성 비정질 실리콘층(111, 112)의 증착 속도(Dep. rate)가 0.5nm/sec ~ 2nm/sec 사이로 되도록 하기 위해, 진성 비정질 실리콘층(111, 112)을 증착하는 장비의 파워(power density)가 60㎽/㎠ ~ 150㎽/㎠ 사이로 한정될 수 있다.
이는, 도 6에 도시된 바와 같이, 진성 비정질 실리콘층(111, 112)을 증착하는 장비의 파워(power density)가 60㎽/㎠ 이하인 경우, 진성 비정질 실리콘층(111, 112)의 증착 속도(Dep. rate)가 0.5nm/sec 이하로 감소할 수 있고, 진성 비정질 실리콘층(111, 112)을 증착하는 장비의 파워(power density)가 150㎽/㎠ 이하인 경우, 진성 비정질 실리콘층(111, 112)의 증착 속도(Dep. rate)가 2.0nm/sec 이상으로 초과할 수 있기 때문이다.
도 7은 도 3에서 반도체 기판(110)의 표면에 진성 비정질 실리콘을 증착시킬 때, 실란(SiH4) 가스양[Sccm] 대비 수소(H2) 가스양[Sccm]의 희석 비율과 증착 속도와의 관계를 설명하기 위한 도이다.
본 발명에서는 도 6에 도시된 바와 같이, 진성 비정질 실리콘층(111, 112)의 증착 속도(Dep. rate)가 0.5nm/sec ~ 2nm/sec 사이로 되도록 하기 위해, 진성 비정질 실리콘층(111, 112)을 증착하기 위한 실란(SiH4) 가스양[Sccm] 대비 수소(H2) 가스양[Sccm]의 희석 비율[H2/ SiH4]은 1:1 ~ 100 사이로 한정될 수 있다.
여기서, 실란(SiH4) 가스양[Sccm] 대비 수소(H2) 가스양[Sccm]의 희석 비율을 1:100 이하로 한정시키는 이유는 도 7에 도시된 바와 같이, 실란(SiH4) 가스양[Sccm] 대비 수소(H2) 가스양[Sccm]의 희석 비율을 1:100을 초과하는 경우, 진성 비정질 실리콘층(111, 112)의 증착 속도(Dep. rate)가 0.5nm/sec 이하로 감소할 수 있기 때문이다.
이와 같이, 본 발명은 반도체 기판(110)의 표면에 진성 비정질 실리콘층(111, 112)을 증착시키는 단계의 공정 조건은 적절하게 제어함으로써, 진성 비정질 실리콘층(111, 112)이 에피텍셜(epitaxial) 성장하는 것을 방지할 수 있고, 진성 비정질 실리콘층(111, 112) 내에 수소 함유량을 충분히 확보하여, 진성 비정질 실리콘층(111, 112) 내의 결함(defect)을 적절한 수준 이하로 감소시켜, 태양 전지의 개방 전압(Voc)을 보다 향상시킬 수 있다.
지금까지는 제1, 2 진성 비정질 실리콘층(111, 112)의 증착 속도를 0.5nm/sec ~ 2nm/sec 사이로 한정하는 효과에 대해서 설명하였다.
여기서, 제1, 2 진성 비정질 실리콘층(111, 112)의 증착 속도는 위의 수치 범위 내에서 서로 달라질 수도 있다. 이에 대해 보다 구체적으로 설명하면 다음과 같다.
도 8은 제1, 2 진성 비정질 실리콘층의 증착 속도를 다르게 하는 효과를 설명하기 위한 종래 밴드 다이어그램의 일례이다.
본 발명에 따른 태양 전지에서, 제1 진성 비정질 실리콘층(111)은 반도체 기판(110)의 제1 면에 형성되고, 제2 진성 비정질 실리콘층(112)은 반도체 기판(110)의 제2 면에 형성될 수 있다.
아울러, 제1 도전형 영역(120)이 제1 진성 비정질 실리콘층(111)을 사이에 두고, 반도체 기판(110)과 p-n 접합을 형성하는 경우, p-n 접합을 형성하는 제1 도전형 영역(120)이 증착되는 제1 면에 위치하는 제1 진성 비정질 실리콘층(111)의 증착 속도는 제2 진성 비정질 실리콘층(112)의 증착 속도와 다를 수 있다.
보다 구체적으로, 제1 진성 비정질 실리콘층(111)의 증착 속도는 제2 진성 비정질 실리콘층(112)의 증착 속도보다 빠를 수 있다.
이와 같이, 제1 진성 비정질 실리콘층(111)의 증착 속도를 상대적으로 빠르게 하여, 제1 진성 비정질 실리콘층(111)과 반도체 기판(110) 사이에 형성되는 밴드갭 spike(BS)의 크기를 줄일 수 있다.
보다 구체적으로, 일례로, n 타입 결정질 실리콘 기판(n-type C-Si)에 진성 비정질 실리콘층과 불순물이 함유된 비정질 실리콘층을 증착하면, 도 8과 같은 밴드 다이어그램이 형성될 수 있다.
여기서, p+ 비정질 실리콘층(p+-a-Si:H)이 위치하는 진성 비정질 실리콘층(i-a-Si:H)에는 n 타입 결정질 실리콘 기판(n-type C-Si)과의 접합면에 형성되는 가전자대(Et)에 밴드갭 spike(BS)가 상대적으로 크게 형성될 수 있다.
이와 같은 밴드갭 spike(BS)는 캐리어(정공 또는 전자)의 흐름을 방해하여, 태양 전지의 효율을 저하시키는 하나의 요인이 될 수 있다.
그러나, 본 발명과 같이, p-n 접합을 형성하는 제1 도전형 영역(120)이 증착되는 제1 면에 위치하는 제1 진성 비정질 실리콘층(111)의 증착 속도를 상대적으로 빠르게 하여, 제1 진성 비정질 실리콘층(111)과 반도체 기판(110) 사이에 형성되는 밴드갭 spike(BS)의 크기를 줄일 수 있고, 이에 따라 태양 전지의 효율을 보다 향상시킬 수 있다.이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (9)

  1. 반도체 기판의 제1 면 및 제2 면 표면에 제1 및 제2 진성 비정질 실리콘층을 증착시키는 단계;
    상기 진성 비정질 실리콘층 위에 불순물이 함유된 비정질 실리콘층을 증착하여 도전형 영역을 형성하는 단계; 및
    상기 도전형 영역에 전기적으로 연결되는 전극을 형성하는 단계;를 포함하고,
    상기 진성 비정질 실리콘층을 증착하는 단계에서는 상기 진성 비정질 실리콘층이 상기 반도체 기판의 표면에 0.5nm/sec ~ 2nm/sec 사이의 증착 속도로 증착되고,
    상기 도전형 영역을 형성하는 단계는
    상기 불순물이 함유된 비정질 실리콘층을 상기 반도체 기판의 제1 면에 형성된 상기 진성 비정질 실리콘층 위에 형성하는 제1 도전형 영역 형성 단계와
    상기 제1 도전형 영역에 함유된 불순물과 반대인 상기 불순물이 함유된 비정질 실리콘층을 상기 반도체 기판의 제2 면에 형성된 상기 진성 비정질 실리콘층 위에 형성하는 제2 도전형 영역 형성 단계를 포함하고,
    상기 제1 도전형 영역은 상기 제1 진성 비정질 실리콘층을 사이에 두고, 상기 반도체 기판과 p-n 접합을 형성하며,
    상기 제1 진성 비정질 실리콘층의 증착 속도는 상기 제2 진성 비정질 실리콘층의 증착 속도보다 빠른 태양 전지 제조 방법.
  2. 제1 항에 있어서,
    상기 진성 비정질 실리콘층을 증착하는 장비의 파워는 60㎽/㎠ ~ 150㎽/㎠ 사이인 태양 전지 제조 방법.
  3. 제1 항에 있어서,
    상기 진성 비정질 실리콘층을 증착하기 위한 실란(SiH4) 가스양[Sccm] 대비 수소(H2) 가스양[Sccm]의 비율은 1:1 ~ 100 사이인 태양 전지 제조 방법.
  4. 제1 항에 있어서,
    상기 진성 비정질 실리콘층을 증착하는 단계의 공정 온도는 100℃ ~ 200℃ 사이인 태양 전지 제조 방법.
  5. 삭제
  6. 삭제
  7. 제1 항에 있어서,
    상기 도전형 영역을 형성하는 단계와 상기 전극을 형성하는 단계 사이에 투명 전극층(Transparent Conducting Oxide, TCO)을 상기 도전형 영역 위에 형성하는 단계를 더 포함하고,
    상기 전극 형성 단계에서 상기 전극은 상기 투명 전극층에 접속하는 태양 전지 제조 방법.
  8. 삭제
  9. 삭제
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