KR101859118B1 - Power on reset circuit of micro controller - Google Patents
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Abstract
본 발명은 마이크로 컨트롤러에 안정적인 리셋신호를 제공하기 위하여 간단한 구조에 의해 전원전압이 안정화될 때까지 리셋신호를 지연시킨 다음 전원전압이 안정화되면 비로소 리셋신호를 출력하도록 한 마이크로 컨트롤러의 파워 온 리셋 회로를 제공하는데 그 목적이 있다.
이를 위해 본 발명은 전원전압(VCC)을 공급받아 일정시간 지연시켜 구동신호를 출력하는 리셋 지연부(100); 상기 리셋 지연부(100)로부터 공급되는 구동신호에 의해 리셋신호(reset)를 마이크로 컨트롤러로 출력하는 리셋신호 출력부(200);로 구성된다.
또한, 상기 리셋 지연부(100)는 상기 전원전압(VCC)을 PNP 트랜지스터(Q1)의 에미터로 입력받고, 베이스는 저항(R2)과 콘덴서(C1)를 통해 접지와 연결되며, 에미터와 베이스 사이는 저항(R1)을 통해 서로 연결되도록 구성된다.
또한, 상기 리셋신호 출력부(200)는 상기 전원전압(VCC)을 저항(R5)를 통해 NPN 트랜지스터(Q2)의 컬렉터로 입력받고, 에미터는 접지와 연결되며, 베이스에는 상기 PNP 트랜지스터(Q1)의 컬렉터와 저항(R3)을 통해 연결됨과 아울러 에미터와 베이스 사이는 저항(R4)을 통해 서로 연결되도록 구성되어 상기 컬렉터를 통해 리셋신호(reset)를 출력한다.The present invention relates to a power-on reset circuit of a microcontroller that delays a reset signal until the power supply voltage is stabilized by a simple structure to provide a stable reset signal to the microcontroller and then outputs a reset signal only when the power supply voltage is stabilized The purpose is to provide.
To this end, the present invention includes a reset delay unit 100 for receiving a power supply voltage (VCC) and delaying the power supply voltage (VCC) for a predetermined time to output a driving signal; And a reset signal output unit 200 for outputting a reset signal to the microcontroller in response to a driving signal supplied from the reset delay unit 100.
The reset delay unit 100 receives the power supply voltage VCC as an emitter of the PNP transistor Q1 and its base is connected to the ground through a resistor R2 and a capacitor C1, The bases are configured to be connected to each other through the resistor R1.
The reset signal output unit 200 receives the power supply voltage VCC through the resistor R5 to the collector of the NPN transistor Q2 and the emitter of the reset signal output unit 200 is connected to the ground. And a resistor R 3. The emitter and the base are connected to each other through a resistor R 4 to output a reset signal through the collector.
Description
본 발명은 파워 온 리셋 회로에 관한 것으로, 특히 마이크로 컨트롤러의 파워 온 리셋 동작이 정확히 이루어질 수 있도록 하는 마이크로 컨트롤러의 파워 온 리셋 회로에 관한 것이다.The present invention relates to a power-on reset circuit, and more particularly, to a power-on reset circuit of a microcontroller that enables a power-on reset operation of a microcontroller to be accurately performed.
일반적으로, 마이크로 컨트롤러는 파워가 공급되기 전에 칩안의 레지스터들을 플로팅(floating) 시키게 되며, 이러한 플로팅 상태에서 칩에 곧바로 파워가 공급되면 칩안의 레지스터가 원하지 않은 상태로 셋팅(setting)되어 칩이 오동작하는 경우가 있다. Generally, the microcontroller floats the registers in the chip before power is supplied. When the chip is directly supplied with power in such a floating state, the registers in the chip are set to an undesirable state, There is a case.
또한, 파워가 일정전압 이하로 떨어지면 칩 내부의 매크로블록(macro block)이 불안정하게 되어 칩이 오동작하기도 한다. In addition, if the power falls below a predetermined voltage, the macro block inside the chip becomes unstable and the chip may malfunction.
이를 해결하기 위해 칩에 파워 온 리셋(power on reset) 회로를 구비하게 되는데, 일반적인 파워 온 리셋 회로는 도1에 도시한 바와같이, 전원전압(VCC)단과 접지전압 사이에 직렬로 저항(R)과 콘덴서(C)가 연결되며, 그 저항(R)과 콘덴서(C) 사이에서 리셋(reset) 신호가 발생된다.To solve this problem, a chip is provided with a power on reset circuit. As shown in FIG. 1, a general power-on reset circuit includes a resistor R connected in series between a power supply voltage VCC terminal and a ground voltage, And a capacitor C are connected and a reset signal is generated between the resistor R and the capacitor C.
이러한 파워 온 리셋 회로는 전원전압(VCC)이 인가되면 저항(R)을 거쳐 콘덴서(C)에 충전을 시작하며, 리셋신호(reset)의 전위는 'Low' 상태의 전압을 유지하게 된다.The power-on reset circuit starts charging the capacitor C through the resistor R when the power source voltage VCC is applied, and the voltage of the reset signal RESET maintains the voltage of the 'LOW' state.
전원전압(VCC)이 증가하면 콘덴서(C)의 충전전압도 증가하여 'High' 상태의 리셋신호(reset)가 공급되어진다.When the supply voltage VCC increases, the charging voltage of the capacitor C also increases, and a reset signal RESET having a high level is supplied.
그런데, 종래의 파워 온 리셋 회로는 불안정한 전원전압(VCC)이 인가되는 상태에서 리셋신호(reset)가 발생하게 되면, 외부잡음에 취약하게 노출되는 상태에 놓이게 되며, 이로 인하여 마이크로 컨트롤러가 정상적으로 리셋 동작을 하지 못하게 되어 시스템의 오동작이 발생하는 문제점이 있었다.However, when the reset signal (reset) is generated in a state where the unstable power supply voltage (VCC) is applied, the conventional power-on reset circuit is in a state of being vulnerable to external noise. As a result, So that malfunction of the system occurs.
이러한 문제점을 해결하기 위하여 등록특허 제10-0908550호(파워 온 리셋 회로)에서는, 내부전압을 검출하여 검출전압 및 스탠바이 전류를 발생하는 전원 검출부; 상기 전원 검출부로부터 인가받은 상기 검출전압을 이용하여 파워업리셋신호를 출력하는 출력부; 상기 파워업리셋신호를 지연시키고 지연전압을 발생하는 지연부; 상기 지연전압에 응답하여 상기 스탠바이 전류를 접지단으로 전달하는 스위치 소자; 및 상기 내부전압 및 상기 파워업리셋신호에 응답하여 상기 검출전압을 디스차지하는 디스차지부로 구성되고,In order to solve such a problem, Japanese Patent Application No. 10-0908550 (power-on reset circuit) includes a power detector for detecting an internal voltage and generating a detection voltage and a standby current; An output unit for outputting a power-up reset signal using the detection voltage applied from the power detection unit; A delay unit for delaying the power-up reset signal and generating a delay voltage; A switch element for transferring the standby current to a ground terminal in response to the delay voltage; And a discharge unit for discharging the detection voltage in response to the internal voltage and the power-up reset signal,
상기 전원 검출부는, 게이트로 접지전압이 인가되며, 드레인으로 전원전압이 인가되는 PMOS 트랜지스터; 및 상기 PMOS 트랜지스터와 상기 스위치 소자 사이에 접속된 저항을 포함하며, The power detection unit includes: a PMOS transistor having a gate to which a ground voltage is applied and a drain to which a power supply voltage is applied; And a resistor connected between the PMOS transistor and the switch element,
상기 출력부는, 상기 검출전압을 인가받고 상기 파워업리셋신호를 출력하는 직렬 연결된 인버터들을 포함하고, Wherein the output section includes serially-connected inverters receiving the detection voltage and outputting the power-up reset signal,
상기 지연부는, 상기 파워업리셋신호를 인가받고 상기 지연전압을 상기 스위치 소자로 인가하는 인버터들; 및 상기 인버터들 중 어느 하나의 출력단자에 연결되어 전압을 충전하는 캐패시터를 포함하고,Wherein the delay unit comprises: inverters receiving the power-up reset signal and applying the delay voltage to the switch element; And a capacitor connected to an output terminal of any one of the inverters to charge a voltage,
상기 디스차지부는, 상기 내부전압 및 상기 파워업리셋신호를 논리조합하는 노아 게이트; 및 상기 검출전압이 출력되는 상기 전원 검출부의 출력노드 및 접지단의 사이에 연결되어 상기 노아 게이트의 출력신호에 따라 동작하는 NMOS 트랜지스터를 포함하는 구조로 되어 있다.Wherein the discharger comprises: a No Gate for logically combining the internal voltage and the power-up reset signal; And an NMOS transistor connected between the output node and the ground terminal of the power detection unit to which the detection voltage is output and operated in accordance with the output signal of the NOA gate.
이러한 구조는 칩에 내부전압을 인가하는 순간에는 스위치 소자를 턴 온 시켜 전압 레벨을 검출하고, 리셋신호를 생성한 후에는 스위치 소자를 턴 오프시켜 스탠바이전류를 감소시킴으로써 리셋신호를 생성한다. 즉, 스위치 소자를 턴 오프하여 스탠바이 전류를 스위치 소자의 누설전류 레벨 부근으로 줄이고, 정확한 레벨에서 리셋신호를 생성하도록 하는 것이다.Such a structure generates a reset signal by detecting a voltage level by turning on a switch element and by generating a reset signal and then by turning off the switch element to reduce the standby current when an internal voltage is applied to the chip. That is, the switch element is turned off to reduce the standby current to the vicinity of the leakage current level of the switch element, and a reset signal is generated at an accurate level.
그런데, 종래의 파워 온 리셋 회로는 그 구조가 매우 복잡하여 설계가 쉽지 않고, 이로 인하여 제조비용이 증가되는 문제점을 갖는다.On the other hand, the conventional power-on reset circuit has a complicated structure, which makes it difficult to design, thereby increasing the manufacturing cost.
본 발명은 종래의 이러한 문제점을 해결하기 위한 것으로서, 마이크로 컨트롤러에 안정적인 리셋신호를 제공하기 위하여 간단한 구조에 의해 전원전압이 안정화될 때까지 리셋신호를 지연시킨 다음 전원전압이 안정화되면 비로소 리셋신호를 출력하도록 한 마이크로 컨트롤러의 파워 온 리셋 회로를 제공하는데 그 목적이 있다.In order to provide a stable reset signal to the microcontroller, the present invention delays the reset signal until the power supply voltage is stabilized by a simple structure, and then, when the power supply voltage is stabilized, A power-on reset circuit of a microcontroller is provided.
상기의 목적을 달성하기 위한 본 발명은According to an aspect of the present invention,
전원전압(VCC)을 공급받아 일정시간 지연시켜 구동신호를 출력하는 리셋 지연부(100);A
상기 리셋 지연부(100)로부터 공급되는 구동신호에 의해 리셋신호(reset)를 마이크로 컨트롤러로 출력하는 리셋신호 출력부(200);로 구성된다.And a reset
상기 리셋 지연부(100)는 상기 전원전압(VCC)을 PNP 트랜지스터(Q1)의 에미터로 입력받고, 베이스는 저항(R2)과 콘덴서(C1)를 통해 접지와 연결되며, 에미터와 베이스 사이는 저항(R1)을 통해 서로 연결되도록 구성된다.The
상기 리셋신호 출력부(200)는 상기 전원전압(VCC)을 저항(R5)를 통해 NPN 트랜지스터(Q2)의 컬렉터로 입력받고, 에미터는 접지와 연결되며, 베이스에는 상기 NPN 트랜지스터(Q1)의 컬렉터와 저항(R3)을 통해 연결됨과 아울러 에미터와 베이스 사이는 저항(R4)을 통해 서로 연결되도록 구성되어 상기 컬렉터를 통해 리셋신호(reset)를 출력한다.The reset
이와 같은 본 발명은 매우 단순한 구조에 의해 전원전압이 안정된 후 비로소 리셋신호를 마이크로 컨트롤러로 출력하도록 함으로써 시스템의 오동작을 방지하며, 아울러 설계가 간단하고, 제조비용이 매우 저렴한 장점이 있다.According to the present invention, the reset signal is output to the microcontroller after the power supply voltage is stabilized by a very simple structure, thereby preventing malfunction of the system, and the design is simple and the manufacturing cost is very low.
도1은 일반적인 파워 온 리셋 회로의 구조를 보인 도.
도2는 본 발명에 의한 파워 온 리셋 회로의 구조를 보인 도.
도3는 파워 온 리셋 회로의 각 위치에서의 전압 레벨을 보인 도.1 is a diagram showing the structure of a general power-on reset circuit;
2 is a diagram showing a structure of a power-on reset circuit according to the present invention;
3 is a diagram showing voltage levels at each position of a power-on reset circuit;
본 발명을 첨부한 도면을 참조하여 상세히 설명한다.The present invention will be described in detail with reference to the accompanying drawings.
도2는 본 발명에 의한 파워 온 리셋 회로의 구조를 보인 도로서, 리셋 지연부(100)와 리셋 신호 출력부(200)로 구성된다.FIG. 2 is a block diagram showing the structure of a power-on reset circuit according to the present invention. The
리셋 지연부(100)는 전원전압(VCC)이 인가되어 안정될 때까지 지연시키는 것으로서, PNP 트랜지스터(Q1)의 에미터는 전원전압(VCC)과 연결되어 전원전압(VCC)을 공급받고, 베이스는 저항(R2)과 콘덴서(C1)가 직렬로 배치되어 접지와 연결된다.The
또한, 컬렉터를 통해서는 스위칭 상태에 따라서 구동신호를 발생하게 된다.In addition, a drive signal is generated in accordance with the switching state through the collector.
아울러 에미터와 베이스 사이는 저항(R1)을 통해 연결되는 구조를 갖는다.In addition, the emitter and base are connected through a resistor R1.
상기 리셋신호 출력부(200)는 상기 리셋 지연부(100)의 출력에 의해 리셋신호(reset)를 발생하는 것으로서, NPN 트랜지스터(Q2)의 컬렉터에는 상기 전원전압(VCC)이 저항(R5)을 통해 인가되고, 베이스에는 상기 PNP 트랜지스터(Q1)의 컬렉터와 저항(R3)을 통하여 연결된다.The reset
또한, 베이스와 에미터 사이는 저항(R4)를 통해 연결되는 구조를 가지게 된다.Further, the base and the emitter are connected through the resistor R4.
이러한 본 발명의 동작을 설명하면, 도3에의 (a)에서와 같이 안정화되기까지 시간을 가지는 전원전압(VCC)이 PNP 트랜지스터(Q1)의 에미터와 NPN 트랜지스터(Q2)의 컬렉터로 인가되며, 이때 저항(R1,R2)를 통해 콘덴서(C1) 쪽으로 전류가 흐르게 되고, 콘덴서(C1)는 (b)와 같이 충전이 이루어진다.3, a power supply voltage VCC having a time until stabilization is applied to the emitter of the PNP transistor Q1 and the collector of the NPN transistor Q2, At this time, a current flows to the capacitor C1 through the resistors R1 and R2, and the capacitor C1 is charged as shown in (b).
이로 인해, PNP 트랜지스터(Q1)의 베이스와 에미터에 전압이 인가되어 턴 온이 되며, 이때 NPN 트랜지스터(Q2)의 베이스와 에미터에 전원이 인가되어 NPN 트랜지스터(Q2)가 턴 온이 된다.As a result, a voltage is applied to the base and the emitter of the PNP transistor Q1 to turn on. At this time, power is applied to the base and the emitter of the NPN transistor Q2, and the NPN transistor Q2 is turned on.
그러므로, NPN 트랜지스터(Q2)의 콜렉터에서 발생하는 리셋신호(reset)는 (d)와 같이 'Low' 레벨이 된다.Therefore, the reset signal (reset) generated by the collector of the NPN transistor Q2 becomes the 'Low' level as shown in (d).
시간이 경과하면서 콘덴서(C1)의 충전이 완료되면, PNP 트랜지스터(Q1)의 베이스와 에미터 간의 전압차가 소멸됨으로써 PNP 트랜지스터(Q1)가 턴 오프되며, 그에 따라 (c)와 같이 PNP 트랜지스터(Q1)의 컬렉터 출력 전압이 'Low' 레벨이 되어 NPN 트랜지스터(Q2)도 턴 오프 되므로, 리셋신호(reset)가 'High' 레벨이 되어 마이크로 컨트롤러가 리셋되는 것이다.When the charging of the capacitor C1 is completed, the voltage difference between the base and the emitter of the PNP transistor Q1 is extinguished to turn off the PNP transistor Q1. As a result, the PNP transistor Q1 The collector output voltage of the NPN transistor Q2 becomes the 'Low' level and the NPN transistor Q2 is also turned off, so that the reset signal becomes 'High' level and the microcontroller is reset.
이러한 리셋신호(reset)의 지연시간은 저항(R1,R2)과 콘덴서(C1)의 시정수에 의해 결정된다.The delay time of the reset signal (reset) is determined by the time constants of the resistors R1 and R2 and the capacitor C1.
결국, 트랜지스터 2개, 저항 5개, 콘덴서 1개의 매우 간단한 구조로 설계되며, 전원전압(VCC)의 인가시에 전원전압이 안정화될 때까지 리셋신호(reset)를 지연시켜 안전적인 리셋동작을 보장하고, 또한 노이즈 및 전원 불안으로부터 마이크로 컨트롤러의 오동작을 방지하는 것이다.As a result, it is designed with a very simple structure of 2 transistors, 5 resistors and 1 condenser, and it ensures a safe reset operation by delaying the reset signal (reset) until the power supply voltage is stabilized when the power supply voltage And to prevent malfunction of the microcontroller from noise and power supply anxiety.
100 : 리셋 지연부 200 : 리셋 신호 출력부100: reset delay unit 200: reset signal output unit
Claims (3)
상기 리셋 지연부(100)로부터 공급되는 구동신호에 의해 리셋신호(reset)를 마이크로 컨트롤러로 출력하는 리셋신호 출력부(200);로 구성되고,
상기 리셋 지연부(100)는
상기 전원전압(VCC)을 PNP 트랜지스터(Q1)의 에미터로 입력받고, 베이스는 저항(R2)과 콘덴서(C1)를 통해 접지와 연결되며, 에미터와 베이스 사이는 저항(R1)을 통해 서로 연결되도록 구성되고,
상기 PNP 트랜지스터(Q1)의 에미터는 상기 전원전압(VCC)과 직접 연결되고,
상기 리셋신호 출력부(200)는
상기 전원전압(VCC)을 저항(R5)를 통해 NPN 트랜지스터(Q2)의 컬렉터로 입력받고, 에미터는 접지와 연결되며, 베이스에는 상기 PNP 트랜지스터(Q1)의 컬렉터와 저항(R3)을 통해 연결됨과 아울러 에미터와 베이스 사이는 저항(R4)을 통해 서로 연결되도록 구성되어 상기 컬렉터를 통해 리셋신호(reset)를 출력하는 것을 특징으로 하는 마이크로 컨트롤러의 파워 온 리셋 회로로서,
상기 NPN 트랜지스터(Q2)의 컬렉터는 상기 저항(R5)와 연결되고, 상기 리셋신호(reset)를 출력하는 리셋신호 출력단은 상기 NPN 트랜지스터(Q2)의 컬렉터와 상기 저항(R5) 사이에 연결되고,
상기 리셋신호(reset)의 지연시간은 상기 저항(R1), 상기 저항(R2) 및 상기 콘덴서(C1)의 시정수에 의해 결정되고,
상기 콘덴서(C1)의 충전이 완료되면, 상기 PNP 트랜지스터(Q1)의 베이스와 상기 PNP 트랜지스터(Q1)의 에미터 간의 전압차가 소멸됨으로써 상기 PNP 트랜지스터(Q1)가 턴 오프되고, 그에 따라 상기 NPN 트랜지스터(Q2)도 턴 오프됨으로써 상기 리셋신호(reset)가 출력되는 것을 특징으로 하는 마이크로 컨트롤러의 파워 온 리셋 회로.A reset delay unit 100 for receiving a power supply voltage VCC and delaying the power supply voltage for a predetermined time to output a driving signal;
And a reset signal output unit (200) for outputting a reset signal (reset) to the microcontroller by a drive signal supplied from the reset delay unit (100)
The reset delay unit 100 includes:
The power supply voltage VCC is input to the emitter of the PNP transistor Q1 and the base is connected to the ground through the resistor R2 and the capacitor C1 and between the emitter and the base via the resistor R1 Is configured to be connected,
The emitter of the PNP transistor Q1 is directly connected to the power source voltage VCC,
The reset signal output unit 200 includes:
The power supply voltage VCC is input to the collector of the NPN transistor Q2 through a resistor R5 and the emitter is connected to the ground. The collector of the PNP transistor Q1 is connected to the collector of the NPN transistor Q2 through a resistor R3. And the emitter and the base are connected to each other through a resistor R4 to output a reset signal through the collector.
A collector of the NPN transistor Q2 is connected to the resistor R5 and a reset signal output terminal for outputting the reset signal is connected between the collector of the NPN transistor Q2 and the resistor R5,
The delay time of the reset signal (reset) is determined by the time constant of the resistor (R1), the resistor (R2) and the capacitor (C1)
When the charging of the capacitor C1 is completed, the voltage difference between the base of the PNP transistor Q1 and the emitter of the PNP transistor Q1 is extinguished, so that the PNP transistor Q1 is turned off, And the reset signal (Q2) is also turned off to output the reset signal (reset).
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Patent event date: 20180510 Comment text: Decision to Grant Registration Patent event code: PX07013S01D Patent event date: 20180423 Comment text: Amendment to Specification, etc. Patent event code: PX07012R01I Patent event date: 20180219 Comment text: Decision to Refuse Application Patent event code: PX07011S01I Patent event date: 20171023 Comment text: Amendment to Specification, etc. Patent event code: PX07012R01I |
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