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KR101856658B1 - Semiconductor Apparatus - Google Patents

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Abstract

본 발명의 기술에 따른 반도체 장치는 전기적 신호를 출력하는 외부 장치와 연결되며 상기 전기적 신호를 제 1 노드에 출력하는 외부 신호 입력단자; 및 테스트 신호에 응답하여 접지전압 또는 상기 제 1 노드 출력신호를 제 2 노드에 출력하는 테스트 제어 회로부를 포함한다.A semiconductor device according to the present invention includes an external signal input terminal connected to an external device for outputting an electrical signal and outputting the electrical signal to a first node; And a test control circuit for outputting the ground voltage or the first node output signal to the second node in response to the test signal.

Description

반도체 장치{Semiconductor Apparatus}Technical Field [0001] The present invention relates to a semiconductor device,

본 발명은 반도체 집적 회로에 관한 것으로서, 구체적으로 반도체 장치의 테스트 제어 회로에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly, to a test control circuit of a semiconductor device.

웨이퍼는 패키징 공정 이전에 웨이퍼 상에 구성한 반도체 장치의 불량여부를 판별하기 위한 과정을 거친다. 일반적으로 반도체 장치의 동작을 검증하기 위하여 프로브 테스트(Probe Test)를 시행한다. 반도체 장치에 전기적 신호를 인가시키고 그로부터 응답되는 전기적 신호를 분석하여 반도체 장치의 불량 여부를 판단한다.The wafer is subjected to a process for determining whether the semiconductor device formed on the wafer is defective or not before the packaging process. In general, a probe test is performed to verify the operation of a semiconductor device. An electrical signal is applied to the semiconductor device and an electrical signal responsive thereto is analyzed to determine whether the semiconductor device is defective.

반도체 장치의 동작을 검증하기 위한 프로브 테스트는 반도체 장치의 외부 신호 입력 단자로 전기적 신호를 전달하기 위해 프로브 카드(Probe Card)를 이용한다. 외부 신호 입력 단자에는 리드(Lead) 또는 패드(Pad)를 포함한다. 프로브 카드에는 프로브 니들이 구비되어 반도체 장치에 전기적 신호를 전달한다.A probe test for verifying the operation of a semiconductor device uses a probe card to transfer an electrical signal to an external signal input terminal of the semiconductor device. The external signal input terminal includes a lead or a pad. The probe card is provided with a probe needle to transmit an electrical signal to the semiconductor device.

한편, 반도체 장치의 동작수행에는 필요하나 프로브 테스트(Probe Test)를 하는 경우에는 불필요한 외부 신호 입력 단자가 존재한다.On the other hand, it is necessary to perform the operation of the semiconductor device, but there is an unnecessary external signal input terminal when conducting a probe test.

도 1은 일반적인 반도체 장치의 테스트 블록도이다.1 is a test block diagram of a general semiconductor device.

반도체 장치(10)는 복수의 외부 입력 단자(11, 12) 및 내부회로(13)를 포함하며, 프로브 카드(20)는 복수의 프로브 니들(21, 22)을 포함한다.The semiconductor device 10 includes a plurality of external input terminals 11 and 12 and an internal circuit 13 and the probe card 20 includes a plurality of probe needles 21 and 22.

반도체 장치(10)에 대해 프로브 테스트를 실행할 때, 복수의 외부 입력 단자(11, 12)에 복수의 프로브 니들(21, 22)이 연결되어 전기적 신호가 반도체 장치(10)에 인가된다. 복수의 외부 입력 단자(11, 12)는 전기적 신호를 내부회로(13)에 전달한다. 이때, 제 1 외부 입력단자(11)가 프로브 테스트를 실행할 때 불필요한 경우, 프로브 카드(20)는 제 1 프로브 니들(21)에 접지전압(VSS)을 인가한다.A plurality of probe needles 21 and 22 are connected to a plurality of external input terminals 11 and 12 so that an electrical signal is applied to the semiconductor device 10 when conducting a probe test on the semiconductor device 10. [ A plurality of external input terminals (11, 12) transmit an electrical signal to the internal circuit (13). At this time, when the first external input terminal 11 is unnecessary when performing the probe test, the probe card 20 applies the ground voltage VSS to the first probe needle 21. [

그러나, 프로브 테스트를 실행할 때, 불필요한 외부 신호 입력 단자에도 프로브 니들을 연결하므로, 프로브 카드 내에서 테스트할 수 있는 반도체 장치의 수가 줄어 테스트 시간이 증가되는 문제점이 발생한다.However, when the probe test is performed, the probe needles are connected to the unnecessary external signal input terminals, so that the number of semiconductor devices that can be tested in the probe card is reduced, which increases the test time.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 장치의 테스트 시에 불필요한 외부 신호 입력 단자에 반도체 장치 내부적으로 접지전압을 인가하여, 반도체 장치의 테스트 시간을 감소시킬 수 있는 반도체 장치를 제공한다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-described problems, and it is an object of the present invention to provide a semiconductor device capable of reducing a test time of a semiconductor device by applying a ground voltage internally to the external signal input terminal, do.

본 발명의 실시예에 따른 반도체 장치는 전기적 신호를 출력하는 외부 장치와 연결되며 상기 전기적 신호를 제 1 노드에 출력하는 외부 신호 입력단자; 및 테스트 신호에 응답하여 접지전압 또는 상기 제 1 노드 출력신호를 제 2 노드를 통해 반도체 장치 내부로 전달하는 테스트 제어 회로부를 포함한다.A semiconductor device according to an embodiment of the present invention includes an external signal input terminal connected to an external device for outputting an electrical signal and outputting the electrical signal to a first node; And a test control circuit portion for transmitting a ground voltage or the first node output signal through the second node into the semiconductor device in response to the test signal.

본 발명에 따른 반도체 장치는 반도체 장치의 테스트 시에 불필요한 외부 신호 입력 단자에 반도체 장치 내부적으로 접지전압을 인가함으로써, 프로브 니들이 내부적으로 접지전압이 인가된 외부 신호 입력 단자에는 연결되지 않아 프로브 카드 내에서 테스트를 수행할 수 있는 반도체 장치의 수가 증가하여 반도체 장치의 테스트 시간을 단축할 수 있다.The semiconductor device according to the present invention is characterized in that a ground voltage is applied to an external signal input terminal unnecessary for testing a semiconductor device so that the probe needle is not connected to an external signal input terminal internally grounded, The number of semiconductor devices capable of performing the test can be increased and the test time of the semiconductor device can be shortened.

도 1은 일반적인 반도체 장치의 블록도,
도 2는 본 발명의 실시예에 따른 반도체 장치의 회로도,
도 3은 본 발명의 실시예에 따른 반도체 장치의 타이밍도이다.1 is a block diagram of a general semiconductor device,
2 is a circuit diagram of a semiconductor device according to an embodiment of the present invention,
3 is a timing diagram of a semiconductor device according to an embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

도 2는 본 발명의 실시예에 따른 반도체 장치의 회로도이다.2 is a circuit diagram of a semiconductor device according to an embodiment of the present invention.

도 2를 참조하면 본 발명의 실시예에 따른 반도체 장치는 외부 신호 입력 단자(100) 및 테스트 제어 회로부(200)를 포함한다.Referring to FIG. 2, the semiconductor device according to the embodiment of the present invention includes an external signal input terminal 100 and a test control circuit unit 200.

테스트 제어 회로부(200)는 연산부(210)를 포함한다.The test control circuit unit 200 includes an operation unit 210. [

본 발명의 실시예에 따른 외부 신호 입력 단자(100)는 패드(Pad) 또는 리드(Lead)선이 될 수 있다.The external signal input terminal 100 according to the embodiment of the present invention may be a pad or a lead line.

또한, 본 발명의 실시예에 따른 반도체 장치는 반도체 장치의 테스트 시에 불필요한 외부 신호 입력 단자에 구성될 수 있다.Further, the semiconductor device according to the embodiment of the present invention may be configured at an external signal input terminal which is unnecessary at the time of testing the semiconductor device.

도 2를 참조하여, 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다. 외부 신호 입력 단자(100)는 외부 신호를 입력받아 제 1 노드(n1)에 출력한다. 외부 신호 입력 단자(100)는 외부 장치(미도시)와 연결되며, 외부 장치(미도시)에서 출력되는 신호를 반도체 장치 내부로 전달한다.The operation of the semiconductor device according to the embodiment of the present invention will now be described with reference to FIG. The external signal input terminal 100 receives an external signal and outputs it to the first node n1. The external signal input terminal 100 is connected to an external device (not shown) and transmits a signal output from an external device (not shown) to a semiconductor device.

본 발명의 실시예에 따른 외부 장치(미도시)는 프로브 니들(Probe Needle) 또는 프로브 니들을 포함하는 프로브 카드(Probe Card)로 구성될 수 있으며, 외부에서 반도체 장치 내부로 전기적 신호를 입력하는 장치이다.An external device (not shown) according to an embodiment of the present invention may be composed of a probe card including a probe needle or a probe needle, and may be a device for inputting an electrical signal from the outside into a semiconductor device to be.

테스트 제어 회로부(200)는 테스트 신호(TPARA)를 반전하는 제 1 인버터(IV1), 제 1 노드(n1)의 출력신호와 제 1 인버터(IV1)의 출력신호를 논리연산하는 연산부(210)를 포함한다. 연산부(210)는 제 1 노드(n1)의 출력신호와 제 1 인버터(IV1)의 출력신호를 입력받아 낸드(NAND) 연산하는 제 1 낸드게이트 및 제 1 낸드게이트(ND1)의 출력신호를 반전하는 제 2 인버터(IV2)를 포함한다. 연산부(210)는 논리 합(AND) 연산을 하는 앤드게이트로 구성될 수 있다.The test control circuit unit 200 includes a first inverter IV1 for inverting the test signal TPARA and an operation unit 210 for logically operating the output signal of the first node n1 and the output signal of the first inverter IV1 . The operation unit 210 receives the output signal of the first node n1 and the output signal of the first inverter IV1 and inverts the output signal of the first NAND gate and the first NAND gate ND1, And a second inverter IV2. The operation unit 210 may be configured as an AND gate that performs an AND operation.

테스트 제어 회로부(200)는 제 1 노드(n1)의 출력 신호와 테스트 신호(TPARA)를 입력받아 반도체 장치 내부에 사용되는 신호를 출력한다.The test control circuit unit 200 receives the output signal of the first node n1 and the test signal TPARA and outputs a signal used in the semiconductor device.

테스트 제어 회로부(200)는 테스트 신호(TPARA)가 비활성화될 때에는, 제 1 노드(n1)의 출력신호를 반도체 장치 내부에 사용되는 신호로 출력한다. 다만, 테스트 신호(TPARA)가 활성화 될 때에는 반도체 장치에 접지전압을 출력한다.When the test signal TPARA is inactivated, the test control circuit unit 200 outputs the output signal of the first node n1 as a signal used in the semiconductor device. However, when the test signal TPARA is activated, the ground voltage is outputted to the semiconductor device.

도 3은 본 발명의 실시예에 따른 반도체 장치의 타이밍도이다.3 is a timing diagram of a semiconductor device according to an embodiment of the present invention.

도 2 및 도 3을 참조하여, 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.The operation of the semiconductor device according to the embodiment of the present invention will now be described with reference to FIGS. 2 and 3. FIG.

예를 들어, 테스트 신호(TPARA)는 활성화되면 논리레벨이 하이레벨이고, 비활성화되면 논리레벨이 로우레벨이다.For example, when the test signal TPARA is activated, the logic level is high, and when the test signal TPARA is inactivated, the logic level is low.

테스트 신호(TPARA)의 논리레벨이 하이레벨이면, 제 1 인버터(IV1)의 출력신호는 로우레벨이다. 연산부(210)는 로우레벨의 테스트 신호(TPARA)가 입력되면 제 1 노드(n1)의 출력신호와 무관하게 제 2 노드(n1)의 출력신호는 로우레벨이 된다. 즉, 테스트 신호(TPARA)가 활성화되면 외부 신호 입력 단자(100)에 입력되는 외부 신호와 무관하게 테스트 제어 회로부(200)는 로우레벨의 신호를 출력한다. 다시 말해서, 테스트 신호(TPARA)가 활성화되면 외부 신호 입력 단자(100)에 입력되는 외부 신호와 무관하게 테스트 제어 회로부(200)는 접지전압을 출력한다.When the logic level of the test signal TPARA is at a high level, the output signal of the first inverter IV1 is at a low level. When the low level test signal TPARA is inputted, the operation unit 210 turns the output signal of the second node n1 to low level regardless of the output signal of the first node n1. That is, when the test signal TPARA is activated, the test control circuit unit 200 outputs a low level signal irrespective of the external signal input to the external signal input terminal 100. In other words, when the test signal TPARA is activated, the test control circuit unit 200 outputs the ground voltage regardless of the external signal input to the external signal input terminal 100.

다음으로, 테스트 신호(TPARA)의 논리레벨이 로우레벨이면, 제 1 인버터(IV1)의 출력신호는 하이레벨이다. 연산부(210)는 하이레벨의 테스트 신호(TPARA)가 입력되면 제 1 노드(n1)의 출력신호에 응답하여 제 2 노드(n2)에 제 1 노드(n1)의 출력신호와 동일한 출력신호를 출력한다. 즉, 테스트 신호(TPARA)가 비활성화되면 외부 신호 입력 단자(100)에 입력되는 외부 신호와 동일한 신호를 반도체 장치에 공급한다.Next, when the logic level of the test signal TPARA is at the low level, the output signal of the first inverter IV1 is at the high level. The operation unit 210 outputs the same output signal as the output signal of the first node n1 to the second node n2 in response to the output signal of the first node n1 when the high level test signal TPARA is inputted do. That is, when the test signal TPARA is inactivated, the same signal as the external signal input to the external signal input terminal 100 is supplied to the semiconductor device.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims and their equivalents. Only. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100: 외부 신호 입력 단자 200: 테스트 제어 회로부
210: 연산부100: external signal input terminal 200: test control circuit part
210:

Claims (5)

전기적 신호를 출력하는 외부 장치와 연결되며 상기 전기적 신호를 제 1 노드에 출력하는 외부 신호 입력단자; 및
테스트 신호에 응답하여 접지전압 또는 상기 제 1 노드 출력 신호를 제 2 노드를 통해 반도체 장치 내부로 전달하는 테스트 제어 회로부를 포함하는 반도체 장치.
An external signal input terminal connected to an external device for outputting an electrical signal and outputting the electrical signal to a first node; And
And a test control circuit portion for transferring the ground voltage or the first node output signal into the semiconductor device via the second node in response to the test signal.
[청구항 2은(는) 설정등록료 납부시 포기되었습니다.][Claim 2 is abandoned upon payment of the registration fee.] 제 1항에 있어서,
상기 테스트 제어 회로부는,
상기 테스트 신호가 활성화되면 상기 제 2 노드에 접지전압을 출력하고, 상기 테스트 신호가 비활성화되면 상기 제 2 노드에 상기 전기적 신호를 출력하는 것을 특징으로 하는 반도체 장치.
The method according to claim 1,
The test control circuit unit,
And outputs a ground voltage to the second node when the test signal is activated, and outputs the electrical signal to the second node when the test signal is inactivated.
[청구항 3은(는) 설정등록료 납부시 포기되었습니다.][Claim 3 is abandoned upon payment of the registration fee.] 제 2항에 있어서,
상기 테스트 제어 회로부는,
상기 테스트 신호를 반전하는 제 1 인버터; 및
상기 제 1 노드의 출력신호와 상기 제 1 인버터의 출력 신호를 논리 연산하여 상기 제 2 노드에 출력하는 연산부를 포함하는 반도체 장치.
3. The method of claim 2,
The test control circuit unit,
A first inverter for inverting the test signal; And
And an arithmetic unit for logically computing an output signal of the first node and an output signal of the first inverter and outputting the result to the second node.
[청구항 4은(는) 설정등록료 납부시 포기되었습니다.][Claim 4 is abandoned upon payment of the registration fee.] 제 3항에 있어서,
상기 연산부는,
상기 제 1 노드와 상기 제 1 인버터의 출력신호를 논리 합(AND) 연산하는 것을 특징으로 하는 반도체 장치.The method of claim 3,
The operation unit,
And performs an AND operation on the output signal of the first inverter and the first node. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.][Claim 5 is abandoned upon payment of registration fee.] 제 1항에 있어서,The method according to claim 1,
상기 테스트 제어 회로부는 상기 반도체 장치의 테스트시 상기 전기적 신호가 인가되지 않는 상기 외부 신호 입력단자에 접속되도록 구성되는 반도체 장치.Wherein the test control circuit unit is configured to be connected to the external signal input terminal to which the electrical signal is not applied when testing the semiconductor device.
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