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KR101849360B1 - 그래핀 기반 적층체 및 이의 제조방법 - Google Patents

그래핀 기반 적층체 및 이의 제조방법 Download PDF

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KR101849360B1
KR101849360B1 KR1020160011873A KR20160011873A KR101849360B1 KR 101849360 B1 KR101849360 B1 KR 101849360B1 KR 1020160011873 A KR1020160011873 A KR 1020160011873A KR 20160011873 A KR20160011873 A KR 20160011873A KR 101849360 B1 KR101849360 B1 KR 101849360B1
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조승민
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신소명
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한화테크윈 주식회사
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Abstract

기판; 기판의 적어도 일 면에 형성된 그래핀층; 및 상기 그래핀층 상에 형성된 함불소 리튬 화합물을 포함한 무기물층;을 포함하는 그래핀 기반 적층체 및 이의 제조방법이 제공된다.

Description

그래핀 기반 적층체 및 이의 제조방법{Graphene-based laminate and method of preparing the same}
그래핀 기반 적층체 및 이의 제조방법에 관한 것이다.
그래핀은 탄소 원자간의 간격이 약 1.42Å이며 정육각형 구조의 2차원 물질이다. 상기 그래핀은 강도, 열전도율 및 전자 이동도 등에서 우수한 특성을 가지고 있기에, 투명전극 또는 그래핀 기반의 각종 전자 소자에 적용이 가능하다.
이에 따라, 그래핀은 층간 물질을 사용하여 전극 응용을 위한 면적 저항율이나 전기적 특성이 조절되어 왔다. 또한 그래핀 위에 전도성 재료, 자기 조립 단일층(self-assembled monolayer), 화학적 또는 광학적인 물질들의 도입, 또는 간단한 UV radiation, 산-염기처리 프로세스 등을 통해 전하밀도(charge-carrier density)가 조절되어 왔다.
그러나 이런 방법들은 전하밀도의 변화가 쉽게 얻을 수 있는 반면 도핑의 안정성이 매우 떨어진다.
따라서 전자 도핑에 있어서 안정하고 전자 이동도(electron mobility)가 개선될 수 있는 새로운 구조의 그래핀 구조체 및 이의 제조방법 등이 여전히 요구되고 있다.
일 측면은 전자 도핑의 안정성 및 전자 이동도(electron mobility)가 개선될 수 있는 그래핀 기반 적층체를 제공하는 것이다.
다른 측면은 전자 이동도(electron mobility)가 개선될 수 있고 경제적인 상기 그래핀 기반 적층체의 제조방법을 제공하는 것이다.
일 측면에 따라,
기판;
기판의 적어도 일 면에 형성된 그래핀층; 및
상기 그래핀층 상에 형성된 함불소 리튬 화합물을 포함한 무기물층;을 포함하는 그래핀 기반 적층체가 제공된다.
다른 일 측면에 따라,
그래핀층을 타겟 기판 상에 전사하여 상기 타겟 기판의 적어도 일 면에 그래핀층을 배치하는 단계; 및
상기 배치된 그래핀층 상에 함불소 리튬 화합물을 포함한 무기물층을 증착시키는 단계;를 포함하는 그래핀 기반 적층체의 제조방법이 제공된다.
일 측면에 따르면, 그래핀층 상에 형성된 함불소 리튬 화합물을 포함한 무기물층을 포함하는 그래핀 기반 적층체는 전자 도핑의 안정성 및 전자 이동도(electron mobility)가 개선될 수 있다. 또한 상기 그래핀 기반 적층체의 제조방법은 전자 이동도(electron mobility)가 개선될 수 있고 경제적일 수 있다.
도 1은 일 구현예에 따른 그래핀 기반 적층체의 모식도이다.
도 2는 일 구현예에 따른 열적 화학기상증착(thermal CVD)장치의 개략도이다.
도 3은 일 구현예에 따른 유기발광소자의 모식도이다.
도 4는 일 구현예에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)의 모식도이다.
도 5는 참조예 1 및 참조 비교예 1에 따른 그래핀 기판 적층체에 대한 광투과율을 측정한 그래프이다.
도 6은 실시예 5 및 비교예 2에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)의 그래핀 기판 적층체 채널층에 대한 라만 분광 스펙트럼이다.
도 7a는 실시예 4~5 및 비교예 2에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)에 대하여 드레인 소스 전압 VDS = 0.3V를 인가할 때 I DS-V GS를 나타낸 그래프이다.
도 7b는 실시예 4~5 및 비교예 2에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)에 대한 전자 및 홀의 전계 효과 이동도(μFE)를 나타낸 그래프이다.
도 7c는 실시예 5 및 1년 경과 후 실시예 5에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)에 대하여 드레인 소스 전압 VDS = 0.3V를 인가할 때 I DS-V GS를 나타낸 그래프이다.
도 8a는 실시예 4~6 및 비교예 2에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)에서 그래핀 기반 적층체의 그래핀층 상에 형성된 LiF층의 두께에 대한 홀 전하의 V NP 를 나타낸 그래프이다.
도 8b는 실시예 4~6 및 비교예 2에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)에서 그래핀 기반 적층체의 그래핀층 상에 형성된 LiF층의 두께에 대한 홀 전하의 전계 효과 이동도(μFE)를 나타낸 그래프이다.
이하에서 예시적인 구현예들에 따른 그래핀 기반 적층체, 이의 제조방법, 및 상기 그래핀 기반 적층체를 포함하는 전극 및 전자 소자에 관하여 더욱 상세히 설명하며 첨부된 도면을 참조한다. 이는 예시로서 제시되는 것으로, 이에 의해 본 발명이 제한되지는 않으며 본 발명은 후술할 특허청구범위의 범주에 의해 정의될 뿐이다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 구성을 갖는 구성 요소에 대해서는, 동일한 부호를 사용함으로써 중복 설명을 생략한다.
본 명세서에서 "포함"이라는 용어는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 어떤 부재가 다른 부재 "상에" 위치하고 있다고 하는 경우 이는 어떤 부재가 다른 부재에 인접하고 있는 경우뿐만 아니라 두 부재 사이에 또 다른 부재가 개재하는 경우도 포함한다.
본 명세서에서 "그래핀(graphene)"은 복수개의 탄소원자들이 서로 공유결합(통상 sp2 결합)으로 연결되어 일 평면 상으로 배열되어 있는 폴리사이클릭 방향족 탄소 화합물이 하나 또는 복수개 적층된 것으로서, 상기 공유결합으로 연결된 탄소원자들은 기본 반복단위로서 6원환을 형성하나, 3원환, 4원환, 5원환 및/또는 6원환 이상을 더 포함하는 것도 가능하다.
본 명세서에서 "그래핀(graphene)"이란 단결정, 다결정, 무결정 그래핀을 모두 포함하며, 표면에 관능기가 부착되지 않은 "순수 그래핀(pristine graphene)"을 의미한다.
본 명세서에서 "도핑"이란 공액계 화합물, 예를 들어 폴리사이클릭 방향족 탄소 화합물에 도전성을 주기 위해 공액계 결합성 π궤도의 일부에 전자를 보내거나 제거하여 캐리어(carrier)를 만드는 것을 의미한다. 다시 말하면, 이중 결합을 갖는 공액계 화합물에 새로운 전자를 첨가하거나 또는 전자를 제거하는 과정을 통해 홀 분자 내에 불균형을 이루게 하면 전자궤도가 개방형으로 바뀌면서 전자이동이 가능해진다. 이때 새로운 전자를 첨가하거나 또는 전자를 제거하는 과정을 "도핑"이라 한다.
일 구현예에 따른 그래핀 기반 적층체는 기판; 기판의 적어도 일 면에 형성된 그래핀층; 및 상기 그래핀층 상에 형성된 함불소 리튬 화합물을 포함한 무기물층;을 포함할 수 있다.
예를 들어, 상기 무기물은 하기 화학식 1로 표시될 수 있다:
[화학식 1]
LixFy
상기 화학식 1에서,
x는 1 ≤ x ≤ 10일 수 있고 y는 1 ≤ y ≤ 10일 수 있다.
일반적으로 반도체 소자 제작시, 원자층 증착법(atomic layer deposition: ALD)을 이용하여 그래핀 상에 Al2O3, HfO2 같은 전이금속 산화물을 증착시킨 그래핀 기반 적층체가 사용되어왔다.
그러나 상기 ALD 공정은 그래핀 기저판 (graphene basal plane)의 소수성으로 인해 중요한 접착력(adhesion) 문제를 수반한다. ALD 과정 전에 추가적인 핵생성 (nucleation site), 금속 증기 및 후속 산화(oxidation) 단계를 수행해야 한다. 정교한 제조 공정에도 불구하고 산소 결핍(oxygen vacancy)같은 고유의 불순물과 high-k 전이 금속 산화물의 큰 이온 분극성과 연관 있는 소프트 옵티컬 포논(soft optical phonons) 때문에 예상치 않은 전하 이동도의 저하가 보고되어 왔다.
상기 문제를 해결하기 위해, 본 발명자들은 기판, 기판의 적어도 일 면에 형성된 그래핀층, 및 상기 그래핀층 상에 형성된 함불소 리튬 화합물을 포함한 무기물층을 포함하는 그래핀 기반 적층체를 제공한다.
예를 들어, 상기 무기물은 하기 화학식 1로 표시될 수 있다:
[화학식 1]
LixFy
상기 화학식 1에서,
x는 1 ≤ x ≤ 10일 수 있고 y는 1 ≤ y ≤ 10일 수 있다.
예를 들어, 상기 무기물은 LiF, LiF2, LiF3, Li2F, 및 Li3F3로부터 선택된 1종 이상의 화합물을 포함할 수 있다. 예를 들어, 상기 무기물은 LiF일 수 있다.
LiF는 약 9 정도의 높은 유전상수를 가진 극성 유전체(polar dielectric) 이고 13.6eV의 큰 밴드갭 때문에 매우 투명하다. 이러한 극성 유전제의 특성으로 인해, 그래핀층 상에 함불소 리튬 화합물을 포함한 무기물층, 예를 들어 상기 화학식 1로 표시되는 무기물을 포함하는 층이 형성되는 전자 도핑시, 전자 친화도를 유도함으로써 그래핀층 상의 일함수(work function)를 줄일 수 있다.
따라서 상기 그래핀 기반 적층체는 함불소 리튬 화합물을 포함한 무기물층, 예를 들어 상기 화학식 1로 표시되는 무기물을 포함하는 층에 의한 셀프 패시베이션(self-passivation) 효과가 생기고 페르미 준위(Fermi level)가 조절됨으로써 안정하게 전자 도핑이 일어날 수 있다. 또한 상기 그래핀 기반 적층체는 함불소 리튬 화합물을 포함한 무기물층에 의해 전하를 띤 불순물들의 차단(screening)이 증가했기 때문에 전하 이동도가 향상될 수 있다.
상기 무기물층은 박막 형태일 수 있다.
도 1은 일 구현예에 따른 그래핀 기반 적층체(1)의 모식도이다.
도 1에서 보여지는 바와 같이, 그래핀 기반 적층체(1)는 기판(2) 위에 그래핀층(3)이 형성되어 있고, 그래핀층(3) 위에 LiF층과 같은 함불소 리튬 화합물의 무기물층(4)이 박막 형태로 형성되어 있다. 상기 그래핀 기반 적층체(1)는 기판(2)의 일 면에 직접 그래핀층(3)이 형성되어 있고, 그래핀층(3) 상에 직접 LiF층과 같은 함불소 리튬 화합물의 무기물층(4)이 박막 형태로 형성되어 있을 수 있다. 상기 LiF층과 같은 함불소 리튬 화합물의 무기물층(4)은 상온에서 열적 화학기상증착법(thermal CVD)과 같은 방법에 의해 그래핀층(3) 위에 쉽게 증착이 가능하다.
상기 LiF층과 같은 함불소 리튬 화합물의 무기물층(4)의 두께는 그래핀층 표면이 불균일하거나 또는 울퉁불퉁하는 등의 경우에 균일하지 않을 수 있다.
상기 무기물층의 평균두께는 0.1nm 내지 10nm일 수 있다. 예를 들어, 상기 무기물층의 평균두께는 0.1nm 내지 5nm일 수 있다.
본 명세서에서 "평균두께"는 그래핀층(3) 표면, 즉 그래핀층(3)과 무기물층(4)이 접한 지점으로부터 무기물층(4) 표면까지의 거리를 모두 합한 뒤 평균을 낸 값을 의미한다. 상기 평균두께는, 예를 들어 필드 이온 마이크로스코프(Field ion Microscope)을 이용하여 측정하여 얻거나, 또는 XPS를 이용한 깊이방향 원소분석(depth profiling)을 통해 측정하여 얻을 수 있으나, 이에 제한되지 않고 당해 기술분야에서 이용 가능한 평균두께 측정법으로 얻을 수 있다.
상기 무기물층의 평균두께가 상기 범위 내인 경우에 그래핀층의 특성을 충분히 유지하면서 그래핀층에 대한 안정된 전자도핑 효과를 충분히 얻을 수 있고, 전하 이동도 개선의 효과를 충분히 얻을 수 있다.
상기 그래핀층은 1층 내지 10층일 수 있다. 예를 들어, 상기 그래핀층은 단일층(monolayer)일 수 있다. 그래핀층이 단일층이더라도 충분한 전자도핑 효과 및 충분한 전하 이동도 개선의 효과를 얻을 수 있어 경제적이다.
상기 그래핀층은 표면에 결함이 존재하는 그래핀을 포함할 수 있다. 본 명세서에서 "결함"이라 함은 물리적 손상에 따른 결함을 의미하며, 예를 들어 점 결함(point defect), 크랙(crack), 접힘(fold), 또는 주름(wrinkles) 등을 들 수 있다.
상기 그래핀 기반 적층체는 상기 결함이 존재하는 그래핀층 상에 함불소 리튬 화합물을 포함한 무기물층, 예를 들어 상기 화학식 1로 표시되는 무기물층을 형성하여, 예를 들어, 그래핀층 전체 면적을 기준으로 하여 약 95% 이상의 결함이 없는 상태로 전환시킴으로써 안정한 전자도핑 효과 및 충분한 전하 이동도 개선의 효과를 얻을 수 있다.
상기 기판은 폴리머계 재료, 실리카계 재료, 및 금속 산화물계 재료로부터 선택된 1종 이상의 재료를 포함할 수 있다. 예를 들어, 상기 폴리머계 재료는 폴리에틸렌테레프탈레이트(PET), 폴리이미드(PI), 또는 폴리아크릴로니트릴(PAN) 등을 들 수 있다. 예를 들어, 상기 실리카계 재료는 SiO2, 글래스, 또는 쿼츠 등을 들 수 있다. 예를 들어, 상기 금속 산화물계 재료는 Al2O3, 사파이어, TiO2, ZnO, ZrO2, HfO2, MgO, NiO, Co2O, CuO, 또는 FeO 등을 들 수 있다. 상기 기판은 예를 들어, 약 10nm 내지 약 100㎛의 두께로 사용할 수 있으나, 이에 제한되지 않는다.
상기 기판은 전사 기판일 수 있다. 상기 전사 기판 상에 그래핀층은 표면에 결함이 존재하는 그래핀을 포함할 수 있다.
상기 그래핀 기반 적층체는 상기 그래핀층과 상기 함불소 리튬 화합물을 포함한 무기물층, 예를 들어 상기 화학식 1로 표시되는 무기물층 사이에 첨가제층을 더 포함할 수 있다. 예를 들어, 상기 첨가제는 예를 들어, 고분자 경화제 수지, 열가소성 수지, 또는 발포제 등을 포함할 수 있다. 상기 첨가제층은 그래핀층과의 접착력뿐만 아니라 상기 그래핀층의 전하 이동도를 보다 개선시키고 면저항을 보다 낮출 수 있다.
다른 일 구현예에 따른 그래핀 기반 적층체의 제조방법은 그래핀층을 타겟 기판 상에 전사하여 상기 타겟 기판의 적어도 일 면에 그래핀층을 배치하는 단계; 및 상기 배치된 그래핀층 상에 함불소 리튬 화합물을 포함한 무기물층을 증착시키는 단계;를 포함할 수 있다. 상기 그래핀층을 타겟 기판 상에 전사하여 상기 타겟 기판의 적어도 일 면에 그래핀층을 배치하는 단계는 그래핀층을 타겟 기판 상에 직접 전사하여 상기 타겟 기판의 적어도 일 면에 그래핀층을 직접 배치하는 단계일 수 있다. 상기 배치된 그래핀층 상에 함불소 리튬 화합물을 포함한 무기물층을 증착시키는 단계는 상기 배치된 그래핀층 상에 직접 함불소 리튬 화합물을 포함한 무기물층을 증착시키는 단계일 수 있다.
상기 무기물은 하기 화학식 1로 표시될 수 있다:
[화학식 1]
LixFy
상기 화학식 1에서,
x는 1 ≤ x ≤ 10일 수 있고 y는 1 ≤ y ≤ 10일 수 있다.
상기 그래핀층은 그래핀 및 그래파이트화 촉매층이 형성된 기판 상에서 성장된 그래핀층일 수 있다. 상기 기판은 예를 들어, 구리 호일일 수 있다.
상기 그래핀 및 그래파이트화 촉매층은 Cu, Ni, 또는 이들 합금으로부터 선택되는 1종의 촉매를 포함할 수 있다. 상기 그래핀 및 그래파이트화 촉매층은 기판의 종류와 관계 없이 온도와 가스를 조절하여 단일층의 그래핀을 성장시킬 수 있다. 예를 들어, 상기 그래핀 및 그래파이트화 촉매층은 1000℃ 이상의 고온에서도 단일층의 그래핀을 성장시킬 수 있다.
상기 그래핀층은 1층 내지 10층일 수 있다. 예를 들어, 상기 그래핀층은 단일층(monolayer)일 수 있다. 그래핀층이 단일층이더라도 충분한 전자도핑 효과 및 충분한 전하 이동도 개선의 효과를 얻을 수 있어 경제적이다.
상기 그래핀층을 타겟 기판 상에 전사하는 동안 상기 타겟 기판을 에칭하는 단계를 더 포함할 수 있다.
상기 전사방법으로는, 예를 들어, 그래핀층/기판 적층체 상에 폴리메틸메타크릴레이트(PMMA)를 스핀코팅과 같은 공지의 코팅방법을 이용하여 PMMA층을 형성할 수 있다. 상기 기판을 산성 용액, 예를 들어 0.1M 암모늄 퍼설페이트((NH4)2S2O8)에 침지하여 에칭한 후 PMMA층/그래핀층 적층체를 물로 세정하여 타겟 기판으로 전사할 수 있다. 상기 PMMA층에 대해서는 아세톤 및 진공 어닐링을 실시할 수 있다.
또는 상기 전사방법으로는, 예를 들어, 그래핀층/기판 적층체 상에 점착성 필름을 부착할 수 있다. 상기 점착성 필름은 예를 들어, 아크릴레이트계 점착성 필름일 수 있다. 상기 기판을 산성 용액, 예를 들어 소정량의 황산 및 과수 용액(H2SO4, H2O2)에 침지하여 에칭할 수 있다. 이후, 상기 점착성 필름/그래핀층 적층체를 소정량의 물로 세정한 후 타겟 기판에 부착하고, 약 100℃ 내지 200℃ 범위 내의 열을 가한 후 상기 점착성 필름을 기판에서 제거하여 타겟 기판으로 전사할 수 있다.
상기 타겟 기판은 폴리머계 재료, 실리카계 재료, 및 금속 산화물계 재료로부터 선택된 1종 이상의 재료를 포함할 수 있다. 상기 폴리머계 재료, 상기 실리카계 재료, 및 상기 금속 산화물계 재료의 구체적인 예는 상술한 바와 같으므로 이하 설명을 생략한다.
상기 무기물층의 평균두께는 0.1nm 내지 10nm일 수 있다. 예를 들어, 상기 무기물층의 평균두께는 0.1nm 내지 5nm일 수 있다. 상기 평균두께의 정의 및 측정방법은 상술한 바와 같으므로 이하 설명을 생략한다.
상기 무기물층의 평균두께가 상기 범위 내인 경우에 그래핀층의 특성을 충분히 유지하면서 그래핀층에 대한 안정된 전자도핑 효과를 충분히 얻을 수 있고, 전하 이동도 개선의 효과를 충분히 얻을 수 있다.
상기 무기물층을 증착시키는 단계는 열적 화학기상증착법(thermal CVD)에 의해 증착시킬 수 있다.
도 2는 일 구현예에 따른 열적 화학기상증착(thermal CVD)장치(11)의 개략도이다.
도 2에서 보여지는 바와 같이, 열적 화학기상증착(thermal CVD)장치(11)는 외부에 전원(16), 외부통로인 출구(15), 및 진공챔버(13)를 구비하고 있다. 상기 진공챔버(13)는 그 내부에 기판(12), 열저항(W)(14)을 구비하고 있다. 상기 열저항(W)과 상기 기판(12) 사이에 금속증기(17)가 발생한다.
상기 그래핀층 상에 함불소 리튬 화합물을 포함한 무기물층, 예를 들어 상기 화학식 1로 표시되는 무기물층을 증착시키기 위하여, 상기 성장된 그래핀층으로부터 그래파이트화 촉매를 제거한 후 SiO2와 같은 기판에 전사하고 포토리소그래피(photolithography) 공정을 거쳐 그래핀 샘플을 준비한다. 이후 고진공(10-5~10-7torr)에서 열저항(W)(14) 홀딩하고 있는 소스 홀더(보트)를 가열하여 소스 홀더(보트) 위에 함불소 리튬 화합물을 포함한 무기물, 예를 들어 상기 화학식 1로 표시되는 무기물을 녹여 증발시킨다. 이때 증기가 된 상기 화학식 1로 표시되는 무기물은 온도가 낮은 그래핀 샘플의 표면 위로 응결되어 증착된다.
상기 무기물층을 증착시키는 단계가 열적 화학기상증착법(thermal CVD)에 의해 증착되는 경우, 스퍼터 공정 중 플라즈마에 의해 그래핀층 상에 가해지는 데미지(damage) 문제, 및 화학기상증착(CVD) 공정 또는 원자층증착(ALD) 공정 중에 샘플의 온도를 올려야 됨으로써 발생하는 열적 비용과 증착 물질과 그래핀층 간에 접착력 문제를 해결할 수 있다.
또다른 일 구현예에 따른 전극은 전술한 그래핀 기반 적층체를 포함할 수 있다.
도 3은 일 구현예에 따른 유기발광소자(20)의 모식도이다.
도 3에서 보여지는 바와 같이, 유기발광소자(20)는 기판(미도시), 제1전극(21), 정공주입층(22), 정공수송층(23), 발광층(24), 전자수송층(25), 전자주입층(26), 및 제2 전극(27)을 구비하고 있다.
상기 제1 전극(21)은 애노드(anode) 또는 캐소드(cathode)일 수 있다. 예를 들어, 상기 제1 전극(21)은 애노드(anode)일 수 있다. 여기에서 기판으로는 통상적인 유기발광소자(20)에서 사용되는 기판(미도시)을 사용하는데 기계적 강도, 열적 안정성, 투명성, 표면 평활성, 취급 용이성 및 방수성이 우수한 유리 기판 또는 투명 플라스틱 기판이 바람직하다. 제1 전극(21)용 물질로는 전도성이 우수한 산화인듐주석(ITO), 산화인듐아연(IZO), 산화주석(SnO2), 산화아연(ZnO), Al, Ag, 또는 Mg 등을 이용할 수 있으며, 투명전극 또는 반사전극으로 형성될 수 있다.
상기 제1 전극(21)은 전술한 그래핀 기반 적층체를 포함하는 투명전극일 수 있다. 상기 전극은 그래핀만을 포함하는 투명전극과 비교하여 광투과율 감소가 개선될 수 있다.
다음으로, 상기 제1 전극(21) 상부에 진공증착법, 스핀코팅법, 캐스트법, LB법 등과 같은 다양한 방법을 이용하여 정공주입층(22)을 형성할 수 있다.
진공증착법에 의하여 정공주입층(22)을 형성하는 경우, 그 증착조건은 정공주입층(22)의 재료로서 사용하는 화합물, 목적으로 하는 정공주입층(22)의 구조 및 열적 특성 등에 따라 다르지만, 일반적으로 증착온도 100 내지 500, 진공도 10-8 내지 10- 3torr, 증착속도 0.01 내지 100Å/sec의 범위에서 적절히 선택하는 것이 바람직하다.
스핀코팅법에 의하여 정공주입층(22)을 형성하는 경우, 그 코팅조건은 정공주입층(22)의 재료로서 사용하는 화합물, 목적으로 하는 정공주입층(22)의 구조 및 열적 특성에 따라 상이하지만, 약 2000rpm 내지 5000rpm의 코팅속도, 코팅 후 용매 제거를 위한 열처리 온도는 약 80 내지 200의 온도 범위에서 적절히 선택하는 것이 바람직하다.
상기 정공주입층(22) 물질로는 예를 들어, 구리프탈로시아닌 등의 프탈로시아닌 화합물, m-MTDATA [4,4',4''-tris (3-methylphenylphenylamino) triphenylamine], NPB(N,N'-디(1-나프틸)-N,N'-디페닐벤지딘(N,N'-di(1-naphthyl)-N,N'-diphenylbenzidine)), TDATA, 2T-NATA, Pani/DBSA (Polyaniline/Dodecylbenzenesulfonic acid:폴리아닐린/도데실벤젠술폰산), PEDOT/PSS(Poly(3,4-ethylenedioxythiophene)/Poly(4-styrenesulfonate):폴리(3,4-에틸렌디옥시티오펜)/폴리(4-스티렌술포네이트)), Pani/CSA (Polyaniline/Camphor sulfonicacid:폴리아닐린/캠퍼술폰산) 또는 PANI/PSS (Polyaniline)/Poly(4-styrenesulfonate):폴리아닐린)/폴리(4-스티렌술포네이트))등을 사용할 수 있으나, 이에 한정되지 않는다.
Figure 112016010217440-pat00001
상기 정공주입층(22)의 두께는 약 100Å 내지 10000Å, 예를 들어, 100Å 내지 1000Å일 수 있다. 상기 정공주입층(22)의 두께가 상기 범위를 만족할 경우, 구동전압 상승없이, 우수한 정공주입 특성을 얻을 수 있다.
다음으로 상기 정공주입층(22) 상부에 진공증착법, 스핀코팅법, 캐스트법, LB법 등과 같은 다양한 방법을 이용하여 정공수송층(23)을 형성할 수 있다. 진공증착법 및 스핀코팅법에 의하여 정공수송층(23)을 형성하는 경우, 그 증착조건 및 코팅조건은 사용하는 화합물에 따라 다르지만, 일반적으로 정공주입층(22)의 형성과 거의 동일한 조건범위 중에서 선택된다.
상기 정공수송층(23) 물질은 예를 들어, N-페닐카바졸, 폴리비닐카바졸 등의 카바졸 유도체, NPB, 또는 N,N'-비스(3-메틸페닐)-N,N'-디페닐-[1,1-비페닐]-4,4'-디아민(TPD) 등의 방향족 축합환을 갖는 아민 유도체 등을 사용할 수 있다.
Figure 112016010217440-pat00002
상기 정공수송층(23) 의 두께는 약 50Å 내지 1000Å, 예를 들어, 100Å 내지 600Å일 수 있다. 상기 정공 수송층의 두께가 전술한 바와 같은 범위를 만족할 경우, 실질적인 구동전압 상승없이 우수한 정공수송 특성을 얻을
수 있다.
다음으로 상기 정공수송층(23) 상부에 진공증착법, 스핀코팅법, 캐스트법, LB법 등과 같은 방법을 이용하여 발광층(24)을 형성할 수 있다. 진공증착법 및 스핀코팅법에 의해 발광층(24)을 형성하는 경우, 그 증착조건은 사용하는 화합물에 따라 다르지만, 일반적으로 정공주입층(22)의 형성과 거의 동일한 조건범위 중에서 선택된다.
상기 발광층(24)은 예를 들어, 공지의 호스트 및 도펀트를 이용하여 형성할 수 있다. 상기 도펀트의 경우, 공지의 형광 도펀트 및 공지의 인광 도펀트를 모두 사용할 수 있다.
예를 들어, 공지의 호스트로는 Alq 3, CBP(4,4'-N,N'-디카바졸-비페닐), PVK(폴리(n-비닐카바졸)), 9,10-디(나프탈렌-2-일)안트라센(ADN), TPBI(1,3,5-트리스(N-페닐벤즈이미다졸-2-일)벤젠(1,3,5-tris(N-phenylbenzimidazole-2-yl)benzene)), TBADN(3-tert-부틸-9,10-디(나프트-2-일) 안트라센), E3, 또는 DSA(디스티릴 아릴렌) 등을 사용할 수 있으나, 이에 한정되는 것은 아니다.
Figure 112016010217440-pat00003
한편, 공지된 적색 도펀트로서 PtOEP, Ir(piq)3, Btp2Ir(acac), 또는 DCJTB 등을 이용할 수 있으나, 이에 한정되는 것은 아니다.
Figure 112016010217440-pat00004
또한, 공지된 녹색 도펀트로서, Ir(ppy)3(ppy = 페닐피리딘), Ir(ppy)2(acac), Ir(mpyp)3, 또는 C545T 등을 이용할 수 있으나, 이에 한정되는 것은 아니다.
Figure 112016010217440-pat00005
Figure 112016010217440-pat00006
한편, 공지된 청색 도펀트로서, F 2 Irpic, (F 2 ppy) 2 Ir(tmd), Ir(dfppz) 3, ter-플루오렌(fluorene), 4,4'-비스(4-디페닐아미노스타릴) 비페닐 (DPAVBi), 또는 2,5,8,11-테트라-티-부틸 페릴렌 (TBP) 등을 이용할 수 있으나, 이에 한정되는 것은 아니다.
Figure 112016010217440-pat00007
상기 도펀트의 함량은 발광층 형성재료 100 중량부(즉, 호스트와 도펀트의 총 중량은 100중량부로 함)를 기준으로 하여 0.1 내지 20 중량부, 예를 들어, 0.5 ~ 12 중량부인 것이 바람직하다. 도펀트의 함량이 상기 범위를 만족하면, 농도 소광 현상이 실질적으로 방지될 수 있다.
상기 발광층(24)의 두께는 약 100Å 내지 1000Å, 바람직하게는 200Å 내지 600Å일 수 있다. 상기 발광층(24)의 두께가 상기 범위를 만족할 경우, 실질적인 구동전압 상승 없이 우수한 발광 특성을 얻을 수 있다.
발광층(24)이 인광 도펀트를 포함할 경우, 삼중항 여기자 또는 정공이 전자 수송층으로 확산되는 현상을 방지하기 위하여 정공저지층 (HBL)을 발광층(24) 상부에 형성할 수 있다(미도시). 이 때 사용할 수 있는 정공저지층 물질은 특별히 제한되지는 않으며, 공지된 정공저지층 물질 중에서 임의로 선택하여 이용할 수 있다. 예를 들어, 옥사디아졸 유도체나 트리아졸 유도체, 페난트롤린 유도체, Balq, BCP 등을 이용할 수 있다.
상기 정공저지층의 두께는 약 50Å 내지 1000Å, 바람직하게는 100Å 내지 300Å일 수 있다. 상기 정공저지층의 두께가 상기 범위인 경우 실질적인 구동 전압 상승없이 삼중항 여기자 또는 정공의 전자 수송층으로의 확산 방지가 가능하다.
다음으로 전자수송층(25)을 진공증착법, 또는 스핀코팅법, 캐스트법 등의 다양한 방법을 이용하여 형성한다. 진공증착법 및 스핀코팅법에 의해 전자 수송층을 형성하는 경우, 그 조건은 사용하는 화합물에 따라 다르지만, 일반적으로 정공주입층(22)의 형성과 거의 동일한 조건범위 중에서 선택된다.
상기 전자수송층(25) 물질은 예를 들어, 퀴놀린 유도체, 특히 트리스(8-퀴놀리노레이트)알루미늄(Alq3), TAZ, 또는 Balq 등과 같은 공지의 재료를 사용할 수도 있으나, 이에 한정되는 것은 아니다.
상기 전자수송층(25)의 두께는 약 100Å 내지 1000Å, 예를 들어 100Å 내지 500Å일 수 있다. 상기 전자수송층(25)의 두께가 전술한 바와 같은 범위를 만족할 경우, 실질적인 구동 전압 상승없이 우수한 전자수송특성을 얻을 수 있다.
또한 전자수송층(25) 상부에 음극으로부터 전자의 주입을 용이하게 하는 기능을 가지는 물질인 전자주입층(26)이 적층될 수 있다.
전자주입층(26)으로서는 LiF, NaCl, CsF, Li2O, 또는 BaO 등과 같은 전자주입층(26) 형성 재료로서 공지된 임의의 물질을 이용할 수 있다. 상기 전자주입층(26)의 증착조건 및 코팅조건은 사용하는 화합물에 따라 다르지만, 일반적으로 정공주입층(22)의 형성과 거의 동일한 조건범위 중에서 선택된다.
상기 전자주입층(26)의 두께는 약 1Å 내지 100Å, 예를 들어, 5Å 내지 90Å일 수 있다. 상기 전자주입층(26)의 두께가 상술한 바와 같은 범위를 만족할 경우, 실질적인 구동전압 상승없이 우수한 전자주입 특성을 얻을 수 있다.
마지막으로 전자주입층(26) 상부에 진공증착법 또는 스퍼터링법 등의 방법을 이용하여 제2 전극(27)을 형성할 수 있다. 상기 제2 전극(27)은 캐소드 또는 애노드로 사용될 수 있다. 상기 제2 전극(27) 형성용 물질로는 낮은 일함수를 가지는 금속, 합금, 전기전도성 화합물 및 이들의 혼합물을 사용할 수 있다. 구체적인 예로서는 리튬(Li), 마그네슘(Mg), 알루미늄(Al), 알루미늄-리튬(Al-Li), 칼슘(Ca), 마그네슘-인듐(Mg-In), 또는 마그네슘-은(Mg-Ag)등을 들 수 있다. 또한, 전면 발광 소자를 얻기 위하여 ITO, IZO를 사용한 투명 캐소드를 사용할 수도 있다.
상기 유기발광소자(20)는 다양한 형태의 평판표시장치, 예를 들면 수동 매트릭스 유기발광표시장치 및 능동 매트릭스 유기발광표시장치에 구비될 수 있다. 예를 들어, 능동 매트릭스 유기발광표시장치에 구비되는 경우, 기판 측에 구비된 제1 전극(21)은 화소 전극으로서 박막 트랜지스터의 소스 전극 또는 드레인 전극과 전기적으로 연결될 수 있다. 또한 상기 유기발광소자(20)는 양면으로 화면을 표시할 수 있는 평판표시장치에 구비될 수 있다.
또한 상기 유기발광소자(20)의 유기층이 복수 개의 유기층으로 이루어지는 경우, 상기 유기층의 하나 이상의 층은 증착 방법으로 형성될 수 있거나, 또는 용액으로 제조된 화합물을 코팅하는 습식 방법으로도 형성될 수 있다.
또다른 일 구현예에 따른 전자 소자는 전술한 그래핀 기반 적층체를 포함할 수 있다. 상기 전자 소자는 예를 들어, 전계 효과형 트랜지스터(FET)일 수 있으나 그 형태나 종류에 대해서는 한정되지 않고 용도에 따라 적절히 사용할 수 있다. 상기 전계 효과형 트랜지스터(TFT)는 예를 들어, 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)일 수 있다.
도 4는 일 구현예에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)(30)의 모식도이다.
도 4에서 보여지는 바와 같이, 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)(30)는 후면 게이트(back gate) 접촉면(31) 위에 후면 게이트로서 Si 도핑된 기판(32) 및 절연체층(33)이 순차로 적층되어 있다. 그래핀 기반 적층체 채널층(34)은 소스 전극(35)과 드레인 전극(36) 사이에 접촉되어 있다.
여기서, 소스 전극(35)과 드레인 전극(36) 사이의 간격은 상기 전계 효과형 트랜지스터(FET)를 이용하는 용도에 따라 결정될 수 있다. 예를 들어 소스 전극(35)과 드레인 전극(36) 사이의 간격은 0.1㎛ 내지 1㎜, 예를 들어 1㎛ 내지 100㎛, 또는 5㎛ 내지 100㎛일 수 있다.
소스 전극(35) 및 드레인 전극(36)의 재료로는 도전성 재료이면 특별히 한정되지 않고, 백금, 금, 은, 니켈, 크롬, 구리, 철, 주석, 안티몬납, 탄탈륨, 인듐, 팔라듐, 텔루륨, 레늄, 이리듐, 알루미늄, 루테늄, 게르마늄, 몰리브데늄, 텅스텐, 산화주석안티몬, 산화인듐주석(ITO), 불소 도핑 산화 아연, 아연, 탄소, 흑연, 유리상 탄소, 은 페이스트 및 카본 페이스트, 리튬, 베릴륨, 나트륨, 마그네슘, 칼륨, 칼슘, 스칸듐, 타이타늄, 망간, 지르코늄, 갈륨, 니오븀, 나트륨, 나트륨-칼륨 합금, 마그네슘, 리튬, 알루미늄, 마그네슘/구리 혼합물, 마그네슘/은 혼합물, 마그네슘/알루미늄 혼합물, 마그네슘/인듐 혼합물, 알루미늄/산화 알루미늄 혼합물, 리튬/알루미늄 혼합물 등이 이용되고, 이들을 이용하는 경우는 스퍼터법 또는 진공 증착법에 의해 성막하여 전극을 형성할 수 있다.
소스 전극(35), 드레인 전극(36)으로는, 상기 도전성 재료를 포함하는 용액, 페이스트, 잉크, 분산액 등의 유동성 전극 재료를 이용하여 형성한 것도 이용 가능하다. 금속 미립자를 함유하는 분산물로는, 예컨대 공지된 도전성 페이스트 등을 이용할 수도 있지만, 통상 입자 직경이 0.5㎚ 내지 50㎚, 1㎚ 내지 10㎚의 금속 미립자를 함유하는 분산물이면 바람직하다. 이 금속 미립자의 재료로는, 예컨대 백금, 금, 은, 니켈, 크로뮴, 구리, 철, 주석, 안티몬납, 탄탈럼, 인듐, 팔라듐, 텔루륨, 레늄, 이리듐, 알루미늄, 루테늄, 저마늄, 몰리브데넘, 텅스텐, 아연 등을 이용할 수 있다.
그래핀 기반 적층체 채널층(34)의 폭과 길이는 각각 20nm 내지 20㎛일 수 있다. 그러나 이에 한정되지 않고 사용되는 용도에 따라 적절하게 조절될 수 있다.
절연체층(33)의 재료로는, 전기 절연성을 갖고 박막으로서 형성할 수 있는 것이면 특별히 한정되지 않고, 금속 산화물(규소 산화물 포함), 금속 질화물(규소 질화물을 포함), 고분자, 또는 유기 저분자 등 실온에서의 전기 저항율이 10Ω㎝ 이상인 재료를 이용할 수 있으며, 예를 들어, 비유전율이 높은 무기 산화물 피막을 사용할 수 있다.
상기 무기 산화물로는 예를 들어 실리콘 옥사이드, 알루미늄 옥사이드, 또는 하프늄 옥사이드 등일 수 있으며, 무기 산화물 절연층의 두께는 약 100nm 내지 300nm일 수 있다. 또한 상기 무기 산화물로는 질화규소 또는 질화 알루미늄 등을 포함할 수도 있다.
유기 화합물을 이용한 절연체층(33)으로는 폴리이미드, 폴리아미드, 폴리에스터르, 폴리아크릴레이트, 광라디칼 중합계, 광 양이온 중합계의 광경화성 수지, 아크릴로니트릴 성분을 함유하는 공중합체, 폴리비닐페놀, 폴리비닐알코올, 노볼락 수지 또는 시아노에틸플루란 등을 이용할 수도 있다.
그 밖에, 왁스, 폴리에틸렌, 폴리클로로피렌, 폴리에틸렌테레프탈레이트, 폴리옥시메틸렌, 폴리비닐클로라이드, 폴리불화비닐리덴, 폴리메틸메타크릴레이트, 폴리설폰, 폴리카보네이트, 폴리이미드시아노에틸 플루란, 폴리(비닐페놀)(PVP), 폴리(메틸메타크릴레이트)(PMMA), 폴리카보네이트(PC), 폴리스타이렌(PS), 폴리올레핀, 폴리아크릴아미드, 폴리(아크릴산), 노볼락 수지, 레졸 수지, 폴리이미드, 폴리자일렌, 에폭시 수지에 더하여, 플루란 등의 높은 유전율을 갖는 고분자 재료를 사용하는 것도 가능하다.
상기 절연체층(33)은 상술한 바와 같은 무기 또는 유기 화합물 재료를 복수 이용한 혼합층일 수도 있고, 이들 적층 구조체일 수도 있다. 이 경우, 필요에 따라 유전율이 높은 재료와 발수성을 갖는 재료를 혼합하거나 적층함으로써 장치의 성능을 제어할 수도 있다.
상기 절연체층(33)의 형성 방법으로는 진공 증착법, 분자선 에피택셜 성장법, 이온 클러스터빔법, 저에너지 이온 빔법, 이온 플레이팅법, CVD법, 스퍼터링법, 대기압 플라즈마법 등의 건식 프로세스나, 스프레이 코팅법, 스핀 코팅법, 블레이드 코팅법, 딥 코팅법, 캐스팅법, 롤 코팅법, 바 코팅법, 다이 코팅법 등의 도포에 의한 방법, 인쇄 또는 잉크젯 등의 패터닝에 의한 방법 등의 습식 프로세스를 들 수 있고, 재료에 따라 사용할 수 있다. 습식 프로세스는 무기 산화물의 미립자를 임의의 유기 용제 또는 물에 필요에 따라 계면 활성제 등의 분산 보조제를 이용하여 분산한 액을 도포, 건조하는 방법이나 산화물 전구체, 예컨대 알콕시드체의 용액을 도포, 건조하는 이른바 졸겔법이 사용될 수 있다.
후면 게이트로서 Si 도핑된 기판(32)은 도전율이 향상되어 이 재료에 의해 소스 전극(35)과 드레인 전극(36)과의 접촉 저항을 저감할 수 있다.
한편, 전술한 그래핀 기반 적층체는 전술한 전계 효과형 트랜지스터(FET) 외에, 터치 센서, 반도체 전극 또는 소자, 전자파 차폐 장치 또는 봉지재의 용도로도 사용될 수 있다.
이하의 실시예 및 비교예를 통하여 본 발명이 더욱 상세하게 설명된다. 단, 실시예는 본 발명을 예시하기 위한 것으로서 이들만으로 본 발명의 범위가 한정되는 것이 아니다.
[실시예]
(그래핀 기반 적층체의 제조)
실시예 1: 그래핀 기반 적층체의 제조
35㎛ 구리 호일 상에 할로겐 램프 히터를 이용하여 급속 화학기상증착(rapid thermal CVD) 장치에 의해 단일층(약 0.34nm)의 그래핀을 성장시켰다.
그래핀층/구리 호일 적층체 상에 아크릴레이트계 점착성 필름을 부착하였다. 구리 호일은 황산 및 과수 용액(H2SO4, H2O2) 100g/L에 침지하여 에칭하였다. 이후 점착성 필름/그래핀층 적층체를 소정량의 물로 세정한 후 SiO2 기판에 부착을 한 후, 100℃~150℃ 온도에서 열을 가하였고, 이어서 점착성 필름을 기판에서 제거하여, 그래핀을 전사하였다.
이후 열적 증착기(thermal evaporator)를 이용하여 0.12 Å/s의 속도로 상기 전사된 단일층의 그래핀 상에 LiF층을 1nm 두께로 증착시켜 그래핀 기반 적층체를 제조하였다.
실시예 2: 그래핀 기반 적층체의 제조
상기 그래핀층 상에 LiF층을 1nm 두께 대신 5nm 두께로 증착한 것을 제외하고는, 실시예 1과 동일한 방법으로 그래핀 기반 적층체를 제조하였다.
실시예 3: 그래핀 기반 적층체의 제조
상기 그래핀층 상에 LiF층을 1nm 두께 대신 10nm 두께로 증착한 것을 제외하고는, 실시예 1과 동일한 방법으로 그래핀 기반 적층체를 제조하였다.
비교예 1: 그래핀 기반 적층체의 제조
상기 그래핀층 상에 LiF층을 증착하지 않은 것을 제외하고는, 실시예 1과 동일한 방법으로 그래핀 기반 적층체를 제조하였다.
(후면 게이트(back-gated) 전계 효과 트랜지스터 제작(FET))
실시예 4: 후면 게이트(back-gated) 전계 효과 트랜지스터 제작(FET)
도 4에서 도시한 후면 게이트(back-gated) 전계 효과형 트랜지스터를 제작하였다.
소스 전극 및 드레인 전극으로서 AZ5214 포토레지스트를 이용한 리프트오프 공정(lift-off process)를 통해 패터닝된 100nm Au를 사용하였다. 채널층으로서 실시예 1에 따른 그래핀 기반 적층체를 이용하였다. 상기 채널층의 길이 및 폭은 각각 20㎛ 및 19㎛ 이었다. 절연층으로서 300 nm 두께의 SiO2를 이용하였다.
실시예 5~6: 후면 게이트(back-gated) 전계 효과 트랜지스터 제작(FET)
채널층으로서 실시예 1의 그래핀 기반 적층체 대신 실시예 2에 따른 그래핀 기반 적층체 또는 실시예 3에 따른 그래핀 기반 적층체를 각각 이용한 것을 제외하고는, 실시예 4와 동일한 방법으로 후면 게이트(back-gated) 전계 효과 트랜지스터를 제작(FET)하였다.
비교예 2: 후면 게이트(back-gated) 전계 효과 트랜지스터 제작(FET)
채널층으로서 실시예 1의 그래핀 기반 적층체 대신 비교예 1에 따른 그래핀 기반 적층체를 이용한 것을 제외하고는, 실시예 4와 동일한 방법으로 후면 게이트(back-gated) 전계 효과 트랜지스터를 제작(FET)하였다.
분석예 1: 광투과율 분석
실시예 1의 35㎛ 구리 호일 상에 성장된 단일층(약 0.34nm)의 그래핀을 약 800㎛ 두께의 유리 기판에 전사시켰다. 상기 유리 기판에 전사된 그래핀층이 형성된 그래핀 기반 적층체를 비교 참조예 1로 하고, 실시예 1과 동일한 방법 및 장치를 이용하여 상기 유리 기판에 전사된 그래핀층 상에 LiF층을 5nm 두께롤 증착시켜 제조한 그래핀 기반 적층체를 참조예 1로 하였다.
상기 참조예 1 및 비교 참조예 1에 따른 그래핀 기반 적층체에 UV 분광광도계(히타치사 제조, U-4100)를 이용하여 350 내지 800nm 파장의 광을 조사한 후, 광투과율을 측정하였다. 그 결과를 도 5에 나타내었다.
도 5를 참조하면, 참조예 1에 따른 그래핀 기판 적층체(그래핀층 상에LiF가 증착된 그래핀 기반 적층체)가 550nm 파장에서 약 2.3% 광투과율 감소만을 나타내었다. 즉, 상기 참조예 1에 따른 그래핀 기판 적층체(그래핀층 상에LiF가 증착된 그래핀 기반 적층체)는 대체적으로 비교 참조예 1에 따른 그래핀 기판 적층체(그래핀층 상에 LiF가 증착되지 않은 그래핀 기반 적층체)와 광투과율에 있어서 차이가 없었다.
분석예 2: 라만 분광 스펙트럼 분석
실시예 5 및 비교예 2에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)의 그래핀 기판 적층체 채널층에 대하여 514nm 레이저의 라만 분광 광도계(Renishaw사 제조, InVia)를 이용한 라만 분광 실험을 하였다. 그 결과를 도 6에 나타내었다.
도 6을 참조하면, 비교예 2에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)의 그래핀 기판 적층체 채널층의 I(2D, 2700cm-1))/I(G, 1350 cm- 1)는 약 2.13이었다. 실시예 5에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)의 그래핀 기판 적층체 채널층의 I(2D, 2700cm-1))/I(G, 1350 cm- 1)는 약 2.26이었다.
이로부터, 실시예 5에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)의 그래핀 기판 적층체 채널층이 강한 p 도핑되었고 홀 전하 농도가 감소했슴을 알 수 있다.
평가예 1: 전기적 특성 평가
(1) 전기적 특성 평가 1
실시예 4~5 및 비교예 2에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)에 대하여 전기적 특성을 평가하였다. 상기 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)에 대하여 게이트 소스의 전압(VGS)의 종속적 채널 전류는 드레인 소스 전압 VDS = 0.3V를 인가하면서 측정하였다. 그 결과를 도 7a 내지 도 7c에 나타내었다.
도 7a를 참조하면, 실시예 4~5에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)의 전하 중립점의 게이트 전압(Vnp)이 비교예 2에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)에 비해 음의 전압 방향으로 이동하였으나 상기 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)들 모두 양의 전압을 유지하였다. 이로부터, 실시예 4~5에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)는 그래핀층 상에 LiF층이 증착되어 상기 그래핀층을 안정하게 전자 도핑하였고 홀 전하 농도를 보상하였음을 확인할 수 있다.
도 7b를 참조하면, 실시예 4~5에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)의 전자 및 홀의 전계 효과 이동도(μFE)가 비교예 2에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)에 비해 증가하였슴을 확인할 수 있다.
도 7c를 참조하면, 실시예 5 및 1년 경과 후 실시예 5에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)는 높은 게이트 전압에서의 작은 편차를 제외하고는 거의 유사한 커브를 나타낸다.
(2) 전기적 특성 평가 2
실시예 4~6 및 비교예 2에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET) 에서 그래핀 기반 적층체의 그래핀층 상에 형성된 LiF층의 두께에 따른 전기적 특성을 평가하였다. 그 결과를 도 8a 및 도8b에 나타내었다.
도 8a를 참조하면, 실시예 4~6에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)에서 그래핀 기반 적층체의 그래핀층 상에 형성된 LiF층의 두께에 대한 홀 전하의 V NP 는 비교예 2에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)에서 그래핀 기반 적층체의 홀 전하의 V NP 에 비해 각각 약 10V, 약 35V, 및 약 37V 변화가 발생하였다.
도 8b를 참조하면, 실시예 4~6에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)에서 그래핀 기반 적층체의 그래핀층 상에 형성된 LiF층의 두께에 대한 홀 전하의 전계 효과 이동도(μFE)는 비교예 2에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)에서 그래핀 기반 적층체의 홀 전하의 전계 효과 이동도(μFE)에 비해 약 150%, 약 200%, 및 약 250% 증가하였다.
이로부터, 실시예 4~6에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)에서 그래핀 기반 적층체가 비교예 2에 따른 후면 게이트(back-gated) 전계 효과형 트랜지스터(FET)에서 그래핀 기반 적층체과 비교하여 안정한 전자 도핑 효과가 있고 전하 이동도가 개선됨을 확인할 수 있다.
1: 그래핀 기반 적층체 2, 12, 31: 기판 3: 그래핀층
4: LiF와 같은 함불소 리튬 화합물의 무기물층
11: 열적 화학기상증착(thermal CVD) 장치
13: 진공챔버 14: 열저항(W) 15: 출구 16: 전원 17: 금속증기 20: 유기발광소자
21: 제1 전극(그래핀 기반 적층체를 포함하는 투명전극)
22: 정공주입층, 23: 정공수송층, 24: 발광층
25: 전자수송층, 26: 전자주입층, 27: 제2 전극
30: 후면 게이트(back gated) 전계 효과형 트랜지스터(FET),
31: 후면 게이트(back gate) 접촉면,
32: 후면 게이트(back gate)로서 Si 도핑된 기판,
33: 절연체층, 34: 그래핀 기판 적층체 채널층, 35: 소스 전극
36: 드레인 전극

Claims (20)

  1. 기판;
    기판의 적어도 일 면에 직접 형성된 그래핀층; 및
    상기 그래핀층 상에 직접 형성된 함불소 리튬 화합물을 포함하는 박막 형태의 무기물층;을 포함하고,
    상기 무기물층의 무기물은 하기 화학식 1로 표시되는 그래핀 기반 적층체:
    [화학식 1]
    LixFy
    상기 화학식 1에서,
    x는 1 ≤x ≤ 10이고 y는 1 ≤y ≤10이다.
  2. 삭제
  3. 제1항에 있어서,
    상기 무기물은 LiF, LiF2, LiF3, Li2F, 및 Li3F3로부터 선택된 1종 이상의 화합물을 포함하는 그래핀 기반 적층체.
  4. 삭제
  5. 제1항에 있어서,
    상기 무기물층의 평균두께가 0.1nm 내지 10nm인 그래핀 기반 적층체.
  6. 제1항에 있어서,
    상기 무기물층의 평균두께가 0.1nm 내지 5nm인 그래핀 기반 적층체.
  7. 제1항에 있어서,
    상기 그래핀층이 1층 내지 10층인 그래핀 기반 적층체.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 그래핀층은 단일층인 그래핀 기반 적층체.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 그래핀층은 표면에 결함이 존재하는 그래핀을 포함하는 그래핀 기반 적층체.
  10. 제1항에 있어서,
    상기 기판은 폴리머계 재료, 실리카계 재료, 및 금속 산화물계 재료로부터 선택된 1종 이상의 재료를 포함하는 그래핀 기반 적층체.
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 기판은 전사 기판인 그래핀 기반 적층체.
  12. 그래핀층을 타겟 기판 상에 직접 전사하여 상기 타겟 기판의 적어도 일 면에 그래핀층을 직접 배치하는 단계; 및
    상기 배치된 그래핀층 상에 직접 함불소 리튬 화합물을 포함하는 박막 형태의 무기물층을 증착시키는 단계;를 포함하고,
    상기 무기물층의 무기물은 하기 화학식 1로 표시되는 그래핀 기반 적층체의 제조방법:
    [화학식 1]
    LixFy
    상기 화학식 1에서,
    x는 1 ≤ x ≤ 10이고 y는 1 ≤ y ≤ 10이다.
  13. 삭제
  14. 제12항에 있어서,
    상기 그래핀층은 그래핀 및 그래파이트화 촉매층이 형성된 기판 상에서 성장된 그래핀층인 그래핀 기반 적층체의 제조방법.
  15. [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]
    제14항에 있어서,
    상기 그래핀 및 그래파이트화 촉매층이 Cu, Ni, 또는 이들 합금으로부터 선택되는 1종의 촉매를 포함하는 그래핀 기반 적층체의 제조방법.
  16. [청구항 16은(는) 설정등록료 납부시 포기되었습니다.]
    제12항에 있어서,
    상기 그래핀층이 1층 내지 10층인 그래핀 기반 적층체의 제조방법.
  17. 제12항에 있어서,
    상기 그래핀층을 타겟 기판 상에 전사하는 동안 상기 타겟 기판을 에칭하는 단계를 더 포함하는 그래핀 기반 적층체의 제조방법.
  18. [청구항 18은(는) 설정등록료 납부시 포기되었습니다.]
    제12항에 있어서,
    상기 타겟 기판은 폴리머계 재료, 실리카계 재료, 및 금속 산화물계 재료로부터 선택된 1종 이상의 재료를 포함하는 그래핀 기반 적층체의 제조방법.
  19. 제12항에 있어서,
    상기 무기물층의 평균두께가 0.1nm 내지 10nm인 그래핀 기반 적층체의 제조방법.
  20. [청구항 20은(는) 설정등록료 납부시 포기되었습니다.]
    제12항에 있어서,
    상기 무기물층을 증착시키는 단계는 열적 화학기상증착법(thermal CVD)에 의해 증착시키는 그래핀 기반 적층체의 제조방법.
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