KR101845376B1 - Chip molding device - Google Patents
Chip molding device Download PDFInfo
- Publication number
- KR101845376B1 KR101845376B1 KR1020160004227A KR20160004227A KR101845376B1 KR 101845376 B1 KR101845376 B1 KR 101845376B1 KR 1020160004227 A KR1020160004227 A KR 1020160004227A KR 20160004227 A KR20160004227 A KR 20160004227A KR 101845376 B1 KR101845376 B1 KR 101845376B1
- Authority
- KR
- South Korea
- Prior art keywords
- molding
- protrusion
- molding part
- cavity
- present
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000465 moulding Methods 0.000 title claims abstract description 115
- 238000000034 method Methods 0.000 claims description 19
- 229920005989 resin Polymers 0.000 description 36
- 239000011347 resin Substances 0.000 description 36
- 239000004065 semiconductor Substances 0.000 description 29
- 230000007547 defect Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 229920006336 epoxy molding compound Polymers 0.000 description 5
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000012858 packaging process Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67126—Apparatus for sealing, encapsulating, glassing, decapsulating or the like
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3178—Coating or filling in grooves made in the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
상기와 같은 목적을 달성하기 위한 본 발명에 따른 칩 몰딩장치는, 제 1 몰딩부; 상기 제 1 몰딩부와 마주보는 제 2 몰딩부를 포함한다. 제 1 몰딩부는, 기저부; 상기 기저부로부터 상기 제 2 몰딩부를 향해 돌출되어 복수의 캐비티들을 정의하는 돌출부; 상기 돌출부로부터 상기 제 2 몰딩부를 향해 돌출된 적어도 하나의 돌기를 포함한다.According to an aspect of the present invention, there is provided a chip molding apparatus including: a first molding unit; And a second molding part facing the first molding part. The first molding part comprises: a base part; A protrusion protruding from the base to the second molding part to define a plurality of cavities; And at least one protrusion protruding from the protrusion toward the second molding part.
Description
본 발명은 반도체 패키지 제조용 몰딩 장치에 관한 것으로, 더욱 상세하게는 반도체 패키징 공정 중의 하나인 몰딩 공정에서 몰딩 수지의 흐름을 조절하여 외관 불량을 개선할 수 있는 몰딩 장치에 대한 것이다.BACKGROUND OF THE
일반적으로 반도체 제품은 웨이퍼 제조(wafer fabrication), 전기적 다이 분류(electrical die-sorting, EDS), 패키지 조립(package assembly), 검사(test) 등의 공정을 거쳐 제조된다. In general, semiconductor products are manufactured through processes such as wafer fabrication, electrical die-sorting (EDS), package assembly, and testing.
특히, 패키지 조립 공정을 통해 반도체 웨이퍼에 칩(chip) 상태로 존재하던 반도체 제품은 일련의 패키징(Packaging) 공정을 거치면서 외부의 충격으로부터 칩이 보호되는 반도체 패키지(package) 형태로 재가공된다. 이와 같은 재가공 공정은 반도체 패키징 공정으로 불리기도 하는데, 이는 크게 본딩(Bonding) 공정, 와이어(Wire) 공정, 몰딩(Molding) 공정으로 분류된다. Particularly, a semiconductor product, which is present in a chip state on a semiconductor wafer through a package assembly process, is processed into a semiconductor package in which a chip is protected from external impacts through a series of packaging processes. Such a rework process is also referred to as a semiconductor packaging process, which is classified into a bonding process, a wire process, and a molding process.
몰딩 공정에서 반도체 칩은 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)와 같은 몰딩 수지에 의해 몰딩된다. In the molding process, the semiconductor chip is molded by a molding resin such as an epoxy molding compound (EMC).
한편, 몰딩 수지를 이용한 몰딩 방식은 몰딩 작업 대상물, 즉 반도체가 수용되는 캐비티(cavity)를 구비하는 몰딩 장치의 내부로 몰딩 수지를 주입함으로써 진행되어 왔다. 하지만, 이와 같은 방식은 몰딩 작업시 몰딩 수지가 채워지지 않은 공간인 불완전한 보이드(Incomplete Void)가 발생되어 몰딩 불량이 초래될 수 있다. On the other hand, a molding method using a molding resin has been carried out by injecting a molding resin into a molding apparatus having a cavity for receiving an object to be molded, that is, a semiconductor. However, such a method may cause incomplete voids, which are spaces in which the molding resin is not filled during molding, resulting in molding defects.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 불완전한 보이드(Incomplete Void) 문제를 개선할 수 있는 반도체 패키지 제조용 몰딩 장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide a molding apparatus for semiconductor package manufacture which can solve the incomplete void problem.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 패키지 제조용 몰딩 장치는, 제 1 몰딩부; 상기 제 1 몰딩부와 마주보는 제 2 몰딩부를 포함한다. 제 1 몰딩부는, 기저부; 상기 기저부로부터 상기 제 2 몰딩부를 향해 돌출되어 복수의 캐비티들을 정의하는 돌출부; 상기 돌출부로부터 상기 제 2 몰딩부를 향해 돌출된 적어도 하나의 돌기를 포함한다.According to an aspect of the present invention, there is provided a molding apparatus for manufacturing a semiconductor package, including: a first molding unit; And a second molding part facing the first molding part. The first molding part comprises: a base part; A protrusion protruding from the base to the second molding part to define a plurality of cavities; And at least one protrusion protruding from the protrusion toward the second molding part.
돌기는 원 기둥 형태를 갖는다.The projection has a circular column shape.
돌기는 상기 인접한 캐비티들 사이에 위치한다.The projections are located between the adjacent cavities.
돌기에 인접한 복수의 캐비티들은 상기 돌기로부터 동일한 거리에 위치한다.A plurality of cavities adjacent to the protrusions are located at the same distance from the protrusions.
돌기의 중심으로부터 각 캐비티의 중심까지의 각 거리가 동일하다.The distances from the center of the projection to the center of each cavity are the same.
돌기는 인접한 4개의 캐비티들 사이에 위치한다.The projections are located between the adjacent four cavities.
상기 기저부, 상기 돌출부 및 상기 돌기는 일체로 이루어진다.The base portion, the protruding portion, and the protrusion are integrally formed.
본 발명에 따른 반도체 패키지 제조용 몰딩 장치는 다음과 같은 효과를 제공한다.The molding apparatus for manufacturing semiconductor packages according to the present invention provides the following effects.
몰딩 수지의 흐름을 조절하여 반도체 패키지의 외관 불량을 개선할 수 있다.The flow of the molding resin can be controlled to improve the appearance defects of the semiconductor package.
도 1은 본 발명의 일 실시예에 따른 칩 몰딩 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 칩 몰딩 장치의 평면도이다.
도 3은 도 2의 I-I'의 선을 따라 자른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 칩 몰딩 장치를 이용한 몰딩 공정에 대해 나타낸 평면도 이다.
도 5는 도 4의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 6은 본 발명의 일 실시예에 따른 칩 몰딩 장치를 이용하여 제조한 반도체 패키지를 나타낸 도면이다.1 is a perspective view of a chip molding apparatus according to an embodiment of the present invention.
2 is a plan view of a chip molding apparatus according to an embodiment of the present invention.
3 is a cross-sectional view taken along the line I-I 'in Fig.
4 is a plan view illustrating a molding process using a chip molding apparatus according to an embodiment of the present invention.
5 is a cross-sectional view taken along line II-II 'of FIG.
6 is a view showing a semiconductor package manufactured by using a chip molding apparatus according to an embodiment of the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. Thus, in some embodiments, well known process steps, well known device structures, and well-known techniques are not specifically described to avoid an undesirable interpretation of the present invention. Like reference numerals refer to like elements throughout the specification.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness is enlarged to clearly represent the layers and regions. Like parts are designated with like reference numerals throughout the specification. It will be understood that when an element such as a layer, film, region, plate, or the like is referred to as being "on" another portion, it includes not only the element directly over another element, Conversely, when a part is "directly over" another part, it means that there is no other part in the middle. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "below " another portion, it includes not only a case where it is" directly underneath "another portion but also another portion in between. Conversely, when a part is "directly underneath" another part, it means that there is no other part in the middle.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.The terms spatially relative, "below", "beneath", "lower", "above", "upper" May be used to readily describe a device or a relationship of components to other devices or components. Spatially relative terms should be understood to include, in addition to the orientation shown in the drawings, terms that include different orientations of the device during use or operation. For example, when inverting an element shown in the figures, an element described as "below" or "beneath" of another element may be placed "above" another element. Thus, the exemplary term "below" can include both downward and upward directions. The elements can also be oriented in different directions, so that spatially relative terms can be interpreted according to orientation.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.Unless defined otherwise, all terms (including technical and scientific terms) used herein may be used in a sense commonly understood by one of ordinary skill in the art to which this invention belongs. Also, commonly used predefined terms are not ideally or excessively interpreted unless explicitly defined otherwise.
도 1은 본 발명의 일 실시예에 따른 칩 몰딩 장치의 사시도이고, 도 2는 본 발명의 일 실시예에 따른 칩 몰딩 장치의 평면도이다. 도 3은 도 2의 I-I`의 선을 따라 자른 단면도이다.FIG. 1 is a perspective view of a chip molding apparatus according to an embodiment of the present invention, and FIG. 2 is a plan view of a chip molding apparatus according to an embodiment of the present invention. 3 is a cross-sectional view taken along the line I-I 'in Fig.
칩 몰딩 장치(100)는 서로 마주보는 제 1 몰딩부(110) 및 제 2 몰딩부(120)를 포함한다.The
제 1 몰딩부(110)와 제 2 몰딩부(120)의 마주보는 면들을 각각 해당 몰딩부의 상면이라고 정의하고, 상면들의 반대편에 위치한 면들을 각각 해당 몰딩부의 하면으로 정의한다.Faces facing the
제 1 몰딩부(110)는 기저부(111), 돌출부(112), 돌기(113) 및 캐비티(c)를 포함한다.The
기저부(111)는 제 1 몰딩부(110)의 상면에 적어도 하나가 구비될 수 있다. 기저부(111)는 돌출부(112)와 함께 복수의 캐비티(c)들을 정의한다. At least one
즉, 돌출부(112)는 기저부(111)로부터 제 2 몰딩부(120)를 향해 돌출되어, 복수의 캐비티(c)들을 정의한다. 돌출부(112)는 기저부(111)과 일체로 이루어질 수 있다.That is, the
돌기(113)는 상기 돌출부(112)로부터 상기 제 2 몰딩부(120)를 향해 돌출된다. 본 발명의 일 실시예에 따르면, 도 3에 도시된 바와 같이, 기저부(111)는 돌출부(112) 및 돌기(113)와 일체로 이루어질 수 있다.The
돌기(113)는 각 캐비티들(c)과 동일한 거리에 위치할 수 있다. 특히, 돌기(113)의 중심은 인접한 각 4개의 캐비티들(c1, c2, c3, c4)의 중심까지의 거리(L1, L2, L3, L4)가 모두 동일할 수 있다.The
예를 들어, 도 2에 도시된 바와 같이, 어느 하나의 돌기(113)에 인접하여 위치한 4개의 캐비티들(c1, c2, c3, c4) 각각은 제 1 캐비티(c1), 제 2 캐비티(c2), 제 3 캐비티(c3) 및 제 4 캐비티(c4)로 정의될 수 있다. 이때, 그 하나의 돌기(113)의 중심과 제 1 캐비티(c1)의 중심과의 거리(L1), 그 하나의 돌기(113)의 중심과 제 2 캐비티(c2)의 중심과의 거리(L2), 그 하나의 돌기(113)의 중심과 제 3 캐비티(c3)의 중심과의 거리(L3), 그 하나의 돌기(113)의 중심과 제 4 캐비티(c4)의 중심과의 거리(L4)는 모두 동일하다. 다시 말해, L1 내지 L4는 아래의 수학식과 같은 비교 관계를 만족한다.2, each of the four cavities c1, c2, c3, and c4 positioned adjacent to one of the
<수학식>≪ Equation &
L1 = L2 = L3 = L4L1 = L2 = L3 = L4
그러나 본 발명의 실시예가 이에 한정되는 것은 아니며, 돌기(113)와 인접한 4개의 캐비티들(c) 또는 캐비티(c)들 중 서로 다른 2개의 캐비티(c)들은 돌기(113)와 그 중심과의 거리가 서로 다를 수 있다.However, the embodiment of the present invention is not limited to this, and two different cavities c among the four cavities c or cavities c adjacent to the
돌기(113)는 원 기둥 형태를 가질 수 있다. 그러나 본 발명의 실시예가 이에 한정되지 않고 다양한 형태로 구현될 수 있다. 예를 들어, 돌기(113)는 삼각 기둥 또는 사각 기둥과 같은 다각 형태를 가질 수 있다. The
돌기(113)의 높이는 캐비티(c)에 수용되는 반도체에 따라 다를 수 있다. 돌기(113)의 높이가 높을수록 돌출부(112)의 몰딩 수지(300)의 유속이 감소하고, 캐비티(c) 내에 유입되는 몰딩 수지(300)의 양이 늘어난다.The height of the
캐비티(c)는 제 1 몰딩부(110)의 상면에 적어도 하나가 구비될 수 있다. 본 발명의 일 실시예에 따르면, 캐비티(c)는 직사각의 형상을 가질 수 있다. 그러나, 본 발명의 실시예는 이에 한정되지 않고, 다양한 형태로 구현될 수 있다. 예를 들어, 캐비티(c)는 원의 형상을 가질 수 있다. At least one cavity c may be provided on the upper surface of the
제 2 몰딩부(120)는 반도체(200)를 지지한다. 본 발명의 일 실시예에 따르면, 도 3에 도시된 바와 같이, 제 2 몰딩부(120)의 상면은 편평할 수 있다. 그러나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 제 2 몰딩부(120)는 다양한 형태로 구현될 수 있다. 예를 들어, 제 2 몰딩부(120)는 지지 홈 또는 고정 홈을 포함할 수 있다. The
도 4와 도 5를 참조하여, 본 발명의 일 실시예를 이용한 반도체 패키지 제조 방법에 대해 설명한다.4 and 5, a method of manufacturing a semiconductor package using an embodiment of the present invention will be described.
도 4는 돌기(113)에 의해 몰딩 수지(300)의 흐름이 조절되는 몰딩 공정에 대해 설명하기 위한 평면도이고, 도 5는 도 4의 Ⅱ-Ⅱ'선을 따른 단면도이다. 4 is a plan view for explaining a molding process in which the flow of the
칩 몰딩장치(100)는 구동부(미도시)를 더 포함할 수 있다. 구동부는 제 1 몰딩부(110)와 제 2 몰딩부(120)를 서로 근접하거나 멀어지도록 상하 이동시킬 수 있다. 또한, 구동부는 제 1 몰딩부(110)와 제 2 몰딩부(120)를 서로 적절한 위치에서 결합하도록 좌우 이동시킬 수 있다. 도 5에 도시된 바와 같이, 제 1 몰딩부(110) 및 제 2 몰딩부(120)는 구동부에 의해 그 위치가 조절되어 결합되며, 이때 제 1 몰딩부(110)의 캐비티(c)는 반도체(200)를 수용한다.The
몰딩 수지 주입구(미도시)는 몰딩 수지(300)를 칩 몰딩 장치(100) 내에 주입하기 위해 제 1 몰딩부(110) 또는 제 2 몰딩부(120)에 구비될 수 있다. The molding resin injection port (not shown) may be provided in the
본 발명의 일 실시예에 따르면, 제 2 몰딩부(120) 상에 반도체(200)가 위치할 수 있으며, 이 반도체(200)는 반도체 칩(210)과 인쇄회로기판(220)을 포함할 수 있다.According to an embodiment of the present invention, the
몰딩 수지(300)는 몰딩 수지 주입구(미도시)를 통해 몰딩 장치(100) 내부로 주입된다. 몰딩 수지(300)의 종류는 다양하지만, 본 발명의 실시예에서 사용하고 있는 몰딩 수지는 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound)이다. 이러한 에폭시 몰딩 컴파운드는 IC(Integrated Circuit), LSI(Large Scale Integration), VLSI(Very Large Scale Integration) 등의 반도체(200)를 외부의 충격, 진동, 수분, 방사선 등으로부터 보호하기 위해 사용된다. The
몰딩 수지(300)가 몰딩 수지 주입구(미도시)를 통해 칩 몰딩 장치(100) 내에 주입되면, 칩 몰딩 장치(100) 및 반도체(200)를 따라 몰딩 수지(300)가 흐른다. 칩 몰딩 장치(100) 내부에 반도체 칩(210)이 위치하고, 이 반도체 칩(210)은 몰딩 수지(300)의 흐름을 방해한다. 이에 따라, 캐비티(c) 내로 유입되는 몰딩 수지(300)의 유속이 느려져 공정 시간 내에 캐비티(c) 내에 몰딩 수지(300)가 채워지지 않아 불완전한 보이드(Incomplete Void) 등의 몰딩 불량이 발생한다.When the
본 발명의 일 실시예에서는 돌기(113)에 의해 몰딩 수지(300)의 흐름이 조절된다. 구체적으로, 돌기(113)의 위치 및 높이에 따라 몰딩 수지(300)의 흐름이 조절된다.In one embodiment of the present invention, the flow of the
돌기(113)는 돌출부(112)로부터 더 돌출되어, 몰딩 수지(300)의 흐름을 조절한다. 구체적으로, 돌기(113)는 복수의 캐비티(c) 사이에 위치할 수 있다. 도 4에서의 화살표는 몰딩 수지(300)의 흐름 방향을 나타낸 것으로, 몰딩 수지(300)는 그 흐름 방향이 돌기(113)에 의해 전환되고, 흐름 방향이 전환된 몰딩 수지(300)는 캐비티(c)로 유입된다. 즉, 돌출부(112)를 흐르는 몰딩 수지(300)의 유속은 감소하고, 캐비티(c) 내로 유입되는 몰딩 수지(300)의 양은 증가한다. The
돌기(113)는, 특히, 그 중심이 인접한 각 캐비티들(c)과 동일한 거리에 위치할 수 있다. 이에 따라, 몰딩 수지(300)가 돌기(113)와 인접한 캐비티들(c)에 균일하게 유입될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 돌기(113)와 인접한 4개의 캐비티들(c5, c6, c7, c8)과의 거리들(L5 내지 L8)이 모두 동일한 경우, 인접한 4개의 캐비티(c5, c6, c7, c8)에 몰딩 수지(300)가 균일하게 유입될 수 있다.The
돌기(113)의 높이에 따라 몰딩 수지(300)의 흐름은 다르게 조절될 수 있다. 즉, 돌기(113)의 높이가 높을수록 더 많은 양의 몰딩 수지(300) 흐름 방향이 전환되고, 캐비티(c) 내로 유입되는 몰딩 수지(300)의 양은 증가한다. The flow of the
패키징되는 반도체(200)의 두께 및 크기에 따라, 돌기(113)의 위치 또는 높이가 다른 칩 몰딩 장치(100)를 사용하여 외관 불량을 방지할 수 있다.It is possible to prevent appearance defects by using the
도 6은 본 발명의 일 실시예에 따른 칩 몰딩 장치를 이용하여 제조한 반도체 패키지를 나타낸 도면이다.6 is a view showing a semiconductor package manufactured by using a chip molding apparatus according to an embodiment of the present invention.
본 발명의 일 실시예에 따르면, 공정이 진행되는 시간 동안 캐비티(c) 내로 몰딩 수지(300)가 완전히 유입될 수 있어, 불완전한 보이드가 억제된다. 이에 따라 도 6에 도시된 바와 같이, 몰딩 불량의 발생을 방지할 수 있다.According to an embodiment of the present invention, the
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents. Will be clear to those who have knowledge of.
100: 칩 몰딩 장치 110: 제 1 몰딩부
111: 기저부 112: 돌출부
113: 돌기 c: 캐비티
120: 제 2 몰딩부 200: 반도체
210: 반도체 칩 220: 인쇄회로기판
300: 몰딩 수지100: a chip molding apparatus 110: a first molding part
111: base portion 112:
113: projection c: cavity
120: second molding part 200: semiconductor
210: semiconductor chip 220: printed circuit board
300: molding resin
Claims (7)
상기 제 1 몰딩부와 마주보는 제 2 몰딩부를 포함하며;
상기 제 1 몰딩부는,
기저부;
상기 기저부로부터 상기 제 2 몰딩부를 향해 돌출되어 복수의 캐비티들을 정의하는 돌출부;
상기 돌출부로부터 상기 제 2 몰딩부를 향해 돌출된 적어도 하나의 돌기를 포함하고
상기 돌기는 상기 복수의 캐비티들과 인접하여 배치되며, 상기 돌기의 중심으로부터 각 캐비티의 중심까지의 각 거리가 동일한 칩 몰딩장치.A first molding part;
And a second molding part facing the first molding part;
Wherein the first molding part comprises:
A base;
A protrusion protruding from the base to the second molding part to define a plurality of cavities;
And at least one protrusion protruding from the protrusion toward the second molding part
Wherein the projections are disposed adjacent to the plurality of cavities, and the distance from the center of the projections to the center of each cavity is the same.
상기 돌기는 원 기둥 형태를 갖는 칩 몰딩장치.The method according to claim 1,
Wherein the projections have a circular columnar shape.
상기 돌기는 인접한 4개의 캐비티들 사이에 위치한 칩 몰딩장치.The method according to claim 1,
Wherein the protrusion is located between adjacent four cavities.
상기 기저부, 상기 돌출부 및 상기 돌기는 일체로 이루어진 칩 몰딩장치.The method according to claim 1,
Wherein the base portion, the protruding portion, and the protrusion are integrally formed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020160004227A KR101845376B1 (en) | 2016-01-13 | 2016-01-13 | Chip molding device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020160004227A KR101845376B1 (en) | 2016-01-13 | 2016-01-13 | Chip molding device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20170084859A KR20170084859A (en) | 2017-07-21 |
KR101845376B1 true KR101845376B1 (en) | 2018-04-04 |
Family
ID=59462774
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020160004227A Active KR101845376B1 (en) | 2016-01-13 | 2016-01-13 | Chip molding device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101845376B1 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007081153A (en) * | 2005-09-14 | 2007-03-29 | Renesas Technology Corp | Manufacturing method of semiconductor device |
JP2012134430A (en) * | 2010-12-24 | 2012-07-12 | On Semiconductor Trading Ltd | Circuit device and manufacturing method of the same |
-
2016
- 2016-01-13 KR KR1020160004227A patent/KR101845376B1/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007081153A (en) * | 2005-09-14 | 2007-03-29 | Renesas Technology Corp | Manufacturing method of semiconductor device |
JP2012134430A (en) * | 2010-12-24 | 2012-07-12 | On Semiconductor Trading Ltd | Circuit device and manufacturing method of the same |
Also Published As
Publication number | Publication date |
---|---|
KR20170084859A (en) | 2017-07-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102419154B1 (en) | Semiconductor package and method of fabricating the same | |
US11056474B2 (en) | Semiconductor package, semiconductor device and method of forming the same | |
US9349614B2 (en) | Device and method for localized underfill | |
JP7090153B2 (en) | Semiconductor wafer integration method and equipment | |
KR101548051B1 (en) | Packages with molding material forming steps | |
KR100306503B1 (en) | Method and Apparatus for Forming a Panel of Packaged Integrated Circuits | |
KR101778395B1 (en) | Semiconductor package using 3D printing | |
JP4589428B2 (en) | Semiconductor chip module | |
US20140061891A1 (en) | Semiconductor chip package and manufacturing method thereof | |
KR101845376B1 (en) | Chip molding device | |
KR101222474B1 (en) | Semiconductor package and manufacturing method thereof | |
US20180374800A1 (en) | Embedded vibration management system | |
KR20150014282A (en) | Semiconductor chip package module and manufacturing method | |
KR101197846B1 (en) | An array for manufacturing a printed circuit board and method of manufacturing flip chip on printed circuit board by using the same | |
US10068822B2 (en) | Semiconductor package and method for forming the same | |
KR101364020B1 (en) | Semiconductor package and the fabriation method thereof | |
KR100272178B1 (en) | Moulding apparatus of semiconductor package | |
US11309236B2 (en) | Semiconductor device | |
TWI501352B (en) | Integrated circuit packaging system with warpage control system and method of manufacture thereof | |
KR20130014881A (en) | Semiconductor device comprising substrate having groove | |
KR980012301A (en) | Electronic components and how to encapsulate them in a package | |
KR101468188B1 (en) | Lead frame dispersing the stress and semiconductor package using the lead frame | |
KR19990086360A (en) | Printed circuit board | |
KR102211089B1 (en) | Printed circuit board for mounting semiconductor chip | |
JP2007189581A (en) | Sheet base material and method for manufacturing piezoelectric device using the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20160113 |
|
PA0201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20170531 Patent event code: PE09021S01D |
|
PG1501 | Laying open of application | ||
E701 | Decision to grant or registration of patent right | ||
PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20171229 |
|
GRNT | Written decision to grant | ||
PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20180329 Patent event code: PR07011E01D |
|
PR1002 | Payment of registration fee |
Payment date: 20180330 End annual number: 3 Start annual number: 1 |
|
PG1601 | Publication of registration | ||
PR1001 | Payment of annual fee |
Payment date: 20201217 Start annual number: 4 End annual number: 4 |
|
PR1001 | Payment of annual fee |
Payment date: 20211220 Start annual number: 5 End annual number: 5 |