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KR101821413B1 - 소자분리구조물, 이를 포함하는 반도체 소자 및 그의 소자분리 구조물 제조 방법 - Google Patents

소자분리구조물, 이를 포함하는 반도체 소자 및 그의 소자분리 구조물 제조 방법 Download PDF

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KR101821413B1
KR101821413B1 KR1020110097161A KR20110097161A KR101821413B1 KR 101821413 B1 KR101821413 B1 KR 101821413B1 KR 1020110097161 A KR1020110097161 A KR 1020110097161A KR 20110097161 A KR20110097161 A KR 20110097161A KR 101821413 B1 KR101821413 B1 KR 101821413B1
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KR
South Korea
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trench
oxide film
substrate
isolation structure
etching
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최형석
이다순
정현태
박응열
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매그나칩 반도체 유한회사
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Abstract

반도체 소자의 소자분리구조물 및 소자분리구조물의 제조 방법이 제공된다. 본 반도체 소자의 소자분리구조물은 기판, 기판에 형성된 트랜치, 트랜치의 바닥면 및 내측 벽에 형성된 산화막, 산화막 상에 형성되어 트랜치 내부의 일부를 채우는 매립물질 및 트랜치의 상부 표면보다 높게 상기 트랜치의 매립물질 상부를 채우는 제4 산화막을 포함하고, 트랜치의 내측 벽 및 산화막 사이의 경계 부분에는 언더컷 구조가 형성된다. 이에 의해, 소자분리구조물에 발생하는 전기적 손상이 줄어들게 되어 누설 전류가 감소되며, 물리적 결함 및 보이드가 감소된다.

Description

소자분리구조물, 이를 포함하는 반도체 소자 및 그의 소자분리 구조물 제조 방법{AN ISOLATION STRUCTURE, AN SEMICONDUCTOR DEVICE COMPRISING THE ISOLATION STRUCTURE, AND METHOD FOR FABRICATING THE ISOLATION STRUCTURE THEREOF}
본 발명은 소자분리구조물, 반도체 소자 및 소자분리구조물 제조 방법에 관한 것으로, 더욱 상세하게는 딥 트랜치 아이솔레이션(Deep Trench Isolation;DTI)을 포함하는 반도체 소자의 소자분리구조물 및 그의 제조 방법에 관한 것이다.
전자 기술의 발달에 힘입어 소형의 다기능 전자기기에 대한 요구가 증가하고 있다. 이에 따라, 시스템 온 칩(System on Chip : SoC) 기술이 도입되고 있다. 시스템 온 칩이란 복수 개의 소자가 하나의 칩에 집적되어 하나의 시스템을 구현하는 기술을 의미한다.
특히, 최근에는 MEMS (Micro-Electro-Mechanical Systems)기술 또는 NEMS(Nano-Electro-Mechanical Systems) 기술 등이 개발, 도입됨에 따라, 보다 다양한 소자를 하나의 칩으로 구현하기 위한 노력이 이루어지고 있다.
하지만, 복수 개의 소자들이 하나의 기판상에 집적되게 되면, 소자 간의 간섭이 발생할 여지가 크다. 따라서, 소자 간의 전기적인 간섭 현상으로 인해, 타 소자의 동작에 영향을 미치는 경우도 있을 수 있다. 이에 따라, 많은 오동작을 일으킬 수 있다는 문제점이 있었다.
이를 방지하기 위하여, 통상적으로 기판상에서 소자들을 전기적으로 서로 격리시키는 소자격리구조를 제작하고 있다.
소자격리구조를 형성하기 위하여, 실리콘 기판에 일정한 깊이를 갖는 트랜치(trench)를 형성하고 나서, 이 트랜치에 산화막을 매립시킨 후, 화학 기계적 연마공정으로, 이 산화막의 불필요한 부분을 폴리싱(polishing)함으로써, 소자격리구조를 실리콘 기판 내에 형성시키는 트랜치 아이솔레이션(Trench Isolation) 공정이 최근에 많이 사용되고 있다.
그러나, 종래의 트랜치 아이솔레이션 공정에서는 식각 공정을 이용하여 매우 깊은 딥 트랜치를 형성하는 과정에서, 반도체 기판에 가해지는 식각 데미지와 기판 표면에 결함이 발생하는 문제점이 있었다. 또한, 이로 인하여 반도체 내의 소자들 간에 누설 전류가 발생한다는 문제점이 있었다.
도 1은 종래의 기술로 제조된 반도체 소자의 Physical 분석 결과를 나타낸다. 도 1에 따르면, 기판 표면에 결함(defect)이 발생하는 것을 알 수 있다.
또한, 하이 바이어스(High Bias)가 인가되는 소자에 인접한 DTI(Deep Trench Isolation)는 두께나 공정 조건이 적절히 설계되지 않아 누설 전류가 증가하는 문제점이 발생한다.
그 밖에, 종래 기술에 따라 소자분리구조물을 제작하게 되면, 깊은 트랜치 내부를 채우는 과정에서 보이드(void) 등과 같은 물리적 결함이 발생할 수 있다는 문제점이 있었다.
상술한 문제점을 해결하기 위한 본 발명의 목적은, 기판에 결함이 없고, 식각 데미지를 최소화하여, 누설전류 발생을 감소시키며, 보이드 등과 같은 물리적 결함이 감소된 소자분리구조물과 그 제조 방법 및 그 소자분리구조물을 포함하는 반도체 소자를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른, 반도체 소자의 소자분리구조물은, 기판; 상기 기판에 형성된 트랜치; 상기 트랜치의 바닥면 및 내측 벽에 증착에 의해 형성된 제1 산화막; 상기 제1 산화막 상에 증착에 의해 형성된 제2 산화막; 상기 제1 및 제2 산화막 상에 형성되어 상기 트랜치 내부의 일부를 채우는 매립물질; 및 상기 트랜치의 상부 표면보다 높게 상기 트랜치의 매립물질 상부 및 상기 제1, 제2 산화막 상부를 채우는 제4 산화막;을 포함하며, 상기 트랜치의 내측 벽 및 상기 제1 산화막 사이의 경계 부분에는 언더컷 구조가 형성될 수 있다.
삭제
한편, 상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른, 반도체 소자의 소자분리구조물은, 기판; 상기 기판에 형성된 트랜치; 상기 트랜치의 바닥면 및 내측 벽에 형성된 제1 산화막; 상기 제1 산화막 상에 형성된 질화막; 상기 질화막 상에 형성된 제2 산화막; 상기 제2 산화막 상에 형성되어 상기 트랜치 내부의 일부를 채우는 매립물질; 및 상기 트랜치의 상부 표면보다 높게 상기 트랜치의 매립물질 상부를 채우는 제4 산화막;을 포함하고, 상기 질화막은 상기 트랜치 상부로 돌출되고 상기 제4 산화막 사이에 형성된다.
그리고, 상기 트랜치는, 2회의 식각 공정을 형성된 딥 트랜치이며, 상기 언더컷 구조는, 상기 딥 트랜치의 내측 벽 상에서, 상기 복수의 식각 과정 중 상기 딥 트랜치가 형성되기 이전의 트랜치 구조의 바닥면에 해당하는 깊이에 형성될 수 있다.
또한, LOCOS 공정에 의해 상기 소자분리구조물의 일 측 또는 양 측에 형성된 필드 산화막;을 더 포함할 수 있다.
그리고, 상기 트랜치 및 상기 제1 산화막 사이의 경계면 형성된 질화막;를 더 포함할 수 있다.
또한, 상기 트랜치의 내측 벽 및 상기 산화막 사이의 경계 부분에는 언더컷 구조가 형성될 수 있다.
그리고, 상기 질화막은 상기 기판 상부에 증착된 제4 산화막 사이에도 형성될 수 있다.
한편, 상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른, 반도체 소자의 소자분리구조물 제조 방법은, 기판을 복수 식각하여 딥 트랜치를 형성하는 단계; 상기 딥 트랜치 내면을 따라 제 1 산화막을 형성한 후 열처리하는 단계; 상기 제1 산화막 상에 제 2 산화막을 형성한 후 열처리하는 단계; 상기 제 2 산화막 상의 상기 딥 트랜치 내부를 매립물질로 채우는 단계; 상기 제1 산화막 및 제2 산화막 상부가 상기 딥 트랜치 하부로 함몰되도록 식각하는 단계; 상기 딥 트랜치 내부 일부에만 매립물질이 존재하도록 상기 매립물질을 식각하는 단계; 및 상기 제1 산화막, 제2 산화막 및 상기 매립물질 상부에 제 4 산화막을 형성하는 단계; 를 포함한다.
그리고, 상기 딥 트랜치의 내측 벽 및 상기 제1 산화막 사이의 경계 부분에는 언더컷 구조가 형성될 수 있다.
또한, 상기 딥 트랜치를 형성하는 단계는, 기판을 식각하여 제1 트랜치를 형성하는 단계;및 상기 제1 트랜치의 바닥면을 추가 식각하여 제2 트랜치를 형성하는 단계;를 포함할 수 있다.
그리고, 상기 제1 산화막 및 상기 제2 산화막 각각은, 2500 내지 5000 Å의 두께로 각각 증착될 수 있다.
또한, 상기 제1 산화막 및 상기 제2 산화막 각각은, 1050 내지 1200℃에서 열처리 될 수 있다.
그리고, 상기 제1 산화막 및 상기 제2 산화막 각각은, 1시간 내지 2시간 동안 열처리 될 수 있다.
또한, 상기 제1 트랜치는 상기 기판의 상부 표면으로부터 3 내지 7μm의 깊이로 형성될 수 있다.
그리고, 상기 언더컷 구조는, 상기 딥 트랜치의 내측 벽 상에서, 상기 제1 트랜치의 바닥면에 해당하는 깊이에 형성될 수 있다.
또한, 상기 딥 트랜치는 상기 기판의 상부 표면으로부터 10 내지 40μm의 깊이로 형성될 수 있다.
그리고, 상기 제1 트랜치를 형성하는 단계는, 상기 기판상에 패드 산화막(미도시)에 마스크 패턴을 형성하는 단계; 상기 하드 마스크 패턴을 이용하여 상기 기판을 식각하여 상기 제1 트랜치를 형성하는 단계; 상기 제1 트랜치 형성시 생성된 폴리머를 제거하는 단계;를 포함할 수 있다.
또한, 상기 제2 트랜치를 형성하는 단계는, 상기 제1 트랜치의 바닥면 및 내측벽에 제3 산화막을 형성하는 단계; 상기 제1 트랜치의 바닥면에 형성된 상기 제3 산화막 및 그 하부의 기판 영역을 식각하여 상기 제2 트랜치를 형성하는 단계; 및 상기 제2 트랜치 형성시 생성된 폴리머를 제거하는 단계;를 포함할 수 있다.
그리고, 상기 제2 트랜치가 형성되면, 상기 하드 마스크 패턴 내의 마스크 질화막을 식각하는 질화막 리세스 공정을 수행하는 단계; 상기 하드 마스크 패턴 내의 상기 마스크 산화막을 습식 식각하는 단계; 및, 채널 저지 이온 주입을 위한 버퍼 산화막을 상기 딥 트랜치의 내측벽에 형성하는 측벽 산화 단계;를 더 포함할 수 있다.
또한, 상기 버퍼 산화막을 이용하여, 채널 저지 이온 주입 공정을 수행하는 단계;를 더 포함할 수 있다.
그리고, 상기 딥 트랜치의 내부가 상기 매립물질로 채워지면, CMP(Chemical Mechanical Polishing) 공정을 수행하여 상기 기판의 상부 표면을 평탄화하는 단계;를 더 포함할 수 있다.
또한, 상기 딥 트랜치의 내부가 상기 매립물질로 채워지면, 제1 CMP 공정을 수행하여, 상기 기판의 상부 표면상에서 상기 산화막 일부를 제거하는 단계; 상기 제1 CMP 공정 이후에 상기 기판의 상부 표면상에 잔류하는 상기 산화막 및 상기 제1 트랜치 내벽에 잔존하는 상기 산화막의 일부를 습식 식각하는 단계;를 더 포함할 수 있다.
그리고, 상기 제 4 산화막을 형성한 후, 제2 CMP 공정을 수행하여, 상기 기판 표면상에서 상기 마스크 질화막이 일부 식각되도록 평탄화시키는 단계; 상기 마스크 질화막을 제거하는 단계;를 포함할 수 있다.
또한, 상기 매립물질을 식각하는 단계는 상기 매립물질을 상기 딥 트랜치의 상부 표면으로부터 500 내지 3000Å 사이에 상기 매립물질의 상부 표면이 존재하도록 식각할 수 있다.
그리고, 상기 제1 산화막 및 상기 제2 산화막은, 커버리지가 각각 65 내지 75% 일 수 있다.
상술한 바와 같이, 본 발명의 다양한 실시예에 의하면, 소자분리구조물에 발생하는 전기적 손상이 줄어들게 되어 누설 전류가 감소되며, 물리적 결함(defect) 및 보이드(void)가 감소된다.
도 1은 종래 기술에 의해 제조된 소자분리구조물의 결함을 나타내는 도면,
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른, 반도체 소자의 소자분리구조물 제조 방법을 설명하기 위한 공정 단면도,
도 3은 본 발명의 일 실시예에 따른, 반도체 소자를 설명하기 위한 도면, 그리고,
도 4 및 도 5는 본 발명의 또 다른 실시예에 따른, 반도체 소자의 소자분리구조물을 도시한 도면이다.
이하에서는 도면을 참조하여 본 발명에 대해 더욱 상세히 설명하도록 한다.
본 발명의 일 실시 예에 따르면, 기판을 식각하여 일차적으로 제1 트랜치를 형성한 후, 제1 트랜치의 바닥면을 다시 식각하여 제2 트랜치를 형성한다. 제2 트랜치의 기판 표면으로부터의 깊이는 제1 트랜치의 깊이보다 커지게 되며, 제1 트랜치 및 제2 트랜치로 이루어진 딥 트랜치를 형성하게 된다. 이와 같이, 두 차례의 식각 공정을 통해서 딥 트랜치를 제작하게 되므로, 식각 데미지를 완화시킬 수 있다. 이에 따라, 도 1과 같이 기판 표면에 야기되는 Si 결정 결함(crystal defect) 또는 변위(dislocation)을 감소시킬 수 있게 된다.
그리고 나서, 형성된 딥 트랜치의 내부에 산화막을 형성하고, 매립물질로 채워서 소자분리구조물을 제작하게 된다. 여기서 산화막을 형성하는 과정은 두 차례로 수행될 수 있다. 즉, 산화막은 트랜치 내부의 바닥면 및 내측벽에 직접 형성되는 제1 산화막, 제1 산화막 상에 형성되는 제2 산화막을 포함할 수 있다. 그리고, 제1 산화막 형성 후 제1 열처리 공정을 수행하고, 제2 산화막 형성 후 제2 열처리 공정을 수행한다. 이러한 과정을 통해서 소자분리구조물을 통해 누설되는 누설 전류를 감소시킬 수 있으며, 향후 공정에 의해 발생하는 산화막의 축소로 인한 스트레스를 완화할 수 있다.
도 2a 내지 도 2j는 상술한 소자분리구조물의 제조 방법을 보다 구체적으로 설명하기 위한, 본 발명의 일 실시 예에 따른, 소자분리구조물의 제조 공정에 대한 단면도이다.
먼저, 도 2a 내지 도 2b는 제1 트랜치를 형성하는 과정을 설명하기 위한 도면이다.
도 2a를 참고하면, 기판(100) 상에 물질층(110)을 형성한다. 여기서, 기판(100)은 통상의 실리콘 기판이나, 고저항 실리콘 기판 등을 사용할 수 있다. 특히, 도 2a에서 물질층(110)이란 마스크 질화막(111) 및 마스크 산화막(112)을 포함하는 부분을 의미한다.
보다 구체적으로 설명하면, 기판(100) 표면을 산화하여 패드 산화막(미도시)을 형성한 후, 패드 산화막 상부에 마스크 질화막(111)을 형성한다. 패드 산화막 및 마스크 질화막(111)의 두께 및 형성 조건은 실시 예에 따라 다양하게 설정될 수 있다. 일 예로, 패드 산화막의 두께는 100 내지 300 Å의 두께를 가지며, 마스크 질화막(111)은 1000 내지 2000Å 두께를 가질 수 있다.
마스크 질화막(111)이 형성된 후, 마스크 질화막(111) 상부 표면에 마스크 산화막(112)을 형성할 수 있다. 본 실시예의 일 예에 따르면, 마스크 산화막(112)은 HDP(High Density Plasma) 산화막으로 구현될 수 있다. 구체적으로는, 기판(100)을 HDP 챔버(chamber) 내에 로딩한 후, 챔버 내부로 HDP 증착 소스를 공급하여 마스크 질화막(111) 표면에 HDP 산화막(112)을 증착시킬 수 있다. 여기서, HDP 증착 소스는 실란(SiH4) 가스 및 산소(O2)가스를 포함하는 소스 가스, 헬륨을 포함하는 캐리어 가스, 수소를 포함하는 환원 가스를 포함할 수 있다. 마스크 산화막(112)은 7000 내지 13000 Å 정도의 두께로 설정될 수 있다.
이에 따라, 마스크 산화막(112)이 형성되고 나면, 포토레지스트 패턴(미도시)을 이용하는 리소그래피 공정을 수행하여, 트랜치 패턴을 정의하고, 정의된 영역 내의 마스크 산화막(112) 및 마스크 질화막(111)을 제거하여 하드마스크 패턴을 제작할 수 있다. 구체적으로는 건식 식각(dry etch)를 진행하여 마스크 산화막(112) 및 마스크 질화막(111)을 제거한 후, 애싱 장비(Asher) 및 황산 세정을 통해 포토레지스트를 제거할 수 있다.
상술한 하드 마스크 패턴의 각 층의 두께 예는 본 실시 예에서 구현 가능한 일 예에 불과하며, 본 발명의 범위는 이러한 수치 한정으로 제한되지 않는 것임은 자명하다.
그리고 나서, 도 2b에 도시된 바와 같이, 노출된 기판(100)을 식각하여 제1 트랜치(125)를 형성한다. 설명의 편의를 위하여, 본 명세서에서는 제1 트랜치(125)를 형성하기 위한 식각 공정을 제1 식각 공정이라 명명한다. 이때, 형성된 제1 트랜치(125)의 깊이는 3 내지 7μm일 수 있다. 제1 트랜치(125)의 깊이가 3 내지 7μm인 것은 제2 식각 공정을 통해 형성된 제2 트랜치(130)의 양쪽 측면에 나타나는 언더컷(undercut) 구조로 인해 발생되는 필드 집중 현상을 방지하기 위하여, 고전압 소자에서의 정션(High Voltage junction)의 깊이를 고려한 것이다.
도 2b는 단면도에 불과하므로 제1 트랜치(125)의 형태가 사각형으로 도시되었으나, 그 단면은 내측벽이 경사진 평행사변형 형태가 될 수도 있다. 또한, 제1 트랜치(125)는 소자분리구조물을 이루기 위한 것이므로, 평면적으로 볼 때는 격리하고자 하는 회로소자를 둘러싸는 형태로 제작될 수 있다.
그리고, 제1 식각 공정 수행 후, 트랜치 식각 시 생성된 폴리머(polymer) 성분을 제거하기 위해 세정 공정을 수행할 수 있다.
그리고 나서, 도 2b에 도시된 바와 같이, 기판(100) 전면에 제3 산화막(120)을 증착한다. 이때, 제3 산화막(120)은 HLD(High temperature Low pressure Deposition) 산화막으로 구현될 수 있다. 이하에서는 제3 산화막(120)을 HLD 산화막이라 명명한다. 이에 따라, 기판(100) 상부 및 식각된 제1 트랜치(125)의 내측 벽 및 바닥면에 HLD(High temperature Low pressure Deposition) 산화막(120)이 형성된다. 이때, HLD 산화막(120)은 1000 내지 3000Å의 두께로 형성될 수 있다. 그리고, HLD 산화막(120)의 커버리지(coverage)는 65 내지 75% 일 수 있다. 이때, 커버리지라 함은 트랜치 상부의 기판 표면에 증착된 HLD 산화막(120)의 두께와 딥 트랜치 내부의 세로 방향으로 증착된 HLD 산화막(120)의 두께의 비를 나타낸 것이다.
다음 공정으로, 도 2c에 도시된 바와 같이, 제1 트랜치(125)의 바닥면을 추가적으로 식각하는 제2 식각 공정을 통해 제2 트랜치(130)를 형성한다. 이때, 제2 식각 공정으로 추가 식각하여 제2 트랜치(130)를 생성하므로, 딥 트랜치의 깊이는 10 내지 40μm가 될 수 있다.
도 2c에 도시된 바와 같이, 제2 트랜치(130) 생성시, 딥 트랜치의 양쪽 측벽의 일부 구간에는 언더컷 구조가 생성될 수 있다. 이때, 언더 컷 구조는 딥 트랜치의 양쪽 측벽에서 제1 식각 공정을 통해 식각된 제1 트랜치(125)의 바닥면에 해당하는 깊이에 형성될 수 있다. 상술한 예에 따르면, 언더 컷 구조는 기판 표면으로부터 3 내지 7μm 정도의 깊이에 형성될 수 있다. 향후 제1 산화막(141) 및 제2 산화막(142) 형성시 상기 언더컷이 완화되어 소자분리구조물의 전기적 특성에 영향을 주지 않게 된다.
상술한 바와 같이, 두 단계의 식각 공정을 통해 딥 트랜치를 형성하면, 한 단계의 식각 공정을 통해 형성된 반도체 소자의 소자분리구조물에 비해 식각 데미지와 스트레스를 덜 받게 되어 제조 공정상의 물리적 결함을 줄일 수 있게 된다.
제2 트랜치(130) 형성을 위한 제2 식각 공정이 수행되고 나면, 식각 공정시 생성된 폴리머 성분을 제거하기 위해 세정 공정을 수행할 수 있다. 이러한 세정 공정은 황산, Buffered Oxide Etchant(BOE) 등을 사용하여 이루어질 수 있다.
이상과 같이 두 단계의 식각 공정이 수행되면, 도 2c에 도시된 바와 같이, 기판(100) 상부 표면상에 마스크 질화막(111) 및 마스크 산화막(112)이 잔존하며, 제1 식각 공정 후 형성된 HDL 산화막(120)의 일부가 딥 트랜치의 내측벽에 잔존한다. 이 경우, HLD 산화막(120)의 상단 부분도 제2 식각 공정 과정에서 함께 식각되면서, 마스크 질화막(111)의 일부가 노출될 수 있다.
이 경우, 필요에 따라, 상기 딥 트랜치 측면에 노출된 마스크 질화막(111) 의 일부를 리세스 식각하여, 딥 트랜치의 입구를 넓히는 풀백 공정을 수행할 수 있다. 이는 향후 산화막 증착 및 매립물질 증착시 생성될 수 있는 보이드를 피하기 위함이다. 마스크 질화막(111)은 인산 용액을 이용하여 식각할 수 있으며, 마스크 질화막(111) 뿐만 아니라 마스크 산화막(112)도 함께 리세스 시킬 수도 있다.
한편, 이러한 리세스 및 풀백 공정은 현실적인 필요에 따라, 마스크 질화막(111)을 리세스(recess)시키기 위한 풀백 공정을 수행하지 않을 수도 있음은 물론이다.
그 후, 하드 마스크로 이용된 마스크 산화막(112)을 제거하는 공정이 수행될 수 있다. 이때, 마스크 산화막(112)은 습식 식각 과정을 통해 제거될 수 있다.
그리고 나서, 버퍼 산화막(미도시)을 딥 트랜치의 내측벽에 70 내지 150Å 두께로 형성하기 위해, 측벽을 산화하는 공정을 수행한다. 이때 생성된 버퍼 산화막은 후속 공정인 채널 저지 이온 주입 공정을 수행할 때 버퍼 층으로 작용하여 딥 트랜치 내부 측벽에 이온 주입 공정으로 인한 손상을 방지할 수 있다.
딥 트랜치 형성 후, 제1 산화막(141) 및 제2 산화막(142)을 순차적으로 형성하여, 산화막(140)을 형성한다. 이하에서는 도 2d 및 2e를 참조하여 산화막(140) 형성에 대해 자세히 설명하기로 한다.
우선, 도 2d에 도시된 바와 같이, 기판(100) 및 딥 트랜치 상에 제1 산화막(141)을 증착한다. 이때, 제1 산화막(141)은 2500 내지 5000 Å의 두께로 증착될 수 있다. 특히, 제1 산화막(141)을 증착한 후, 1050 내지 1200℃에서 1 내지 2시간 동안 제1 열처리(annealing) 공정을 수행한다. 이때, 제1 산화막(141)의 커버리지는 65 내지 75% 일 수 있다.
다음 공정으로, 도 2e에 도시된 바와 같이, 제1 산화막(141) 상에 제2 산화막(142)을 증착한다. 이때, 제2 산화막(141)은 2500 내지 5000Å의 두께로 증착될 수 있다. 특히, 제2 산화막(142)을 증착한 후, 제1 산화막(141)을 증착한 경우와 마찬가지로, 1050 내지 1200℃에서 1 내지 2시간 동안 제2 열처리(annealing) 공정을 수행한다. 이때, 제2 산화막(142)의 커버리지는 제1 산화막의 커버리지와 마찬가지로 65 내지 75% 일 수 있다.
상술한 바와 같은, 제1 산화막(141) 및 제2 산화막(142)의 두께, 열처리 공정의 온도 및 시간과 같은 조건은 두 차례 열처리 공정시 발생하는 스트레스를 최소화하기 위한 조건이다. 상술한 공정 조건을 벗어나게 되면, 열처리 공정시 발생하는 스트레스가 증가되어 소자분리구조물의 물리적 결함이 증가되는 문제점이 발생하게 된다.
그리고 나서, 딥 트랜치 내부의 빈 공간을 매립물질(150)로 채우는 갭 필(gap fill) 공정을 수행한다. 이때, 매립물질(150)은 6000 내지 10000 Å 두께로 갭 필 될 수 있으며, 폴리 실리콘 계열의 물질이 이용될 수 있다. 도 2f에서는 딥 트랜치 내부가 갭 필된 상태에서 평탄화가 수행된 상태를 나타낸다.
이상과 같이, 본 발명의 일 실시예에 따르면, 소정 깊이의 딥 트랜치를 형성한 후, 제1 산화막(141) 증착 후, 제1 열처리 공정을 수행하고, 제2 산화막(142) 증착 후, 제2 열처리 공정을 수행한 후, 딥 트랜치 내부를 매립물질로 갭 필하게 된다. 이와 같이, 적정화된 공정 단계를 수행하여 소자분리구조물을 제작하면, 기판 결함 및 누설 전류를 줄일 수 있게 된다.
특히, 상술한 산화막(140) 증착 및 열처리 공정과, 매립물질 갭 필 공정은 누설 전류 감소 및 Si 결함을 감소시킬 수 있도록, 상기와 같은 설계 조건에 따라 형성되어야 한다. 구체적으로는 누설 전류를 제거하기 위한 실험 결과와 제품 제조시의 공정 마진을 고려하면, 딥 트랜치에 갭 필된 매립물질(150)의 최소 두께는 대략 6000 내지 10000Å으로 설계될 수 있다.
또한, 실험에 따르면, 두 단계의 식각 공정을 통해 딥 트랜치를 제작하더라도 제1 산화막(141) 및 제2 산화막(142)으로 이루어진 산화막(140) 두께가 증가함에 따라 Si 결함이 증가하는 경향이 발견되었다. 이러한 현상을 극복하기 위하여, 제1 산화막(141)을 증착한 후 제1 열처리 공정을 수행하고, 그 위에 제2 산화막(142)을 증착한 후 제2 열처리 공정을 수행하면, 향후 공정에 의해 발생하는 산화막(140)의 축소로 인한 스트레스를 완화할 수 있으며, 이를 통해 누설되는 누설 전류를 감소시킬 수 있게 된다.
한편, 상술한 바와 같이 갭 필 공정까지 수행되고 나면, 딥 트랜치 내부에 매립물질(150)이 갭 필된다. 그리고 나서, 매립물질(150)이 갭 필된 딥 트랜치의 평탄화 공정이 수행된다.
이하에서는 도 2f 내지 2j를 참조하여 소자분리구조물의 평탄화 과정을 설명하기로 한다.
구체적으로, 딥 트랜치의 내부가 매립물질(150)로 채워지면, 제1 CMP 공정을 수행하여, 도 2f에 도시된 바와 같이, 기판(100)의 상부 표면상에 존재하는 산화막(140)의 일부분을 제거한다. 이때, 산화막(140)이 500 내지 2000Å 남도록 제1 CMP 공정을 수행한다.
제1 CMP 공정이 수행되고 나면, 기판(100)의 상부 표면상에 잔존하는 산화막(140)을 습식 식각하여, 산화막(140)을 제거한다. 이때, 마스크 질화막(112) 상에 잔류하는 산화막(140)뿐만 아니라 제1 트랜치(125) 내벽의 산화막(140) 역시 동시에 제거할 수 있다. 따라서, 도 2g에 도시된 바와 같이, 소자분리구조물이 형성된다.
그리고, 도 2h에 도시된 바와 같이, 딥 트랜치 내에 갭 필된 매립물질(150), 즉, 폴리 실리콘 물질을 딥 트랜치의 상부 표면으로부터 기 설정된 깊이까지 제거하는 에치 백 공정을 수행한다. 이때, 기 설정된 깊이는 500 내지 3000Å 으로 이루어지는 것이 바람직하다. 이는 매립물질(150)을 딥 트랜치의 상부 표면으로부터 500 Å이하로 에치 백 할 경우, 후속 식각 및 세정 공정에서 매립물질(150)이 드러나게 되어 소자 결함의 원인이 될 수 있으며, 3000 Å 이상으로 에치 백 할 경우에는 향후 제4 산화막(160)을 증착하는 공정에서 커버리지 특성이 열화되는 문제가 발생할 수 있다.
그리고, 딥 트랜치 내에 잔존하는 매립물질(150)을 산화시키고(미도시), 도 2i에 도시된 바와 같이, 산화된 매립물질(150) 상에 제4 산화막(160)을 증착하여, 딥 트랜치를 채운다. 이때, 제4 산화막(160)은 HDP(High Density Plasma) 산화막일 수 있다. 이하에서는 제4 산화막(160)을 HDP 산화막이라 명명한다. 특히, HDP 산화막은 대략 4000 내지 7000 Å정도로 채울 수 있다. 이는 매립물질(150)이 에치 백 되는 정도를 고려하며, 이에 마진을 추가 고려한 두께이다.
이러한 상태에서, 기판(100) 표면상에서 마스크 질화막(111)이 500 내지 800 Å 남도록 제2 CMP 공정을 수행한다. 그리고, 인산 및 HF를 이용하여, 마스크 질화막(111)을 제거한다.
결과적으로, 도 2j에 도시된 바와 같이, 마지막으로 잔존하는 마스크 질화막(111')을 제거함으로써, 하드 마스크를 이루는 마스크 질화막(111) 및 마스크 산화막(112)이 모두 제거된 반도체 소자의 소자분리구조물을 형성할 수 있다. 이때, 생성된 소자분리구조물은 도 2j에 도시된 바와 같이, 기판(100), 상기 기판에 형성된 트랜치, 상기 트랜치의 바닥면 및 내측 벽에 형성된 산화막(140), 상기 산화막 상에 형성되어 상기 트랜치 내부의 일부를 채우는 매립물질(150) 및 상기 트랜치의 상부 표면보다 높게 상기 트랜치의 매립물질 상부를 채우는 제4 산화막(160)을 포함하고, 상기 트랜치의 내측 벽 및 상기 산화막 사이의 경계 부분에는 언더컷 구조가 형성된다.
상술한 반도체 소자의 소자분리구조물 제조 방법과 같이, 두 번의 식각 공정을 이용하여 딥 트랜치를 형성하고, 형성된 트랜치에 제1 산화막(141) 형성 후, 제1 열처리 공정을 수행하고, 제2 산화막(142) 형성 후, 제2 열처리 공정을 수행함으로써, 반도체 소자 형성과정에서 발생하는 물리적 결함과 스트레스를 최소화하여 이에 따른 누설 전류를 방지할 수 있게 된다.
이상과 같은 소자분리구조물은 반도체 소자에서, 회로 소자를 전기적으로 격리시키기 위한 용도로 사용될 수 있다. 즉, 본 발명의 일 실시 예에 따르면, 반도체 소자는, 기판과 그 기판상에 형성된 회로 소자, 그 회로 소자를 격리시키기 위한 소자 분리 구조물을 포함할 수 있으며, 그 소자 분리 구조물은 상술한 바와 같이 트랜치와 산화막 사이의 경계면에서 언더 컷 구조가 형성된 것일 수 있다.
도 3은 본 발명의 일 실시예에 따른, 소자분리구조물을 포함하는 반도체 소자를 도시한 도면이다.
먼저, 도 3은 반도체 소자의 수직 단면도를 나타낸다. 도 3에 도시된 바와 같이, 반도체 소자는 회로 영역(300), 필드 영역(200) 및 소자분리구조물(180)을 포함한다.
회로 영역(300)은 회로 소자가 형성되는 영역으로, 도 3에 따른 실시 예에는 한 개의 트랜지스터 회로 소자가 형성된다. 이때, 회로 영역(300)은 수평 방향으로는 소자분리구조물(180)에 의해 전기적으로 격리되고, 수직 방향으로는 배리어 레이어(NBL)(310)에 의해 전기적으로 격리된 형태이다.
회로 영역(300)에 대해 구체적으로 설명하면, 회로 영역(300)은 다른 회로 들과의 절연을 위한 배리어 레이어(NBL)(310)를 포함한다. 그리고, 배리어 레이어(310) 상에 제1 웰 영역(320) 및 제2 웰 영역(330)이 형성되어 있으며, 상기 제1 웰 영역(320) 및 제2 웰 영역(330)은 접해있다. 이때, 제1 웰 영역(320)은 P 타입으로 고농도로 형성될 수 있으며, 제2 웰 영역(330)은 N 타입으로 고농도로 형성될 수 있다.
그리고, 제1 웰 영역(320) 상에 소스 영역(340)이 형성되고, 제2 웰 영역(330) 상에 드레인 영역(350)이 형성될 수 있다. 그리고, 게이트 영역(360)은 드레인 영역(350)과 소스 영역(340) 사이에 제1 웰 영역(320) 및 제2 웰 영역(330) 상에 존재하며, 드레인 영역(350)과 소스 영역(340) 사이에 존재하는 필드 산화막(200) 상에 확장되어 형성될 수 있다.
필드 영역(200)은 회로 영역(300) 사이를 절연시키기 위한 영역으로, 필드 산화막을 의미한다. 필드 영역(200)은 도 3에 도시된 바와 같이, 소자분리구조물(180)과 소스(340) 영역 사이, 게이트(360) 영역과 드레인(350) 영역 사이 및 드레인(350)과 소자분리구조물(180) 사이에 형성될 수 있다. 이때, 필드 산화막은 LOCOS 공정에 의해 형성될 수 있다.
그리고, 소자분리구조물(180)은 도 2a 내지 도 2j에 도시된 바와 같이, 형성된 소자분리구조물(180)로써, 딥 트랜치를 형성하기 위한 두 번의 식각 공정과 산화막을 형성하기 위한 두 번의 산화막 증착, 열처리 과정을 통해 형성된다.
도 3에 개시된 반도체 소자는 일 실시예에 불과할 뿐, 다른 유형의 회로 소자를 포함하는 반도체 소자 역시 본 발명의 일 실시예에 포함될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른, 반도체 소자의 소자분리구조물을 설명하기 위한 도면이다.
도 4에 도시된 반도체 소자의 소자분리구조물은 제1 산화막(141) 및 제2 산화막(142) 사이에 추가 질화막(170)이 형성된 형태이다. 추가 질화막(170)은 도 2d에 도시된 제1 산화막(141)을 증착하고, 제1 열처리 공정을 수행한 후에 증착될 수 있다. 이때, 추가 질화막(170)은 도 4에 도시된 바와 같이, 기판(100) 상부에 형성된 제4 산화막(160) 사이에도 형성될 수 있다.
질화막(170)이 딥 트랜치 상부로 돌출되어 있으므로, 향후 소자분리구조물 측면에 LOCOS 공정으로 형성될 필드 산화막의 오정렬(Miss Align)로 소자분리구조물 측면에 액티브 영역이 형성되고, 제4 산화막(160)의 두께 설정이 부적절하거나 매립물질(150)이 딥 트랜치 하부로 에치 백이 부적절하게 수행될 경우, 매립 물질의 노출이 발생될 수 있고, 그 노출로 인한 상기 액티브 영역과 쇼트 가능성을 상기 딥 트랜치 상부로 돌출된 질화막(170)이 추가로 방지해 주는 역할을 한다.
도 5는 본 발명의 또 다른 실시예에 따른, 반도체 소자의 소자분리구조물을 설명하기 위한 도면이다. 도 5에 도시된 반도체 소자의 소자분리구조물(110)은 딥 트랜치의 내측벽 및 바닥면과 제1 산화막(141) 사이에 추가 질화막(170)을 더 포함할 수 있다. 구체적으로, 추가 질화막(170)은 도 2c에 도시된 두 번의 식각 공정을 통해 형성된 딥 트랜치 내부에 제1 산화막(141)을 증착하기 전에 증착될 수 있다.
한편, 도 4 및 도 5와 같은 구조는 장력 스트레스(tensile stress)를 갖는 질화막과 응력 스트레스(compressive stress)를 갖는 산화막이 서로 접하여 존재하므로, 서로 상반되는 스트레스 특성으로 인해 서로의 스트레스를 상쇄시키는 역할을 함으로써 소자 분리 능력을 더욱 증진 시키는 구조로 작용한다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 개재의 범위 내에 있게 된다.
100: 기판 111: 마스크 질화막
112: 마스크 산화막 120: 제3 산화막
125: 제1 트랜치 130: 제2 트랜치
141: 제1 산화막 142: 제2 산화막
150: 매립물질 160: 제4 산화막
170: 추가 질화막

Claims (32)

  1. 반도체 소자의 소자분리구조물에 있어서,
    기판;
    상기 기판에 형성된 트랜치;
    상기 트랜치의 바닥면 및 내측 벽에 증착에 의해 형성된 제1 산화막;
    상기 제1 산화막 상에 증착에 의해 형성된 제2 신화막;
    상기 제1 및 제2 산화막 상에 형성되어 상기 트랜치 내부의 일부를 채우는 매립물질; 및
    상기 트랜치의 상부 표면보다 높게 상기 트랜치의 매립물질 상부 및 상기 제1, 제2 산화막 상부를 채우는 제4 산화막;을 포함하며,
    상기 트랜치의 내측 벽 및 상기 제1 산화막 사이의 경계 부분에는 언더컷 구조가 형성되고,
    상기 소자분리구조물의 일 측 또는 양 측에 형성된 필드 산화막;을 포함하는 것을 특징으로 하는 반도체 소자의 소자분리구조물.
  2. 삭제
  3. 반도체 소자의 소자분리구조물에 있어서,
    기판;
    상기 기판에 형성된 트랜치;
    상기 트랜치의 바닥면 및 내측 벽에 형성된 제1 산화막;
    상기 제1 산화막 상에 형성된 질화막;
    상기 질화막 상에 형성된 제2 산화막;
    상기 제2 산화막 상에 형성되어 상기 트랜치 내부의 일부를 채우는 매립물질;
    상기 트랜치의 상부 표면보다 높게 상기 트랜치의 매립물질 상부를 채우는 제4 산화막; 및
    상기 소자분리구조물의 일 측 또는 양 측에 형성된 필드 산화막;을 포함하고,
    상기 질화막은 상기 트랜치 상부로 돌출되고 상기 제4 산화막 사이에 형성되는 것을 특징으로 하는 반도체 소자의 소자분리구조물.
  4. 제3항에 있어서,
    상기 트랜치의 내측 벽 및 상기 산화막 사이의 경계 부분에는 언더컷 구조가 형성된 것을 특징으로 하는 반도체 소자의 소자분리구조물.
  5. 제1항 또는 제4항에 있어서,
    상기 제1 산화막 및 제2 산화막의 두께는 각각 2500 내지 5000 Å 인 것을 특징으로 하는 반도체 소자의 소자분리구조물.
  6. 제1항 또는 제4항에 있어서,
    상기 트랜치는,
    2회의 식각 공정을 형성된 딥 트랜치이며,
    상기 언더컷 구조는, 상기 딥 트랜치의 내측 벽 상에서, 상기 복수의 식각 과정 중 상기 딥 트랜치가 형성되기 이전의 트랜치 구조의 바닥면에 해당하는 깊이에 형성된 것을 특징으로 하는 반도체 소자의 소자분리구조물.
  7. 제6항에 있어서,
    상기 딥 트랜치는 상기 기판의 상부 표면으로부터 10 내지 40μm의 깊이를 가지며,
    상기 언더컷 구조는 상기 기판의 상부 표면으로부터 3 내지 7μm의 깊이에 형성된 것을 특징으로 하는 반도체 소자의 소자분리구조물.
  8. 제1항 또는 제4항에 있어서,
    상기 매립물질은,
    상기 트랜치 상부 표면보다 500 내지 3000Å 낮은 깊이까지 채워지는 것을 특징으로 하는 반도체 소자의 소자분리구조물.
  9. 제1항 또는 제4항에 있어서,
    상기 필드 산화막을 LOCOS 공정에 의해 형성된 것을 특징으로 하는 반도체 소자의 소자분리구조물.
  10. 제1항 또는 제4항에 있어서,
    상기 매립물질은,
    폴리 실리콘 물질인 것을 특징으로 하는 반도체 소자의 소자분리구조물.
  11. 제5항에 있어서,
    상기 제1 산화막 및 제2 산화막은,
    커버리지(coverage)가 각각 65 내지 75% 인 것을 특징으로 하는 반도체 소자의 소자분리구조물.
  12. 제1항이 있어서,
    상기 트랜치 및 상기 제1 산화막 사이의 경계면에 형성된 질화막;를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리구조물.
  13. 삭제
  14. 기판을 복수 식각하여 딥 트랜치를 형성하는 단계;
    상기 딥 트랜치 내면을 따라 제 1 산화막을 형성한 후 열처리하는 단계;
    상기 제1 산화막 상에 제 2 산화막을 형성한 후 열처리하는 단계;
    상기 제 2 산화막 상의 상기 딥 트랜치 내부를 매립물질로 채우는 단계;
    상기 제1 산화막 및 제2 산화막 상부가 상기 딥 트랜치 하부로 함몰되도록 식각하는 단계;
    상기 딥 트랜치 내부 일부에만 매립물질이 존재하도록 상기 매립물질을 식각하는 단계;
    상기 제1 산화막, 제2 산화막 및 상기 매립물질 상부에 제 4 산화막을 형성하는 단계; 를 포함하는 반도체 소자의 소자분리구조물 제조 방법.
  15. 제14항에 있어서,
    상기 딥 트랜치의 내측 벽 및 상기 제1 산화막 사이의 경계 부분에는 언더컷 구조가 형성되는 것을 특징으로 하는 반도체 소자의 소자분리구조물 제조 방법.
  16. 제14항에 있어서,
    상기 딥 트랜치를 형성하는 단계는,
    기판을 식각하여 제1 트랜치를 형성하는 단계;및
    상기 제1 트랜치의 바닥면을 추가 식각하여 제2 트랜치를 형성하는 단계;를포함하는 것을 특징으로 하는 반도체 소자의 소자분리구조물 제조 방법.
  17. 제14항에 있어서,
    상기 제1 산화막 및 상기 제2 산화막 각각은,
    2500 내지 5000 Å의 두께로 각각 증착되는 것을 특징으로 하는 반도체 소자의 소자분리구조물 제조 방법.
  18. 제14항에 있어서,
    상기 제1 산화막 및 상기 제2 산화막 각각은,
    1050 내지 1200℃에서 열처리 되는 것을 특징으로 하는 반도체 소자의 소자분리구조물 제조 방법.
  19. 제14항에 있어서,
    상기 제1 산화막 및 상기 제2 산화막 각각은,
    1시간 내지 2시간 동안 열처리 되는 것을 특징으로 하는 반도체 소자의 소자분리구조물 제조 방법.
  20. 제16항에 있어서,
    상기 제1 트랜치는 상기 기판의 상부 표면으로부터 3 내지 7μm의 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리구조물 제조 방법.
  21. 제16항에 있어서,
    상기 딥 트랜치의 내측 벽 상에서, 상기 제1 트랜치의 바닥면에 해당하는 깊이에 언더컷 구조가 형성되는 것을 특징으로 하는 반도체 소자의 소자분리구조물 제조 방법.
  22. 제14항에 있어서,
    상기 딥 트랜치는 상기 기판의 상부 표면으로부터 10 내지 40μm의 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리구조물 제조 방법.
  23. 제16항에 있어서,
    상기 제1 트랜치를 형성하는 단계는,
    상기 기판상에 패드 산화막, 마스크 질화막 및 마스크 산화막을 순차적으로 적층하고 패터닝하여 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 이용하여 상기 기판을 식각하여 상기 제1 트랜치를 형성하는 단계;
    상기 제1 트랜치 형성시 생성된 폴리머를 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리구조물 제조 방법.
  24. 제23항에 있어서,
    상기 제2 트랜치를 형성하는 단계는,
    상기 제1 트랜치의 바닥면 및 내측벽에 제3 산화막을 형성하는 단계;
    상기 제1 트랜치의 바닥면에 형성된 상기 제3 산화막 및 그 하부의 기판 영역을 식각하여 상기 제2 트랜치를 형성하는 단계; 및
    상기 제2 트랜치 형성시 생성된 폴리머를 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리구조물 제조 방법.
  25. 제24항에 있어서,
    상기 제2 트랜치가 형성되면, 상기 하드 마스크 패턴 내의 마스크 질화막을 식각하는 질화막 리세스 공정을 수행하는 단계;
    상기 하드 마스크 패턴 내의 상기 마스크 산화막을 습식 식각하는 단계; 및,
    채널 저지 이온 주입을 위한 버퍼 산화막을 상기 딥 트랜치의 내측벽에 형성하는 측벽 산화 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리구조물 제조 방법.
  26. 제25항에 있어서,
    상기 버퍼 산화막을 이용하여, 채널 저지 이온 주입 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리구조물 제조 방법.
  27. 제26항에 있어서,
    상기 딥 트랜치의 내부가 상기 매립물질로 채워지면, CMP(Chemical Mechanical Polishing) 공정을 수행하여 상기 기판의 상부 표면을 평탄화하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리구조물 제조 방법.
  28. 제26항에 있어서,
    상기 딥 트랜치의 내부가 상기 매립물질로 채워지면, 제1 CMP 공정을 수행하여, 상기 기판의 상부 표면상에서 상기 제1 산화막 일부가 잔류하도록 하는 단계;
    상기 제1 CMP 공정 이후에 상기 기판의 상부 표면상에 잔류하는 상기 제1 산화막 및 상기 제1 트랜치 내벽에 잔존하는 상기 산화막의 일부를 습식 식각하는 단계;를 더 포함하는 반도체 소자의 소자분리구조물 제조 방법.
  29. 제28항에 있어서,
    상기 제 4 산화막을 형성한 후, 제2 CMP 공정을 수행하여, 상기 기판 표면상에서 상기 마스크 질화막이 일부 식각되도록 평탄화시키는 단계;
    상기 마스크 질화막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리구조물 제조 방법.
  30. 제14항에 있어서,
    상기 매립물질을 식각하는 단계는
    상기 매립물질을 상기 딥 트랜치의 상부 표면으로부터 500 내지 3000Å 사이에 상기 매립물질의 상부 표면이 존재하도록 식각하는 것을 특징으로 하는 반도체 소자의 소자분리구조물 제조 방법.
  31. 제17항에 있어서,
    상기 제1 산화막 및 상기 제2 산화막은,
    커버리지가 각각 65 내지 75% 인 것을 특징으로 하는 반도체 소자의 소자분리구조물 제조 방법.
  32. 반도체 소자의 소자분리구조물에 있어서,
    기판;
    상기 기판에 형성된 트랜치;
    상기 트랜치의 바닥면 및 내측 벽에 형성된 산화막;
    상기 산화막 상에 형성되어 상기 트랜치 내부의 일부를 채우는 매립물질;
    상기 트랜치의 상부 표면보다 높게 상기 트랜치의 매립물질 상부를 채우는 제4 산화막; 및
    상기 트랜치 상부로 돌출되고 상기 제4 산화막 사이에 형성되는 질화막을 포함하며,
    상기 트랜치의 내측 벽 및 상기 산화막 사이의 경계 부분에는 언더컷 구조가 형성되고,
    상기 매립 물질은,
    폴리 실리콘 물질인 것을 특징으로 하는 반도체 소자의 소자분리구조물.
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