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KR101800566B1 - 탄화규소 반도체 장치 - Google Patents

탄화규소 반도체 장치 Download PDF

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KR101800566B1
KR101800566B1 KR1020167009871A KR20167009871A KR101800566B1 KR 101800566 B1 KR101800566 B1 KR 101800566B1 KR 1020167009871 A KR1020167009871 A KR 1020167009871A KR 20167009871 A KR20167009871 A KR 20167009871A KR 101800566 B1 KR101800566 B1 KR 101800566B1
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silicon carbide
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semiconductor device
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요이치로 다루이
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은, 채널 저항을 감소시키면서, 게이트 절연막의 신뢰성을 높이는 탄화규소 반도체 장치를 제공한다. 본 발명은, 에피택셜층(2) 표층에 부분적으로 형성된 트렌치(3)와, 트렌치의 측면 및 저면을 따라 형성된 웰층(4)과, 트렌치의 저면에 있어서의 웰층 표층에 형성된 소스 영역(5)과, 게이트 절연막(7)과, 게이트 전극(8)을 구비한다. 게이트 절연막은, 트렌치의 측면을 따라 형성되고, 또한, 일단이 소스 영역에 도달하도록 형성되어 있다. 게이트 전극은, 트렌치의 측면을 따라 형성되고, 또한, 게이트 절연막상에 형성되어 있다.

Description

탄화규소 반도체 장치{SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은 탄화규소 반도체 장치에 관한 것이고, 특히, 평면형의 MOSFET(metal-oxide-semiconductor field-effect transistor) 및 트렌치형의 MOSFET으로부터의, 채널 저항 및 게이트 절연막의 신뢰성의 성능 개선에 관한 것이다.
종래의 평면형 SiC-MOSFET에서는, 시판되고 있는 기판의 면 방위 (0001)면, 보다 정확하게는 (0001)면으로부터 4도 오프 등, (0001)면으로부터 조금 기운 면에 MOS 채널이 형성되어, 채널 저항이 매우 커져 버린다고 하는 문제가 있었다. 그 해결 방법으로서 이용되는 트렌치형 SiC-MOSFET에서는, MOS 채널이 (0001)면과 직교하는 면에 형성되기 때문에, 평면형 SiC-MOSFET에 비하여 채널 저항을 저감할 수 있다고 하는 이점이 있다(특허 문헌 1 참조).
(선행 기술 문헌)
(특허 문헌)
(특허 문헌 1) 일본 특허 공개 평 11-68097호 공보
그러나, 트렌치형 SiC-MOSFET에서는, 트렌치의 저면에 있어서의 게이트 절연막에 걸리는 전계 강도가 커져, 게이트 절연막의 신뢰성이 저하한다고 하는 문제가 있었다.
본 발명은, 상기와 같은 문제를 해결하기 위해 이루어진 것이고, 채널 저항을 감소시키면서, 게이트 절연막의 신뢰성을 높일 수 있는 탄화규소 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 관한 탄화규소 반도체 장치는, 제 1 도전형의 탄화규소 반도체 기판상에 형성된, 제 1 도전형의 에피택셜층과, 상기 에피택셜층 표층에 부분적으로 형성된 트렌치와, 상기 트렌치의 측면 및 저면을 따라 형성된, 제 2 도전형의 웰층과, 상기 트렌치의 저면에 있어서의 상기 웰층 표층에 형성된, 제 1 도전형의 소스 영역과, 상기 트렌치의 측면을 따라 형성되고, 또한, 일단이 상기 소스 영역에 도달하도록 형성된 게이트 절연막과, 상기 트렌치의 측면을 따라 형성되고, 또한, 상기 게이트 절연막상에 형성된 게이트 전극과, 상기 소스 영역상에 형성된 소스 전극과, 상기 탄화규소 반도체 기판 이면에 형성된 드레인 전극을 구비하는 것을 특징으로 한다.
본 발명의 상기 양태에 의하면, 트렌치의 측면을 따라 MOS 채널이 형성되는 것에 의해, 채널 저항을 저감할 수 있다. 또한, 게이트 절연막에 걸리는 전계 강도를 억제할 수 있기 때문에, 게이트 절연막의 신뢰성이 높아진다.
본 발명의 목적, 특징, 국면 및 이점은, 이하의 상세한 설명과 첨부 도면에 의해, 보다 명백해진다.
도 1은 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다.
도 2는 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다.
도 3은 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다.
도 4는 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다.
도 5는 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다.
도 6은 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다.
도 7은 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다.
도 8은 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다.
도 9는 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다.
도 10은 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다.
도 11은 실시 형태에 관한 탄화규소 반도체 장치의 제조 공정을 나타내는 도면이다.
도 12는 실시 형태에 관한 탄화규소 반도체 장치의 제조 공정을 나타내는 도면이다.
도 13은 실시 형태에 관한 탄화규소 반도체 장치의 제조 공정을 나타내는 도면이다.
도 14는 실시 형태에 관한 탄화규소 반도체 장치의 제조 공정을 나타내는 도면이다.
도 15는 실시 형태에 관한 탄화규소 반도체 장치의 제조 공정을 나타내는 도면이다.
도 16은 전제 기술에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다.
도 17은 전제 기술에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다.
이하, 첨부한 도면을 참조하면서 실시 형태에 대하여 설명한다.
또, 본 실시 형태에 있어서, 측면 또는 저면 등의 용어가 이용되지만, 이들 용어는, 각 면을 편의상 구별하기 위해 이용되고 있는 것이고, 실제의 상하좌우의 방향과는 관계가 없다.
도 16 및 도 17은 전제 기술에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다.
도 16에 나타나는 바와 같이, 전제 기술에 관한 평면형의 탄화규소 반도체 장치는, n+형의 탄화규소 반도체 기판(1)과, n+형의 탄화규소 반도체 기판(1)상에 에피택셜 성장된 n-형 탄화규소의 에피택셜층(2)을 구비한다.
에피택셜층(2) 표층에는, p형의 웰층(4c)이 복수 형성되어 있다. 웰층(4c) 표층에는 소스 영역(5) 및 p형의 콘택트 영역(9)이 부분적으로 형성되어 있다. 콘택트 영역(9)은, 평면에서 볼 때, 소스 영역(5)에 둘러싸여 형성되어 있다. 또한, 소스 영역(5)의 일부와 콘택트 영역(9)을 덮도록 실리사이드막(10)이 형성되어 있다. 실리사이드막(10)은, 예컨대 NiSi로 구성되어 있다. 또, 해당 구성은, 옴 접촉을 형성하기 위한 구성이고, 실리사이드막 이외에도, 예컨대 카바이드막 등이더라도 적용 가능하다.
실리사이드막(10)이 형성되어 있지 않은 웰층(4c)상 및 실리사이드막(10)이 형성되어 있지 않은 소스 영역(5)상에는, 게이트 산화막(7c)을 사이에 두고 게이트 전극(8c)(Poly-Si)이 형성되어 있다. 또 게이트 산화막(7c) 및 게이트 전극(8c)은, 다른 웰층(4c)까지 걸쳐서 형성되어 있다.
그리고, 게이트 산화막(7c), 게이트 전극(8c), 및, 실리사이드막(10)으로 덮여 있지 않은 소스 영역(5)을 덮도록 층간 절연막(11c)이 형성되어 있다. 또한, 실리사이드막(10) 및 층간 절연막(11c)을 덮도록 소스 전극(12c)이 형성되어 있다.
또한, 탄화규소 반도체 기판(1)의 이면 쪽에는 드레인 전극(6)이 형성되어 있다.
게이트 산화막(7c) 아래쪽의 웰층(4c)에 있어서는, 게이트 전극(8c)에 전압이 인가되는 것에 의해 MOS 채널이 형성된다. 그러나, 면 방위 (0001)면에 MOS 채널이 형성되기 때문에, 채널 저항이 커져 버린다.
도 17에 나타나는 바와 같이, 전제 기술에 관한 트렌치형의 탄화규소 반도체 장치는, n+형의 탄화규소 반도체 기판(1)과, n+형의 탄화규소 반도체 기판(1)상에 에피택셜 성장된 n-형 탄화규소의 에피택셜층(2)을 구비하고, 에피택셜층(2) 표층에는, 트렌치(3c)가 형성되어 있다.
에피택셜층(2) 표층에는, 트렌치(3c)를 사이에 두고 p형의 웰층(4c)이 형성되어 있다. 웰층(4c) 표층에는 소스 영역(5) 및 p형의 콘택트 영역(9)이 형성되어 있다. 콘택트 영역(9)은, 평면에서 볼 때, 소스 영역(5)에 둘러싸여 형성되어 있다. 또한, 소스 영역(5)의 일부와 콘택트 영역(9)을 덮도록 실리사이드막(10)이 형성되어 있다. 실리사이드막(10)은, 예컨대 NiSi로 구성되어 있다.
트렌치(3c)의 측면을 따라 게이트 산화막(7d)이 형성되고, 에피택셜층(2) 표층에 있어서 게이트 산화막(7d)이 소스 영역(5)의 일부를 덮고 있다. 또한, 트렌치(3c) 내에 있어서, 게이트 산화막(7d)을 사이에 두고 게이트 전극(8d)(Poly-Si)이 충전되어 있다.
그리고, 게이트 산화막(7d), 게이트 전극(8d), 및, 실리사이드막(10)에 덮여 있지 않은 소스 영역(5)을 덮도록 층간 절연막(11c)이 형성되어 있다. 또한, 실리사이드막(10) 및 층간 절연막(11c)을 덮어, 소스 전극(12c)이 형성되어 있다.
또한, 탄화규소 반도체 기판(1)의 이면 쪽에는 드레인 전극(6)이 형성되어 있다.
트렌치(3c)의 측면에 있어서는, 게이트 전극(8d)에 전압이 인가되는 것에 의해 (0001)면에 직교하는 면에 MOS 채널이 형성된다. 그러나, 트렌치의 저면에 있어서의 게이트 산화막에 걸리는 전계 강도가 커져, 게이트 산화막의 신뢰성이 저하하여 버린다고 하는 문제가 있었다.
이하에 설명하는 실시 형태는, 상기와 같은 문제를 해결하는 탄화규소 반도체 장치에 관한 것이다.
<제 1 실시 형태>
<구성>
도 1은 본 발명의 본 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다. 도 1은 특히, 탄화규소 반도체 장치의 전류가 흐르는 영역(활성 영역)의 2개의 유닛 셀을 나타낸 것이다. 실제의 탄화규소 반도체 장치에서는, 도 1에 나타난 유닛 셀이 횡방향으로 복수 반복하여 배치되고, 병렬로 접속된 구조로 되어 있다. 또한, 활성 영역의 주변부에는 종단 영역의 전계를 완화하는 구조(종단 구조)가 마련되어 있지만, 여기서는 도시가 생략되어 있다.
여기서, 상기의 탄화규소(SiC)는 와이드 갭 반도체의 일종이다. 와이드 갭 반도체란, 일반적으로, 대략 2eV 이상의 밴드갭을 갖는 반도체를 가리키고, 질화갈륨(GaN)으로 대표되는 3족 질화물, 산화아연(ZnO)으로 대표되는 2족 산화물, 셀렌화아연(ZnSe)으로 대표되는 2족 칼코게나이드 및 탄화규소 등이 알려져 있다. 본 실시 형태에서는 탄화규소를 이용한 경우를 설명하지만, 다른 와이드 갭 반도체이더라도, 마찬가지로 적용 가능하다.
도 1에 나타나는 바와 같이, 본 실시 형태에 관한 탄화규소 반도체 장치는, n+형의 탄화규소 반도체 기판(1)과, n+형의 탄화규소 반도체 기판(1)상에 에피택셜 성장된 n-형 탄화규소의 에피택셜층(2)을 구비하고, 에피택셜층(2) 표층에는, 트렌치(3)가 부분적으로 형성되어 있다. 도 1에 나타난 트렌치(3)의 측면은, 에피택셜층(2) 표면에 대하여 경사각을 갖고 있고, 트렌치(3)의 폭은, 트렌치(3)의 깊이가 얕아짐에 따라 넓어지고 있다.
트렌치(3)가 형성된 에피택셜층(2) 표층에는, p형의 웰층(4)이 형성되어 있다. 즉 웰층(4)은, 트렌치(3)의 저면 및 측면을 따라 형성되어 있다. 또, 웰층(4)은, 에피택셜층(2) 표층의 트렌치(3)가 형성되어 있지 않은 영역(트렌치 비형성 영역)에 있어서도 형성되어 있더라도 좋다. 도 1에 나타나는 경우에는, 웰층(4)은 트렌치 비형성 영역에 도달하도록 형성되어 있다.
웰층(4) 표층에는 소스 영역(5) 및 p형의 콘택트 영역(9)이 부분적으로 형성되어 있다. 콘택트 영역(9)은, 평면시에 있어서, 소스 영역(5)에 둘러싸여 형성되어 있다. 또한, 소스 영역(5)의 일부와 콘택트 영역(9)을 덮도록 실리사이드막(10)이 형성되어 있다. 실리사이드막(10)은, 예컨대 NiSi로 구성되어 있다. 이들 소스 영역(5), 콘택트 영역(9) 및 실리사이드막(10)은, 트렌치(3)의 저면에 형성되어 있다.
트렌치(3)의 측면을 따라 형성된 웰층(4)상에는, 게이트 산화막(7)을 사이에 두고 게이트 전극(8)(Poly-Si)이 형성되어 있다. 게이트 산화막(7)의 일단 및 게이트 전극(8)의 일단은, 소스 영역(5)에 도달하도록 형성되어 있다. 또 게이트 산화막(7) 및 게이트 전극(8)은, 트렌치 비형성 영역에 있어서도 형성되어 있더라도 좋다. 도 1에 나타나는 경우에는, 게이트 산화막(7) 및 게이트 전극(8)은 트렌치 비형성 영역의 웰층(4)상에 있어서도 형성되어 있다.
그리고, 게이트 산화막(7), 게이트 전극(8), 및, 실리사이드막(10)에 덮여 있지 않은 소스 영역(5)을 덮도록 층간 절연막(11)이 형성되어 있다. 또한, 실리사이드막(10) 및 층간 절연막(11)을 덮도록 소스 전극(12)이 형성되어 있다.
또한, 탄화규소 반도체 기판(1)의 이면 쪽에는 드레인 전극(6)이 형성되어 있다.
트렌치(3)의 측면에 있어서는, 게이트 전극(8)에 전압이 인가되는 것에 의해 MOS 채널이 형성된다. 트렌치(3)의 측면을 따라 MOS 채널이 형성되는 것에 의해, 평면형의 MOSFET에 비하여 채널 저항을 저감할 수 있다. 또한, 트렌치형의 MOSFET에 비하여, 게이트 산화막(7)에 걸리는 전계 강도를 억제할 수 있기 때문에, 게이트 산화막(7)의 신뢰성이 높아진다.
<제조 방법>
도 11~도 15는 실시 형태에 관한 탄화규소 반도체 장치의 제조 공정을 나타내는 도면이다. 이하, 이들 도면을 참조하면서, 실시 형태에 관한 탄화규소 반도체 장치의 제조 방법을 설명한다.
우선, 도 11에 나타나는 바와 같이, n+형의 탄화규소 반도체 기판(1)상에 있어서 n-형 탄화규소의 에피택셜층(2)을 에피택셜 성장에 의해 형성한다. 또한, n-형 탄화규소의 에피택셜층(2)상의 부분적 범위에 레지스트(20)를 형성한다.
다음으로, 도 12에 나타나는 바와 같이, 드라이 에칭에 의해 트렌치(3)를 형성한다. 이 경우, 레지스트(20)와 에피택셜층(2)의 선택비를 1:1 정도로 하면, 도 12에 나타나는 바와 같은 테이퍼 형상의 트렌치(3)를 형성할 수 있다. 또, 트렌치(3)의 테이퍼 각도는, 레지스트(20)와 에피택셜층(2)의 선택비에 의해 조정할 수 있다.
다음으로, 도 13에 나타나는 바와 같이, Al 이온 주입을 행하여 p형의 웰층(4)을 형성한다.
다음으로, 도 14에 나타나는 바와 같이, 웰층(4)을 형성한 경우와 마찬가지로 선택 이온 주입을 행하여, 소스 영역(5)을 형성한다.
다음으로, 도 15에 나타나는 바와 같이, 웰층(4)을 형성한 경우와 마찬가지로 선택 이온 주입을 행하여, p형의 콘택트 영역(9)을 형성한다.
또한, 트렌치(3)에 걸치도록 게이트 산화막(7) 및 게이트 전극(8)을 형성하고, 게이트 전극(8)을 덮도록 층간 절연막(11)을 형성한다. 또한, 소스 영역(5)의 일부와 콘택트 영역(9)을 덮는 위치에 실리사이드막(10)을 형성하고, 층간 절연막(11) 및 실리사이드막(10)을 덮도록 소스 전극(12)을 형성한다.
한편, 탄화규소 반도체 기판(1) 이면에 있어서, 드레인 전극(6)을 형성한다.
이상과 같은 공정을 거치는 것에 의해, 본 실시 형태에 관한 탄화규소 반도체 장치를 제조할 수 있다.
<효과>
본 실시 형태에 의하면, 탄화규소 반도체 장치가, 제 1 도전형(예컨대 n형. 이하 동일)의 에피택셜층(2)과, 트렌치(3)와, 제 2 도전형(예컨대 p형. 이하 동일)의 웰층(4)과, 제 1 도전형의 소스 영역(5)과, 게이트 절연막으로서의 게이트 산화막(7)과, 게이트 전극(8)과, 소스 전극(12)과, 드레인 전극(6)을 구비한다.
에피택셜층(2)은, 제 1 도전형의 탄화규소 반도체 기판(1)상에 형성되어 있다. 트렌치(3)는, 에피택셜층(2) 표층에 부분적으로 형성되어 있다.
웰층(4)은, 트렌치(3)의 측면 및 저면을 따라 형성되어 있다. 소스 영역(5)은, 트렌치(3)의 저면에 있어서의 웰층(4) 표층에 형성되어 있다.
게이트 산화막(7)은, 트렌치(3)의 측면을 따라 형성되고, 또한, 일단이 소스 영역(5)에 도달하도록 형성되어 있다.
게이트 전극(8)은, 트렌치(3)의 측면을 따라 형성되고, 또한, 게이트 산화막(7)상에 형성되어 있다.
소스 전극(12)은, 소스 영역(5)상에 형성되어 있다. 드레인 전극(6)은, 탄화규소 반도체 기판(1) 이면에 형성되어 있다.
또, 게이트 산화막(7)은, 후술하는 게이트 산화막(7b)과 교체하는 것도 가능하다.
또한, 게이트 전극(8)은, 후술하는 게이트 전극(8b)과 교체하는 것도 가능하다.
이와 같은 구성에 의하면, 트렌치(3)의 측면을 따라 MOS 채널이 형성되는 것에 의해, 평면형의 MOSFET에 비하여 채널 저항을 저감할 수 있다. 또한, 트렌치형의 MOSFET에 비하여, 게이트 산화막(7)에 걸리는 전계 강도를 억제할 수 있기 때문에, 게이트 산화막(7)의 신뢰성이 높아진다.
<제 2 실시 형태>
도 2는 본 발명의 본 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다. 이후에는, 활성 영역의 하나의 유닛 셀이 도시된 도면을 이용하여 설명한다. 또, 도 1에 나타난 구성과 동일한 구성에 대해서는 동일한 부호를 붙이고, 해당 구성에 대한 상세한 설명은 생략한다.
도 2에 나타나는 바와 같이, 본 실시 형태에 관한 탄화규소 반도체 장치에서는, 트렌치 비형성 영역에 있어서의 에피택셜층(2) 표층 및 트렌치 비형성 영역에 있어서의 웰층(4) 표층에 있어서, n형의 표층 불순물층(13)이 형성되어 있다. 표층 불순물층(13)은, n-형의 에피택셜층(2)보다 고농도의 불순물을 포함하는 n형층이다. 그리고, 표층 불순물층(13)상에 상기의 게이트 산화막(7), 또한 게이트 전극(8)이 형성되어 있다.
표층 불순물층(13)의 두께는, 웰층(4)의 두께보다 얇게 형성되어 있고, MOS 채널이 트렌치(3)의 측면을 따라서만 형성되는 구조로 되어 있다.
도 1에 나타난 구조의 경우에는, 트렌치 비형성 영역에 있어서의 웰층(4) 표층에도 MOS 채널이 형성되기 때문에, 이 부분의 채널 저항이 커진다. 그러나, 도 2에 나타난 구조의 경우에는, 트렌치(3)의 측면을 따라서만 MOS 채널이 형성되기 때문에, 보다 채널 저항을 저감할 수 있다.
또한, JFET(Junction-FET) 영역에 에피택셜층(2)보다 고농도의 불순물을 포함하는 표층 불순물층(13)을 형성하는 것에 의해, 도 1에 비하여 JFET 저항을 저감할 수 있는 이점이 있다.
<효과>
본 실시 형태에 의하면, 웰층(4)의 일단이, 에피택셜층(2) 표층의 트렌치(3)가 형성되어 있지 않은 트렌치 비형성 영역에 도달하도록 형성되고, 게이트 절연막으로서의 게이트 산화막(7)이, 트렌치 비형성 영역의 웰층(4)상에 있어서도 형성되어 있다.
그리고 탄화규소 반도체 장치가, 제 1 도전형의 표층 불순물층(13)을 구비한다. 표층 불순물층(13)은, 트렌치 비형성 영역의 웰층(4) 표층으로부터 에피택셜층(2) 표층에 도달하도록 형성되어 있다. 표층 불순물층(13)은, 에피택셜층(2)보다 높은 불순물 농도를 갖는다.
또, 게이트 산화막(7)은, 후술하는 게이트 산화막(7b)과 교체하는 것도 가능하다.
이와 같은 구성에 의하면, 트렌치(3)의 측면을 따라서만 MOS 채널이 형성되기 때문에, 보다 채널 저항을 저감할 수 있다. 또한, JFET 영역의 n형 탄화규소의 불순물 농도가 높아지는 것에 의해, JFET 저항을 저감할 수 있다.
<제 3 실시 형태>
도 3은 본 발명의 본 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다. 또, 도 1에 나타난 구성과 동일한 구성에 대해서는 동일한 부호를 붙이고, 해당 구성에 대한 상세한 설명은 생략한다.
도 3에 나타나는 바와 같이, 본 실시 형태에 관한 탄화규소 반도체 장치는, n+형의 탄화규소 반도체 기판(1)과, n+형의 탄화규소 반도체 기판(1)상에 에피택셜 성장된 n-형 탄화규소의 에피택셜층(2)을 구비하고, 에피택셜층(2) 표층에는, 트렌치(3a)가 형성되어 있다. 도 3에 나타난 트렌치(3a)의 측면은, 에피택셜층(2) 표면과 직교하는 방향으로 형성되어 있다.
트렌치(3a)가 형성된 에피택셜층(2) 표층에는, p형의 웰층(4a)이 형성되어 있다. 즉 웰층(4a)은, 트렌치(3a)의 저면 및 측면을 따라 형성되어 있다. 또, 웰층(4a)은, 에피택셜층(2) 표층의 트렌치(3a)가 형성되어 있지 않은 영역(트렌치 비형성 영역)에 있어서도 형성되어 있더라도 좋다.
웰층(4a) 표층에는 소스 영역(5) 및 p형의 콘택트 영역(9)이 부분적으로 형성되어 있다. 또한, 소스 영역(5)의 일부와 콘택트 영역(9)을 덮도록 실리사이드막(10)이 형성되어 있다. 이들 소스 영역(5), 콘택트 영역(9) 및 실리사이드막(10)은, 트렌치(3a)의 저면에 형성되어 있다.
트렌치(3a)의 측면을 따라 형성된 웰층(4a)상에는, 게이트 산화막(7a)을 사이에 두고 게이트 전극(8a)이 형성되어 있다. 또 게이트 산화막(7a) 및 게이트 전극(8a)은, 트렌치 비형성 영역에 있어서도 형성되어 있더라도 좋다. 도 3에 나타나는 경우에는, 게이트 산화막(7a) 및 게이트 전극(8a)은 트렌치 비형성 영역에 있어서도 형성되어 있다.
그리고, 게이트 산화막(7a), 게이트 전극(8a), 및, 실리사이드막(10)에 덮여 있지 않은 소스 영역(5)을 덮도록 층간 절연막(11a)이 형성되어 있다. 또한, 실리사이드막(10) 및 층간 절연막(11a)을 덮도록 소스 전극(12a)이 형성되어 있다.
또한, 탄화규소 반도체 기판(1)의 이면 쪽에는 드레인 전극(6)이 형성되어 있다.
트렌치(3a)의 측면에 있어서는, 게이트 전극(8a)에 전압이 인가되는 것에 의해 MOS 채널이 형성된다. MOS 채널이 트렌치(3a)의 측면을 따르는 면, 즉, (0001)면에 직교하는 면에 형성되는 것에 의해, 평면형의 MOSFET에 비하여 채널 저항을 크게 저감할 수 있다. 또한, 트렌치형의 MOSFET에 비하여, 게이트 산화막(7a)에 걸리는 전계 강도를 억제할 수 있기 때문에, 게이트 산화막(7a)의 신뢰성이 높아진다.
<효과>
본 실시 형태에 의하면, 트렌치(3a)의 측면이, 에피택셜층(2) 표면과 직교하는 방향으로 형성되어 있다.
이와 같은 구성에 의하면, MOS 채널이 트렌치(3a)의 측면을 따르는 면, 즉, (0001)면에 직교하는 면에 형성되는 것에 의해, 평면형의 MOSFET에 비하여 채널 저항을 크게 저감할 수 있다.
<제 4 실시 형태>
도 4는 본 발명의 본 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다. 또, 도 3에 나타난 구성과 동일한 구성에 대해서는 동일한 부호를 붙이고, 해당 구성에 대한 상세한 설명은 생략한다.
도 4에 나타나는 바와 같이, 본 실시 형태에 관한 탄화규소 반도체 장치에서는, 트렌치 비형성 영역에 있어서의 에피택셜층(2) 표층 및 트렌치 비형성 영역에 있어서의 웰층(4a) 표층에 있어서, n형의 표층 불순물층(13a)이 형성되어 있다.
도 3에 나타난 구조의 경우에는, 트렌치 비형성 영역에 있어서의 웰층(4a) 표층에도 MOS 채널이 형성되기 때문에, 이 부분의 채널 저항이 커진다. 그러나, 도 4에 나타난 구조의 경우에는, 트렌치(3a)의 측면을 따라서만 MOS 채널이 형성되기 때문에, 보다 채널 저항을 저감할 수 있다.
<효과>
본 실시 형태에 의하면, 탄화규소 반도체 장치가, 제 1 도전형의 표층 불순물층(13a)을 구비한다. 표층 불순물층(13a)은, 트렌치 비형성 영역의 웰층(4a) 표층으로부터 에피택셜층(2) 표층에 도달하도록 형성되어 있다. 표층 불순물층(13a)은, 에피택셜층(2)보다 높은 불순물 농도를 갖는다.
이와 같은 구성에 의하면, 트렌치(3a)의 측면을 따라서만 MOS 채널이 형성되기 때문에, 보다 채널 저항을 저감할 수 있다. 또한, JFET 영역의 n형 탄화규소의 불순물 농도가 높아지는 것에 의해, JFET 저항을 저감할 수 있다.
또, 이후의 실시 형태에 있어서의 트렌치는, 그 측면이 에피택셜층(2) 표면에 대하여 경사각을 갖는 것으로서 설명되지만, 트렌치의 측면이, 에피택셜층(2) 표면과 직교하는 방향으로 형성되어 있는 경우에도, 적용 가능하다.
<제 5 실시 형태>
도 5는 본 발명의 본 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다. 또, 도 1에 나타난 구성과 동일한 구성에 대해서는 동일한 부호를 붙이고, 해당 구성에 대한 상세한 설명은 생략한다.
도 5에 나타나는 바와 같이, 본 실시 형태에 관한 탄화규소 반도체 장치의 게이트 산화막(7b)은, 트렌치(3)의 측면을 따라 형성된 부분과, 트렌치 비형성 영역에 있어서의 웰층(4)상 및 트렌치 비형성 영역에 있어서의 에피택셜층(2)상에 형성된 부분에서, 두께가 상이하다. 구체적으로는, 트렌치 비형성 영역에 있어서의 웰층(4)상 및 트렌치 비형성 영역에 있어서의 에피택셜층(2)상에 형성된 부분이, 트렌치(3)의 측면을 따라 형성된 부분보다 두껍게 형성되어 있다. 이와 같은 게이트 산화막(7b)은, 예컨대 C면의 탄화규소 반도체 기판(1)을 이용하면, 열산화 속도의 이방성을 이용하는 것에 의해, 트렌치 비형성 영역에 있어서의 웰층(4)상 및 트렌치 비형성 영역에 있어서의 에피택셜층(2)상의 부분을, 트렌치(3)의 측면을 따라 형성된 부분보다 두껍게 형성하는 것이 가능하다.
게이트 산화막(7b)에 걸리는 전계가 가장 높아지는 것은, JFET 영역의 중앙부(트렌치 비형성 영역의 중앙부)이다. 이 부분의 게이트 산화막(7b)이 두껍게 형성되는 것에 의해, 게이트 산화막(7b)의 신뢰성을 향상시킬 수 있다. 또한 게이트 용량을 저감할 수도 있다.
<효과>
본 실시 형태에 의하면, 웰층(4)의 일단이, 에피택셜층(2) 표층의 트렌치(3)가 형성되어 있지 않은 트렌치 비형성 영역에 도달하도록 형성되고, 게이트 절연막으로서의 게이트 산화막(7b)이, 트렌치 비형성 영역의 웰층(4)상에 있어서도 형성되어 있다.
게이트 산화막(7b)의 두께는, 트렌치(3)의 측면을 따라 형성된 부분보다, 트렌치 비형성 영역의 웰층(4)상에 형성된 부분이 두껍다.
이와 같은 구성에 의하면, JFET 영역의 중앙부의 게이트 산화막(7b)의 두께가 두껍게 형성되는 것에 의해, 게이트 산화막(7b)의 신뢰성을 향상시킬 수 있다. 또한 게이트 용량을 저감할 수 있다.
<제 6 실시 형태>
도 6은 본 발명의 본 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다. 또, 도 5에 나타난 구성과 동일한 구성에 대해서는 동일한 부호를 붙이고, 해당 구성에 대한 상세한 설명은 생략한다.
도 6에 나타나는 바와 같이, 본 실시 형태에 관한 탄화규소 반도체 장치에서는, 트렌치 비형성 영역에 있어서의 에피택셜층(2) 표층 및 트렌치 비형성 영역에 있어서의 웰층(4) 표층에 있어서, n형의 표층 불순물층(13)이 형성되어 있다.
도 5에 나타난 구조의 경우에는, 트렌치 비형성 영역에 있어서의 웰층(4) 표층에도 MOS 채널이 형성되기 때문에, 이 부분의 채널 저항이 커진다. 그러나, 도 6에 나타난 구조의 경우에는, 트렌치(3)의 측면을 따라서만 MOS 채널이 형성되기 때문에, 보다 채널 저항을 저감할 수 있다.
<효과>
본 실시 형태에 의하면, 탄화규소 반도체 장치가, 제 1 도전형의 표층 불순물층(13)을 구비한다. 표층 불순물층(13)은, 트렌치 비형성 영역의 웰층(4) 표층으로부터 에피택셜층(2) 표층에 도달하도록 형성되어 있다. 표층 불순물층(13)은, 에피택셜층(2)보다 높은 불순물 농도를 갖는다.
이와 같은 구성에 의하면, 트렌치(3)의 측면을 따라서만 MOS 채널이 형성되기 때문에, 보다 채널 저항을 저감할 수 있다. 또한, JFET 영역의 n형 탄화규소의 불순물 농도가 높아지는 것에 의해, JFET 저항을 저감할 수 있다.
<제 7 실시 형태>
도 7은 본 발명의 본 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다. 또, 도 5에 나타난 구성과 동일한 구성에 대해서는 동일한 부호를 붙이고, 해당 구성에 대한 상세한 설명은 생략한다.
도 7에 나타나는 바와 같이, 본 실시 형태에 관한 탄화규소 반도체 장치에서는, 게이트 전극(8b)이 형성되어 있다. 게이트 전극(8b)은, 적어도 JFET 영역의 중앙부에 있어서는 형성되지 않는다. 도 7에 나타난 게이트 전극(8b)은, 트렌치 비형성 영역에 있어서의 웰층(4)상의 일부 및 트렌치 비형성 영역에 있어서의 에피택셜층(2)상에 있어서는 형성되어 있지 않고, 트렌치 비형성 영역에 있어서의 웰층(4)상의 다른 부분 및 트렌치(3)의 측면을 따라 형성된 웰층(4)상에 형성되어 있다.
게이트 산화막(7b)에 걸리는 전계가 가장 높아지는 부분은, JFET 영역의 중앙부(트렌치 비형성 영역의 중앙부)이다. 이 부분에 게이트 전극(8b)이 형성되어 있지 않은 것에 의해, 게이트 산화막(7b)에 걸리는 전계 강도를 억제할 수 있다. 또한, 게이트 전극(8b) 단부의 아래쪽에 웰층(4)이 형성되어 있는 것에 의해, 게이트 전극(8b) 단부의 아래쪽에 있어서의 게이트 산화막(7b)에 걸리는 전계 강도를 낮게 억제할 수 있다. 이것에 의해 게이트 산화막(7b)의 신뢰성을 향상시킬 수 있다. 또한 게이트 용량을 저감할 수도 있다.
또, 도 7에 있어서는 게이트 산화막(7b)이 구비되어 있지만, 대신에 게이트 산화막(7)이 구비되어 있더라도 좋다. 또한, 도 7에 있어서는, 게이트 전극(8b)에 비하여 웰층(4)이 중앙부(트렌치 비형성 영역의 중앙부)로 연장된 구조가 나타나 있지만, 게이트 전극(8b)이 웰층(4)보다 중앙부(트렌치 비형성 영역의 중앙부)로 연장된 구조이더라도 좋다.
<효과>
본 실시 형태에 의하면, 게이트 전극(8b)이, 트렌치 비형성 영역에 있어서의 웰층(4)이 형성되어 있지 않은 에피택셜층(2)상에 있어서는 형성되어 있지 않다.
이와 같은 구성에 의하면, JFET 영역의 중앙부에 게이트 전극을 형성하지 않는 것에 의해, 게이트 산화막(7b)에 걸리는 전계 강도를 억제할 수 있다. 또한, 게이트 전극(8b) 단부의 아래쪽에 웰층(4)이 형성되어 있는 것에 의해, 게이트 전극(8b) 단부의 아래쪽에 있어서의 게이트 산화막(7b)에 걸리는 전계 강도를 낮게 억제할 수 있다. 이것에 의해 게이트 산화막(7b)의 신뢰성을 향상시킬 수 있다. 또한, 게이트 용량을 저감할 수도 있다.
<제 8 실시 형태>
도 8은 본 발명의 본 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다. 또, 도 7에 나타난 구성과 동일한 구성에 대해서는 동일한 부호를 붙이고, 해당 구성에 대한 상세한 설명은 생략한다.
도 8에 나타나는 바와 같이, 본 실시 형태에 관한 탄화규소 반도체 장치에서는, 트렌치 비형성 영역에 있어서의 에피택셜층(2) 표층 및 트렌치 비형성 영역에 있어서의 웰층(4) 표층에 있어서, n형의 표층 불순물층(13)이 형성되어 있다.
도 7에 나타난 구조의 경우에는, 트렌치 비형성 영역에 있어서의 웰층(4) 표층에도 MOS 채널이 형성되기 때문에, 이 부분의 채널 저항이 커진다. 그러나, 도 8에 나타난 구조의 경우에는, 트렌치(3)의 측면을 따라서만 MOS 채널이 형성되기 때문에, 보다 채널 저항을 저감할 수 있다. 또한, 도 8에 있어서는, 게이트 전극(8b)에 비하여 웰층(4)이 중앙부(트렌치 비형성 영역의 중앙부)로 연장된 구조가 나타나 있지만, 게이트 전극(8b)이 웰층(4)보다 중앙부(트렌치 비형성 영역의 중앙부)로 연장된 구조이더라도 좋다.
<효과>
본 실시 형태에 의하면, 탄화규소 반도체 장치가, 제 1 도전형의 표층 불순물층(13)을 구비한다. 표층 불순물층(13)은, 트렌치 비형성 영역의 웰층(4) 표층으로부터 에피택셜층(2) 표층에 도달하도록 형성되어 있다. 표층 불순물층(13)은, 에피택셜층(2)보다 높은 불순물 농도를 갖는다.
이와 같은 구성에 의하면, 트렌치(3)의 측면을 따라서만 MOS 채널이 형성되기 때문에, 보다 채널 저항을 저감할 수 있다. 또한, JFET 영역의 n형 탄화규소의 불순물 농도가 높아지는 것에 의해, JFET 저항을 저감할 수 있다.
<제 9 실시 형태>
도 9는 본 발명의 본 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다. 또, 도 1에 나타난 구성과 동일한 구성에 대해서는 동일한 부호를 붙이고, 해당 구성에 대한 상세한 설명은 생략한다.
도 9에 나타나는 바와 같이, 본 실시 형태에 관한 탄화규소 반도체 장치에서는, 트렌치(3)의 측면 및 트렌치 비형성 영역에 있어서의 에피택셜층(2) 상층에, 상층 불순물층(14)이 형성되어 있다. 상층 불순물층(14)은, 에피택셜층(2)보다 고농도의 불순물을 포함하는 n형층이다. JFET 영역에 있어서의 웰층(4)은 상층 불순물층(14) 표층에 형성되고, 게이트 산화막(7)은 상층 불순물층(14)을 덮어 형성된다.
상층 불순물층(14)의 두께는, JFET 영역에 있어서의 웰층(4)보다 두껍게 형성되어 있다. 이것에 의해, 도 1에 비하여 JFET 저항을 대폭 저감할 수 있다. 또한, 상층 불순물층(14)은, 트렌치(3)의 저면에 있어서의 웰층(4)보다는 얕게 형성되어 있기 때문에, 역 바이어스시에 트렌치(3)의 저면에 있어서의 웰층(4)의 단부에 걸리는 전계 강도를 낮게 억제할 수 있다.
또, 도 9에 있어서는 게이트 산화막(7)이 구비되어 있지만, 대신에 게이트 산화막(7b)이 구비되어 있더라도 좋다. 또한, 도 9에 있어서는 게이트 전극(8)이 구비되어 있지만, 대신에 게이트 전극(8b)이 구비되어 있더라도 좋다.
<효과>
본 실시 형태에 의하면, 웰층(4)의 일단이, 에피택셜층(2) 표층의 트렌치(3)가 형성되어 있지 않은 트렌치 비형성 영역에 도달하도록 형성되고, 게이트 절연막으로서의 게이트 산화막(7)이, 트렌치 비형성 영역의 웰층(4)상에 있어서도 형성되어 있다.
그리고 탄화규소 반도체 장치가, 제 1 도전형의 상층 불순물층(14)을 구비한다. 상층 불순물층(14)은, 트렌치(3)의 측면 및 트렌치 비형성 영역에 있어서의 에피택셜층(2) 상층에 형성되어 있다. 상층 불순물층(14)은, 에피택셜층(2)보다 높은 불순물 농도를 갖고, 또한, 웰층(4)보다 두껍게 형성되어 있다.
또, 게이트 산화막(7)은, 게이트 산화막(7b)과 교체하는 것도 가능하다.
이와 같은 구성에 의하면, JFET 영역에 있어서 불순물 농도가 높은 상층 불순물층(14)이 형성되기 때문에, JFET 저항을 대폭 저감할 수 있다. 또한, 상층 불순물층(14)은, 트렌치(3)의 저면에 있어서의 웰층(4)보다는 얕게 형성되어 있기 때문에, 역 바이어스시에 트렌치(3)의 저면에 있어서의 웰층(4)의 단부에 걸리는 전계 강도를 낮게 억제할 수 있다.
<제 10 실시 형태>
도 10은 본 발명의 본 실시 형태에 관한 탄화규소 반도체 장치의 단면 구조를 나타내는 도면이다. 또, 도 9에 나타난 구성과 동일한 구성에 대해서는 동일한 부호를 붙이고, 해당 구성에 대한 상세한 설명은 생략한다.
도 10에 나타나는 바와 같이, 본 실시 형태에 관한 탄화규소 반도체 장치에서는, 상층 불순물층(14)상 및 트렌치 비형성 영역에 있어서의 웰층(4) 표층에 있어서, n형의 표층 불순물층(13)이 형성되어 있다.
도 9에 나타난 구조의 경우에는, 트렌치 비형성 영역에 있어서의 웰층(4) 표층에도 MOS 채널이 형성되기 때문에, 이 부분의 채널 저항이 커진다. 그러나, 도 10에 나타난 구조의 경우에는, 트렌치(3)의 측면을 따라서만 MOS 채널이 형성되기 때문에, 보다 채널 저항을 저감할 수 있다.
<효과>
본 실시 형태에 의하면, 탄화규소 반도체 장치가, 제 1 도전형의 표층 불순물층(13)을 구비한다. 표층 불순물층(13)은, 트렌치 비형성 영역의 웰층(4) 표층으로부터 상층 불순물층(14) 표층에 도달하도록 형성되어 있다. 표층 불순물층(13)은, 에피택셜층(2)보다 높은 불순물 농도를 갖는다.
이와 같은 구성에 의하면, 트렌치(3)의 측면을 따라서만 MOS 채널이 형성되기 때문에, 보다 채널 저항을 저감할 수 있다. 또한, JFET 영역의 n형 탄화규소의 불순물 농도가 높아지는 것에 의해, JFET 저항을 저감할 수 있다.
상기 실시 형태에서는, 각 구성 요소의 재질, 재료, 실시의 조건 등에 대해서도 기재하고 있지만, 이들은 예시이고 기재한 것으로 한정되는 것은 아니다.
또 본 발명은, 그 발명의 범위 내에 있어서, 각 실시 형태의 자유로운 조합, 혹은 각 실시 형태의 임의의 구성 요소의 변형, 또는 각 실시 형태에 있어서 임의의 구성 요소의 생략이 가능하다.
또한, 본 발명은 상세하게 설명되었지만, 상기한 설명은, 모든 국면에 있어서 예시이고, 본 발명이 그것으로 한정되는 것은 아니다. 예시되어 있지 않은 무수한 변형예가, 본 발명의 범위로부터 벗어나지 않고서 상정될 수 있는 것으로 해석된다.
1 : 탄화규소 반도체 기판
2 : 에피택셜층
3, 3a, 3c : 트렌치
4, 4a, 4c : 웰층
5 : 소스 영역
6 : 드레인 전극
7, 7a, 7b, 7c, 7d : 게이트 산화막
8, 8a, 8b, 8c, 8d : 게이트 전극
9 : 콘택트 영역
10 : 실리사이드막
11, 11a, 11c : 층간 절연막
12, 12a, 12c : 소스 전극
13, 13a : 표층 불순물층
14 : 상층 불순물층
20 : 레지스트

Claims (7)

  1. 제 1 도전형의 탄화규소 반도체 기판상에 형성된, 제 1 도전형의 에피택셜층과,
    상기 에피택셜층 표층에 부분적으로 형성된 트렌치와,
    상기 트렌치의 측면 및 저면을 따라 형성된, 제 2 도전형의 웰층과,
    상기 트렌치의 저면에 있어서의 상기 웰층 표층에 형성된, 제 1 도전형의 소스 영역과,
    상기 트렌치의 측면을 따라 형성되고, 또한, 일단이 상기 소스 영역에 도달하도록 형성된 게이트 절연막과,
    상기 트렌치의 측면을 따라 형성되고, 또한, 상기 게이트 절연막상에 형성된 게이트 전극과,
    상기 소스 영역상에 형성된 소스 전극과,
    상기 탄화규소 반도체 기판 이면에 형성된 드레인 전극
    을 구비하고,
    상기 웰층의 일단이, 상기 에피택셜층 표층의 상기 트렌치가 형성되어 있지 않은 트렌치 비형성 영역에 도달하도록 형성되고,
    상기 게이트 절연막이, 상기 트렌치 비형성 영역의 상기 웰층상에 있어서도 형성되고,
    상기 트렌치 비형성 영역의 상기 웰층의 상면에 있어서의 표층으로부터 상기 에피택셜층의 상면에 있어서의 표층에 도달하도록 형성된, 제 1 도전형의 표층 불순물층을 더 구비하고,
    상기 표층 불순물층이, 상기 에피택셜층보다 높은 불순물 농도를 갖는
    것을 특징으로 하는 탄화규소 반도체 장치.
  2. 제 1 도전형의 탄화규소 반도체 기판상에 형성된, 제 1 도전형의 에피택셜층과,
    상기 에피택셜층 표층에 부분적으로 형성된 트렌치와,
    상기 트렌치의 측면 및 저면을 따라 형성된, 제 2 도전형의 웰층과,
    상기 트렌치의 저면에 있어서의 상기 웰층 표층에 형성된, 제 1 도전형의 소스 영역과,
    상기 트렌치의 측면을 따라 형성되고, 또한, 일단이 상기 소스 영역에 도달하도록 형성된 게이트 절연막과,
    상기 트렌치의 측면을 따라 형성되고, 또한, 상기 게이트 절연막상에 형성된 게이트 전극과,
    상기 소스 영역상에 형성된 소스 전극과,
    상기 탄화규소 반도체 기판 이면에 형성된 드레인 전극
    을 구비하고,
    상기 웰층의 일단이, 상기 에피택셜층 표층의 상기 트렌치가 형성되어 있지 않은 트렌치 비형성 영역에 도달하도록 형성되고,
    상기 게이트 절연막이, 상기 트렌치 비형성 영역의 상기 웰층상에 있어서도 형성되고,
    상기 트렌치의 측면 및 상기 트렌치 비형성 영역에 있어서의 상기 에피택셜층 상층에 형성된, 제 1 도전형의 상층 불순물층을 더 구비하고,
    상기 상층 불순물층이, 상기 에피택셜층보다 높은 불순물 농도를 갖고, 또한, 상기 웰층보다 두껍게 형성되어 있는
    것을 특징으로 하는 탄화규소 반도체 장치.
  3. 제 1 도전형의 탄화규소 반도체 기판상에 형성된, 제 1 도전형의 에피택셜층과,
    상기 에피택셜층 표층에 부분적으로 형성된 트렌치와,
    상기 트렌치의 측면 및 저면을 따라 형성된, 제 2 도전형의 웰층과,
    상기 트렌치의 저면에 있어서의 상기 웰층 표층에 형성된, 제 1 도전형의 소스 영역과,
    상기 트렌치의 측면을 따라 형성되고, 또한, 일단이 상기 소스 영역에 도달하도록 형성된 게이트 절연막과,
    상기 트렌치의 측면을 따라 형성되고, 또한, 상기 게이트 절연막상에 형성된 게이트 전극과,
    상기 소스 영역상에 형성된 소스 전극과,
    상기 탄화규소 반도체 기판 이면에 형성된 드레인 전극
    을 구비하고,
    상기 게이트 전극이, 상기 에피택셜층 표층의 상기 트렌치가 형성되어 있지 않은 트렌치 비형성 영역에 있어서의, 상기 웰층이 형성되어 있지 않은 상기 에피택셜층상에 있어서는 형성되어 있지 않은
    것을 특징으로 하는 탄화규소 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 웰층의 일단이, 상기 에피택셜층 표층의 상기 트렌치가 형성되어 있지 않은 트렌치 비형성 영역에 도달하도록 형성되고,
    상기 게이트 절연막이, 상기 트렌치 비형성 영역의 상기 웰층상에 있어서도 형성되고,
    상기 게이트 절연막의 두께는, 상기 트렌치 비형성 영역의 상기 웰층상에 형성된 부분이, 상기 트렌치의 측면을 따라 형성된 부분보다 두꺼운
    것을 특징으로 하는 탄화규소 반도체 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 트렌치의 측면이, 상기 에피택셜층 표면과 직교하는 방향으로 형성되어 있는 것을 특징으로 하는 탄화규소 반도체 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 게이트 전극이, 상기 에피택셜층 표층의 상기 트렌치가 형성되어 있지 않은 트렌치 비형성 영역의 상기 웰층상에 있어서도 형성되어 있는 것을 특징으로 하는 탄화규소 반도체 장치.
  7. 삭제
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269921B2 (en) * 2014-12-22 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Fin field effect transistors having conformal oxide layers and methods of forming same
US20190319102A1 (en) * 2016-11-25 2019-10-17 Sumitomo Electrc Industries, Ltd. Semiconductor device
CN107681001B (zh) * 2017-07-24 2020-04-07 中国电子科技集团公司第五十五研究所 一种碳化硅开关器件及制作方法
KR102406116B1 (ko) * 2018-04-27 2022-06-07 현대자동차 주식회사 반도체 소자 및 그 제조 방법
EP4053916B1 (en) 2021-03-01 2024-07-03 Hitachi Energy Ltd Power semiconductor device
US20230335595A1 (en) * 2022-04-13 2023-10-19 Leap Semiconductor Corp. Silicon carbide semiconductor power transistor and method of manufacturing the same
KR20240127691A (ko) * 2023-02-16 2024-08-23 현대모비스 주식회사 전력 반도체 소자
CN116387348B (zh) * 2023-04-27 2023-10-27 南京第三代半导体技术创新中心有限公司 一种精确控制短沟道的平面型SiC MOSFET及其制造方法
US20250142879A1 (en) * 2023-10-30 2025-05-01 Hon Young Semiconductor Corporation Semiconductor device and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283692A (ja) * 2008-05-22 2009-12-03 Toyota Central R&D Labs Inc 半導体装置の製造方法
US20120112266A1 (en) * 2010-11-10 2012-05-10 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5907169A (en) * 1997-04-18 1999-05-25 Megamos Corporation Self-aligned and process-adjusted high density power transistor with gate sidewalls provided with punch through prevention and reduced JFET resistance
JP3180895B2 (ja) * 1997-08-18 2001-06-25 富士電機株式会社 炭化けい素半導体装置の製造方法
JP4296633B2 (ja) 1998-05-20 2009-07-15 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4029595B2 (ja) * 2001-10-15 2008-01-09 株式会社デンソー ＳｉＣ半導体装置の製造方法
JP5098293B2 (ja) * 2006-10-30 2012-12-12 富士電機株式会社 ワイドバンドギャップ半導体を用いた絶縁ゲート型半導体装置およびその製造方法
US7880200B2 (en) * 2007-09-28 2011-02-01 Infineon Technologies Austria Ag Semiconductor device including a free wheeling diode

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283692A (ja) * 2008-05-22 2009-12-03 Toyota Central R&D Labs Inc 半導体装置の製造方法
US20120112266A1 (en) * 2010-11-10 2012-05-10 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing the same

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