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KR101792381B1 - 전자부품 및 그 제조방법 - Google Patents

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KR101792381B1
KR101792381B1 KR1020160000340A KR20160000340A KR101792381B1 KR 101792381 B1 KR101792381 B1 KR 101792381B1 KR 1020160000340 A KR1020160000340 A KR 1020160000340A KR 20160000340 A KR20160000340 A KR 20160000340A KR 101792381 B1 KR101792381 B1 KR 101792381B1
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KR
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metal layer
layer
copper
electronic component
metal
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이해준
마코토 코사키
박지현
임종봉
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삼성전기주식회사
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Abstract

본 개시는 유전체층, 및 상기 유전체층을 사이에 두고 배치된 제 1 금속층 및 제 2 금속층, 을 포함하는 바디부; 및 상기 바디부 내에 배치되며, 상기 바디부를 관통하되 상기 제 1 및 제 2 금속층과 각각 선택적으로 연결된 제 1 비아 및 제 2 비아, 를 포함하는 비아부; 를 포함하며, 상기 제 1 및 제 2 금속층은 서로 다른 금속 물질을 포함하는, 전자부품 및 그 제조방법에 관한 것이다.

Description

전자부품 및 그 제조방법{ELECTRONIC COMPONENT AND MANUFATURING METHOD FOR THE SAME}
본 개시는 전자부품 및 그 제조방법에 관한 것이다.
커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 소형 전자부품은 보통 유전체로 이루어진 바디, 상기 바디 내부에 배치된 내부전극 및 상기 내부전극과 접속되도록 바디 표면에 배치된 외부전극을 구비한다. 이들 전자부품 중 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 전자부품으로서 널리 사용되고 있다.
최근 소형 전자부품을 회로보드의 제한된 공간에 표면 실장(SMT: Surface Mount Technology)하거나, 또는 회로보드 내에 내장(Embedded)하는 기술이 활발히 개발되고 있으며, 이를 위해서 기존의 성능은 유지하되, 전자부품의 사이즈 및 두께를 현저히 감소시키는 기술이 요구되고 있다.
등록특허공보 제10-0586962호 공개특허공보 제 10-2014-0011765호 공개특허공보 제 10-2015-0064522호
본 개시의 여러 목적 중 하나는 기존의 성능은 유지하되, 사이즈 및 두께를 현저히 감소시킬 수 있는, 새로운 구조의 전자부품 및 이를 효율적으로 제조할 수 있는 방법을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 서로 다른 물질을 포함하는 복수의 금속층을 유전체층을 사이에 두고 배치하되, 이들을 외부전극과 연결하는 수단으로 이들과 선택적으로 연결되는 복수의 비아를 이용하는 것이다.
본 개시의 여러 효과 중 일 효과로서 기존의 성능은 유지하되, 사이즈 및 두께를 현저히 감소시킬 수 있는, 새로운 구조의 전자부품 및 이를 효율적으로 제조할 수 있는 방법을 제공할 수 있다.
이때, 본 개시에서 제공하는 새로운 구조의 전자부품은 별도의 패터닝 공정 없이 금속층과 유전체층을 일괄 형성한 후에 비아를 형성하여 금속층과 외부전극을 전기적으로 연결할 수 있다.
또한, 본 개시에서 제공하는 새로운 구조의 전자부품은 내부전극을 형성하기 위하여 매번 대기중으로 꺼내어 포토리소그래피 또는 쉐도우 마스크를 이용하여 각각의 내부전극을 형성할 필요가 없다.
또한, 본 개시에서 제공하는 새로운 구조의 전자부품은 이종재료의 금속층 각각을 하나의 비아로 연결할 수 있기 때문에, 최소한의 비아를 통하여 내부전극으로 이용되는 금속층을 외부전극과 연결할 수 있다.
또한, 본 개시에서 제공하는 새로운 구조의 전자부품은 내부전극으로 이용되는 금속층이 바디 내부에 형성된 비아를 통하여 외부전극과 연결되기 때문에, 외부전극으로 인가되는 응력(Stress)를 한 방향으로 집중하지 않고 분산시킬 수 있다.
또한, 본 개시에서 제공하는 새로운 구조의 전자부품은 측면 가공이 별도로 불필요하기 때문에, 칩(chip) 단위가 아닌 와이퍼(wafer) 단위의 공정이 가능하다.
도 1은 일례에 따른 전자부품을 개략적으로 나타낸 사시도다.
도 2는 도 1의 전자부품의 개략적인 I-I'면 절단 단면도다.
도 3은 도 2의 전자부품의 A1 영역 및 B1 영역의 개략적인 확대 단면도다.
도 4 내지 도 7은 도 1의 전자부품의 개략적인 제조 일례를 나타낸다.
도 8은 다른 일례에 따른 전자부품을 개략적으로 나타낸 사시도다.
도 9는 도 8의 전자부품의 개략적인 Ⅱ-Ⅱ'면 절단 단면도다.
도 10은 도 9의 전자부품의 A2 영역 및 B2 영역의 개략적인 확대 단면도다.
도 11은 다른 일례에 따른 전자부품을 개략적으로 나타낸 사시도다.
도 12는 도 11의 전자부품의 개략적인 Ⅲ-Ⅲ'면 절단 단면도다.
도 13은 도 11의 전자부품의 개략적인 Ⅳ-Ⅳ'면 절단 단면도다.
도 14는 다른 일례에 따른 전자부품을 개략적으로 나타낸 사시도다.
도 15는 도 14의 전자부품의 개략적인 Ⅴ-Ⅴ'면 절단 단면도다.
도 16은 전자부품이 실장된 회로보드의 일례를 개략적으로 나타낸 단면도다.
도 17은 전자부품이 내장된 회로보드의 일례를 개략적으로 나타낸 단면도다.
도 18은 전자부품이 실장된 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 19는 전자부품이 실장된 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
한편, 설명의 편의상 전자부품을 박막 커패시터 구조를 기초로 설명하지만, 본 개시가 반드시 이에 한정되는 것은 아니며, 회로보드 등에 실장 되거나 내장될 수 있는 다른 종류의 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 소형 전자부품에도 본 개시의 내용이 적용될 수 있음은 물론이다.
도 1은 일례에 따른 전자부품을 개략적으로 나타낸 사시도다.
도 2는 도 1의 전자부품의 개략적인 I-I'면 절단 단면도다.
도 3은 도 2의 전자부품의 A1 영역 및 B1 영역의 개략적인 확대 단면도다.
도면을 참조하면, 일례에 따른 전자부품(10A)은 유전체층(230), 및 유전체층(230)을 사이에 두고 배치된 제 1 금속층(210) 및 제 2 금속층(200), 을 포함하는 바디부(200); 및 바디부(200) 내에 배치되며, 바디부(200)를 관통하되 제 1 및 제 2 금속층(210, 220)과 각각 선택적으로 연결된 제 1 비아(251) 및 제 2 비아(252), 를 포함하는 비아부(250); 및 바디부(200) 상에 배치되며, 제 1 및 제 2 비아(210, 220)와 각각 연결된 제 1 외부전극 및 제 2 외부전극(301, 302), 을 포함하는 전극부(300); 를 포함한다. 이때, 제 1 금속층(210) 및 제 2 금속층(200)은 서로 다른 금속 물질을 포함한다.
일반적으로, 전자부품, 예를 들면, 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 소형 전자부품은 상술한 바와 같이 유전체로 이루어진 바디, 바디 내부에 배치된 내부전극 및 상기 내부전극과 접속되도록 바디 표면에 배치된 외부전극을 구비한다. 이때, 내부전극은 통상 유전체를 사이에 두고 바디의 임의의 서로 다른 둘 이상의 면을 통하여 교대로 인출되며, 이러한 바디의 외면에는 교대로 인출되는 내부전극과 각각 연결되도록 외부전극이 각각 배치된다.
그런데, 이러한 구조의 소형 전자부품은 내부전극과 유전체층의 일괄 적층 전에 각각의 내부전극을 유전체층에 패터닝하는 공정이 필요하다. 이때, 각각의 내부전극은 매번 대기중으로 꺼내어 포토리소그래피 또는 쉐도우 마스크를 이용하여 형성해야 한다. 즉, 공정이 복잡하며 공정 비용이 다소 과할 수 있다.
또한, 이러한 구조의 소형 전자부품은 내부전극은 통상 유전체를 사이에 두고 바디의 임의의 서로 다른 둘 이상의 면을 통하여 교대로 인출되며, 이러한 바디의 외면에는 교대로 인출되는 내부전극과 각각 연결되도록 외부전극이 각각 배치되기 때문에, 외부전극으로 인가되는 응력(Stress)이 한 방향으로 집중될 수 있다. 따라서, 내부전극과 외부전극간에 계면 박리가 발생할 수 있다.
반면, 일례에 따른 전자부품, 예를 들면, 박막 커패시터는 별도의 패터닝 공정 없이 금속층과 유전체층을 일괄 형성한 후에 비아를 형성하여 금속층과 외부전극을 전기적으로 연결할 수 있으며, 내부전극을 형성하기 위하여 매번 대기중으로 꺼내어 포토리소그래피 또는 쉐도우 마스크를 이용하여 각각의 내부전극을 형성할 필요가 없다. 더불어, 별도의 바디 측면 가공이 불필요하기 때문에, 칩(chip) 단위가 아닌 와이퍼(wafer) 단위의 공정이 가능하다. 따라서, 공정이 보다 간단하며, 공정 비용 절감이 가능하다.
또한, 일례에 따른 전자부품, 예를 들면, 박막 커패시터는 이종재료의 금속층 각각을 하나의 비아로 연결할 수 있기 때문에, 최소한의 비아를 통하여 내부전극으로 이용되는 금속층을 외부전극과 연결할 수 있다. 필요에 따라서는, 후술하는 바와 같이 비아의 크기나 수를 조절할 수 있으며, 이를 통하여 직류 저항(ESR)을 조절할 수 있는 등, 바디 내부의 설계 자유도가 매우 높다.
또한, 일례에 따른 전자부품, 예를 들면, 박막 커패시터는 내부전극으로 이용되는 금속층이 바디 내부에 형성된 비아를 통하여 외부전극과 연결되기 때문에, 외부전극으로 인가되는 응력(Stress)를 한 방향으로 집중하지 않고 분산시킬 수 있다. 따라서, 금속층과 전극간의 계면 박리를 방지할 수 있다.
이하, 도면을 참조하여 일례에 따른 전자부품을 구성하는 각각의 구성에 대하여 보다 자세히 설명한다.
바디부(200)는 전자부품(100)의 기본 형상을 제공한다. 바디부(200)의 형상에는 특별한 제한이 있는 것은 아니며, 예를 들면 도시된 바와 같이 대략 육면체 형상으로 이루어질 수 있다. 예를 들면, 바디부(200)는 제 1 방향으로 대향하는 제 1 면 및 제 2 면, 제 2 방향으로 대향하며 상기 제 1 면 및 제 2 면을 연결하는 제 3 면 및 제 4 면, 제 3 방향으로 대향하며 제 1 면 및 제 2 면을 연결하는 제 5 면 및 제 6 면을 가질 수 있다. 소성 과정에서 바디부(200) 물질의 소성 수축으로 인하여 바디부(200)가 완전한 직선을 가진 육면체 형상을 가지지는 못할 수 있으며, 필요에 따라서 모퉁이를 연마하는 공정을 수행하기 때문에 바디부(200)의 모퉁이 부분이 둥글 수 있으나, 실질적으로 육면체 형상을 가질 수는 있다.
바디부(200)는 기본적으로 복수의 금속층(210, 220)과 복수의 금속층(210, 220) 사이에 배치되는 복수의 유전체층(230)을 포함한다. 복수의 금속층(210, 220)은 서로 다른 금속 물질을 포함하는 제 1 금속층(210) 및 제 2 금속층(220)을 포함하며, 제 1 금속층(210) 및 제 2 금속층(220)은 유전체층(230)을 사이에 두고 교대로 적층된다. 복수의 유전체층(230)은 기본적으로 제 1 금속층(210) 및 제 2 금속층(220) 사이에 배치되지만, 이에 한정되는 것은 아니며, 제 1 금속층(210) 하부 또는 제 2 금속층(220)의 상부 에도 배치될 수 있다. 복수의 금속층(210, 220) 및 복수의 유전체층(230)의 수는 특별히 한정되지 않으며, 설계 사항에 따라서 달라질 수 있으며, 그 두께 역시 설계 사항에 따라서 달라질 수 있다.
바디부(200)를 구성하는 복수의 금속층(210, 220)은 전자부품의 내부전극의 역할을 수행한다. 복수의 금속층(210, 220)은 서로 다른 금속 물질을 포함하는 제 1 금속층 및 제 2 금속층(210, 220)을 포함한다. 제 1 금속층 및 제 2 금속층(210, 220)은 서로 중첩되어 용량을 형성한다. 제 1 금속층 및 제 2 금속층(210, 220)은 각각 제 1 외부전극 및 제 2 외부전극(301, 302)를 통하여 반대 극성의 전압이 인가된다. 제 1 금속층 및 제 2 금속층(210, 220)의 금속 물질이 달라야만 후술하는 공정에서 선택적 식각이 가능하다. 제 1 금속층 및 제 2 금속층(210, 220)을 조합하는 금속 물질의 조합은, 선택적 식각이 가능한 것이라면 어느 것이나 가능하다.
제 1 금속층 및 제 2 금속층(210, 220)에 사용될 수 있는 금속 물질의 조합의 다양한 예를 하기 [표 1]에 나타내었다. 이러한 조합을 사용하는 경우, 비아 홀 내부에서 금속층이 선택적으로 식각되기 용이하다. 다만, 이는 예시에 불과하며, 선택적 식각이 가능한 조합이라면 이 외에도 다른 금속층의 조합이 사용될 수 있음은 물론이다. 또한, 제 1 금속층 및 제 2 금속층(210, 220)이 하기 조합에서 사용된 금속 물질 외에 다른 금속 물질을 추가로 더 포함할 수 있음은 물론이다.
제 1 금속 물질 제 1 금속 물질과 조합 가능한 제 2 금속 물질
알루미늄(Al) 구리(Cu)
크롬(Cr) 구리(Cu), 금(Au)
구리(Cu) 알루미늄(Al), 크롬(Cr), 니켈(Ni), 티타늄(Ti), 텅스텐(W)
금(Au) 크롬(Cr), 티타늄(Ti)
니켈(Ni) 구리(Cu), 티타늄(Ti)
티타늄(Ti) 구리(Cu), 금(Au), 니켈(Ni), 텅스텐(W)
텅스텐(W) 구리(Cu), 티타늄(Ti)
바디부(200)를 구성하는 복수의 유전체층(230)은 높은 유전율을 갖는 세라믹 분말을 포함하는 것일 수 있으며, 이때 세라믹 분말은, 예를 들면, 티탄산바륨(BT)계 분말, 티탄산바륨스트론튬(BST)계 분말 등을 사용할 수 있으나, 이에 한정되는 것은 아니며, 다른 공지의 세라믹 분말을 이용할 수도 있음은 물론이다.
바디부(200)의 최외측, 즉 최상측에는, 필요에 따라서, 절연층(240)이 배치될 수 있다. 절연층(240)은 금속층(210, 220)을 외부로부터 보호하는 역할을 수행하며, 외부전극(301, 302)을 형성하기 위한 패턴을 제공하는 역할을 수행한다. 절연층(240)은 절연 물질을 포함하는 것이라면 어떠한 재료든 사용될 수 있으나, 포토리소그래피 공법을 사용하기 위해서는, 감광성 절연(Photo Imagable Dielectric: PID) 물질을 포함하는 것이 바람직할 수 있다.
바디부(220)의 내부에는 바디부(220)를 관통하며 제 1 금속층 및 제 2 금속층(210, 220)과 각각 선택적으로 연결되는 제 1 비아 및 제 2 비아(251, 252)를 포함하는 비아부(250)가 배치된다. 제 1 비아 및 제 2 비아(251, 252)는 각각 제 1 및 제 2 외부전극(301, 302)과 연결된다. 그 결과, 제 1 금속층(210), 제 1 비아(251), 및 제 1 외부전극(301)이 전기적으로 연결된다. 또한, 제 2 금속층(220), 제 2 비아(252), 및 제 2 외부전극(302)이 전기적으로 연결된다. 제 1 비아(251)은 제 2 금속층(252)과는 전기적으로 절연된다. 제 2 비아(252)는 제 1 금속층(251)과는 전기적으로 절연된다. 그 결과, 제 1 금속층(210), 제 2 비아(252), 및 제 2 외부전극(302)이 전기적으로 절연된다. 또한, 제 2 금속층(220), 제 1 비아(251), 및 제 1 외부전극(301)이 전기적으로 연결된다. 제 1 비아 및 제 2 비아(251, 252)의 수평 단면 형상은 특별히 한정되지 않으며, 예를 들면, 대략 서로 동일하거나 상이한 지름 D1, D2 를 갖는 원형 형상일 수 있으나, 이에 한정되는 것은 아니며, 타원 형상, 사각 형상 등 어느 것이든 적용될 수 있다. 제 1 비아 및 제 2 비아(251, 252)는 도전성 물질, 예를 들면, 금(Au), 은(Ag), 구리(Cu), 백금(Pt), 알루미늄(Al), 니켈(Ni), 주석(Sn) 또는 이들의 합금 등을 포함할 수 있다.
바디부(200)를 구성하는 복수의 금속층(210, 220)은 복수의 절연막(215, 225)을 통하여 복수의 비아(251, 252)와 선택적으로 절연된다. 예를 들면, 제 1 금속층(210)은 제 1 금속층(210)과 제 2 비아(252) 사이에 배치된 제 1 절연막(215)에 의하여 제 2 비아(252)와는 전기적으로 절연된다. 또한, 제 2 금속층(220)은 제 2 금속층(220)과 제 1 비아(251) 사이에 배치된 제 2 절연막(225)에 의하여 제 1 비아(251)와는 전기적으로 절연된다. 제 1 절연막(215)은 제 1 금속층(210)과 동일한 층에 배치되며, 해당 층에서 제 2 비아(252)를 둘러싼다. 제 2 절연막(225)은 제 2 금속층(220)과 동일한 층에 배치되며, 해당 층에서 제 1 비아(251)를 둘러싼다. 제 1 절연막(215)의 제 1 금속층(210)과 접하는 면은 라운드 형상을 가질 수 있으며, 예를 들면, 그 모퉁이가 대략 반지름 R1을 갖는 라운드 형상을 가질 수 있다. 제 2 절연막(225)의 제 2 금속층(220)과 접하는 면 역시 라운드 형상을 가질 수 있으며, 예를 들면, 그 모퉁이가 대략 반지름 R2를 갖는 라운드 형상을 가질 수 있다. 제 1 절연막및 제 2 절연막(215, 225)의 재질은 특별히 한정되지 않으며, 절연이 가능한 것이라면 어떠한 재질도 적용될 수 있다. 예를 들면, 공지의 열경화성 수지, 예컨대 에폭시 수지, 폴리이미드 수지 등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
바디부(200)의 외부에는 제 1 비아 및 제 2 비아(251, 252)를 통하여 제 1 금속층 및 제 2 금속층(210, 220)과 각각 연결되는 제 1 외부전극 및 제 2 외부전극(301, 302)을 포함하는 전극부(300)가 배치된다. 제 1 외부전극 및 제 2 외부전극(301, 302)은 바디부(200)의 최상측에 배치된 절연층(240) 상에 서로 이격되어 배치될 수 있으나, 이에 한정되는 것은 아니다. 제 1 외부전극 및 제 2 외부전극(301, 302)은 도전성 물질, 예를 들면, 제 1 비아 및 제 2 비아(251, 252)와 마찬가지로 금(Au), 은(Ag), 구리(Cu), 백금(Pt), 알루미늄(Al), 니켈(Ni), 주석(Sn) 또는 이들의 합금 등을 포함할 수 있으며, 형성 방법에 따라서는 전부 또는 일부가 제 1 비아 및 제 2 비아(251, 252)와 일체화될 수도 있다. 제 1 외부전극 및 제 2 외부전극(301, 302)은 다중 층으로 구성될 수도 있으며, 예를 들면, 구리(Cu) 층 및 니켈(Ni)/주석(Sn)층으로 구성될 수 있고, 구리(Cu)층, 도전성 에폭시(epoxy) 수지층, 및 니켈(Ni)/주석(Sn)층으로 구성될 수 있으나, 이에 한정되는 것은 아니다. 한편, 전자부품(10A)의 전자기기에의 적용 형태에 따라서는 전극부(300)가 생략되거나, 또는 이와 다른 형태로, 예를 들면 바디부(200)의 측면을 커버하는 형태로 배치될 수도 있다.
바디부(200)의 외부에는, 필요에 따라서, 바디부(200)를 지지하는 지지부(100)가 배치될 수 있다. 지지부(100)로는 통상의 기판(100)이 사용될 수 있으며, 기판(100)은 바디부(100) 최하측에 배치될 수 있다. 통상 바디부(200)는 박막으로 형성되기 때문에 전자부품(10A)에 강성을 유지하기 위하여 이러한 기판(100)이 사용될 수 있다. 기판(100)의 재질은 특별히 제한되지 않으며, 금속 재질일 수도 있고, 세라믹 재질일 수도 있으며, 글라스 재질일 수도 있다. 대량으로 생산하기 위한 목적으로, 기판(100)은 실리콘(Si) 와이퍼(wafer)일 수도 있다.
도 4 내지 도 7은 도 1의 전자부품의 개략적인 제조 일례를 나타낸다.
도면을 참조하면, 일례에 따른 전자부품(10A)의 제조방법은, 기판(100) 상에 제 1 금속층(210), 유전체층(230), 및 제 2 금속층(220)을, 이 순서로 형성하는 단계; 제 1 금속층(210), 유전체층(230), 및 제 2 금속층(220)을 관통하는 제 2 비아 홀(252H)을 형성하는 단계; 제 2 비아 홀(252H)의 내벽 중 제 1 금속층(210)의 일부 만을 제 1 식각액으로 선택적으로 식각하여 제 1 홈부(215H)를 형성하는 단계; 제 1 금속층(210), 유전체층(230), 및 제 2 금속층(220)을 관통하는 제 1 비아 홀(251H)을 형성하는 단계; 제 1 비아 홀(251H)의 내벽 중 상기 제 1 금속층(210)의 일부 만을 제 2 식각액으로 선택적으로 식각하여 제 2 홈부(225H)를 형성하는 단계; 제 1 홈부(215H) 및 제 2 홈부(225H)에 각각 절연 물질을 채워 제 1 절연막(215) 및 제 2 절연막(225)을 형성하는 단계; 제 1 비아 홀(251H) 및 상기 제 2 비아 홀(252H)을 도전성 물질로 채워 제 1 비아(251) 및 제 2 비아(252)를 형성하는 단계; 및 제 1 비아(251) 및 제 2 비아(252)와 각각 연결되는 제 1 외부전극(301) 및 제 2 외부전극(302)을 형성하는 단계; 를 포함한다.
이하, 도면을 참조하여 일례에 따른 전자부품의 제조방법을 구성하는 공정에 대하여 보다 자세히 설명하되, 상술한 내용과 중복되는 내용은 생략한다.
공정 1001을 참조하면, 먼저 기판(100)을 준비한다. 기판(100)은 대용량 사이즈일 수 있으며, 이를 이용하여 동시에 복수의 바디부(200)를 형성하고, 이를 개별 칩으로 절단하여, 한 번의 공정으로 복수의 전자부품(10A)을 제조할 수도 있다.
공정 1002를 참조하면, 기판(100) 상에 제 1 금속층(210)을 형성한다. 제 1 금속층(210)은 공지의 증착 공정을 통하여 형성할 수 있다. 예를 들면, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering) 등으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
공정 1003을 참조하면, 제 1 금속층(210) 상에 유전체층(230)을 형성한다. 유전체층(230)은 세라믹 분말을 포함하는 슬러리를 제 1 금속층(210) 상에 도포 및 건조하여 형성 할 수 있다. 또는, 제 1 금속층(210) 형성과 마찬가지로 공지의 증착 공정을 통하여 형성할 수 있다. 예를 들면, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering) 등으로 형성할 수 있으나, 이에 한정되는 것은 아니다. 필요에 따라서는, 세라믹 분말을 포함하는 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 별도의 세라믹 그린 시트를 마련한 후, 이들을 각각 필요에 따라 적층하는 방법으로 형성할 수도 있다.
공정 1004를 참조하면, 유전체층(230) 상에 제 2 금속층(220)을 형성한다. 제 2 금속층(220) 역시 공지의 증착 공정을 통하여 형성할 수 있다. 예를 들면, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering) 등으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
공정 1005를 참조하면, 설계 사항에 맞춰서, 공정 1002 ~ 1004를 적절히 반복하여 제 1 금속층(210), 유전체층(230), 및 제 2 금속층(220)을 더 형성한다. 도면에 도시한바 보다 더 많이 형성할 수도 있으며, 경우에 따라서는 공정 1005 없이 공정 1002 ~ 1004 만으로만 바디를 형성할 수도 있다.
공정 1006을 참조하면, 형성된 제 1 금속층(210), 유전체층(230), 및 제 2 금속층(220) 중 최상측에 배치된 층 위에 절연층(240)을 형성한다. 절연층(240)은 포토 레지스트층일 수 있으며, 필요에 따라서는 절연층(240)에 공지의 포토 리소그래피 공법으로 제 2 비아(252)를 형성하기 위한 제 2 예비 홀 패턴(242H)을 형성할 수 있다.
공정 1007을 참조하면, 절연층(240)에 형성한 제 2 예비 패터닝(242H)을 이용하여 제 1 금속층(210), 유전체층(230), 및 제 2 금속층(220)을 관통하는 제 2 비아 홀(252H)을 형성한다. 제 2 비아 홀(252H)은 레이저 및/또는 기계적 드릴 가공 등을 이용하여 형성할 수 있다. 또는, 제 1 금속층(210), 유전체층(230), 및 제 2 금속층(220)을 모두 식각할 수 있는 공지의 식각액을 이용하여 형성할 수도 있다. 그 외에도 다른 공지의 방법으로 형성할 수 있다.
공정 1008을 참조하면, 제 1 금속층(210) 만을 선택적으로 식각하는 제 1 식각액을 이용하여 제 2 비아 홀(252H)의 내벽 중 제 1 금속층(210)의 일부를 식각하여 제 1 홈부(215H)를 형성한다. 제 1 홈부(215H)는 제 1 금속층(210)이 제거되어 형성된 것이며, 제 1 금속층(210)과 접하는 면은 상술한 바와 같이 라운드 형상일 수 있다. 제 1 금속층(210)과 다른 금속 물질을 포함하는 제 2 금속층(220)과 유전체층(230)은 실질적으로 식각되지 않는다. 즉, 제 1 식각액으로는 제 1 금속층(210) 만을 선택적으로 식각할 수 있는 식각액을 사용한다. 선택적 식각은 금속의 성질에 의하여 결정되며, 따라서 제 1 식각액은 상술한 제 1 금속층(210) 및 제 2 금속층(220)의 조합에 맞춰서 시중에 판매되는 적절한 식각액을 사용할 수 있다.
공정 1009를 참조하면, 제 2 예비 홀 패턴(242H), 제 2 비아 홀(252H) 및 제 1 홈부(215H)를 절연층(240) 재료로 채운다. 제 2 절연층(240)에는 필요에 따라서는 공지의 포토 리소그래피 공법으로 제 1 비아(251)를 형성하기 위한 제 1 예비 홀 패턴(241H)을 형성할 수 있다.
공정 1010을 참조하면, 절연층(240)에 형성한 제 1 예비 패터닝(241H)을 이용하여 제 1 금속층(210), 유전체층(230), 및 제 2 금속층(220)을 관통하는 제 1 비아 홀(251H)을 형성한다. 제 1 비아 홀(251H)은 레이저 및/또는 기계적 드릴 가공 등을 이용하여 형성할 수 있다. 또는, 제 1 금속층(210), 유전체층(230), 및 제 2 금속층(220)을 모두 식각할 수 있는 공지의 식각액을 이용하여 형성할 수도 있다. 그 외에도 다른 공지의 방법으로 형성할 수 있다.
공정 1011을 참조하면, 제 2 금속층(220) 만을 선택적으로 식각하는 제 2 식각액을 이용하여 제 1 비아 홀(251H)의 내벽 중 제 2 금속층(220)의 일부를 식각하여 제 2 홈부(225H)를 형성한다. 제 2 홈부(225H)는 제 2 금속층(220)이 제거되어 형성된 것이며, 제 2 금속층(220)과 접하는 면은 상술한 바와 같이 라운드 형상일 수 있다. 제 2 금속층(220)과 다른 금속 물질을 포함하는 제 1 금속층(210)과 유전체층(230)은 실질적으로 식각되지 않는다. 즉, 제 2 식각액으로는 제 2 금속층(220) 만을 선택적으로 식각할 수 있는 식각액을 사용한다. 선택적 식각은 금속의 성질에 의하여 결정되며, 따라서 제 2 식각액은 상술한 제 1 금속층(210) 및 제 2 금속층(220)의 조합에 맞춰서 시중에 판매되는 적절한 식각액을 사용할 수 있다.
공정 1012를 참조하면, 제 1 예비 홀 패턴(241H), 제 1 비아 홀(251H) 및 제 2 홈부(225H)를 절연층(240) 재료로 채운다. 다만, 이는 선택적인 공정으로, 필요에 따라서는 생략할 수 있다.
공정 1013을 참조하면, 제 1 예비 홀 패턴(241H), 제 2 예비 홀 패턴(242H), 제 1 비아 홀(251H), 제 2 비아 홀(252H), 제 1 홈부(215H), 및 제 2 홈부(225H)에 채워진 절연층(240) 재료를 제거한다. 이는 절연층(240)만을 제거할 수 있는 공지의 식각액을 이용하여 수행할 수 있다.
공정 1014를 참조하면, 제 1 예비 홀 패턴(241H), 제 2 예비 홀 패턴(242H), 제 1 비아 홀(251H), 제 2 비아 홀(252H), 제 1 홈부(215H), 및 제 2 홈부(225H)을 절연 물질로 코팅한 후, 제 1 예비 홀 패턴(241H), 제 2 예비 홀 패턴(242H), 제 1 비아 홀(251H), 및 제 2 비아 홀(252H)에 채워진 절연 물질을 제거한 후, 경화하는 방법으로 제 1 홈부(215H) 및 제 2 홈부(225H)를 채우는 제 1 절연막(215) 및 제 2 절연막(225)을 형성한다. 다만, 이 외에 다른 방법으로 제 1 홈부(215H) 및 제 2 홈부(225H)를 채워 제 1 절연막(215) 및 제 2 절연막(225)을 형성할 수도 있다.
공정 1015를 참조하면, 제 1 예비 홀 패턴(241H), 제 2 예비 홀 패턴(242H), 제 1 비아 홀(251H), 및 제 2 비아 홀(252H)을 도전성 물질로 채워 제 1 비아(251) 및 제 2 비아(252)를 형성한다. 제 1 예비 홀 패턴(241H), 제 2 예비 홀 패턴(242H), 제 1 비아 홀(251H), 및 제 2 비아 홀(252H)을 도전성 물질로 채우는 방법은 특별히 한정되지 않으며, 공지의 금속 페이스트 인쇄를 이용할 수도 있고, 공지의 금속 도금 공정을 이용할 수도 있다.
공정 1016을 참조하면, 제 1 비아(251) 및 제 2 비아(252)와 각각 연결되는 제 1 외부전극(301) 및 제 2 외부전극(302)을 형성한다. 제 1 외부전극(301) 및 제 2 외부전극(302)은 역시 공지의 금속 페이스트 인쇄, 또는 공지의 금속 도금 공정을 이용하여 형성될 수 있다. 경우에 따라서는, 제 1 비아(251) 및 제 2 비아(252)와 동시에 형성될 수도 있으나, 이에 한정되는 것은 아니다.
도 8은 다른 일례에 따른 전자부품을 개략적으로 나타낸 사시도다.
도 9는 도 8의 전자부품의 개략적인 Ⅱ-Ⅱ'면 절단 단면도다.
도 10은 도 9의 전자부품의 A2 영역 및 B2 영역의 개략적인 확대 단면도다.
도면을 참조하면, 다른 일례에 따른 전자부품(10B) 역시 유전체층(230), 및 유전체층(230)을 사이에 두고 배치된 제 1 금속층(210) 및 제 2 금속층(200), 을 포함하는 바디부(200); 바디부(200) 내에 배치되며, 바디부(200)를 관통하되 제 1 및 제 2 금속층(210, 220)과 각각 선택적으로 연결된 제 1 비아(251) 및 제 2 비아(252), 를 포함하는 비아부(250); 및 바디부(200) 상에 배치되며 제 1 및 제 2 비아(210, 220)와 각각 연결된 제 1 외부전극 및 제 2 외부전극(301, 302), 을 포함하는 전극부(300); 를 포함한다. 이때, 제 1 금속층(210) 및 제 2 금속층(200)은 서로 다른 금속 물질을 포함한다.
이하, 도면을 참조하여 다른 일례에 따른 전자부품을 구성하는 각각의 구성에 대하여 보다 자세히 설명하되, 중복되는 내용은 생략한다.
전자부품(10A, 10B)은 제 1 비아 및 제 2 비아(251, 252)의 크기에 따라서 직류저항(ESR) 특성이 달라질 수 있다. 예를 들면, 다른 일례에 따른 전자부품(10B)은 제 1 비아 및 제 2 비아(251, 252)가 각각 일례에 따른 전자부품(10A)의 제 1 비아 및 제 2 비아(251, 252)의 직경 D1, D2 보다 큰 직경 D3, D4 를 가지며, 따라서 일례에 따른 전자부품(10A)의 경우 보다 직류저항(ESR)이 작아질 수 있다. 이는 직류저항(ESR)이 내부전극과 외부전극의 접촉면의 면적에 반비례하는 경향이 있기 때문이다. 즉, 접촉면의 면적이 증가하면 직류저항(ESR)은 감소하는 경향이 있다. 본 개시에서는 금속층(210, 220)과 비아(251, 252)의 접촉면의 면적이 결국 내부전극과 외부전극의 접촉면으로 볼 수 있기 때문에, 비아(251, 252)의 크기에 맞춰서 직류저항(ESR)을 조절할 수 있는 것이다.
한편, 비아(251, 252)가 차지하는 면적이 커지는 만큼 제 1 금속층 및 제 2 금속층(210, 220)이 중첩되는 면적이 작아질 수 있다. 이러한 점을 고려하여, 비아의 크기를 적절히 제어하여, 바디(200) 내부를 설계할 수 있다. 즉, 본 개시에 따른 전자부품은 비아(251, 252)를 통하여 내부전극의 역할을 수행하는 금속층(251, 252)을 외부전극(301, 302)과 선택적으로 연결하기 때문에, 금속층(251, 252)의 층수에 맞춰 독립적인 비아(251, 252) 설계가 가능하며, 따라서 원하는 설계 수치에 맞춰 직류저항(ESR) 조절이 용이하다.
그 외에 다른 구성에 대한 설명은 상술한 바와 동일하다. 예를 들면, 다른 일례에 따른 전자부품(10B)의 경우도 제 1 절연막(215) 및 제 2 절연막(225)의 제 1 금속층(210) 및 제 2 금속층(22)과 접하는 면이 라운드 형상을 가질 수 있으며, 예를 들면, 그 각각의 모퉁이가 대략 반지름 R3, R4 를 갖는 라운드 형상을 가질 수 있다.
다른 일례에 따른 전자부품(10B)의 제조방법은 상술한 일례에 따른 전자부품(10A)의 제조방법에 있어서, 비아(251, 252)의 크기를 조절하는 것 외에는 동일한바, 자세한 설명은 생략한다.
도 11은 다른 일례에 따른 전자부품을 개략적으로 나타낸 사시도다.
도 12는 도 11의 전자부품의 개략적인 Ⅲ-Ⅲ'면 절단 단면도다.
도 13은 도 11의 전자부품의 개략적인 Ⅳ-Ⅳ'면 절단 단면도다.
도면을 참조하면, 다른 일례에 따른 전자부품(10C) 역시 유전체층(230), 및 유전체층(230)을 사이에 두고 배치된 제 1 금속층(210) 및 제 2 금속층(200), 을 포함하는 바디부(200); 바디부(200) 내에 배치되며, 바디부(200)를 관통하되 제 1 및 제 2 금속층(210, 220)과 각각 선택적으로 연결된 제 1 비아(251) 및 제 2 비아(252), 를 포함하는 비아부(250); 및 바디부(200) 상에 배치되며 제 1 및 제 2 비아(210, 220)와 각각 연결된 제 1 외부전극 및 제 2 외부전극(301, 302), 을 포함하는 전극부(300); 를 포함한다. 이때, 제 1 금속층(210) 및 제 2 금속층(200)은 서로 다른 금속 물질을 포함한다.
이하, 도면을 참조하여 다른 일례에 따른 전자부품을 구성하는 각각의 구성에 대하여 보다 자세히 설명하되, 중복되는 내용은 생략한다.
전자부품(10A, 10C)은 제 1 비아 및 제 2 비아(251, 252)의 수에 따라서도 직류저항(ESR) 특성이 달라질 수 있다. 예를 들면, 다른 일례에 따른 전자부품(10C)은 제 1 비아 및 제 2 비아(251, 252)가 각각 일례에 따른 전자부품(10A)의 제 1 비아 및 제 2 비아(251, 252) 보다 많은 수로 구성될 수 있으며, 따라서 일례에 따른 전자부품(10A)의 경우 보다 직류저항(ESR)이 작아질 수 있다. 이는 상술한 바와 같이 직류저항(ESR)이 내부전극과 외부전극의 접촉면의 면적에 반비례하는 경향이 있기 때문이다. 즉, 접촉면의 면적이 증가하면 직류저항(ESR)은 감소하는 경향이 있다. 본 개시에서는 금속층(210, 220)과 비아(251, 252)의 접촉면의 면적이 결국 내부전극과 외부전극의 접촉면으로 볼 수 있기 때문에, 비아(251, 252)의 수에 맞춰서 직류저항(ESR)을 조절할 수 있는 것이다.
한편, 비아(251, 252)의 수가 많아지는 만큼 제 1 금속층 및 제 2 금속층(210, 220)이 중첩되는 면적이 작아질 수 있다. 이러한 점을 고려하여, 비아의 수를 적절히 제어하여, 바디(200) 내부를 설계할 수 있다. 즉, 상술한 바와 같이 본 개시에 따른 전자부품은 비아(251, 252)를 통하여 내부전극의 역할을 수행하는 금속층(251, 252)을 외부전극(301, 302)와 선택적으로 연결하기 때문에, 금속층(251, 252)의 층수에 맞춰 독립적인 비아(251, 252) 설계가 가능하며, 따라서 원하는 설계 수치에 맞춰 직류저항(ESR) 조절이 용이하다.
한편, 제 1 비아(251)를 구성하는 복수의 비아들 모두 제 1 금속층(210)과 선택적으로 연결된다. 즉, 제 1 비아(251)를 구성하는 복수의 비아들 모두 이들과 제 2 금속층(220) 사이에 제 2 절연막(225)이 배치되며 따라서 제 2 금속층(220)과는 전기적으로 절연된다. 제 2 비아(252)를 구성하는 복수의 비아들 모두 제 2 금속층(220)과 선택적으로 연결된다. 즉, 제 2 비아(252)를 구성하는 복수의 비아들 모두 이들과 제 1 금속층(210) 사이에 제 1 절연막(215)이 배치되며 따라서 제 1 금속층(210)과는 전기적으로 절연된다. 제 1 비아(251)를 구성하는 복수의 비아들 모두 제 1 외부전극(301)과 연결된다. 그 결과, 제 1 금속층(210)이 다양한 루트를 통하여 제 1 외부전극(301)과 전기적으로 연결된다. 제 2 비아(252)를 구성하는 복수의 비아들 모두 제 2 외부전극(302)과 연결된다. 그 결과, 제 2 금속층(220)이 다양한 루트를 통하여 제 2 외부전극(302)과 전기적으로 연결된다.
그 외에 다른 구성에 대한 설명은 상술한 바와 동일하다. 예를 들면, 다른 일례에 따른 전자부품(10C)의 경우도 제 1 절연막(215) 및 제 2 절연막(225)의 제 1 금속층(210) 및 제 2 금속층(22)과 접하는 면이 라운드 형상을 가질 수 있다.
다른 일례에 따른 전자부품(10C)의 제조방법은 상술한 일례에 따른 전자부품(10A)의 제조방법에 있어서, 비아(251, 252)의 수를 조절하는 것 외에는 동일한바, 자세한 설명은 생략한다.
도 14는 다른 일례에 따른 전자부품을 개략적으로 나타낸 사시도다.
도 15는 도 14의 전자부품의 개략적인 Ⅴ-Ⅴ'면 절단 단면도다.
도면을 참조하면, 다른 일례에 따른 전자부품(10D) 역시 유전체층(230), 및 유전체층(230)을 사이에 두고 배치된 제 1 금속층(210) 및 제 2 금속층(200), 을 포함하는 바디부(200); 바디부(200) 내에 배치되며, 바디부(200)를 관통하되 제 1 및 제 2 금속층(210, 220)과 각각 선택적으로 연결된 제 1 비아(251) 및 제 2 비아(252), 를 포함하는 비아부(250); 및 바디부(200) 상에 배치되며 제 1 및 제 2 비아(210, 220)와 각각 연결된 제 1 외부전극 및 제 2 외부전극(301, 302), 을 포함하는 전극부(300); 를 포함한다. 이때, 제 1 금속층(210) 및 제 2 금속층(200)은 서로 다른 금속 물질을 포함한다.
이하, 도면을 참조하여 다른 일례에 따른 전자부품을 구성하는 각각의 구성에 대하여 보다 자세히 설명하되, 중복되는 내용은 생략한다.
전자부품(10A~10D)은 제 1 외부전극 및 제 2 외부전극(301, 302)의 배치 형태에 특별한 제한이 없다. 예를 들면, 전자부품(10A~10C)와 같이, 제 1 외부전극 및 제 2 외부전극(301, 302)이 제 1 방향을 기준으로 서로 이격되도록 배치될 수 있다. 또한, 전자부품(10D)와 같이, 제 1 외부전극 및 제 2 외부전극(301, 302)이 제 2 방향을 기준으로 서로 이격되도록 배치될 수도 있다. 내부 설계에 따라서, 또는 적용되는 전자기기의 종류에 따라서, 또는 전자기기에 적용되는 형태에 따라서, 이와 같이 외부전극(301, 302)의 배치 형태를 달리 할 수 있다는 장점이 있다.
그 외에 다른 구성에 대한 설명은 상술한 바와 동일하다. 예를 들면, 다른 일례에 따른 전자부품(10D)의 경우도 제 1 절연막(215) 및 제 2 절연막(225)의 제 1 금속층(210) 및 제 2 금속층(22)과 접하는 면이 라운드 형상을 가질 수 있다. 또한, 비아(251, 252)의 크기나 수를 조절할 수도 있다.
다른 일례에 따른 전자부품(10D)의 제조방법은 상술한 일례에 따른 전자부품(10A)의 제조방법에 있어서, 외부전극(301, 302)의 배치 형태를 조절하는 것 외에는 동일한바, 자세한 설명은 생략한다.
도 17은 전자부품이 실장된 회로보드의 일례를 개략적으로 나타낸 단면도다.
일례에 따른 전자부품이 실장된 회로보드는 회로보드(30); 회로보드(30) 상에 실장된 집적회로 소자(IC, 20); 및 회로보드(30) 상에 실장된 전자부품(10); 을 포함한다. 회로보드(30)에는 회로패턴들(31, 32)이 형성되어 있으며, 이들을 통하여 집적회로 소자(20)와 전자부품(10)이 전기적으로 연결된다.
이하, 도면을 참조하여 일례에 따른 전자부품이 실장된 회로보드를 구성하는 각각의 구성에 대하여 보다 자세히 설명하되, 중복되는 내용은 생략한다.
회로보드(30)는 공지의 인쇄회로보드(PCB: Printed Circuit Board)일 수 있다, 예를 들면, 전자기기의 메인보드, 패키지의 인터포저 기판 등일 수 있으나, 이에 한정되는 것은 아니다. 제 1 회로패턴(31)은 접지 패턴(GND)일 수 있으며, 제 2 회로패턴(32)은 파워 패턴(Power)일 수 있으며, 전자부품(10)은, 예를 들면, 커패시터로써 집적회로 소자(20)의 접지 및 파워 네트워크의 노이즈(Noise)를 제거할 수 있으나, 이에 한정되는 것은 아니다. 설명한 전자부품이 실장된 회로보드는 다양한 예시 중 일례에 불과하며, 본 개시의 전자부품(10)이 이와 유사한 다른 형태로 회로보드(30) 상에 실장되어 다양하게 사용될 수 있음은 물론이다.
도 18은 전자부품이 내장된 회로보드의 일례를 개략적으로 나타낸 단면도다.
일례에 따른 전자부품이 내장된 회로보드는 회로보드(30); 회로보드(30) 상에 실장된 집적회로 소자(IC, 20); 및 회로보드(30) 내에 내장된 전자부품(10); 을 포함한다. 회로보드(30)에는 회로패턴들(31, 32)이 형성되어 있으며, 이들을 통하여 집적회로 소자(20)와 전자부품(10)이 전기적으로 연결된다.
이하, 도면을 참조하여 일례에 따른 전자부품이 내장된 회로보드를 구성하는 각각의 구성에 대하여 보다 자세히 설명하되, 중복되는 내용은 생략한다.
회로보드(30)는 마찬가지로 공지의 인쇄회로보드(PCB: Printed Circuit Board)일 수 있다, 예를 들면, 전자기기의 메인보드, 패키지의 인터포저 기판 등일 수 있으나, 이에 한정되는 것은 아니다. 제 1 회로패턴(31)은 접지 패턴(GND)일 수 있으며, 제 2 회로패턴(32)은 파워 패턴(Power)일 수 있으며, 전자부품(10)은 이와 같이 회로보드(30) 내에 내장되어, 예를 들면, 커패시터로써 집적회로 소자(20)의 접지 및 파워 네트워크의 노이즈(Noise)를 제거할 수 있으나, 이에 한정되는 것은 아니다. 설명한 전자부품이 내장된 회로보드는 다양한 예시 중 일례에 불과하며, 본 개시의 전자부품(10)이 이와 유사한 다른 형태로 회로보드(30)에 내장되어 다양하게 사용될 수 있음은 물론이다.
도 19는 전자부품이 실장된 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
일례에 따른 전자부품이 실장된 반도체 패키지는 반도체 패키지(50); 및 반도체 패키지 상에 표면 실장(SMT: Surface Mount Technology)된 전자부품(10)을 포함한다. 반도체 패키지(50)는 기본적으로 반도체 칩(51)을 포함하며, 전자부품(10)은 반도체 패키지(50) 상에 실장되어 이러한 반도체 칩(51)과 전기적으로 연결된다. 전자부품(10)은 공지의 몰딩 재료, 예를 들면, 에폭시 몰딩 물질(EMC: Epoxy Molding Compund) 등으로 봉합되어 보호될 수 있다.
이하, 도면을 참조하여 일례에 따른 전자부품이 실장된 반도체 패키지를 구성하는 각각의 구성에 대하여 보다 자세히 설명하되, 중복되는 내용은 생략한다.
반도체 패키지(50)는 반도체 칩(51)의 전극패드를 재분배하여 전자기기의 회로보드에 실장 또는 내장하기 위한 것으로, 반도체 칩(51)은 도면에서와 같이 face-down 형태로 패키지 될 수도 있고, 도면에서와 달리 face-up 형태로 패키지 될 수도 있다. 전자부품(10)은 반도체 패키지(50)의 재배선층과 연결되어 반도체 칩(51)과 전기적으로 연결되며, 예를 들면, 커패시터로써 반도체 칩(51)의 접지 및 파워 네트워크의 노이즈(Noise)를 제거할 수 있으나, 이에 한정되는 것은 아니다. 설명한 전자부품이 실장된 반도체 패키지는 다양한 예시 중 일례에 불과하며, 본 개시의 전자부품(10)이 이와 유사한 다른 형태로 반도체 패키지(50)에 실장되어 다양하게 사용될 수 있음은 물론이다.
도 19는 전자부품이 실장된 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
다른 전자부품이 실장된 반도체 패키지는 제 1 반도체 패키지(50); 제 1 반도체 패키지(50) 상에 적층된 제 2 반도체 패키지(60); 및 제 1 반도체 패키지(50) 하면에 표면 실장(SMT: Surface Mount Technology)된 전자부품(10)을 포함한다. 제 1 반도체 패키지(50) 및 제 2 반도체 패키지(60)는 기본적으로 제 1 반도체 칩(51) 및 제 2 반도체 칩(61)을 포함하며, 전자부품(10)은 제 1 반도체 패키지(50) 하면에 실장되어 이러한 제 1 반도체 칩(51) 및/또는 제 2 반도체 칩(61)과 전기적으로 연결된다.
이하, 도면을 참조하여 다른 일례에 따른 전자부품이 실장된 반도체 패키지를 구성하는 각각의 구성에 대하여 보다 자세히 설명하되, 중복 내용은 생략한다.
제 1 반도체 패키지(50) 및 제 2 반도체 패키지는 각각 제 1 반도체 칩(51) 및 제 2 반도체 칩(61)의 전극패드를 재분배하여 전자기기의 회로보드에 실장 또는 내장하기 위한 것으로, 제 1 반도체 칩(51) 및 제 2 반도체 칩(61)은 face-down 형태로 패키지 될 수도 있고, face-up 형태로 패키지 될 수도 있다. 전자부품(10)은 제 1 반도체 패키지(50)의 재배선층과 연결되어 제 1 반도체 칩(51) 및/또는 제 2 반도체 칩(61)과 전기적으로 연결되며, 예를 들면, 커패시터로써 반도체 칩(51)의 접지 및 파워 네트워크의 노이즈(Noise)를 제거할 수 있으나, 이에 한정되는 것은 아니다.
제 1 반도체 칩(51)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩 등일 수 있으며, 제 2 바도체 칩(61)은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수 있으나, 이에 한정되는 것은 아니다.
설명한 전자부품이 실장된 반도체 패키지는 다양한 예시 중 일례에 불과하며, 본 개시의 전자부품(10)이 이와 유사한 다른 형태로 반도체 패키지(50)에 실장되어 다양하게 사용될 수 있음은 물론이다.
본 개시에서 사용된 상부, 상면, 상측 등은 편의상 제 3 방향에 있어서 지지부의 기판으로부터 멀어지는 방향을 기준으로 사용하였으며, 하부, 하면, 하측 등은 편의상 제 3 방향에 있어서 지지부의 기판을 향하는 방향을 기준으로 사용하였다. 또한, 측부, 측면 등은 편의상 제 1 방향 또는 제 2 방향의 임의의 방향을 기준으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
10, 10A, 10B, 10C: 전자부품
100: 지지부
200: 바디부
210: 제 1 금속층
215: 제 1 절연막
220: 제 2 금속층
225: 제 2 절연막
230: 유전체층
240: 절연층
250: 비아부
251: 제 1 비아
252: 제 2 비아
300: 전극부
301: 제 1 외부전극
302: 제 2 외부전극

Claims (15)

  1. 유전체층, 및 상기 유전체층을 사이에 두고 서로 이격되어 배치된 제 1 금속층 및 제 2 금속층, 을 포함하는 바디부; 및
    상기 바디부 내에 배치되며, 상기 바디부를 관통하되 상기 제 1 및 제 2 금속층과 각각 선택적으로 연결된 제 1 비아 및 제 2 비아, 를 포함하는 비아부; 를 포함하며,
    상기 제 1 및 제 2 금속층은 서로 다른 금속 물질을 포함하며,
    상기 바디부는, 상기 제 1 금속층 및 상기 제 2 비아 사이에 배치된 제 1 절연막, 및 상기 제 2 금속층 및 상기 제 1 비아 사이에 배치된 제 2 절연막, 을 더 포함하며,
    상기 제 1 비아는, 상기 제 2 절연막에 의하여 상기 제 2 금속층과 전기적으로 절연되며,
    상기 제 2 비아는, 상기 제 1 절연막에 의하여 상기 제 1 금속층과 전기적으로 절연되며,
    상기 제 1 및 제 2 절연막은 각각 절연 수지를 포함하는,
    전자부품.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 절연막은,
    상기 제 1 금속층과 동일한 층에 배치되며, 상기 제 2 비아를 둘러싸고,
    상기 제 2 절연막은,
    상기 제 2 금속층과 동일한 층에 배치되며, 상기 제 1 비아를 둘러싸는,
    전자부품.
  5. 제 1 항에 있어서,
    상기 제 1 절연막의 상기 제 1 금속층과 접하는 면의 모퉁이, 및
    상기 제 2 절연막의 상기 제 2 금속층과 접하는 면의 모퉁이, 는
    라운드 형상을 갖는,
    전자부품.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 금속층은 각각,
    알루미늄(Al) 및 구리(Cu), 크롬(Cr) 및 구리(Cu), 크롬(Cr) 및 금(Au), 구리(Cu) 및 알루미늄(Al), 구리(Cu) 및 크롬(Cr), 구리(Cu) 및 니켈(Ni), 구리(Cu) 및 티타늄(Ti), 구리(Cu) 및 텅스텐(W), 금(Au) 및 크롬(Cr), 금(Au) 및 티타늄(Ti), 니켈(Ni) 및 구리(Cu), 니켈(Ni) 및 티타늄(Ti), 티타늄(Ti) 및 구리(Cu), 티타늄(Ti) 및 금(Au), 티타늄(Ti) 및 니켈(Ni), 티타늄(Ti) 및 텅스텐(W), 텅스텐(W) 및 구리(Cu), 텅스텐(W) 및 티타늄(Ti), 또는 티타늄(Ti) 및 니켈(Ni), 을 포함하는,
    전자부품.
  7. 제 1 항에 있어서,
    상기 유전체층은,
    티탄산바륨(BT)계 세라믹 분말 및 티탄산바륨스트론튬(BST)계 세라믹 분말 중 적어도 하나를 포함하는,
    전자부품.
  8. 제 1 항에 있어서,
    상기 바디부 상에 배치되며, 상기 제 1 및 제 2 비아와 각각 연결된 제 1 외부전극 및 제 2 외부전극, 을 포함하는 전극부; 를 더 포함하는,
    전자부품.
  9. 제 8 항에 있어서,
    상기 바디부는,
    상기 바디부의 최외측에 배치된 절연층, 을 더 포함하며,
    상기 제 1 및 제 2 외부전극은 상기 절연층 상에 서로 이격되어 배치된,
    전자부품.
  10. 제 1 항에 있어서,
    상기 바디부의 일측에 배치되며, 상기 바디부를 지지하는 기판, 을 포함하는 지지부; 를 더 포함하는,
    전자부품.
  11. 제 1 항에 있어서,
    상기 전자부품은, 박막 커패시터이며,
    상기 제 1 및 제 2 금속층은 각각 제 1 내부전극 및 제 2 내부전극인,
    전자부품.
  12. 기판 상에 제 1 금속층, 유전체층, 및 제 2 금속층을, 이 순서로 형성하는 단계;
    상기 제 1 금속층, 상기 유전체층, 및 상기 제 2 금속층을 관통하는 제 2 비아 홀을 형성하는 단계;
    상기 제 2 비아 홀의 내벽 중 상기 제 1 금속층의 일부 만을 제 1 식각액으로 선택적으로 식각하여 제 1 홈부를 형성하는 단계;
    상기 제 1 금속층, 상기 유전체층, 및 상기 제 2 금속층을 관통하는 제 1 비아 홀을 형성하는 단계;
    상기 제 1 비아 홀의 내벽 중 상기 제 2 금속층의 일부 만을 제 2 식각액으로 선택적으로 식각하여 제 2 홈부를 형성하는 단계;
    상기 제 1 홈부 및 상기 제 2 홈부에 각각 절연 물질을 채워 제 1 절연막 및 제 2 절연막을 형성하는 단계; 및
    상기 제 1 비아 홀 및 상기 제 2 비아 홀을 도전성 물질로 채워 제 1 비아 및 제 2 비아를 형성하는 단계; 를 포함하는,
    전자부품의 제조방법.
  13. 제 12 항에 있어서,
    상기 제 1 금속층, 상기 유전체층, 및 상기 제 2 금속층 중 최외측에 형성된 층 상에 절연층을 형성하는 단계; 를 더 포함하며,
    상기 제 1 비아 홀 및 상기 제 2 비아 홀 형성 전에 상기 절연층에 상기 제 1 비아 홀 및 상기 제 2 비아 홀 형성을 위한 패터닝을 수행하는,
    전자부품의 제조방법.
  14. 제 13 항에 있어서,
    상기 절연층 상에 상기 제 1 비아 및 상기 제 2 비아와 각각 연결되는 제 1 외부전극 및 제 2 외부전극을 형성하는 단계; 를 더 포함하는,
    전자부품의 제조방법.
  15. 제 12 항에 있어서,
    상기 제 1 및 제 2 금속층은 각각,
    알루미늄(Al) 및 구리(Cu), 크롬(Cr) 및 구리(Cu), 크롬(Cr) 및 금(Au), 구리(Cu) 및 알루미늄(Al), 구리(Cu) 및 크롬(Cr), 구리(Cu) 및 니켈(Ni), 구리(Cu) 및 티타늄(Ti), 구리(Cu) 및 텅스텐(W), 금(Au) 및 크롬(Cr), 금(Au) 및 티타늄(Ti), 니켈(Ni) 및 구리(Cu), 니켈(Ni) 및 티타늄(Ti), 티타늄(Ti) 및 구리(Cu), 티타늄(Ti) 및 금(Au), 티타늄(Ti) 및 니켈(Ni), 티타늄(Ti) 및 텅스텐(W), 텅스텐(W) 및 구리(Cu), 텅스텐(W) 및 티타늄(Ti), 또는 티타늄(Ti) 및 니켈(Ni), 을 포함하는,
    전자부품의 제조방법.
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