[go: up one dir, main page]

KR101785916B1 - Organic thin flim transitor, method for manufacturing the same and liquid crystal display device having the same - Google Patents

Organic thin flim transitor, method for manufacturing the same and liquid crystal display device having the same Download PDF

Info

Publication number
KR101785916B1
KR101785916B1 KR1020110088917A KR20110088917A KR101785916B1 KR 101785916 B1 KR101785916 B1 KR 101785916B1 KR 1020110088917 A KR1020110088917 A KR 1020110088917A KR 20110088917 A KR20110088917 A KR 20110088917A KR 101785916 B1 KR101785916 B1 KR 101785916B1
Authority
KR
South Korea
Prior art keywords
substrate
source
forming
gate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020110088917A
Other languages
Korean (ko)
Other versions
KR20130025544A (en
Inventor
박창범
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020110088917A priority Critical patent/KR101785916B1/en
Publication of KR20130025544A publication Critical patent/KR20130025544A/en
Application granted granted Critical
Publication of KR101785916B1 publication Critical patent/KR101785916B1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/80Constructional details
    • H10K10/82Electrodes
    • H10K10/84Ohmic electrodes, e.g. source or drain electrodes
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60Forming conductive regions or layers, e.g. electrodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10Substrates, e.g. flexible substrates
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02EREDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00Energy generation through renewable energy sources
    • Y02E10/50Photovoltaic [PV] energy
    • Y02E10/549Organic PV cells
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 유기 박막트랜지스터 및 그의 제조방법 그리고 유기 박막트랜지스터를 구비하는 액정표시장치에 관한 것이다.
본 발명에 따른 유기 박막트랜지스터는 복수의 트랜치가 서로 이격된 상태로 형성된 기판과, 상기 복수의 트랜치 각각의 내부에 형성되는 소스 및 드레인 전극과, 상기 기판 상에 상기 소스 및 드레인 전극과 중첩되어 형성되는 유기 반도체층과, 상기 유기 반도체층 상부에 형성되는 게이트 절연막과, 상기 게이트 절연막의 상부에 형성되는 게이트 전극을 포함한다.
본 발명에 따르면, 기판 내에 소스 및 드레인 전극을 형성함으로써 이의 상부에 형성되는 유기 반도체층을 평탄한 기판 위에 형성할 수 있게 되므로, 이로 인해 유기 박막트랜지스터의 소자 특성을 향상시킬 수 있게 된다.
The present invention relates to an organic thin film transistor, a method of manufacturing the same, and a liquid crystal display device including the organic thin film transistor.
An organic thin film transistor according to the present invention includes a substrate formed with a plurality of trenches spaced apart from each other, source and drain electrodes formed in each of the plurality of trenches, and source and drain electrodes formed on the substrate, A gate insulating layer formed on the organic semiconductor layer, and a gate electrode formed on the gate insulating layer.
According to the present invention, by forming the source and drain electrodes in the substrate, the organic semiconductor layer formed on the source and drain electrodes can be formed on the flat substrate, thereby improving the device characteristics of the organic thin film transistor.

Description

유기 박막트랜지스터 및 그 제조방법 그리고 이를 구비하는 액정표시장치{ORGANIC THIN FLIM TRANSITOR, METHOD FOR MANUFACTURING THE SAME AND LIQUID CRYSTAL DISPLAY DEVICE HAVING THE SAME}TECHNICAL FIELD [0001] The present invention relates to an organic thin film transistor (TFT), a method of manufacturing the same, and a liquid crystal display device having the same.

본 발명은 유기 박막트랜지스터 및 그 제조방법 그리고 유기 박막트랜지스터를 구비하는 액정표시장치에 관한 것으로, 특히 계면특성을 향상시킨 유기 박막트랜지스터에 관한 것이다.
The present invention relates to an organic thin film transistor, a method of manufacturing the same, and a liquid crystal display device including the organic thin film transistor. More particularly, the present invention relates to an organic thin film transistor having improved interfacial characteristics.

정보화 사회가 발전함에 따라 CRT(cathode ray tube)를 대신할 수 있는, 플라즈마표시장치(plasma display panel:PDP), 액정표시장치(liquid crystal display device:LCD), 유기발광다이오드 표시장치(organic light emitting diode:OLED)와 같은 평판표시장치가 널리 연구되며 사용되고 있는 추세이다.(CRT), a plasma display panel (PDP), a liquid crystal display device (LCD), an organic light emitting diode diode (OLED) are widely studied and used.

위와 같은 평판표시장치 중에서, 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 액정표시장치가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다. Of these flat panel display devices, liquid crystal display devices are most widely used because of their excellent image quality, light weight, thinness, and low power consumption. In addition to mobile type applications such as monitors of notebook computers, televisions and computers And various monitors are being developed.

최근에는 액정표시장치의 박막트랜지스터 중 액티브층에 유기 반도체를 활용한 기술의 연구가 활발히 진행되고 있다. 2. Description of the Related Art In recent years, researches on techniques utilizing an organic semiconductor as an active layer among thin film transistors of a liquid crystal display device have been actively conducted.

통상적으로, 유기 반도체는 반도체 특성을 나타내는 공액성 유기 고분자인 폴리아세틸렌(polyacetylene)이 개발된 후, 다양한 합성방법, 필름 형태로의 용이성, 유연성, 전도성, 저렴한 생산비와 같은 유기물의 특성 때문에 새로운 전기전자 재료로서의 기능성 전자소자 및 광소자 등 광범위한 분야에서 활발히 연구되고 있다. Typically, organic semiconductors have been developed by the development of polyacetylene, a conjugated organic polymer that exhibits semiconducting properties, and then, due to the nature of organic materials such as various synthetic methods, ease in film form, flexibility, Functional electronic devices and optical devices as materials.

이러한 전도성 고분자를 이용한 소자 중에서, 유기물을 액티브층으로 사용하는 유기 박막트랜지스터(organic thin film transistor:OTFT)에 대한 연구가 폭넓게 진행 중에 있다. Among devices using such a conductive polymer, researches on an organic thin film transistor (OTFT) using an organic material as an active layer have been extensively studied.

상기 유기 박막트랜지스터는 Si-TFT와 구조적으로 거의 같은 형태로 반도체 영역에 Si 대신에 유기물을 사용한다는 차이점이 있는데, 유연성을 가져 플라스틱재 기판의 사용이 가능하며 구동전압이 낮고 빠른 응답 속도 특성을 가지는 장점을 가진다.The organic thin film transistor is structurally similar to the Si-TFT in that the organic material is used instead of Si in the semiconductor region. The organic thin film transistor has flexibility, is capable of using a plastic substrate, has a low driving voltage, .

여기서, 유기 박막트랜지스터의 효율은 유기 반도체층의 결정화도, 유기 반도체층 계면의 전하특성, 게이트 절연층의 박막 특성, 소스 및 드레인 전극과 유기 반도체층 계면의 캐리어 주입 능력 등에 영향을 받는다.Here, the efficiency of the organic thin film transistor is affected by the degree of crystallization of the organic semiconductor layer, the charge characteristics at the interface of the organic semiconductor layer, the thin film characteristics of the gate insulating layer, and the carrier injection ability at the interface between the source and drain electrodes and the organic semiconductor layer.

특히, 유기 박막트랜지스터의 문턱 전압 및 이동도(mobility)는 표면의 평탄화 특성에 영향을 많이 받는다. In particular, the threshold voltage and mobility of the organic thin film transistor are greatly affected by the planarization characteristics of the surface.

이러한 유기 박막트랜지스터는 게이트 전극의 위치에 따라 탑게이트(top gate) 방식과 보텀게이트(bottom gate) 방식으로 나뉜다.
The organic thin film transistor is divided into a top gate type and a bottom gate type depending on the position of the gate electrode.

도 1은 보텀게이트 방식의 유기 박막트랜지스터(1)를 보여주는 단면도이다.1 is a cross-sectional view showing an organic thin film transistor 1 of a bottom gate type.

도 1에 도시된 바와 같이, 유기 박막트랜지스터(1)는 기판(10) 상에 게이트 전극(36), 게이트 절연막(55), 유기 반도체층(45), 그리고 일정간격 이격된 소스 및 드레인 전극(32, 34)이 차례로 적층되어 구성된다. 1, the organic thin film transistor 1 includes a substrate 10, a gate electrode 36, a gate insulating film 55, an organic semiconductor layer 45, and source and drain electrodes 32, and 34 are stacked in this order.

여기서, 게이트 전극(36)과 소스 전극(32) 및 드레인 전극(34)은 통상적인 사진식각공정을 통해 형성된다. 일 예로, 기판(10) 상에 금속층을 적층하고 그 위에 포트레지스트(photoresist)를 적층하고 현상한 후, 현상된 포토레지스트 패턴에 의해 금속층을 식각함으로써 게이트 전극(36)을 형성한다. Here, the gate electrode 36, the source electrode 32, and the drain electrode 34 are formed through a conventional photolithography process. For example, a metal layer is laminated on a substrate 10, a photoresist is stacked thereon and developed, and then a metal layer is etched by the developed photoresist pattern to form a gate electrode 36.

이와 같이 사진식각공정을 통해 게이트 전극(36)이 형성되고, 이의 위에 게이트 절연막(55)이 형성된 후 유기 반도체층(45)이 형성될 경우, 게이트 전극(36)에 의해 발생된 단차에 의해 소스 및 드레인 전극(32, 34)과 게이트 절연막(55)의 사이에 형성되는 유기 반도체층(45)은 소스 및 드레인 전극(32, 34)과의 계면특성이 저하될 뿐만 아니라 접촉저항이 증가하는 문제점이 있다. When the gate electrode 36 is formed through the photolithography process and the organic semiconductor layer 45 is formed after the gate insulating film 55 is formed on the gate electrode 36, And the organic semiconductor layer 45 formed between the drain electrodes 32 and 34 and the gate insulating film 55 not only deteriorate the interface characteristics with the source and drain electrodes 32 and 34 but also increase the contact resistance .

또한, 유기 반도체층(45)의 결정화 및 그레인 성장은 기판의 재질과 표면 상태에 따라 매우 큰 차이를 보여주는데, 이는 유기 박막트랜지스터의 성능과 직결된다. 즉, 유기 박막트랜지스터의 성능은 유기 반도체층이 형성되는 표면 계질과 표면거칠기(roughness)에 의해 직접적인 영향을 받는다. In addition, crystallization and grain growth of the organic semiconductor layer 45 show a great difference depending on the material and surface condition of the substrate, which is directly related to the performance of the organic thin film transistor. That is, the performance of the organic thin film transistor is directly affected by the surface roughness and surface roughness of the organic semiconductor layer.

일 예로 글래스(glass) 및 실리카(silica) 계열의 표면에서 비교적 큰 입계 및 높은 결정 성장이 가능한데 반해, 금속(metal)의 표면에서는 비결정화된 작은 입계 형상이 형성되는 문제점이 있다. For example, relatively large grain boundaries and high crystal growth can be achieved on the surfaces of glass and silica series, while there is a problem that a non-crystallized small grain boundary shape is formed on the surface of a metal.

따라서 유기 박막트랜지스터 제작 시 기판의 이질적 표면계질 제거 및 평탄화는 유기 박막트랜지스터 소자의 성능을 향상시킬 수 있는 주요한 요인이 된다.
Therefore, heterogeneous surface structure removal and planarization of the substrate during fabrication of the organic thin film transistor is a major factor for improving the performance of the organic thin film transistor device.

이에 따라 본 발명은 기판 상에 복수의 트랜치를 형성하여 소스 및 드레인 전극을 형성함으로써 유기 반도체층이 평탄한 표면 위에 형성되도록 하는 유기 박막트랜지스터 및 그의 제조방법 그리고 유기 박막트랜지스터를 구비하는 액정표시장치를 제공하는데 목적이 있다.
Accordingly, the present invention provides an organic thin film transistor for forming an organic semiconductor layer on a flat surface by forming a plurality of trenches on a substrate to form source and drain electrodes, a manufacturing method thereof, and a liquid crystal display device including the organic thin film transistor .

상기의 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 유기 박막트랜지스터는, 제1 및 제2 트랜치가 형성된 기판과; 상기 제1 및 제2트랜치 각각의 내부에 형성되는 소스 및 드레인 전극과; 상기 기판 상에 상기 소스 및 드레인 전극과 중첩되어 형성되는 유기 반도체층과; 상기 유기 반도체층 상부에 형성되는 게이트 절연막과;상기 게이트 절연막의 상부에 형성되는 게이트 전극을 포함한다.According to an aspect of the present invention, there is provided an organic thin film transistor comprising: a substrate on which first and second trenches are formed; Source and drain electrodes formed in the first and second trenches, respectively; An organic semiconductor layer formed on the substrate so as to overlap with the source and drain electrodes; A gate insulating layer formed on the organic semiconductor layer, and a gate electrode formed on the gate insulating layer.

상기 소스 및 드레인 전극 각각과 상기 유기 반도체층의 사이에 상기 유기 반도체층으로의 캐리어 주입(carrier injection) 효율을 향상시키는 전송층을 더 포함하는 것을 특징으로 한다.And a transfer layer between the source and drain electrodes and the organic semiconductor layer to improve carrier injection efficiency into the organic semiconductor layer.

상기 전송층은 상기 제1 및 제2트랜치 각각의 내부에 형성되는 것을 특징으로 한다.And the transmission layer is formed inside each of the first and second trenches.

한편, 본 발명의 바람직한 실시예에 따른 유기 박막트랜지스터의 제조방법은, 기판 상에 소스 및 드레인 전극 각각에 대응되는 제1 및 제2트랜치를 형성하는 제1단계와; 상기 제1 및 제2트랜치 내부에 소스 및 드레인 전극을 형성하는 제2단계와; 상기 기판 상에 상기 소스 및 드레인 전극과 중첩되는 유기 반도체층을 형성하는 제3단계와; 상기 유기 반도체층의 상부에 게이트 절연막을 형성하는 제4단계와; 상기 게이트 절연막의 상부에 게이트 전극을 형성하는 제5단계를 포함한다. According to another aspect of the present invention, there is provided a method of manufacturing an organic thin film transistor, including: forming first and second trenches corresponding to source and drain electrodes on a substrate; A second step of forming source and drain electrodes in the first and second trenches; A third step of forming an organic semiconductor layer overlying the source and drain electrodes on the substrate; A fourth step of forming a gate insulating film on the organic semiconductor layer; And a fifth step of forming a gate electrode on the gate insulating film.

상기 제1단계는 상기 기판 상에 복수의 에치 스토퍼를 형성하는 단계와, 상기 복수의 에치 스토퍼를 식각 마스크로 이용하여 기판을 부분적으로 식각함으로써 상기 제1 및 제2트랜치를 형성하는 단계로 이루어지는 것을 특징으로 한다.Wherein the first step includes forming a plurality of etch stoppers on the substrate and forming the first and second trenches by partially etching the substrate using the plurality of etch stoppers as an etching mask .

상기 소스 및 드레인 전극 각각과 상기 유기 반도체층의 사이에 상기 유기 반도체층으로의 캐리어 주입 효율을 향상시키는 전송층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.And forming a transfer layer between the source electrode and the drain electrode and the organic semiconductor layer to improve a carrier injection efficiency into the organic semiconductor layer.

상기 제2단계는 상기 기판의 전면에 소스 및 드레인 금속층을 형성하고, 열처리를 통한 증착으로 계면에 금속산화막을 형성하는 단계와, 상기 기판의 표면을 평탄화하는 표면처리를 수행하여 기판 내부에 상기 소스 및 드레인 전극을 형성함과 동시에 상기 소스 및 드레인 전극 각각의 상부로 캐리어 주입 효율을 향상시키는 전송층을 형성하는 단계로 이루어지는 것을 특징으로 한다.Forming a source and a drain metal layer on the front surface of the substrate and forming a metal oxide layer on the interface by deposition through heat treatment; and performing a surface treatment to planarize the surface of the substrate, And forming a drain electrode and forming a transport layer for improving a carrier injection efficiency on each of the source and drain electrodes.

상기 제3 내지 제5단계는 상기 유기 반도체층에 대응되는 유기층을 형성하는 단계와, 상기 유기층이 형성된 상기 기판 상에 상기 게이트 절연막에 대응되는 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층이 형성된 상기 기판 상에 상기 게이트 전극에 대응되는 게이트 금속층을 형성하는 단계와, 상기 유기층과, 상기 게이트 절연층과, 상기 게이트 금속층을 한번에 패턴함으로써 상기 유기 반도체층과, 상기 게이트 절연층과, 상기 게이트 금속층을 형성하는 단계로 이루어지는 것을 특징으로 한다.Forming an organic layer corresponding to the organic semiconductor layer, forming a gate insulating layer on the substrate on which the organic layer is formed, the gate insulating layer corresponding to the gate insulating layer, Forming a gate metal layer corresponding to the gate electrode on the substrate; patterning the organic layer, the gate insulating layer, and the gate metal layer at once to form the organic semiconductor layer, the gate insulating layer, And forming a metal layer.

다른 한편 본 발명의 바람직한 실시예에 따른 액정표시장치는, 복수의 트랜치가 서로 이격된 상태로 형성된 기판과; 상기 기판 상에 일 방향으로 형성된 다수의 게이트 배선과; 상기 게이트 배선과 수직하게 교차하여 화소 영역을 정의하는 다수의 데이터 배선과; 상기 다수의 게이트 배선과 상기 데이터 배선이 교차하는 교차지점에서, 상기 데이터 배선에서 연장한 소스 전극과, 상기 소스 전극과 이격한 드레인 전극과, 상기 소스 및 드레인 전극과 중첩되어 구성된 유기 반도체층과, 상기 유기 반도체층 상에 구성된 게이트 절연막과; 상기 게이트 절연막 상에 구성되고 상기 게이트 배선과 일체로 구성되는 게이트 전극을 포함하는 유기 박막트랜지스터와; 상기 드레인 전극과 연결되고, 상기 화소 영역에 구성된 화소 전극을 포함하고, 상기 데이터 배선, 상기 데이터 배선과 연결되는 상기 소스 전극, 상기 드레인 전극 및 상기 드레인 전극과 연결되는 상기 화소 전극은 상기 복수의 트랜치 내에 각각 형성되는 유기 박막트랜지스터를 구비하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a liquid crystal display comprising: a substrate having a plurality of trenches spaced apart from each other; A plurality of gate wirings formed on the substrate in one direction; A plurality of data lines crossing the gate lines perpendicularly to define pixel regions; A source electrode extending in the data line, a drain electrode spaced apart from the source electrode, and an organic semiconductor layer superimposed on the source and drain electrodes, at an intersection where the plurality of gate wirings cross the data line, A gate insulating layer formed on the organic semiconductor layer; An organic thin film transistor formed on the gate insulating film and including a gate electrode integrally formed with the gate wiring; Wherein the pixel electrode is connected to the drain electrode and includes a pixel electrode formed in the pixel region, and the pixel electrode connected to the data line, the source electrode, the drain electrode, and the drain electrode, And an organic thin film transistor formed in the substrate.

상기 유기 박막트랜지스터는 상기 게이트 전극과 상기 게이트 절연막 그리고 상기 유기 반도체층을 덮으며 상기 게이트 전극을 일부 노출하는 게이트 콘택홀을 구비하는 보호막과, 상기 보호막의 상부에 형성되는 게이트 배선 금속층을 더 포함하는 유기 박막트랜지스터를 구비하는 것을 특징으로 한다.
Wherein the organic thin film transistor further includes a gate electrode, a gate insulating layer, and a gate contact hole covering the organic semiconductor layer and partially exposing the gate electrode, and a gate wiring metal layer formed on the passivation layer And an organic thin film transistor.

본 발명에 따르면, 기판 내에 복수의 트랜치를 형성하여 소스 및 드레인 전극을 각 트랜치 내부에 형성함으로써 평탄한 기판 상에 유기 반도체층을 형성할 수 있게 된다. According to the present invention, by forming a plurality of trenches in a substrate and forming source and drain electrodes in each trench, an organic semiconductor layer can be formed on a flat substrate.

이에 따라, 유기 박막트랜지스터의 소자 성능 및 유연성을 향상시킬 수 있게 된다.Thus, the device performance and flexibility of the organic thin film transistor can be improved.

특히, 소스 및 드레인 전극 각각과 유기 반도체층 사이에 캐리어 주입 효율을 향상시키는 전송층을 소스 및 드레인 전극을 형성할 시에 기판 내에 함께 형성함으로써 캐리어 주입 장벽을 감소시켜 유기 박막트랜지스터의 응답 속도를 단축시킬 수 있게 된다.
Particularly, a transfer layer for improving the carrier injection efficiency between each of the source and drain electrodes and the organic semiconductor layer is formed together in the substrate when the source and drain electrodes are formed, thereby reducing the carrier injection barrier and shortening the response speed of the organic thin film transistor .

도 1은 보텀게이트 방식의 유기 박막트랜지스터를 보여주는 단면도.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 유기 박막트랜지스터의 공정 단면도.
도 3은 본 발명의 바람직한 실시예에 따른 유기 박막트랜지스터를 구비하는 액정표시장치를 개략적으로 보여주는 분해 사시도.
도 4는 도 3의 유기 박막트랜지스터를 보여주는 단면도.
1 is a sectional view showing an organic thin film transistor of a bottom gate type.
FIGS. 2A to 2F are process cross-sectional views of an organic thin film transistor according to a preferred embodiment of the present invention.
3 is an exploded perspective view schematically showing a liquid crystal display device including an organic thin film transistor according to a preferred embodiment of the present invention.
4 is a cross-sectional view showing the organic thin film transistor of FIG. 3;

본 발명은 기판에 트랜치(trench)를 형성하여 기판 내부에 소스 및 드레인 전극을 형성함으로써 전극에 의한 단차를 없앨 수 있는 유기 박막트랜지스터를 제공하는 것을 특징으로 한다. The present invention provides an organic thin film transistor capable of eliminating a step caused by an electrode by forming a trench in a substrate and forming source and drain electrodes in the substrate.

이하, 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.

도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 유기 박막트랜지스터의 공정 단면도이다. 2A to 2F are cross-sectional views illustrating an organic thin film transistor according to a preferred embodiment of the present invention.

탑 게이트(top gate) 방식의 유기 박막트랜지스터는, 도 2f에 도시된 바와 같이 기판(100) 내에 일정 간격 이격되어 형성된 소스 및 드레인 전극(132, 134)과, 상기 기판(100) 및 소스 및 드레인 전극(132, 134)의 상부에 형성되는 유기물질로 이루어진 유기 반도체(organic semiconductor)층(145)과, 게이트 절연막(155)과, 게이트 전극(136)으로 이루어진다.The top gate type organic thin film transistor includes source and drain electrodes 132 and 134 formed at predetermined intervals in the substrate 100 as shown in FIG. 2F, and source and drain electrodes 132 and 134 formed between the substrate 100 and the source and drain An organic semiconductor layer 145 formed of an organic material formed on the electrodes 132 and 134, a gate insulating layer 155, and a gate electrode 136.

이러한 유기 박막트랜지스터의 제조방법을 도면을 참고하면, 우선 도 2a에 도시된 바와 같이 기판(100) 상에 복수의 에치 스토퍼(etch stopper)(131)를 형성하고, 형성된 복수의 에치 스토퍼(131)를 식각 마스크로 이용하여 기판(100)을 선택적으로 식각함으로써, 도 2b에 도시된 바와 같이 홈에 해당되는 트랜치(trench)를 복수개 형성한다. 2A, a plurality of etch stoppers 131 are formed on a substrate 100, a plurality of etch stoppers 131 are formed on the substrate 100, A plurality of trenches corresponding to the trenches are formed as shown in FIG. 2B by selectively etching the substrate 100 using an etching mask.

이와 같이, 에치 스토퍼(131)를 식각 마스크로 이용하면 에치 스토퍼(131)가 형성되지 않은 기판(100)의 일부분이 소정 깊이로 제거되어 소스 및 드레인 전극(도 2f의 132, 134) 각각에 대응되는 복수의 트랜치(131a)가 형성되게 된다. If the etch stopper 131 is used as an etch mask, a part of the substrate 100 on which the etch stopper 131 is not formed is removed to a predetermined depth to correspond to the source and drain electrodes (132 and 134 in FIG. 2F) A plurality of trenches 131a are formed.

여기서 기판(100)은 유연성(flexibility)을 가지는 플라스틱(plastic) 기판에 해당된다. 상기 플라스틱 기판은 절연성 유기물로 이루어질 수 있는데, 일예로 폴리에테르술폰(polyethersulphone:PES), 폴리아크릴레이트(polyacrylate:PAR), 폴리에테르 이미드(polyetherimide:PEI), 폴리에틸렌 나프탈레이트(polyethyelenennapthalate:PEB), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate:PET), 폴리페닐렌 설파이드(polyphenylene sulfide:PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC),셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate:CAP)로 이루어진 그룹으로부터 선택되는 유기물로 이루어질 수 있다. Here, the substrate 100 corresponds to a plastic substrate having flexibility. The plastic substrate may be made of an insulating organic material, for example, a polyethersulphone (PES), a polyacrylate (PAR), a polyetherimide (PEI), a polyethylene naphthalate (PEB) (PET), polyphenylene sulfide (PPS), polyallylate, polyimide, polycarbonate (PC), cellulose triacetate (TAC), cellulose acetate propionate And cellulose acetate propinonate (CAP).

또는, 기판(100)은 유연성을 가지는 금속 포일(metal foil) 기판일 수 있는데, 이 경우 복수의 트랜치(131a)가 형성된 기판(100)의 상부에 절연층이 포함될 수 있다. Alternatively, the substrate 100 may be a flexible metal foil substrate. In this case, an insulating layer may be formed on the substrate 100 on which the plurality of trenches 131a are formed.

그리고 도 2c에 도시된 바와 같이, 복수의 트랜치(131a)가 형성된 기판(131a)의 전면에 소스 및 드레인 전극(도 2f의 132, 134)을 형성하기 위한 소스 및 드레인 금속층(133)을 형성한 후 산화 분위기(oxidizing atmosphere)에서 어닐링(annealing) 처리를 한다. 2C, source and drain metal layers 133 for forming source and drain electrodes (132 and 134 in FIG. 2F) are formed on the entire surface of the substrate 131a on which the plurality of trenches 131a are formed Followed by annealing in an oxidizing atmosphere.

상기 소스 및 드레인 금속층(133)은 도전성 금속 물질로 형성되며, 일예로 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴(AlNd) 중 어느 하나를 포함하여 형성되거나, 구리(Cu)와 티탄(Ti) 및, 금(Au)과 인듐틴옥사이드(ITO)및, 몰리브덴(Mo)과 AlNd(네오디뮴) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 리브덴(Mo)과 네오디뮴(AlNd)으로 이루어진 이중 층으로 형성될 수 있다.The source and drain metal layers 133 are formed of a conductive metal material such as Au, Cu, Al, Al-Al, Mo, Cr, (IT), indium tin oxide (ITO), titanium (Ti), and neodymium (AlNd), or a combination of copper (Cu) and titanium (Ti), gold (Au) and indium tin oxide And may be formed of a double layer made of molybdenum (Mo), AlNd (neodymium), gold (Au) and indium tin oxide (ITO), ribbed (Mo) and neodymium (AlNd).

이러한 소스 및 드레인 금속층(133)을 형성한 후 어닐링 처리를 실시하면 소스 및 드레인 금속층(133)의 금속 이온이 산소와 반응하여 자기산화(self oxidation)됨으로써 계면에 전도성의 금속산화막(133a)이 형성된다. When the source and drain metal layers 133 are formed and annealed, metal ions of the source and drain metal layers 133 react with oxygen to be self-oxidized to form a conductive metal oxide film 133a at the interface do.

일예로, 소스 및 드레인 금속층(133)으로 구리(cu)를 이용한 경우, 어닐링을 통한 열층착 방식에 의해 증착된 산화구리(CuOx)가 금속산화막(133a)으로 형성된다.For example, when copper (cu) is used for the source and drain metal layers 133, copper oxide (CuOx) deposited by the thermal deposition method through annealing is formed as the metal oxide film 133a.

이렇게 형성된 금속산화막(133a)은 채널로 작용하는 유기 반도체층(145)으로의 캐리어 주입(carrier injection) 효율을 향상시키는 전송층(transport layer)(도 2f의 135)에 대응된다. The metal oxide film 133a thus formed corresponds to a transport layer (135 in FIG. 2F) which improves the carrier injection efficiency into the organic semiconductor layer 145 serving as a channel.

상기 전송층(도 2f의 135)은 소스 및 드레인 전극(도 2f의 132, 134)과 유기 반도체층(도 2f의 145) 사이에 위치하여 캐리어 주입 장벽을 감소시킴으로써 유기 박막트랜지스터 소자의 특성을 향상시키는 역할을 한다. The transfer layer 135 of FIG. 2F is positioned between the source and drain electrodes 132 and 134 of FIG. 2F and the organic semiconductor layer 145 of FIG. 2F to improve the characteristics of the organic thin film transistor device .

이후 도 2d에 도시된 바와 같이, 유기 반도체층(도 2f의 145)의 형성을 위해 기판(100)의 표면을 평탄화하는 표면처리인 다이싱(dicing) 처리를 함으로써 기판의 표면을 평탄하게 하고, 복수의 트랜치(131a) 각각에 소스 전극(132), 드레인 전극(134)과 이들(132, 134) 각각의 상부에 소스 및 드레인 전극(132, 134) 각각과 직접 접촉하는 전송층(135)의 형성을 완료한다. 2D, the surface of the substrate is planarized by performing a dicing process, which is a surface treatment for flattening the surface of the substrate 100 for forming the organic semiconductor layer (145 in FIG. 2F) A source electrode 132 and a drain electrode 134 are formed on each of the plurality of trenches 131a and a transfer layer 135 directly contacting each of the source and drain electrodes 132 and 134 is formed on each of the trenches 131 and 132, Thereby completing formation.

상기 표면처리는 세정(cleaning)처리, 산소를 포함한 가스를 이용한 애싱(O2 ashing) 처리를 더 포함할 수 있다.The surface treatment may further include a cleaning treatment and an O 2 ashing treatment using a gas including oxygen.

이와 같이, 기판(100) 내에 소스 및 드레인 전극(132, 134)과 이들(132, 134) 각각과 직접 접촉하는 전송층(135)을 형성하고 기판을 평탄화하는 처리를 함으로써 유기 반도체층(도 2f의 145)이 형성될 시에 박막의 결정화도가 배가되게 된다. Thus, the source and drain electrodes 132 and 134 and the transfer layer 135 in direct contact with the source and drain electrodes 132 and 134 are formed in the substrate 100 and the substrate is planarized to form the organic semiconductor layer 145) is formed, the degree of crystallization of the thin film is doubled.

그리고 도 2e에 도시된 바와 같이, 소스 및 드레인 전극(132, 134)이 형성된 기판(100) 상에 저분자 유기물질 그룹 중 하나로 선택된 물질로 유기 반도체층(145a)을 형성한다. As shown in FIG. 2E, the organic semiconductor layer 145a is formed on the substrate 100 on which the source and drain electrodes 132 and 134 are formed, as a material selected from one of the low molecular organic material groups.

여기서 유기 반도체층(145a)은, 도 2d에서의 표면처리 후 기판(100) 상에 형성됨에 따라 평탄한 기판(100) 상에 형성되게 된다.Here, the organic semiconductor layer 145a is formed on the flat substrate 100 as it is formed on the substrate 100 after the surface treatment in FIG. 2D.

이어, 상기 유기 반도체층(145a) 상에 연속하여 유기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질로 게이트 절연층(155a)을 형성한다. Subsequently, a gate insulating layer 155a is formed on the organic semiconductor layer 145a with one or more selected organic insulating material groups.

그리고, 유기 반도체층(145a)과 게이트 절연층(155a)이 형성된 기판 상에 게이트 금속층(136a)을 형성한다. A gate metal layer 136a is formed on the substrate having the organic semiconductor layer 145a and the gate insulating layer 155a formed thereon.

여기서, 유기 반도체층(145a)은 스핀 코팅법, 증착법 또는 인쇄법으로 형성할 수 있으며, 유기 반도체층(145a)을 형성하는 저분자 유기물질로는 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-5-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜(polythiophenes:PT) 및 그 유도체, 폴리파라페닐렌비닐렌(poly phenylene vinylene:PPV) 및 그 유도체, 폴리파라페닐렌(poly phenylene) 및 그 유도체, 폴리플로렌(polyfluorenes:PFs) 및 그 유도체, 폴리티오펜비닐렌(polythiophenes vinylene) 및 그 유도체, 폴리티오펜-헤테로고리방향족(polythiophenes-heterocyclic compound) 공중합체 및 그 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌(phthalocyanine) 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체 등이 사용될 수 있다.Here, the organic semiconductor layer 145a may be formed by a spin coating method, a vapor deposition method, or a printing method. As the low molecular organic material for forming the organic semiconductor layer 145a, pentacene, tetracene, anthracene, naphthalene, alpha-6-thiophene, alpha-5-thiophene, alpha-4-thiophene, perylene and its derivatives, rubrene and its derivatives, coronene and derivatives thereof, perylene tetracarboxylic diimide and derivatives thereof, perylene tetracarboxylic dianhydride and derivatives thereof, polythiophenes (PT) And derivatives thereof, polyphenylene vinylene (PPV) and derivatives thereof, polyphenylene and derivatives thereof, polyfluorenes (PFs) and derivatives thereof, polythiophene vinylene polythiophenes vinylene and derivatives thereof, Polythiophenes-heterocyclic compound copolymers and derivatives thereof, phthalocyanine and derivatives thereof containing or not containing metals, pyromellitic dianhydride and derivatives thereof, pyromellitic diimide And derivatives thereof, and the like.

상기 게이트 절연층(155a)은 증착법 또는 인쇄법을 이용하여 형성될 수 있으며, 실리콘 산화물, 실리콘 질화물 등과 같은 무기절연물질 그룹 중 하나로 이루어지거나, 또는 폴리스티렌 등과 같은 유기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질로 이루어질 수 있다. The gate insulating layer 155a may be formed using a deposition method or a printing method. The gate insulating layer 155a may be formed of one of a group of inorganic insulating materials such as silicon oxide, silicon nitride, or the like, or one or more selected from organic insulating material groups such as polystyrene ≪ / RTI >

상기 게이트 전극층(136a)은 도전성 금속 물질로 형성되며, 일예로 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴(AlNd) 중 어느 하나를 포함하여 형성되거나, 구리(Cu)와 티탄(Ti) 및, 금(Au)과 인듐틴옥사이드(ITO)및, 몰리브덴(Mo)과 AlNd(네오디뮴) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 리브덴(Mo)과 네오디뮴(AlNd)으로 이루어진 이중 층으로 형성될 수 있다.The gate electrode layer 136a may be formed of a conductive metal material such as Au, Cu, Al, Al alloy, Mo, Cr, (ITO), titanium (Ti), and neodymium (AlNd), or may be formed of copper (Cu), titanium (Ti), gold (Au), indium tin oxide (ITO), molybdenum Mo), AlNd (neodymium), gold (Au) and indium tin oxide (ITO), and ribbed (Mo) and neodymium (AlNd).

도 2f에 도시된 바와 같이, 유기 반도체층(145a)과, 게이트 절연층(155a) 그리고 게이트 금속층(136a)을 일괄적으로 패턴하여 유기 반도체층(145a), 게이트 절연막(155a), 게이트 전극(136a)을 형성함으로써 유기 박막트랜지스터를 완성한다. The organic semiconductor layer 145a, the gate insulating layer 155a and the gate metal layer 136a are collectively patterned to form the organic semiconductor layer 145a, the gate insulating layer 155a, the gate electrode 136a to form the organic thin film transistor.

여기서, 유기 반도체층(145a)과, 게이트 절연층(155a) 그리고 게이트 금속층(136a)을 한번에 패턴함으로써 유기 반도체층(145a), 게이트 절연막(155a), 게이트 전극(136a)의 단면은 서로 일치하게 된다.
By patterning the organic semiconductor layer 145a, the gate insulating layer 155a and the gate metal layer 136a at one time, the cross sections of the organic semiconductor layer 145a, the gate insulating film 155a and the gate electrode 136a coincide with each other do.

도 3는 본 발명에 따른 유기 박막트랜지스터를 구비하는 액정표시장치를 개략적으로 도시한 분해 사시도이다.3 is an exploded perspective view schematically showing a liquid crystal display device having an organic thin film transistor according to the present invention.

액정표시장치(110)는 액정층(105)을 사이에 두고 서로 대면 합착된 어레이 기판과 컬러필터 기판(100a, 122)으로 이루어진다. The liquid crystal display device 110 includes an array substrate and color filter substrates 100a and 122, which are bonded to each other with a liquid crystal layer 105 interposed therebetween.

상기 어레이 기판(100a)은 제1기판 상에 제1방향으로 연장되는 다수의 게이트 배선(120)과, 제1방향과 직교하는 제2방향으로 연장되는 다수의 데이터 배선(130)이 형성되어 다수의 게이트 배선(120)과 데이터 배선(130)은 서로 교차되며 다수의 화소영역(P)을 정의한다. 여기서, 상기 제1기판은 유연성을 가지는 플라스틱 기판 또는 금속 포일 기판일 수 있다. The array substrate 100a includes a plurality of gate lines 120 extending in a first direction on a first substrate and a plurality of data lines 130 extending in a second direction perpendicular to the first direction, The gate line 120 and the data line 130 of the pixel region 130 intersect with each other to define a plurality of pixel regions P. Here, the first substrate may be a flexible plastic substrate or a metal foil substrate.

그리고, 다수의 화소영역(P)마다 유기 박막트랜지스터(Organic Thin Film Transistor:OTFT)(OT)와, 화소 전극(170)이 구성되는데, 상기 유기 박막트랜지스터(OT)는 다수의 게이트 배선(120)과 데이터 배선(130)의 교차지점에 형성되어 상기 각 화소영역(P)에 마련된 화소전극(170)과 일대일 대응 접속되게 된다. The OTFT OT and the pixel electrode 170 are formed for each of the plurality of pixel regions P and the OT thin film transistor OT includes a plurality of gate wirings 120, And the data lines 130, and are connected in a one-to-one correspondence with the pixel electrodes 170 provided in the respective pixel regions P.

상기 유기 박막트랜지스터(OT)는, 소스 전극과, 소스 전극과 이격한 드레인 전극과, 소스 및 드레인 전극에 중첩하여 소스 및 드레인 전극의 상부에 구성한 유기 반도체층과, 상기 유기 반도체층 상부의 게이트 절연막과, 게이트 절연막 상부의 게이트 전극을 포함한다. 이때, 소스 및 드레인 전극은 기판의 내부에 형성된 트랜치에 형성되는 것을 특징으로 한다. The organic thin film transistor OT includes a source electrode, a drain electrode spaced apart from the source electrode, an organic semiconductor layer formed on the source and drain electrodes in superposition with the source and drain electrodes, And a gate electrode over the gate insulating film. At this time, the source and drain electrodes are formed in a trench formed in the substrate.

상기 게이트 배선(120) 및 데이터 배선(130)은 전기 전도도가 우수하고 비저항 금속을 주로 사용한다. The gate wiring 120 and the data wiring 130 are excellent in electric conductivity and mainly use a resistivity metal.

이와 같은 구성을 가지는 어레이 기판(100a)과 마주보며 상부기판이라고도 불리는 컬러필터 기판(122)은 제2기판의 하부로 상기 게이트 배선(120)과 데이터 배선(130) 그리고 유기 박막트랜지스터(OT) 등의 비표시 요소를 가리면서 화소 전극(170)을 노출시키도록 각 화소영역(P)을 두르는 격자 형상의 블랙매트릭스(125)가 형성되어 있다. The color filter substrate 122, which is also referred to as an upper substrate, facing the array substrate 100a having such a structure, is electrically connected to the gate wiring 120, the data wiring 130, the organic thin film transistor OT Shaped black matrix 125 that covers each pixel region P so as to expose the pixel electrode 170 while covering the non-display elements of the non-display element.

또한, 이들 격자 내부에서 각 화소영역(P)에 대응되게 순차적으로 반복 배열되는, 일례로 적(R), 녹(G), 청(B)색 컬러필터층(126)이 형성되어 있으며, 상기 블랙매트릭스(125)와 적, 녹, 청색 컬러필터층(126)의 전면에 걸쳐 투명한 공통전극(128)이 마련되어 있다. Green (G), and blue (B) color filter layers 126, which are sequentially and repeatedly arranged in correspondence to the respective pixel regions P, are formed in these lattices, A transparent common electrode 128 is provided over the entire surface of the matrix 125 and the red, green and blue color filter layers 126.

그리고 도시하지는 않았지만, 상기 어레이 기판(100a)과 컬러필터 기판(122)의 이격된 사이 공간에 개재된 액정층(105)의 유출을 방지하기 위해 어레이 기판(100a)과 컬러필터 기판(122) 사이의 최외곽 가장자리를 따라 인쇄된 씰 패턴(미도시)을 포함함으로써 어레이 기판(100a)과 컬러필터 기판(122)이 합착되어 액정패널(110)을 이루게 된다.Although not shown, in order to prevent the outflow of the liquid crystal layer 105 interposed between the array substrate 100a and the color filter substrate 122, a space between the array substrate 100a and the color filter substrate 122 The array substrate 100a and the color filter substrate 122 are bonded together by forming a seal pattern (not shown) printed along the outermost edge of the liquid crystal panel 110 to form the liquid crystal panel 110. [

이러한 어레이 기판(100a) 및 컬러필터 기판(122) 각각의 외측면에는 제1 및 제2편광판(102, 104)이 구비되고, 이러한 액정패널(110)의 배면으로는 광원을 포함하는 백라이트(back-light) 유닛(미도시)이 구비된다. First and second polarizing plates 102 and 104 are provided on the outer surfaces of the array substrate 100a and the color filter substrate 122, respectively. A backlight including a light source is disposed on the back surface of the liquid crystal panel 110, -light unit (not shown).

이에 따라, 백라이트 유닛(미도시)에 의해 빛이 공급되고, 게이트 배선(120)으로 유기 박막트랜지스터(OT)의 온(on)/오프(off) 신호가 순차적으로 스캔 인가되어 선택된 화소영역(P)의 화소 전극(170)에 데이터 배선(130)의 화상신호가 전달되면 공통 전극(128)과 화소 전극(170)의 수직전계에 의해 그 사이의 액정분자가 구동되고, 이에 따른 빛의 투과율 변화로 여러 가지 화상을 표시할 수 있게 된다.
Accordingly, light is supplied by a backlight unit (not shown), and on / off signals of the organic thin film transistor OT are sequentially scanned and applied to the gate wiring 120, The liquid crystal molecules between the common electrode 128 and the pixel electrode 170 are driven by the vertical electric field between the common electrode 128 and the pixel electrode 170. As a result, So that various images can be displayed.

도 4는 도 3의 유기 박막트랜지스터를 보여주는 단면도로, 도 2a 내지 도 2f를 참조한다.FIG. 4 is a cross-sectional view showing the organic thin film transistor of FIG. 3, and FIGS. 2A to 2F are referred to.

도 4에 도시된 바와 같이, 유기 박막트랜지스터(OT)는 기판(100) 내에 일정 간격 이격되어 형성된 소스 및 드레인 전극(132, 134)과, 이들(132, 134) 각각의 상부에서 직접 접촉하는 전송층(135)과, 상기 기판(100) 상에 형성되어 소스 및 드레인 전극(132, 134)과 중첩되는 유기 반도체(organic semiconductor)층(145)과, 상기 유기 반도체층(145)의 상부에 형성된 게이트 절연막(155)과, 게이트 절연막(155)의 상부에 형성된 게이트 전극(136)과, 게이트 전극(136)을 덮으며, 게이트 전극(136)을 일부 노출시키는 게이트 콘택홀(HO)을 구비하는 보호막(160) 그리고 보호막(160)의 상부에 형성된 게이트 배선 금속층(120a)을 포함한다.  4, the organic thin film transistor OT includes source and drain electrodes 132 and 134 formed at a predetermined distance in the substrate 100, and a plurality of source and drain electrodes 132 and 134, An organic semiconductor layer 145 formed on the substrate 100 and overlapped with the source and drain electrodes 132 and 134, and an organic semiconductor layer 145 formed on the organic semiconductor layer 145. [ A gate electrode 136 formed on the gate insulating film 155 and a gate contact hole HO covering the gate electrode 136 and partially exposing the gate electrode 136 A passivation layer 160 and a gate wiring metal layer 120a formed on the passivation layer 160. [

상기 유기 박막트랜지스터(OT)는 게이트 배선(도 3의 120)과 데이터 배선(도 3의 130)의 교차지점에 형성된다. The organic thin film transistor OT is formed at the intersection of the gate wiring (120 in FIG. 3) and the data wiring (130 in FIG. 3).

여기서, 유기 박막트랜지스터(OT)의 소스 전극(132)은 데이터 배선(도 3의 130)과 연결되고, 드레인 전극(134)은 화소 전극(도 3의 170)과 연결된다. Here, the source electrode 132 of the organic thin film transistor OT is connected to the data line (130 of FIG. 3), and the drain electrode 134 is connected to the pixel electrode (170 of FIG. 3).

이러한 유기 박막트랜지스터(OT)는, 도 2a에서와 같이 에치 스토퍼(131)를 기판(100) 상에 형성하여 기판(100) 내에 소스 및 드레인 전극(132, 134)에 대응되는 트랜치(131a)를 형성할 시에 트랜치(131a)의 폭을 넓게 형성하여 소스 전극(132)과 직접 접촉하는 데이터 배선(130)과, 도면에 도시된 바와 같이 드레인 전극(134)과 직접 접촉하는 화소 전극(170)의 자리를 기판(100) 내에 마련할 수 있다. 2A, an etch stopper 131 is formed on a substrate 100 and a trench 131a corresponding to the source and drain electrodes 132 and 134 is formed in the substrate 100 The data line 130 is formed so that the width of the trench 131a is wide and is in direct contact with the source electrode 132. The pixel electrode 170 is in direct contact with the drain electrode 134, The substrate 100 may be provided with a space.

이와 같이 함으로써 소스 전극(132)과, 소스 전극(132)에 연결되는 데이터 배선(130)과, 소스 전극(132)과 이격되어 형성된 드레인 전극(134), 그리고 드레인 전극(134)과 연결되는 화소 전극(170)은 기판(100) 내에서 동일한 라인에 형성되게 되는데, 이에 한정되지 않고 다양하게 변경될 수 있다.In this way, the source electrode 132, the data wiring 130 connected to the source electrode 132, the drain electrode 134 formed apart from the source electrode 132, and the drain electrode 134 connected to the drain electrode 134 The electrodes 170 are formed on the same line in the substrate 100, but the present invention is not limited thereto and can be variously changed.

상기 화소 전극(170)은, 도 2d의 소스 및 드레인 전극(132, 134) 및 전송층(135)이 형성된 기판(100) 상에 인듐-틴-옥사이드(ITO) 혹은 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 금속 물질 중 선택된 하나를 증착하고 이를 패턴하여 기판(100) 내에서 드레인 전극(134)과 직접 접촉하면서 화소 영역(P)에 위치하도록 형성할 수 있다. 여기서, 화소 전극(170)을 형성한 후에도 기판을 평탄화하기 위한 도 2d의 표면처리 공정이 수행될 수 있다. The pixel electrode 170 is formed by depositing indium-tin-oxide (ITO) or indium-zinc-oxide (IZO) on the substrate 100 on which the source and drain electrodes 132 and 134 and the transport layer 135 are formed. ) And a pattern of the transparent conductive metal material may be formed so as to be positioned in the pixel region P while being in direct contact with the drain electrode 134 in the substrate 100. Here, the surface treatment process of FIG. 2D for planarizing the substrate can be performed even after the pixel electrode 170 is formed.

이후, 도 2e 및 도 2f와 같이 유기 반도체층(145), 게이트 절연막(155) 그리고 게이트 전극(136)을 형성한다. Then, the organic semiconductor layer 145, the gate insulating layer 155, and the gate electrode 136 are formed as shown in FIGS. 2E and 2F.

이후에는 게이트 전극(136)을 형성한 기판(100) 상에 유기절연물질 그룹 중에서 선택된 하나로 보호막(160)을 형성한다. 여기서 보호막(160)은 게이트 전극(136), 게이트 절연층(155) 및 유기 반도체층(145)을 덮도록 형성되며, 유기절연물질과 무기절연물질을 이용한 혼성물로 이루어질 수도 있다. Thereafter, the passivation layer 160 is formed on the substrate 100 having the gate electrode 136 formed thereon. Here, the passivation layer 160 is formed to cover the gate electrode 136, the gate insulating layer 155, and the organic semiconductor layer 145, and may be composed of an organic insulating material and an inorganic insulating material.

이어 보호막(160)을 패턴하여 게이트 전극(136)을 일부 노출시키는 게이트 콘택홀(HO)을 형성하고, 보호막(160) 상에 크롬(Cr), 몰리브덴(Mo) 또는 알루미늄 합금(AlNd)과 같은 도전성 금속 그룹 중 선택된 하나를 증착하여 게이트 배선 금속층을 형성하고 이를 패턴하여 게이트 배선(120)과 연결되는 게이트 배선 금속층(120a)을 형성할 수도 있다.
A gate contact hole HO for partially exposing the gate electrode 136 is formed by patterning the passivation layer 160. The passivation layer 160 is formed on the passivation layer 160 by using a metal such as Cr, molybdenum (Mo), or aluminum alloy (AlNd) A selected one of the conductive metal groups may be deposited to form a gate wiring metal layer and patterned to form a gate wiring metal layer 120a connected to the gate wiring 120. [

이와 같이, 본 발명에 따른 유기 박막트랜지스터는 기판 내에 복수의 트랜치를 형성하여 소스 및 드레인 전극을 각 트랜치 내부에 형성하고, 소스 및 드레인 전극 각각과 유기 반도체층 사이에 캐리어 주입 효율을 향상시키는 전송층을 소스 및 드레인 전극을 형성할 시에 같이 형성함으로써 유기 박막트랜지스터의 소자 특성을 향상시킬 수 있게 된다. As described above, the organic thin film transistor according to the present invention has a structure in which a plurality of trenches are formed in a substrate to form source and drain electrodes in each trench, and a transfer layer for improving carrier injection efficiency between each of the source and drain electrodes and the organic semiconductor layer Is formed at the time of forming the source and drain electrodes, the device characteristics of the organic thin film transistor can be improved.

이와 같이, 기판 내부에 소스 및 드레인 전극을 형성하여 평탄한 기판 상에 유기 반도체층을 형성할 수 있게 됨으로써 기판의 이질적 표면계질을 제거하여 유기 반도체층의 박막 결정화도를 배가시킴과 동시에 전송층을 통해 소스 및 드레인 전극에서 유기 반도체층으로의 캐리어 주입 효율이 증가되므로 소자의 성능 및 유연성을 향상시킬 수 있게 된다.
As described above, by forming the source and drain electrodes in the substrate to form the organic semiconductor layer on the flat substrate, it is possible to remove the heterogeneous surface structure of the substrate, thereby doubling the crystallization degree of the organic semiconductor layer, And the efficiency of carrier injection from the drain electrode to the organic semiconductor layer is increased, so that the performance and flexibility of the device can be improved.

이상과 같은 본 발명의 실시예는 예시적인 것에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지를 벗어나지 않는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본 발명의 보호범위는 첨부된 특허청구범위 및 이와 균등한 범위 내에서의 본 발명의 변형을 포함한다.
The embodiments of the present invention as described above are merely illustrative, and those skilled in the art can make modifications without departing from the gist of the present invention. Accordingly, the protection scope of the present invention includes modifications of the present invention within the scope of the appended claims and equivalents thereof.

100: 기판 131: 에치 스토퍼
131a: 트랜치 132: 소스 전극
134: 드레인 전극 136: 게이트 전극
145: 유기 반도체층 155: 게이트 절연막
160: 보호막 170: 화소 전극
100: substrate 131: etch stopper
131a: trench 132: source electrode
134: drain electrode 136: gate electrode
145: organic semiconductor layer 155: gate insulating film
160: protective film 170: pixel electrode

Claims (10)

제1 및 제2 트랜치가 형성된 기판과;
상기 제1 및 제2트랜치 각각의 내부에 형성되는 소스 및 드레인 전극과;
상기 기판 상에 상기 소스 및 드레인 전극과 중첩되어 형성되는 유기 반도체층과;
상기 유기 반도체층 상부에 형성되는 게이트 절연막과;
상기 게이트 절연막의 상부에 형성되는 게이트 전극과;
상기 소스 및 드레인 전극 각각과 상기 유기 반도체층의 사이에
상기 유기 반도체층으로의 캐리어 주입(carrier injection) 효율을 향상시키는 전도성 금속산화막으로 이루어진 전송층
을 포함하는 유기 박막트랜지스터.
A substrate on which first and second trenches are formed;
Source and drain electrodes formed in the first and second trenches, respectively;
An organic semiconductor layer formed on the substrate so as to overlap with the source and drain electrodes;
A gate insulating layer formed on the organic semiconductor layer;
A gate electrode formed on the gate insulating film;
Between the source and drain electrodes and the organic semiconductor layer
A transport layer made of a conductive metal oxide film for improving carrier injection efficiency into the organic semiconductor layer;
And an organic thin film transistor.
삭제delete 제 1항에 있어서,
상기 전송층은
상기 제1 및 제2트랜치 각각의 내부에 형성되는 유기 박막트랜지스터.
The method according to claim 1,
The transport layer
Wherein the first and second trenches are formed in the first and second trenches, respectively.
기판 상에 소스 및 드레인 전극 각각에 대응되는 제1 및 제2트랜치를 형성하는 제1단계와;
상기 제1 및 제2트랜치 내부에 소스 및 드레인 전극과, 상기 소스 및 드레인 전극 각각의 상부에 전송층을 형성하는 제2단계와;
상기 기판 상에 상기 전송층과 중첩되는 유기 반도체층을 형성하는 제3단계와;
상기 유기 반도체층의 상부에 게이트 절연막을 형성하는 제4단계와;
상기 게이트 절연막의 상부에 게이트 전극을 형성하는 제5단계
를 포함하고,
상기 제2단계는
상기 기판의 전면에 소스 및 드레인 금속층을 형성하고, 열처리를 통한 증착으로 계면에 금속산화막을 형성하는 단계와
상기 기판의 표면을 평탄화하는 표면처리를 수행하여 기판 내부에 상기 소스 및 드레인 전극을 형성함과 동시에 상기 소스 및 드레인 전극 각각의 상부로 캐리어 주입 효율을 향상시키는 전송층을 형성하는 단계로 이루어지는 유기 박막트랜지스터의 제조방법.
A first step of forming first and second trenches corresponding to the source and drain electrodes, respectively, on the substrate;
A second step of forming source and drain electrodes in the first and second trenches, and a transfer layer on each of the source and drain electrodes;
A third step of forming an organic semiconductor layer overlying the transfer layer on the substrate;
A fourth step of forming a gate insulating film on the organic semiconductor layer;
A fifth step of forming a gate electrode on the gate insulating film,
Lt; / RTI >
The second step
Forming source and drain metal layers on the front surface of the substrate and forming a metal oxide film on the interface by vapor deposition through heat treatment;
Performing a surface treatment to planarize the surface of the substrate to form the source and drain electrodes in the substrate and forming a transport layer for improving the carrier injection efficiency on each of the source and drain electrodes, A method of manufacturing a transistor.
제 4항에 있어서,
상기 제1단계는
상기 기판 상에 복수의 에치 스토퍼를 형성하는 단계와,
상기 복수의 에치 스토퍼를 식각 마스크로 이용하여 기판을 부분적으로 식각함으로써 상기 제1 및 제2트랜치를 형성하는 단계로 이루어지는 유기 박막트랜지스터의 제조방법.
5. The method of claim 4,
The first step
Forming a plurality of etch stoppers on the substrate;
And forming the first and second trenches by partially etching the substrate using the plurality of etch stoppers as an etching mask.
삭제delete 삭제delete 기판 상에 소스 및 드레인 전극 각각에 대응되는 제1 및 제2트랜치를 형성하는 제1단계와;
상기 제1 및 제2트랜치 내부에 소스 및 드레인 전극을 형성하는 제2단계와;
상기 기판 상에 상기 소스 및 드레인 전극과 중첩되는 유기 반도체층을 형성하는 제3단계와;
상기 유기 반도체층의 상부에 게이트 절연막을 형성하는 제4단계와;
상기 게이트 절연막의 상부에 게이트 전극을 형성하는 제5단계
를 포함하고,
상기 제3 내지 제5단계는,
상기 유기 반도체층에 대응되는 유기층을 형성하는 단계와
상기 유기층이 형성된 상기 기판 상에 상기 게이트 절연막에 대응되는 게이트 절연층을 형성하는 단계와
상기 게이트 절연층이 형성된 상기 기판 상에 상기 게이트 전극에 대응되는 게이트 금속층을 형성하는 단계와
상기 유기층과, 상기 게이트 절연층과, 상기 게이트 금속층을 한번에 패턴함으로써 상기 유기 반도체층과, 상기 게이트 절연층과, 상기 게이트 금속층을 형성하는 단계로 이루어지는 유기 박막트랜지스터의 제조방법.
A first step of forming first and second trenches corresponding to the source and drain electrodes, respectively, on the substrate;
A second step of forming source and drain electrodes in the first and second trenches;
A third step of forming an organic semiconductor layer overlying the source and drain electrodes on the substrate;
A fourth step of forming a gate insulating film on the organic semiconductor layer;
A fifth step of forming a gate electrode on the gate insulating film,
Lt; / RTI >
The third, fourth, fifth,
Forming an organic layer corresponding to the organic semiconductor layer;
Forming a gate insulating layer corresponding to the gate insulating layer on the substrate on which the organic layer is formed
Forming a gate metal layer corresponding to the gate electrode on the substrate on which the gate insulating layer is formed;
Forming the organic semiconductor layer, the gate insulating layer, and the gate metal layer by patterning the organic layer, the gate insulating layer, and the gate metal layer all at once.
복수의 트랜치가 서로 이격된 상태로 형성된 기판과;
상기 기판 상에 일 방향으로 형성된 다수의 게이트 배선과;
상기 게이트 배선과 수직하게 교차하여 화소 영역을 정의하는 다수의 데이터 배선과;
상기 다수의 게이트 배선과 상기 데이터 배선이 교차하는 교차지점에서, 상기 데이터 배선에서 연장한 소스 전극과, 상기 소스 전극과 이격한 드레인 전극과, 상기 소스 및 드레인 전극과 중첩되어 구성된 유기 반도체층과, 상기 유기 반도체층 상에 구성된 게이트 절연막과; 상기 게이트 절연막 상에 구성되고 상기 게이트 배선과 일체로 구성되는 게이트 전극을 포함하는 유기 박막트랜지스터와;
상기 드레인 전극과 연결되고, 상기 화소 영역에 구성된 화소 전극을 포함하고,
상기 데이터 배선, 상기 데이터 배선과 연결되는 상기 소스 전극, 상기 드레인 전극 및 상기 드레인 전극과 연결되는 상기 화소 전극은 상기 복수의 트랜치 내에 각각 형성되는 유기 박막트랜지스터를 구비하는 액정표시장치.
A substrate having a plurality of trenches spaced apart from each other;
A plurality of gate wirings formed on the substrate in one direction;
A plurality of data lines crossing the gate lines perpendicularly to define pixel regions;
A source electrode extending in the data line, a drain electrode spaced apart from the source electrode, and an organic semiconductor layer superimposed on the source and drain electrodes, at an intersection where the plurality of gate wirings cross the data line, A gate insulating layer formed on the organic semiconductor layer; An organic thin film transistor formed on the gate insulating film and including a gate electrode integrally formed with the gate wiring;
And a pixel electrode connected to the drain electrode and configured in the pixel region,
And the pixel electrode connected to the data line, the source electrode, the drain electrode, and the drain electrode connected to the data line are formed in the plurality of trenches, respectively.
제 9항에 있어서,
상기 유기 박막트랜지스터는
상기 게이트 전극과 상기 게이트 절연막 그리고 상기 유기 반도체층을 덮으며 상기 게이트 전극을 일부 노출하는 게이트 콘택홀을 구비하는 보호막과, 상기 보호막의 상부에 형성되는 게이트 배선 금속층을 더 포함하는 유기 박막트랜지스터를 구비하는 액정표시장치.
10. The method of claim 9,
The organic thin film transistor
An organic thin film transistor including a gate electrode, a gate insulating layer, and a gate contact hole covering the organic semiconductor layer and partially exposing the gate electrode; and a gate wiring metal layer formed on the passivation layer .
KR1020110088917A 2011-09-02 2011-09-02 Organic thin flim transitor, method for manufacturing the same and liquid crystal display device having the same Active KR101785916B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110088917A KR101785916B1 (en) 2011-09-02 2011-09-02 Organic thin flim transitor, method for manufacturing the same and liquid crystal display device having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110088917A KR101785916B1 (en) 2011-09-02 2011-09-02 Organic thin flim transitor, method for manufacturing the same and liquid crystal display device having the same

Publications (2)

Publication Number Publication Date
KR20130025544A KR20130025544A (en) 2013-03-12
KR101785916B1 true KR101785916B1 (en) 2017-10-16

Family

ID=48177151

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110088917A Active KR101785916B1 (en) 2011-09-02 2011-09-02 Organic thin flim transitor, method for manufacturing the same and liquid crystal display device having the same

Country Status (1)

Country Link
KR (1) KR101785916B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101478125B1 (en) 2014-03-21 2015-01-05 경북대학교 산학협력단 Transistor and method for manufacturing the same
CN119744368A (en) * 2023-01-19 2025-04-01 京东方科技集团股份有限公司 Display panel, manufacturing method thereof and display device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183351A (en) * 1998-12-11 2000-06-30 Sony Corp Manufacture of thin-film semiconductor device
KR100623720B1 (en) 2004-11-24 2006-09-19 삼성에스디아이 주식회사 Organic electroluminescent device and manufacturing method thereof
JP2008085315A (en) * 2006-08-31 2008-04-10 Toppan Printing Co Ltd Thin film transistor and manufacturing method thereof
JP2010062399A (en) * 2008-09-05 2010-03-18 Sony Corp Semiconductor device and method of manufacturing the same, and electronic apparatus

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183351A (en) * 1998-12-11 2000-06-30 Sony Corp Manufacture of thin-film semiconductor device
KR100623720B1 (en) 2004-11-24 2006-09-19 삼성에스디아이 주식회사 Organic electroluminescent device and manufacturing method thereof
JP2008085315A (en) * 2006-08-31 2008-04-10 Toppan Printing Co Ltd Thin film transistor and manufacturing method thereof
JP2010062399A (en) * 2008-09-05 2010-03-18 Sony Corp Semiconductor device and method of manufacturing the same, and electronic apparatus

Also Published As

Publication number Publication date
KR20130025544A (en) 2013-03-12

Similar Documents

Publication Publication Date Title
US11056509B2 (en) Display device having a plurality of thin-film transistors with different semiconductors
US8324612B2 (en) Thin film transistor, method of fabricating the same, and flat panel display having the same
KR100683766B1 (en) Flat panel display and manufacturing method
KR100839684B1 (en) Liquid crystal display
US7638802B2 (en) Flat panel display including thin film transistor substrate
US10923555B2 (en) Organic light-emitting display apparatus
JP4638840B2 (en) THIN FILM TRANSISTOR SUBSTRATE AND METHOD FOR PRODUCING THIN FILM TRANSISTOR SUBSTRATE
US7719009B2 (en) Thin film transistor array panel and method of manufacture
KR102118461B1 (en) Array substrate including oxide thin film transitor and method of fabricating the same
US7714324B2 (en) Organic thin film transistor and method of manufacturing the same
US8652875B2 (en) Method of manufacturing a thin-film transistor
KR100626082B1 (en) Flat Panel Display
JP4602920B2 (en) ORGANIC THIN FILM TRANSISTOR, FLAT DISPLAY DEVICE PROVIDED WITH SAME, AND METHOD FOR MANUFACTURING ORGANIC THIN FILM TRANSISTOR
KR101785916B1 (en) Organic thin flim transitor, method for manufacturing the same and liquid crystal display device having the same
JP2010212326A (en) Semiconductor device
KR20100027828A (en) Organic thin film transistor display panel and method of manufacturing the same
KR100647704B1 (en) Organic thin film transistor, flat panel display device having same, manufacturing method of organic thin film transistor and manufacturing method of flat panel display device
KR20130067201A (en) Oxide thin film transitor and method for manufacturing the same
KR100787439B1 (en) Organic thin film transistor and organic light emitting display device having same
KR100751360B1 (en) Method for manufacturing organic thin film transistor, organic thin film transistor manufactured therefrom and flat panel display device comprising same
KR100659124B1 (en) Organic thin film transistor and organic light emitting display device having same
KR100696489B1 (en) Thin film transistor, method for manufacturing same and flat panel display device having same
KR101117713B1 (en) Organic TFT, method for fabricating the same and flat panel display with OTFT

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20110902

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20160830

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20110902

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20170420

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20171001

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20171002

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20171002

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20200925

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20210923

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20240919

Start annual number: 8

End annual number: 8