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KR101772808B1 - Tsv 테스트 및 분석 회로 및 테스트 방법 - Google Patents

Tsv 테스트 및 분석 회로 및 테스트 방법 Download PDF

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KR101772808B1
KR101772808B1 KR1020160032768A KR20160032768A KR101772808B1 KR 101772808 B1 KR101772808 B1 KR 101772808B1 KR 1020160032768 A KR1020160032768 A KR 1020160032768A KR 20160032768 A KR20160032768 A KR 20160032768A KR 101772808 B1 KR101772808 B1 KR 101772808B1
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KR
South Korea
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tsv
comparator
output
silicon
test
Prior art date
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KR1020160032768A
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English (en)
Inventor
강성호
이영우
Original Assignee
연세대학교 산학협력단
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Publication date
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Abstract

제1 비교부에 인가된 TSV(Through-Silicon-Via)를 통과한 전압을 측정하여 TSV의 단락 불량 유무를 판별하고, 제2 비교부에 인가된 TSV를 통과한 전압을 측정하여 TSV의 개방 불량 유무를 판별하며, 제1 비교부 및 제2 비교부의 각각의 출력을 기초로 하여, TSV의 불량 여부를 판별하는 TSV 테스트 및 분석 회로를 제공한다.

Description

TSV 테스트 및 분석 회로 및 테스트 방법{CIRCUIT AND METHOD FOR TEST AND ANALYSIS THROUGH-SILICON-VIA}
본 발명의 실시예들은 저항성 개방 단락 불량 동시 검출 및 TSV(Through-Silicon-Via) 특성 분석이 가능한 테스트 회로에 관한 것이다. TSV 테스트 회로는 TSV 칩 내부 또는 별도의 외부 장치에 구비될 수 있다.
3차원 직접회로에서 TSV(Through-Silicon-Via)의 저항성 개방 혹은 단락 불량 선별이 가능한 테스트 구조에서 TSV 특성을 분석하는 방법 중 하나는 TSV를 통과한 전압을 측정하여 TSV의 저항 값을 계산하고 데이터화하는 방법이다.
TSV를 통과한 전압을 측정하기 위해서는 TSV의 출력 전압을 비교기의 입력에 연결하고 비교기의 기준(Reference) 전압을 계속 변경하며 비교기의 출력 전압이 전이(Transition)되는 구간을 찾는 방식을 사용한다. 이때 비교기의 기준 전압 값이 TSV를 통과한 전압이 된다.
일반적인 TSV 테스트 구조는 비교기와 플립플롭(flip-flop)으로 구성되어 있지만, 이러한 테스트 구조는 TSV의 개방 불량만 검출이 가능하거나, 개방 및 단락 불량을 각각 순차적으로 테스트를 하여 테스트 시간은 3차원 적층에 사용된 TSV 수의 2배로 비례하여 증가할 수 있다.
3차원 직접 회로에서 삼차원 적층이 이루어진 후에는 사용된 TSV가 정상적으로 동작할지 여부를 판단하기 위해서 저항성 개방 혹은 단락 불량의 여부를 확인하기 위한 테스트가 요구된다.
일반적인 TSV 분석 방법은 테스트뿐만 아니라 TSV의 특성을 분석하고, 데이터화 하는 방법이 필요하며, 이는 3차원 직접회로 양산 초기 단계에서는 더욱 중요하게 요구될 수 있다.
TSV 특성 분석이 가능한 테스트 구조는 TSV의 개방 불량만 검출이 가능하거나, 개방 및 단락 불량을 각각 순차적으로 테스트를 하여 많은 시간이 소요되며, 테스트 시간이 3차원 적층에 사용된 TSV 수의 2배로 비례하여 증가하고, 테스트 비용이 증가될 수 있다.
본 발명의 일실시예는 TSV의 저항성 개방과 단락 불량을 동시에 테스트하여 테스트 시간을 줄일 수 있으며, TSV 테스트 비용을 절감하는 것을 목적으로 한다.
본 발명의 일실시예는 선택적으로 정상 또는 불량 TSV에 대한 특성 분석 및 데이터화 하는 것을 목적으로 한다.
본 발명의 일실시예에 따른 TSV 테스트 및 분석 회로는 TSV(Through-Silicon-Via)를 통과한 전압을 측정하여 상기 TSV의 단락 불량 유무를 판별하는 제1 비교부, 상기 TSV를 통과한 상기 전압을 측정하여 상기 TSV의 개방 불량 유무를 판별하는 제2 비교부, 및 상기 제1 비교부 및 상기 제2 비교부의 각각의 출력을 입력 받아, 상기 TSV의 불량 여부를 판별하는 판별부를 포함한다.
본 발명의 일측에 따른 TSV 테스트 및 분석 회로는 상기 TSV의 불량 유무를 검사하도록 제어하는 테스트 모드 및 상기 TSV의 단락 불량 또는 개방 불량 중 어느 하나를 구분하도록 제어하는 디버깅 모드 중 어느 하나의 모드를 선택하는 선택부를 더 포함할 수 있다.
본 발명의 일측에 따르면, 상기 제1 비교부는 상기 TSV로부터 통과한 전압 및 상기 TSV의 단락 불량 유무를 판별하기 위한 단락 기준 전압을 각각 인가하여 상기 TSV의 단락 불량 유무를 판별할 수 있다.
본 발명의 일측에 따르면, 상기 제2 비교부는 상기 TSV로부터 통과한 전압 및 상기 TSV의 개방 불량 유무를 판별하기 위한 개방 기준 전압을 각각 인가하여 상기 TSV의 개방 불량 유무를 판별할 수 있다.
본 발명의 일측에 따르면, 상기 판별부는 XOR 게이트로 구성되어, 상기 제1 비교부의 출력이 0이고, 상기 제2 비교부의 출력이 0이면 상기 TSV를 개방 불량으로 판별할 수 있다.
본 발명의 일측에 따르면, 상기 판별부는 XOR 게이트로 구성되어, 상기 제1 비교부의 출력이 1이고, 상기 제2 비교부의 출력이 1이면 상기 TSV를 단락 불량으로 판별할 수 있다.
본 발명의 일측에 따르면, 상기 판별부는 XOR 게이트로 구성되어, 상기 제1 비교부의 출력이 0이고, 상기 제2 비교부의 출력이 1이면 상기 TSV를 정상으로 판별할 수 있다.
본 발명의 일측에 따르면, 상기 선택부는 MUX로 구성되어 상기 디버깅 모드인 경우, 상기 MUX의 출력 값이 1이면 상기 TSV를 단락 불량으로 판별하고, 상기 MUX의 출력 값이 0이면 상기 TSV를 개방 불량으로 판별할 수 있다.
본 발명의 일실시예에 따른 TSV 테스트 및 분석 방법은 제1 비교부에 인가된 TSV(Through-Silicon-Via)를 통과한 전압을 측정하여 상기 TSV의 단락 불량 유무를 판별하는 단계, 제2 비교부에 인가된 상기 TSV를 통과한 상기 전압을 측정하여 상기 TSV의 개방 불량 유무를 판별하는 단계, 및 상기 제1 비교부 및 상기 제2 비교부의 각각의 출력을 기초로 하여, 상기 TSV의 불량 여부를 판별하는 단계를 포함한다.
본 발명의 일측에 따른 TSV 테스트 및 분석 방법은 상기 TSV의 불량 유무를 검사하도록 제어하는 테스트 모드, 및 상기 TSV의 단락 불량 또는 개방 불량 중 어느 하나를 구분하도록 제어하는 디버깅 모드 중 어느 하나의 모드를 선택하는 단계를 더 포함할 수 있다.
본 발명의 일측에 따르면, 상기 제1 비교부는 상기 TSV로부터 통과한 전압 및 상기 TSV의 단락 불량 유무를 판별하기 위한 단락 기준 전압을 각각 인가하여 상기 TSV의 단락 불량 유무를 판별할 수 있다.
본 발명의 일측에 따르면, 상기 제2 비교부는 상기 TSV로부터 통과한 전압 및 상기 TSV의 개방 불량 유무를 판별하기 위한 개방 기준 전압을 각각 인가하여 상기 TSV의 개방 불량 유무를 판별할 수 있다.
본 발명의 일측에 따르면, 상기 TSV의 불량 여부를 판별하는 단계는 상기 제1 비교부의 출력과 상기 제2 비교부의 출력이 동일한 경우 상기 TSV를 불량으로 판별하는 단계, 및 상기 제1 비교부의 출력과 상기 제2 비교부의 출력이 상이한 경우 상기 TSV를 정상으로 판별하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 TSV 테스트 및 분석 방법은 TSV(Through-Silicon-Via)에 대한 테스트 모드 또는 디버깅 모드 중 어느 하나를 선택하는 단계, 상기 테스트 모드가 선택된 경우, 제1 비교부에 인가된 TSV를 통과한 전압을 측정하여 상기 TSV의 단락 불량 유무를 판별하는 단계, 제2 비교부에 인가된 상기 TSV를 통과한 상기 전압을 측정하여 상기 TSV의 개방 불량 유무를 판별하는 단계, 및 판별부로 인가된 상기 제1 비교부 및 상기 제2 비교부의 각각의 출력을 기초로 하여, 상기 TSV의 불량 여부를 판별하는 단계를 포함한다.
본 발명의 일측에 따른 TSV 테스트 및 분석 방법은 상기 디버깅 모드가 선택된 경우, 상기 판별부의 출력 값이 1이면 상기 TSV를 단락 불량으로 판별하는 단계, 및 상기 판별부의 출력 값이 0이면 상기 TSV를 개방 불량으로 판별하는 단계를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 TSV의 저항성 개방과 단락 불량을 동시에 테스트하여 테스트 시간을 줄일 수 있으며, TSV 테스트 비용을 절감할 수 있다.
본 발명의 일실시예에 따르면 선택적으로 정상 또는 불량 TSV에 대한 특성 분석 및 데이터화 할 수 있다.
도 1은 본 발명의 일실시예에 따른 TSV 테스트 및 분석 회로의 구성을 도시한 블록도이다.
도 2는 본 발명의 일실시예에 따른 TSV 테스트 및 분석 회로를 도시한 도면이다.
도 3은 본 발명의 일측에 따른 TSV 불량 여부 및 불량 종류에 따른 비교부에 사용되는 기준 전압 (VOH/VOL) 값을 도시한 도면이다.
도 4는 본 발명의 다른 측면에 따른 TSV 테스트 및 분석 회로를 도시한 도면이다.
도 5는 본 발명의 일측에 따른 저항성 개방과 단락 불량을 가진 TSV일 경우의 비교부 출력 결과, 정상 TSV일 경우의 비교부의 출력 결과, 및 출력 값을 인가한 판별부의 결과를 도시한 도면이다.
도 6은 본 발명의 일실시 예에 따른 TSV 테스트 및 분석 방법을 도시한 흐름도이다.
도 7은 본 발명의 일측에 따른 TSV의 특성 분석 및 저항성 개방과 단락 불량 검출을 위한 흐름도이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.
본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물, 또는 대체물을 포함한다
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 발명의 일실시예에 따른 TSV 분석 장치는 테스트 신뢰성의 손해 없이 TSV의 저항성 개방과 단락 불량을 동시에 테스트하여 테스트 시간을 감소시켜 테스트 비용을 절감할 수 있다.
본 발명의 일실시예에 따른 TSV 분석 장치는 선택적으로 정상 또는 불량 TSV에 대하여 특성 분석 및 데이터화가 가능하다.
도 1은 본 발명의 일실시예에 따른 TSV 테스트 및 분석 회로의 구성을 도시한 블록도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 TSV 테스트 및 분석 장치(또는 회로)는 제1 비교부(110), 제2 비교부(120), 및 판별부(130)를 포함한다.
제1 비교부(110)는 TSV(Through-Silicon-Via)를 통과한 전압을 측정하여 TSV의 단락 불량 유무를 판별한다.
제2 비교부(120)는 TSV를 통과한 상기 전압을 측정하여 상기 TSV의 개방 불량 유무를 판별한다.
판별부(130)는 제1 비교부(110) 및 제2 비교부(120)의 각각의 출력을 입력 받아, TSV의 불량 여부를 판별한다.
본 발명의 일측에 따른 TSV 분석 장치는 선택부(140)를 더 포함할 수 있으며, 선택부(140)는 TSV의 불량 유무를 검사하도록 제어하는 테스트 모드, 및 TSV의 단락 불량 또는 개방 불량 중 어느 하나를 구분하도록 제어하는 디버깅 모드 중 어느 하나의 모드를 선택할 수 있다.
본 발명의 일측에 따른 TSV 분석 장치는 TSV 입력 단에 전압을 걸어주면 TSV 자체적으로 가지고 있는 저항 값에 비례하여 전압 강하가 이루어지며, TSV를 통과한 전압 값을 이용하여 TSV 불량여부를 판별하거나 특성을 분석 할 수 있다.
아래에서는 본 발명의 일측에 따른 TSV 분석 장치의 회로 구성을 설명하도록 한다.
도 2는 본 발명의 일실시예에 따른 TSV 테스트 및 분석 회로를 도시한 도면이다.
도 2를 참조하면, 본 발명의 일측에 따른 제1 비교부(210) 및 제2 비교부(220)는 비교기로 구성될 수 있으며, 판별부(230)는 XOR 게이트로 구성될 수 있고, 선택부(240)는 MUX로 구성될 수 있다.
본 발명의 일측에 따른 TSV 분석 장치는 추가적으로 플립플롭(flip-flop)(250) 및 패드(Pad)(260)를 구성할 수 있다.
도 3은 본 발명의 일측에 따른 TSV 불량 여부 및 불량 종류에 따른 비교부에 사용되는 기준 전압(VOH/VOL) 값을 도시한 도면이다.
도 3을 참조하면, 비교부에서 판단하기 위한 기준 전압은 Fault-free TSV를 기준으로 특정 전압(VOH) 이상이면 TSV 단락 불량(TSV-to_TSV Bridge Defect)으로 판단하도록 하고, 특정 전압(VOL) 이하이면 TSV 개방 불량(Open)으로 판단하도록 할 수 있다.
도 3에 도시된 특정 전압 값은 제1 비교부와 제2 비교부의 기준 전압(VOH/VOL)으로 각각 입력될 수 있다.
다시 도 2를 참조하면, 본 발명의 일측에 따른 제1 비교부(210) 및 제2 비교부(220)는 TSV를 통과한 전압을 인가하여 전압을 측적할 수 있으며, 예를 들어, 제1 비교부(210) 및 제2 비교부(220) 입력 중 하나인 Vtsv는 TSV를 통과한 전압을 나타내며, 다른 하나인 Vref는 TSV 불량 여부 확인을 위한 각각의 비교부(210, 220)의 기준 전압을 의미한다.
본 발명의 일측에 따르면, 제1 비교부(210)는 TSV로부터 통과한 전압 및 TSV의 단락 불량 유무를 판별하기 위한 단락 기준 전압을 각각 인가하여 TSV의 단락 불량 유무를 판별할 수 있다.
제2 비교부(220)는 TSV로부터 통과한 전압 및 TSV의 개방 불량 유무를 판별하기 위한 개방 기준 전압을 각각 인가하여 TSV의 개방 불량 유무를 판별할 수 있다.
본 발명의 일측에 따르면, 저항성 개방과 단락 불량 판별을 위한 기준 전압은 서로 다를 수 있으므로 도 2에 도시된 바와 같이, 포트의 수를 하나만 사용해야 하는 경우, 하나의 포트로 인가되는 전압(270)을 전압 분배기(Voltage Divider) 회로에서 적절한 R1 및 R2의 저항 값을 선정하여 불량 판별을 위해 필요한 기준 전압 값을 각각 다르게 입력 가능하다.
도 4는 본 발명의 다른 측면에 따른 TSV 테스트 및 분석 회로를 도시한 도면이다.
도 4를 참조하면, 저항성 개방과 단락 불량 판별을 위한 기준 전압은 입력 포트(Port) 여유가 있다면 두 개의 포트를 사용하여 외부에서 각각 다른 전압(410, 420)을 입력하여 독립적으로 설정 가능하다.
도 2를 다시 참조하면, 제1 비교부(210) 및 제2 비교부(220)의 기준 전압을 기준으로 높거나 낮을 경우, 제1 비교부(210) 및 제2 비교부(220)의 출력은 1(High) 또는 0(Low) 값을 출력할 수 있으며, 제1 비교부(210) 및 제2 비교부(220)에서 나온 출력을 판별부(230)의 입력으로 인가하여 TSV의 불량 여부를 판단할 수 있다.
도 5는 본 발명의 일측에 따른 저항성 개방과 단락 불량을 가진 TSV일 경우의 비교부 출력 결과, 정상 TSV일 경우의 비교부의 출력 결과, 및 출력 값을 인가한 판별부의 결과를 도시한 도면이다.
도 2 및 5를 참조하면, 판별부(230)는 제1 비교부(210)의 출력이 0이고, 제2 비교부(220)의 출력이 0이면 TSV를 개방 불량으로 판별할 수 있으며, 제1 비교부(210)의 출력이 1이고, 제2 비교부(220)의 출력이 1이면 TSV를 단락 불량으로 판별할 수 있다.
판별부(230)는 제1 비교부(210)의 출력이 0이고, 제2 비교부(220)의 출력이 1이면 TSV를 정상으로 판별할 수 있다.
선택부(240)는 사용자가 테스트 모드 또는 디버깅 모드를 선택할 수 있으며, 기본 값은 테스트 모드로 설정될 수 있으며, 사용자가 TSV 특성 분석이 필요할 경우 디버깅 모드로 변경하여 TSV의 출력 전압 값을 측정하여 TSV의 저항 값을 계산하거나 TSV 불량이 개방 불량인지 단락 불량인지 판별할 수도 있다.
TSV의 출력 전압을 측정하는 방법은 TSV의 출력 전압이 연결된 비교부(210, 220)의 다른 입력에 비교부(210, 220)의 기준 전압을 계속 변경하며 비교부(210, 220)의 출력 전압이 전이되는 구간을 찾는 방식을 사용하여 출력 전압을 측정할 수 있다. 이때, 비교부(210, 220)의 기준 전압 값이 TSV를 통과한 전압이 될 수 있다.
TSV 불량이 개방 불량인지 단락 불량인지 판별하는 방법으로, 선택부(240)는 불량 TSV로 판별된 상태에서 디버깅 모드로 변경하여 출력 값이 1(High)인 경우 단락 불량으로 판별하고, 0(Low)일 경우는 개방 불량으로 판별할 수 있다.
아래에서는 본 발명의 일실시예에 따른 TSV 분석 방법을 설명하도록 한다.
본 발명의 일실시예에 따른 TSV 분석 방법은 전술한 TSV 분석 장치를 이용하여 수행할 수 있는 바, TSV 분석 장치를 주체로 하여 설명하도록 한다.
도 6은 본 발명의 일실시예에 따른 TSV 테스트 및 분석 방법을 도시한 흐름도이다.
도 6을 참조하면, TSV 분석 장치는 제1 비교부에 인가된 TSV(Through-Silicon-Via)를 통과한 전압을 측정하여 TSV의 단락 불량 유무를 판별한다(610).
TSV 분석 장치는 제2 비교부에 인가된 TSV를 통과한 전압을 측정하여 TSV의 개방 불량 유무를 판별한다(620).
TSV 분석 장치는 제1 비교부 및 제2 비교부의 각각의 출력을 기초로 하여, TSV의 불량 여부를 판별한다(630).
제1 비교부는 TSV로부터 통과한 전압 및 TSV의 단락 불량 유무를 판별하기 위한 단락 기준 전압을 각각 인가하여 TSV의 단락 불량 유무를 판별할 수 있고, 제2 비교부는 TSV로부터 통과한 전압 및 TSV의 개방 불량 유무를 판별하기 위한 개방 기준 전압을 각각 인가하여 TSV의 개방 불량 유무를 판별할 수 있다.
TSV 분석 장치는 제1 비교부의 출력과 제2 비교부의 출력이 동일한 경우 TSV를 불량으로 판별할 수 있고, 제1 비교부의 출력과 제2 비교부의 출력이 상이한 경우 TSV를 정상으로 판별할 수 있다.
도 7은 본 발명의 일측에 따른 TSV의 특성 분석 및 저항성 개방과 단락 불량 검출을 위한 흐름도이다.
도 7을 참조하면, TSV 분석 장치는 TSV의 불량 유무를 검사하도록 제어하는 테스트 모드, 및 TSV의 단락 불량 또는 개방 불량 중 어느 하나를 구분하도록 제어하는 디버깅 모드 중 어느 하나의 모드를 선택할 수도 있다(710).
TSV 분석 장치는 테스트 모드의 경우 저항성 개방 및 단락 불량 검출을 위한 비교부의 기준 전압을 설정할 수 있고(721), TSV 출력 전압을 비교부에 인가할 수 있다(622).
TSV 분석 장치는 TSV를 통과한 전압을 비교부에 입력하여 TSV의 불량 여부를 판단할 수 있다(723).
TSV 분석 장치는 테스트 결과를 판별하고(724), 테스트 결과에 문제가 없는 경우 다음 TSV로 넘어가 계속해서 테스트를 진행할 수 있으며(728), 불량 TSV일 경우 개방 불량인지 단락 불량인지 여부를 구분할 수 있다(725).
TSV 분석 장치는 개방 불량 및 단락 불량 여부를 확인하고(726), 모든 TSV 테스트가 완료되었는지 여부를 확인하여, 불량 구분이 완료되거나 불량의 종류를 구분할 필요가 없는 경우 다음 TSV를 동일한 방식으로 계속해서 테스트할 수 있다(728).
사용자가 TSV 특성 분석이 필요한 경우 디버깅 모드를 선택할 수 있으며, TSV 분석 장치는 TSV를 통과한 전압을 측정할 수 있다.
TSV 분석 장치는 디버깅 모드에서, TSV 분석을 위한 비교부의 기준 전압 시작과 끝의 값을 설정하고(731), 비교부의 기준 전압을 설정할 수 있다(732).
TSV 분석 장치는 해당 기준 전압에서 TSV 분석을 위한 테스트를 진행할 수 있으며, 기준 전압의 마지막 값인지 여부에 따라 전압 값을 변경할 수 있다(734, 735).
예를 들어, TSV 분석 장치는 전압 측정을 하기 위해 제1 비교부의 기준 전압을 한 방향으로 증가 혹은 감소시키면서, 제2 비교부의 출력을 측정할 수 있으며, 제2 비교부의 출력에서 전이(Transition)가 발생한다면 제2 비교부의 기준 전압은 TSV를 통과한 전압으로 데이터화가 가능하다.
아래에서는 본 발명의 다른 실시예에 따른 TSV 분석 방법을 설명하도록 한다.
TSV 분석 장치는 TSV(Through-Silicon-Via)에 대한 테스트 모드 또는 디버깅 모드 중 어느 하나를 선택한다.
TSV 분석 장치는 테스트 모드가 선택된 경우, 제1 비교부에 인가된 TSV를 통과한 전압을 측정하여 TSV의 단락 불량 유무를 판별한다.
TSV 분석 장치는 제2 비교부에 인가된 TSV를 통과한 전압을 측정하여 TSV의 개방 불량 유무를 판별한다.
TSV 분석 장치는 판별부로 인가된 제1 비교부 및 제2 비교부의 각각의 출력을 기초로 하여, TSV의 불량 여부를 판별한다.
TSV 분석 장치는 디버깅 모드가 선택된 경우, 판별부의 출력 값이 1이면 TSV를 단락 불량으로 판별하고, 판별부의 출력 값이 0이면 TSV를 개방 불량으로 판별할 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
210: 제1 비교부
220: 제2 비교부
230: 판별부
240: 선택부

Claims (16)

  1. TSV(Through-Silicon-Via)의 불량 유무를 검사하도록 제어하는 테스트 모드 및 상기 TSV(Through-Silicon-Via)의 단락 불량 또는 개방 불량 중 어느 하나를 구분하도록 제어하는 디버깅 모드 중 어느 하나의 모드를 선택하는 선택부;
    상기 디버깅 모드에서, 상기 TSV(Through-Silicon-Via)를 통과한 전압을 측정하여 상기 TSV(Through-Silicon-Via)의 단락 불량 유무를 판별하는 제1 비교부;
    상기 디버깅 모드에서, 상기 TSV(Through-Silicon-Via)를 통과한 상기 전압을 측정하여 상기 TSV(Through-Silicon-Via)의 개방 불량 유무를 판별하는 제2 비교부; 및
    상기 테스트 모드에서, 상기 제1 비교부 및 상기 제2 비교부의 각각의 출력을 입력 받아, 상기 TSV(Through-Silicon-Via)의 불량 여부를 판별하는 판별부를 포함하고,
    상기 판별부는, 상기 테스트 모드에서, 상기 제1 비교부의 출력과 상기 제2 비교부의 출력이 동일한 경우 상기 TSV(Through-Silicon-Via)를 불량으로 판별하고, 상기 제1 비교부의 출력과 상기 제2 비교부의 출력이 상이한 경우 상기 TSV(Through-Silicon-Via)를 정상으로 판별하는
    TSV 테스트 및 분석 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 비교부는,
    상기 TSV로부터 통과한 전압 및 상기 TSV의 단락 불량 유무를 판별하기 위한 단락 기준 전압을 각각 인가하여 상기 TSV의 단락 불량 유무를 판별하는,
    TSV 테스트 및 분석 회로.
  4. 제1항에 있어서,
    상기 제2 비교부는,
    상기 TSV로부터 통과한 전압 및 상기 TSV의 개방 불량 유무를 판별하기 위한 개방 기준 전압을 각각 인가하여 상기 TSV의 개방 불량 유무를 판별하는,
    TSV 테스트 및 분석 회로.
  5. 제1항에 있어서,
    상기 판별부는,
    XOR 게이트로 구성되어,
    상기 제1 비교부의 출력이 0이고, 상기 제2 비교부의 출력이 0이면 상기 TSV를 개방 불량으로 판별하는,
    TSV 테스트 및 분석 회로.
  6. 제1항에 있어서,
    상기 판별부는,
    XOR 게이트로 구성되어,
    상기 제1 비교부의 출력이 1이고, 상기 제2 비교부의 출력이 1이면 상기 TSV를 단락 불량으로 판별하는,
    TSV 테스트 및 분석 회로.
  7. 제1항에 있어서,
    상기 판별부는,
    XOR 게이트로 구성되어,
    상기 제1 비교부의 출력이 0이고, 상기 제2 비교부의 출력이 1이면 상기 TSV를 정상으로 판별하는,
    TSV 테스트 및 분석 회로.
  8. 제1항에 있어서,
    상기 선택부는 MUX로 구성되어 상기 디버깅 모드인 경우,
    상기 MUX의 출력 값이 1이면 상기 TSV를 단락 불량으로 판별하고,
    상기 MUX의 출력 값이 0이면 상기 TSV를 개방 불량으로 판별하는,
    TSV 테스트 및 분석 회로.
  9. TSV(Through-Silicon-Via)의 불량 유무를 검사하도록 제어하는 테스트 모드 및 상기 TSV(Through-Silicon-Via)의 단락 불량 또는 개방 불량 중 어느 하나를 구분하도록 제어하는 디버깅 모드 중 어느 하나의 모드를 선택하는 단계;
    상기 테스트 모드에서, 제1 비교부 및 제2 비교부의 각각의 출력을 기초로 하여, 상기 TSV(Through-Silicon-Via)의 불량 여부를 판별하는 단계;
    상기 디버깅 모드에서, 상기 제1 비교부에 인가된 상기 TSV(Through-Silicon-Via)를 통과한 전압을 측정하여 상기 TSV(Through-Silicon-Via)의 단락 불량 유무를 판별하는 단계; 및
    상기 디버깅 모드에서, 상기 제2 비교부에 인가된 상기 TSV(Through-Silicon-Via)를 통과한 상기 전압을 측정하여 상기 TSV(Through-Silicon-Via)의 개방 불량 유무를 판별하는 단계를 포함하고,
    상기 TSV(Through-Silicon-Via)의 불량 여부를 판별하는 단계는,
    상기 테스트 모드에서, 상기 제1 비교부의 출력과 상기 제2 비교부의 출력이 동일한 경우 상기 TSV(Through-Silicon-Via)를 불량으로 판별하는 단계; 및
    상기 제1 비교부의 출력과 상기 제2 비교부의 출력이 상이한 경우 상기 TSV(Through-Silicon-Via)를 정상으로 판별하는 단계
    를 포함하는 TSV 테스트 및 분석 방법.
  10. 삭제
  11. 제9항에 있어서,
    상기 제1 비교부는,
    상기 TSV로부터 통과한 전압 및 상기 TSV의 단락 불량 유무를 판별하기 위한 단락 기준 전압을 각각 인가하여 상기 TSV의 단락 불량 유무를 판별하는,
    TSV 테스트 및 분석 방법.
  12. 제9항에 있어서,
    상기 제2 비교부는,
    상기 TSV로부터 통과한 전압 및 상기 TSV의 개방 불량 유무를 판별하기 위한 개방 기준 전압을 각각 인가하여 상기 TSV의 개방 불량 유무를 판별하는,
    TSV 테스트 및 분석 방법.
  13. 제9항에 있어서,
    상기 TSV의 불량 여부를 판별하는 단계는,
    상기 제1 비교부의 출력과 상기 제2 비교부의 출력이 동일한 경우 상기 TSV를 불량으로 판별하는 단계; 및
    상기 제1 비교부의 출력과 상기 제2 비교부의 출력이 상이한 경우 상기 TSV를 정상으로 판별하는 단계
    를 더 포함하는 TSV 테스트 및 분석 방법.
  14. 삭제
  15. 삭제
  16. 제9항 및 제11항 내지 제13항 중 어느 한 항의 방법을 수행하는 프로그램을 기록한 컴퓨터 판독 가능 기록 매체.
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