[go: up one dir, main page]

KR101763167B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR101763167B1
KR101763167B1 KR1020167004301A KR20167004301A KR101763167B1 KR 101763167 B1 KR101763167 B1 KR 101763167B1 KR 1020167004301 A KR1020167004301 A KR 1020167004301A KR 20167004301 A KR20167004301 A KR 20167004301A KR 101763167 B1 KR101763167 B1 KR 101763167B1
Authority
KR
South Korea
Prior art keywords
region
field stop
impurity concentration
semiconductor device
drift
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020167004301A
Other languages
English (en)
Other versions
KR20160033202A (ko
Inventor
가쓰유키 도리이
Original Assignee
산켄덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산켄덴키 가부시키가이샤 filed Critical 산켄덴키 가부시키가이샤
Publication of KR20160033202A publication Critical patent/KR20160033202A/ko
Application granted granted Critical
Publication of KR101763167B1 publication Critical patent/KR101763167B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H01L29/7393—
    • H01L29/36—
    • H01L29/66325—
    • H01L29/66674—
    • H01L29/7322—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/40—Vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

제1도전형의 컬렉터 영역과, 컬렉터 영역의 위에 배치된 제2도전형의 필드스톱 영역과, 필드스톱 영역의 위에 배치되고 필드스톱 영역보다 불순물 농도가 낮은 제2도전형의 드리프트 영역과, 드리프트 영역의 위에 배치된 제1도전형의 베이스 영역과, 베이스 영역의 위에 배치된 제2도전형의 에미터 영역을 구비하고, 필드스톱 영역의 막두께방향의 불순물 농도 구배가, 드리프트 영역에 인접하는 영역보다 컬렉터 영역에 인접하는 영역에서 크다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 필드스톱 영역(field stop 領域)을 구비하는 반도체 장치(半導體 裝置)에 관한 것이다.
절연 게이트형 바이폴라 트랜지스터(IGBT(Insulated Gate Bipolar mode Transistor))는, 고입력 임피던스(高入力 impedance), 낮은 온전압(on電壓)을 가지고 있기 때문에 모터구동회로 등에서 사용되고 있다. IGBT에는, 드리프트 영역(drift 領域)과 컬렉터 영역(collector 領域)의 사이에 필드스톱 영역을 배치하는 구조를 채용할 수 있다(예를 들면 특허문헌1을 참조). 필드스톱 영역에 의하여, 오프(off) 시에 드리프트 영역의 상면(上面)으로부터 연장되는 공핍층(空乏層)이 컬렉터 영역에 도달하는 것이 방지된다.
: 일본국 공개특허 특개2013-247248호 공보
IGBT의 오프 시에 드리프트 영역으로부터 컬렉터 영역을 향하여 신장되는 공핍층이 필드스톱 영역에 도달하면, 공핍층이 신장되는 비율이 급격하게 감소된다. 이에 따라 IGBT의 오프 시의 전압상승파형에 링잉(ringing)이 발생하는 문제가 있었다.
상기 문제점을 고려하여 본 발명은, 필드스톱 영역을 구비하고, 오프 시의 전압상승파형에서의 링잉의 발생이 억제된 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 하나의 태양에 의하면, 제1도전형의 컬렉터 영역과, 컬렉터 영역의 위에 배치된 제2도전형의 필드스톱 영역과, 필드스톱 영역의 위에 배치되고 필드스톱 영역보다 불순물 농도가 낮은 제2도전형의 드리프트 영역과, 드리프트 영역의 위에 배치된 제1도전형의 베이스 영역과, 베이스 영역의 위에 배치된 제2도전형의 에미터 영역과, 드리프트 영역과 에미터 영역의 사이에서 베이스 영역에 면하여 배치된 게이트 절연막과, 게이트 절연막을 사이에 두고 베이스 영역과 대향하도록 배치된 게이트 전극을 구비하고, 필드스톱 영역의 막두께방향의 불순물 농도 구배가, 드리프트 영역에 인접하는 영역보다 컬렉터 영역에 인접하는 영역에서 큰 반도체 장치가 제공된다.
본 발명에 의하면, 필드스톱 영역을 구비하고, 오프 시의 전압상승파형에서의 링잉의 발생이 억제된 반도체 장치를 제공할 수 있다.
도1은, 본 발명의 실시형태에 관한 반도체 장치의 구조를 나타내는 모식적인 단면도이다.
도2는, 본 발명의 실시형태에 관한 반도체 장치와 비교예의 오프 시의 상승전압의 파형을 나타내는 모식적인 그래프이다.
도3은, 본 발명의 실시형태에 관한 반도체 장치의 불순물 농도 프로필의 예를 나타내는 모식도이다.
도4는, 본 발명의 실시형태에 관한 반도체 장치의 불순물 농도의 예를 나타내는 모식도이다.
도5는, 본 발명의 실시형태에 관한 반도체 장치의 제조방법을 설명하기 위한 모식적인 공정단면도이다(이 공정단면도의 1).
도6은, 본 발명의 실시형태에 관한 반도체 장치의 제조방법을 설명하기 위한 모식적인 공정단면도이다(이 공정단면도의 2).
도7은, 본 발명의 실시형태에 관한 반도체 장치의 제조방법을 설명하기 위한 모식적인 공정단면도이다(이 공정단면도의 3).
도8은, 본 발명의 실시형태에 관한 반도체 장치의 제조방법을 설명하기 위한 모식적인 공정단면도이다(이 공정단면도의 4).
도9는, 본 발명의 실시형태에 관한 반도체 장치의 제조방법을 설명하기 위한 모식적인 공정단면도이다(이 공정단면도의 5).
도10은, 본 발명의 실시형태에 관한 반도체 장치의 제조방법을 설명하기 위한 모식적인 공정단면도이다(공정단면도의 6).
도11은, 본 발명의 실시형태의 제1변형예에 관한 반도체 장치의 구조를 나타내는 모식적인 단면도이다.
도12는, 본 발명의 실시형태의 제1변형예에 관한 반도체 장치의 불순물 농도 프로필의 예를 나타내는 모식도이다.
도13은, 본 발명의 실시형태의 제2변형예에 관한 반도체 장치의 불순물 농도 프로필의 예를 나타내는 모식도이다.
도14는, 본 발명의 기타 실시형태에 관한 반도체 장치의 구조를 나타내는 모식적인 단면도이다.
다음에 도면을 참조하여 본 발명의 실시형태를 설명한다. 이하의 도면의 기재에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 다만 도면은 모식적인 것으로서, 두께와 평면치수와의 관계, 각 부의 길이의 비율 등은 현실의 것과는 다른 것임에 유의하여야 한다. 따라서 구체적인 치수는 이하의 설명을 참작하여 판단하여야 할 것이다. 또 도면 상호간에 있어서도 서로의 치수 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
또 이하에 나타내는 실시형태는, 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로서, 본 발명의 기술적 사상은 구성부품의 형상, 구조, 배치 등을 하기의 것에 특정하는 것이 아니다. 본 발명의 실시형태는 특허청구범위에서 다양한 변경을 가할 수 있다.
본 발명의 실시형태에 관한 반도체 장치(半導體 裝置)(1)는, 절연 게이트형 바이폴라 트랜지스터(IGBT(Insulated Gate Bipolar mode Transistor))로서, 도1에 나타내는 바와 같이 제1도전형(第1導電型)의 컬렉터 영역(collector 領域)(10)과, 컬렉터 영역(10) 위에 배치된 제2도전형의 필드스톱 영역(field stop 領域)(20)과, 필드스톱 영역(20) 위에 배치되고 필드스톱 영역(20)보다 불순물 농도가 낮은 제2도전형의 드리프트 영역(drift 領域)(30)과, 드리프트 영역(30) 위에 배치된 제1도전형의 베이스 영역(base 領域)(40)과, 베이스 영역(40) 위에 배치된 제2도전형의 에미터 영역(emitter 領域)(50)을 구비한다. 복수의 에미터 영역(50)이, 베이스 영역(40)의 상면의 일부에 선택적으로 삽입되어 있다. 또한 상세한 것은 후술하지만, 필드스톱 영역(20)의 막두께방향의 불순물 농도 구배(不純物 濃度 勾配)는, 드리프트 영역(30)에 인접하는 영역보다 컬렉터 영역(10)에 인접하는 영역에서 크게 설정되어 있다.
제1도전형과 제2도전형은 서로 반대의 도전형이다. 즉 제1도전형이 n형이면 제2도전형은 p형이고, 제1도전형이 p형이면 제2도전형은 n형이다. 이하에서는 제1도전형이 p형, 제2도전형이 n형인 경우를 예시적으로 설명한다.
반도체 장치(1)는, 드리프트 영역(30)과 에미터 영역(50)의 사이에서 베이스 영역(40)에 면(面)하여 배치된 게이트 절연막(gate 絶緣膜)(60)과, 게이트 절연막(60)을 사이에 두고 베이스 영역(40)과 대향(對向)하도록 배치된 게이트 전극(gate 電極)(70)을 더 구비한다. 게이트 전극(70)과 대향하는 베이스 영역(40)의 표면이 채널 영역(channel 領域)(100)이다.
도1에 나타낸 반도체 장치(1)는 트렌치 게이트 구조(tranch gate 構造)이다. 즉 에미터 영역(50)의 상면으로부터 연장되어, 에미터 영역(50) 및 베이스 영역(40)을 관통하는 홈(groove)이 형성되어 있다. 게이트 절연막(60)은 홈의 내벽(內壁) 위에 배치되고, 게이트 전극(70)은 게이트 절연막(60)을 사이에 두고 홈의 내부에 삽입되어 있다.
게이트 전극(70)의 상면에는 층간절연막(層間絶緣膜)(80)이 배치되어 있다. 층간절연막(80)을 사이에 두고 게이트 전극(70)의 상방에, 베이스 영역(40)과 에미터 영역(50)에 접속되는 에미터 전극(90)이 배치되어 있다. 층간절연막(80)에 의하여 게이트 전극(70)과 에미터 전극(90)은 전기적으로 절연되어 있다. 또한 필드스톱 영역(20)에 접촉되는 일방(一方)의 주면(主面)과 대향하는 컬렉터 영역(10)의 타방(他方)의 주면 아래에 컬렉터 전극(95)이 배치되어 있다.
이하에서는 반도체 장치(1)의 동작에 대하여 설명한다. 에미터 전극(90)과 컬렉터 전극(95)의 사이에 소정의 컬렉터 전압을 인가하고, 에미터 전극(90)과 게이트 전극(70)의 사이에 소정의 게이트 전압을 인가한다. 예를 들면 컬렉터 전압은 300V∼1600V 정도, 게이트 전압은 10V∼20V 정도이다. 이렇게 하여 반도체 장치(1)를 온상태로 하면, 채널 영역(100)이 p형으로부터 n형으로 반전되어 채널이 형성된다. 형성된 채널을 통과하여 에미터 전극(90)으로부터 전자(電子)가 드리프트 영역(30)으로 주입된다. 이 주입된 전자에 의하여 컬렉터 영역(10)과 드리프트 영역(30)의 사이가 순바이어스(順bias) 되어, 컬렉터 전극(95)으로부터 컬렉터 영역(10)을 경유하여 정공(正孔)(홀(hole))이 드리프트 영역(30), 베이스 영역(40)의 순서로 이동된다. 또한 전류를 증가시켜 가면, 컬렉터 영역(10)으로부터의 정공이 증가하여 베이스 영역(40)의 하방에 정공이 축적된다. 이 결과 전도도 변조(傳導度 變調)에 의하여 온전압(on電壓)이 저하된다.
반도체 장치(1)를 온상태에서 오프상태로 하는 경우에는, 게이트 전압을 임계치 전압보다 낮게 하여 예를 들면 게이트 전압을 에미터 전압과 같은 전위 또는 부전위(負電位)가 되도록 제어하여 채널을 소멸시킨다. 이에 따라 에미터 전극(90)으로부터 드리프트 영역(30)으로의 전자의 주입이 정지된다. 컬렉터 전극(95)의 전위가 에미터 전극(90)보다 높기 때문에, 베이스 영역(40)과 드리프트 영역(30)의 계면(界面)에서 공핍층(空乏層)이 넓어져 감과 아울러 드리프트 영역(30)에 축적된 정공은 에미터 전극(90)으로 빠져나간다.
IGBT의 오프 시에는, 상기와 같이 드리프트 영역(30)의 상면으로부터 공핍층이 컬렉터 영역(10)을 향하여 연장된다. 필드스톱 영역(20)에 의하여 공핍층이 컬렉터 영역(10)에 도달하는 것이 방지된다. 필드스톱 영역(20)의 불순물 농도는, 컬렉터 영역측에서 높고 드리프트 영역측에서 낮다. 공핍층이 컬렉터 영역(10)에 도달하는 펀치스루(punchthrough)가 발생하지 않도록, 필드스톱 영역(20)에는 어느 정도의 두께와 어느 정도의 총전자수의 양이 필요하다.
그러나 드리프트 영역측에서 본 필드스톱 영역(20)의 막두께방향의 불순물 농도 구배가 가파른 경우에는, 이하와 같은 문제가 발생한다. 즉 IGBT의 오프 시에 드리프트 영역(30)으로부터 넓어지는 공핍층이 필드스톱 영역(20)에 도달하면, 전압에 대한 공핍층이 신장되는 비율이 급격하게 감소된다. 그 결과 오프 시의 전압상승파형에, 도2에 특성(T2)으로서 나타내는 것과 같은 링잉(ringing)이 발생한다.
이러한 링잉이 발생하는 IGBT를 탑재한 기기에서는 다양한 문제가 발생한다. 예를 들면 잡음단자전압시험(雜音端子電壓試驗) 등의 전자파방해(EMI)시험에 있어서 스위칭 시의 링잉이 콘센트로 전파되어 규정치 이상의 전압이 발생한다. 이 때문에 EMI시험의 사양을 충족시키기 위하여 어떠한 대책이 필요하게 되어, 비용이 상승하게 되는 등의 문제가 발생한다.
이에 대하여 본 발명의 실시형태에 관한 반도체 장치(1)에서는, 막두께방향의 불순물 농도 구배가 완만하도록 필드스톱 영역(20)이 형성된다. 그 때문에 전압에 대한 공핍층이 신장되는 비율이 완만하게 작아진다. 그 결과 도2에 특성(T1)으로서 나타내는 바와 같이 오프 시의 전압상승파형에 링잉이 발생하는 것이 억제된다.
도3에 반도체 장치(1)의 불순물 농도 프로필(不純物 濃度 profile)의 예를 나타낸다. 도3의 가로축은, 컬렉터 영역(10)으로부터 드리프트 영역(30)을 향한 막두께방향이다(이하에 있어서 마찬가지임). 비교예의 반도체 장치의 필드스톱 영역(20)의 불순물 농도를 도3에 파선(S2)으로 나타내었다. 파선(S2)과 같이 필드스톱 영역(20)의 불순물 농도 구배가 가파른 경우에는, 오프 시의 전압상승파형에 링잉이 발생한다.
한편 반도체 장치(1)에 있어서의 필드스톱 영역(20)의 막두께방향의 불순물 농도 구배는, 도3에 실선(S1)으로 나타낸 것과 같이 완만하다. 이 때문에 오프 시의 전압에 대한 공핍층이 신장되는 비율이 완만하게 작아진다. 그 결과 반도체 장치(1)에서는, 오프 시의 전압상승파형에 링잉이 발생하지 않는다. 특히 필드스톱 영역(20)에 있어서 드리프트 영역(30)에 인접하는 영역에는 오프 시에 드리프트 영역(30)으로부터 공핍층이 신장되어 오기 때문에, 이 영역에 있어서 불순물 농도 구배가 완만하게 설정되어 있다. 이에 따라 전압에 대한 공핍층이 신장되는 비율이 완만하게 감소하는 것에 효과적이다. 이 때문에 필드스톱 영역(20)의 불순물 농도 구배는, 드리프트 영역(30)에 인접하는 영역보다 컬렉터 영역(10)에 인접하는 영역에서 크게 설정되어 있다.
도4에 필드스톱 영역(20)의 불순물 농도 구배의 실시형태를 나타낸다. 도4에 나타낸 예는, 단위길이당 불순물 농도 구배가 7×1013cm-3/μm 정도이다. 그리고 불순물 농도 구배는 드리프트 영역(30)에 인접하는 영역(도4에 있어서의 영역(A))보다 컬렉터 영역(10)에 인접하는 영역(도4에 있어서의 영역(B))에서 더 크다.
이미 설명한 바와 같이 전압에 대한 공핍층이 신장되는 비율이 완만하게 감소하도록, 드리프트 영역(30)에 인접하는 영역(A)에 있어서의 불순물 농도 구배는 완만하게 설정한다. 예를 들면 드리프트 영역(30)과 필드스톱 영역(20)의 계면으로부터 막두께방향으로 5μm의 위치(도4에 있어서 영역(C))에 있어서의 필드스톱 영역(20)의 불순물 농도의 구배는 1×1014cm-3/μm 이하인 것이 바람직하다.
본 발명자들은 검토를 거듭한 결과, 도4에 나타낸 불순물 농도 프로필을 갖는 반도체 장치(1)에서는, 오프 시의 전압상승파형에 링잉이 발생하지 않는 것을 찾아내었다.
또한 필드스톱 영역(20)의 불순물 농도의 구배는, 드리프트 영역(30)에 인접하는 영역으로부터 컬렉터 영역(10)에 인접하는 영역을 향하여 서서히 증대되는 것이 바람직하다. 이에 따라 링잉의 발생을 억제하면서, 공핍층이 컬렉터 영역(10)에 도달하는 것을 방지할 수 있다.
이상에서 설명한 바와 같이 본 발명의 실시형태에 관한 반도체 장치(1)에서는, 필드스톱 영역(20)의 불순물 농도 구배를 완만하게 함으로써, 오프 시에 있어서 전압에 대한 공핍층이 신장되는 비율이 완만하게 감소한다. 그 결과 필드스톱 영역을 구비하고 또한 오프 시의 전압상승파형에서의 링잉의 발생이 억제된 반도체 장치(1)를 제공할 수 있다.
도5∼도10을 사용하여 본 발명의 실시형태에 관한 반도체 장치(1)의 제조방법을 설명한다. 또 이하에서 설명하는 제조방법은 일례이며, 이 변형예를 포함하여 이 이외의 다양한 제조방법에 의하여 실현할 수 있다는 것은 물론이다.
도5에 나타내는 바와 같이 n형의 반도체 기체(半導體 基體)(200) 위에 p형의 베이스 영역(40)을 형성한다. 예를 들면 에피택셜 성장법(epitaxial 成長法) 또는 이온주입법(ion注入法)과 확산(擴散)을 사용하여 베이스 영역(40)이 형성된다. 계속하여 도6에 나타내는 바와 같이 베이스 영역(40)의 상면의 일부에, 예를 들면 이온주입법과 확산을 사용하여 n+형의 에미터 영역(50)을 선택적으로 형성한다.
포토리소그래피 기술(photolithography 技術)과 에칭 기술(etching 技術)을 사용하여, 에미터 영역(50)과 베이스 영역(40)을 관통하여 반도체 기체(200)에 선단(先端)이 도달하는 홈을 형성한다. 그리고 홈의 내벽에 게이트 절연막(gate 絶緣膜)(60)을 형성한다. 예를 들면 산화실리콘(SiO2)막을 열산화법(熱酸化法)에 의하여 형성한다. 그 후에 불순물을 첨가한 폴리실리콘막(polysilicon膜)을 홈의 내부에 삽입한다. 또한 화학기계연마(CMP(Chemical Mechanical Polishing)) 등의 연마공정에 의하여, 도7에 나타내는 바와 같이 베이스 영역(40)의 표면을 평탄화하여 게이트 전극(70)을 형성한다.
게이트 전극(70) 위에 층간절연막(80)을 형성한 후에, 도8에 나타내는 바와 같이 에미터 영역(50)과 베이스 영역(40)에 접속되는 에미터 전극(90)을 층간절연막(80) 위에 형성한다.
도9에 화살표로 나타내는 바와 같이 반도체 기체(200)의 하면으로부터 반도체 기체(200)에 n형 불순물을 주입하고 어닐처리(anneal處理)를 한다. 이에 따라 반도체 기체(200)의 하면측에 n형의 필드스톱 영역(20)이 형성된다. 반도체 기체(200)의 필드스톱 영역(20)이 형성된 영역의 나머지 영역이 드리프트 영역(30)이다.
이 때에 필드스톱 영역(20)의 막두께방향의 불순물 농도 구배가, 상기에 설명한 바와 같이 완만하게 형성된다. 예를 들면 단위길이당 불순물 농도 구배는 7×1013cm-3/μm 정도이다. 그리고 드리프트 영역(30)에 인접하는 영역보다 컬렉터 영역(10)에 인접하는 영역에서 불순물 농도 구배가 더 커지도록 필드스톱 영역(20)이 형성된다.
계속하여 도10에 화살표로 나타내는 바와 같이 필드스톱 영역(20)의 하면으로부터 p형 불순물을 주입하여 컬렉터 영역(10)을 형성한다. 그 후에 컬렉터 영역(10) 아래에 컬렉터 전극(95)을 형성함으로써 도1에 나타낸 반도체 장치(1)가 완성된다.
이상에서 설명한 바와 같이 본 발명의 실시형태에 관한 반도체 장치(1)의 제조방법에 의하면, 필드스톱 영역(20)의 막두께방향의 불순물 농도 구배가 완만한 반도체 장치가 제조된다. 특히 드리프트 영역(30)에 인접하는 영역보다 컬렉터 영역(10)에 인접하는 영역에서 불순물 농도 구배가 커지도록 필드스톱 영역(20)을 형성한다. 이 때문에 오프 시의 전압상승파형에서의 링잉의 발생이 억제된 반도체 장치(1)를 얻을 수 있다.
<제1변형예>
도11에 나타내는 바와 같이 베이스 영역(40)과 드리프트 영역(30)의 사이에, 드리프트 영역(30)보다 불순물 농도가 높은 n형의 캐리어 축적영역(carrier 蓄積領域)(35)을 배치하더라도 좋다.
도12에, 캐리어 축적영역(35)으로부터 컬렉터 영역(10)까지의 불순물 농도 프로필의 예를 나타낸다. 필드스톱 영역(20)의 막두께방향의 불순물 농도 구배가 완만하기 때문에, 드리프트 영역(30)에서 본 캐리어 축적영역(35)의 막두께방향의 불순물 농도 구배보다 드리프트 영역(30)에서 본 필드스톱 영역(20)의 막두께방향의 불순물 농도 구배가 작다.
캐리어 축적영역(35)의 불순물 농도 구배를 비교적 크게 함으로써 드리프트 영역(30) 내에 정공이 축적된다. 컬렉터 영역(10)으로부터의 정공이 에미터 영역(50)에 도달하는 것이 억제되어, 반도체 장치(1)의 온전압을 더 감소시킬 수 있다. 또한 캐리어 축적영역(35)으로부터 불순물 농도가 낮은 드리프트 영역(30)으로 공핍층이 빠르게 도달하기 때문에, 공핍층을 넓히는 것이 쉬워질 수 있다. 이 때문에 반도체 장치(1)의 내압(耐壓)을 향상시킬 수 있다.
도11에 나타내는 반도체 장치(1)에 있어서도, 드리프트 영역(30)에서 본 필드스톱 영역(20)의 막두께방향의 불순물 농도 구배가 작음으로써 전압상승파형의 링잉이 억제된다.
<제2변형예>
상기에서는 필드스톱 영역(20)의 불순물 농도의 구배가, 드리프트 영역(30)에 인접하는 영역으로부터 컬렉터 영역(10)에 인접하는 영역을 향하여 단조증가(單調增加)하는 예를 나타내었다. 그러나 도13에 나타내는 바와 같이 필드스톱 영역(20)의 불순물 농도가 증감을 반복하면서, 드리프트 영역측으로부터 컬렉터 영역측을 향하여 서서히 증대되더라도 좋다. 예를 들면 주입조건을 변화시킨 복수 회의 이온주입에 의하여 필드스톱 영역(20)을 형성함으로써, 도13에 나타낸 불순물 농도 프로필이 된다.
도13에 나타낸 불순물 농도 프로필에 있어서도, 필드스톱 영역(20)의 막두께방향의 불순물 농도 구배는 전체로서 완만하게 형성되어, 예를 들면 단위길이당 불순물 농도 구배의 평균은 7×1013cm-3/μm 정도가 된다. 그리고 드리프트 영역(30)에 인접하는 영역보다 컬렉터 영역(10)에 인접하는 영역에서 불순물 농도 구배가 커지도록 필드스톱 영역(20)이 형성된다. 또한 드리프트 영역(30)과 필드스톱 영역(20)의 계면에서 막두께방향으로 5μm의 위치에 있어서의 필드스톱 영역(20)의 불순물 농도의 구배가 1×1014cm-3/μm 이하인 것이 바람직하다.
(기타 실시형태)
상기한 바와 같이 본 발명은 실시형태에 의하여 기재하였지만, 이 개시의 일부를 이루는 설명 및 도면은 본 발명을 한정하는 것으로 이해하여서는 안 된다. 이 개시로부터 당업자에게는 여러 가지 대체의 실시형태, 실시예 및 운용기술이 명확하게 된다.
예를 들면 필드스톱 영역(20)과 컬렉터 영역(10)의 사이에, n형의 버퍼영역(buffer領域)을 배치하더라도 좋다. 버퍼영역의 불순물 농도는 예를 들면 7×1015cm-3 정도이다. 버퍼영역에 의하여, 가령 필드스톱 영역(20)을 넘어서 공핍층이 신장되려고 한 경우에도 확실하게 공핍층의 신장을 스톱(stop)시킬 수 있다는 효과를 얻을 수 있다.
또한 상기에서는 반도체 장치(1)가 트렌치 게이트 구조인 예를 나타내었다. 그러나 반도체 장치(1)가 플래너 구조(planar 構造)인 경우에도 본 발명을 적용할 수 있다. 도14에 플래너 구조의 반도체 장치(1)의 일례를 나타내었다. 도14에 나타낸 반도체 장치(1)에서는, 게이트 절연막(60)을 사이에 두고 게이트 전극(70)이 베이스 영역(40) 위에 배치되어 있다. 게이트 전극(70)과 에미터 전극(90)의 사이에는 층간절연막(80)이 배치되어 있다. 게이트 전극(70)과 게이트 절연막(60)을 사이에 두고 대향(對向)하는 베이스 영역(40)의 표면이 채널 영역이다.
도14에 나타낸 플래너 구조의 반도체 장치(1)의 경우에도, 필드스톱 영역(20)의 막두께방향의 불순물 농도 구배를 완만하게 설정하고, 드리프트 영역측의 영역보다 컬렉터 영역측의 영역에서 크게 한다. 이에 따라 전압상승파형에 링잉이 발생하는 것을 억제할 수 있다. 또 도14에는 반도체 장치(1)가 캐리어 축적영역(35)과 버퍼영역(15)을 구비하는 예를 나타내었지만, 캐리어 축적영역(35)과 버퍼영역(15)의 어느 하나 또는 양쪽이 없더라도 좋다.
이와 같이 본 발명은 여기에서는 기재하지 않고 있는 여러 가지 실시형태 등을 포함하는 것은 물론이다. 따라서 본 발명의 기술적 범위는 상기의 설명으로부터 타당한 특허청구범위에 관한 발명의 특정사항에 의해서만 정해지는 것이다.
본 발명의 반도체 장치는, 필드스톱 영역을 구비하는 반도체 장치의 용도에 이용할 수 있다.

Claims (5)

  1. 제1도전형(第1導電型)의 컬렉터 영역(collector 領域)과,
    상기 컬렉터 영역의 위에 배치된 제2도전형의 필드스톱 영역(field stop 領域)과,
    상기 필드스톱 영역의 위에 배치되고 상기 필드스톱 영역보다 불순물 농도가 낮은 제2도전형의 드리프트 영역(drift 領域)과,
    상기 드리프트 영역의 위에 배치된 제1도전형의 베이스 영역(base 領域)과,
    상기 베이스 영역의 위에 배치된 제2도전형의 에미터 영역(emitter 領域)과,
    상기 드리프트 영역과 상기 에미터 영역의 사이에서 상기 베이스 영역에 면(面)하여 배치된 게이트 절연막(gate 絶緣膜)과,
    상기 게이트 절연막을 사이에 두고 상기 베이스 영역과 대향(對向)하도록 배치된 게이트 전극(gate 電極)과,
    상기 베이스 영역과 상기 드리프트 영역의 사이에 배치되고, 상기 드리프트 영역보다 불순물 농도가 높은 제2도전형의 캐리어 축적영역(carrier 蓄積領域)을
    구비하고,
    상기 필드스톱 영역의 막두께방향의 불순물 농도 구배(不純物 濃度 勾配)가, 상기 드리프트 영역에 인접하는 영역보다 상기 컬렉터 영역에 인접하는 영역에서 더 크고,
    상기 캐리어 축적영역의 막두께방향의 불순물 농도 구배보다 상기 필드스톱 영역의 상기 불순물 농도 구배가 작은
    것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 필드스톱 영역의 상기 불순물 농도 구배가, 상기 드리프트 영역에 인접하는 영역으로부터 상기 컬렉터 영역에 인접하는 영역을 향하여 서서히 증대되는 것을 특징으로 하는 있는 반도체 장치.
  3. 제1항에 있어서,
    상기 드리프트 영역과 상기 필드스톱 영역의 계면(界面)으로부터 막두께방향으로 5μm의 위치에 있어서의 상기 필드스톱 영역의 상기 불순물 농도 구배가 1×1014cm-3/μm 이하인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 에미터 영역의 상면(上面)으로부터 연장되어, 적어도 상기 에미터 영역 및 상기 베이스 영역을 관통하는 홈이 형성되고,
    상기 게이트 절연막이 상기 홈의 내벽(內壁) 위에 배치되고,
    상기 게이트 전극이 상기 게이트 절연막을 사이에 두고 상기 홈의 내부에 삽입되어 있는 것을
    특징으로 하는 반도체 장치.
  5. 삭제
KR1020167004301A 2014-03-19 2015-01-14 반도체 장치 Active KR101763167B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014056056A JP6287407B2 (ja) 2014-03-19 2014-03-19 半導体装置
JPJP-P-2014-056056 2014-03-19
PCT/JP2015/050772 WO2015141257A1 (ja) 2014-03-19 2015-01-14 半導体装置

Publications (2)

Publication Number Publication Date
KR20160033202A KR20160033202A (ko) 2016-03-25
KR101763167B1 true KR101763167B1 (ko) 2017-07-31

Family

ID=54144237

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167004301A Active KR101763167B1 (ko) 2014-03-19 2015-01-14 반도체 장치

Country Status (5)

Country Link
US (1) US9627519B2 (ko)
JP (1) JP6287407B2 (ko)
KR (1) KR101763167B1 (ko)
CN (1) CN105474399B (ko)
WO (1) WO2015141257A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6237921B2 (ja) * 2014-09-30 2017-11-29 富士電機株式会社 半導体装置および半導体装置の製造方法
US9722059B2 (en) * 2015-08-21 2017-08-01 Infineon Technologies Ag Latch-up free power transistor
CN108431962B (zh) * 2015-12-28 2021-05-18 三菱电机株式会社 半导体装置、半导体装置的制造方法
US20200273970A1 (en) 2017-05-10 2020-08-27 Mitsubishi Electric Corporation Semiconductor device
CN109087942A (zh) * 2018-08-23 2018-12-25 盛世瑶兰（深圳）科技有限公司 一种沟槽型三极管及其制作方法
JP7375340B2 (ja) * 2019-06-12 2023-11-08 サンケン電気株式会社 半導体装置
KR102149855B1 (ko) 2020-03-25 2020-09-01 주식회사 크린네이처 패각 소성 분말을 포함하는 천연 향균성 비누 및 이의 제조방법.

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140070268A1 (en) * 2011-05-18 2014-03-13 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3906076B2 (ja) * 2001-01-31 2007-04-18 株式会社東芝 半導体装置
JP2002305304A (ja) * 2001-04-05 2002-10-18 Toshiba Corp 電力用半導体装置
JP3906052B2 (ja) * 2001-10-15 2007-04-18 株式会社東芝 絶縁ゲート型半導体装置
JP2005057028A (ja) * 2003-08-04 2005-03-03 Sanken Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP2007266133A (ja) * 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
JP5365009B2 (ja) * 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
JP5384878B2 (ja) * 2008-08-22 2014-01-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE112010004241B4 (de) * 2009-11-02 2022-09-01 Fuji Electric Co., Ltd. Halbleiterbauelemente und Verfahren zur Herstellung von Halbleiterbauelementen
JP5754545B2 (ja) * 2012-03-23 2015-07-29 富士電機株式会社 半導体装置および半導体装置の製造方法
KR101982737B1 (ko) * 2012-03-30 2019-05-27 후지 덴키 가부시키가이샤 반도체 장치의 제조방법
JP2013247248A (ja) 2012-05-25 2013-12-09 Fuji Electric Co Ltd 半導体装置の製造方法
JP6154292B2 (ja) * 2013-11-06 2017-06-28 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140070268A1 (en) * 2011-05-18 2014-03-13 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method

Also Published As

Publication number Publication date
CN105474399B (zh) 2018-06-12
CN105474399A (zh) 2016-04-06
WO2015141257A1 (ja) 2015-09-24
JP2015179720A (ja) 2015-10-08
KR20160033202A (ko) 2016-03-25
US9627519B2 (en) 2017-04-18
JP6287407B2 (ja) 2018-03-07
US20160204236A1 (en) 2016-07-14

Similar Documents

Publication Publication Date Title
US11538931B2 (en) High-electron-mobility transistor (HEMT) semiconductor devices with reduced dynamic resistance
KR101763167B1 (ko) 반도체 장치
CN107546268B (zh) 半导体器件及制造其的方法
JP6367760B2 (ja) 絶縁ゲート型スイッチング装置とその製造方法
JP6197995B2 (ja) ワイドバンドギャップ絶縁ゲート型半導体装置
US8598652B2 (en) Semiconductor device
US9013005B2 (en) Semiconductor device and method for manufacturing same
US20140320193A1 (en) Semiconductor device
JP2016115847A (ja) 半導体装置
US9059237B2 (en) Semiconductor device having an insulated gate bipolar transistor
KR20140044075A (ko) 반도체 소자 및 그 제조 방법
JP2017191817A (ja) スイッチング素子の製造方法
US9276095B2 (en) Semiconductor device
KR20200039235A (ko) 반도체 소자 및 그 제조 방법
KR102406116B1 (ko) 반도체 소자 및 그 제조 방법
JP2019083354A (ja) 半導体装置
CN103839986B (zh) 绝缘栅双极型晶体管
KR102335489B1 (ko) 반도체 소자 및 그 제조 방법
CN106486540A (zh) 半导体装置
JP7405230B2 (ja) スイッチング素子
CN105321946A (zh) 半导体装置
KR101870824B1 (ko) 전력 반도체 소자 및 그 제조방법
KR101870823B1 (ko) 전력 반도체 소자 및 그 제조방법
KR102417362B1 (ko) 반도체 소자 및 그 제조 방법
US20160013268A1 (en) Power semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
PA0105 International application

Patent event date: 20160219

Patent event code: PA01051R01D

Comment text: International Patent Application

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20170224

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20170621

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20170725

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20170725

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20200630

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20210629

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20240619

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20250616

Start annual number: 9

End annual number: 9