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KR101730902B1 - 누설 전류가 저감된 수직형 유기 발광 트랜지스터 및 이의 제조 방법 - Google Patents

누설 전류가 저감된 수직형 유기 발광 트랜지스터 및 이의 제조 방법 Download PDF

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KR101730902B1
KR101730902B1 KR1020150145581A KR20150145581A KR101730902B1 KR 101730902 B1 KR101730902 B1 KR 101730902B1 KR 1020150145581 A KR1020150145581 A KR 1020150145581A KR 20150145581 A KR20150145581 A KR 20150145581A KR 101730902 B1 KR101730902 B1 KR 101730902B1
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South Korea
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semiconductor layer
source electrode
organic light
light emitting
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이신두
이인호
이규정
Original Assignee
서울대학교산학협력단
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Abstract

오프 상태 누설 전류를 감소시켜, 전류 및 발광 점멸 비(on-off ratio)를 향상시키기 위한 수직형 유기 발광 트랜지스터는, 게이트 전극; 상기 게이트 전극 상에 위치하는 하부 반도체 층; 상기 하부 반도체 층상에 위치하는 소스 전극; 및 상기 소스 전극 상에 위치하여 상기 소스 전극의 상단부 및 측면부를 덮는 소스 절연막을 포함하되, 상기 하부 반도체 층은 상기 게이트 전극에 전압이 인가되면 상기 소스 전극으로부터 상기 하부 반도체 층으로 전하가 주입되도록 구성된다.

Description

누설 전류가 저감된 수직형 유기 발광 트랜지스터 및 이의 제조 방법{VERTICAL-TYPE ORGANIC LIGHT-EMITTING TRANSISTORS WITH REDUCED LEAKAGE CURRENT AND METHOD FOR FABRICATING THE SAME}
본 발명은 수직형 유기발광 트랜지스터(organic light-emitting transistor) 및 이의 제조 방법에 대한 것으로서, 보다 구체적으로는, 수직형 유기발광 트랜지스터의 오프 상태 누설전류(off-state leakage current) 저감 및 점멸 비(on-off ratio) 향상 기술에 관한 것이다.
유기발광 트랜지스터(organic light-emitting transistor)는 유기발광 다이오드(organic light-emitting diode)와 유기 전계효과 트랜지스터(organic field-effect transistor)를 결합하여, 추가적인 구동소자 없이 발광 특성을 자체적으로 조절하는 기능을 가진다. 이론적으로 유기 발광트랜지스터는 유기발광 다이오드(organic light emitting diodes)에 비해 높은 양자효율(quantum efficiency)과 개구율(numerical aperture)을 가질 수 있어 차세대 발광 소자로서 각광받고 있다. 특히 수직형 유기 발광 트랜지스터는 일반 트랜지스터에 비해 채널길이가 짧아 전류밀도가 높고, 구동 전압이 낮을 뿐만 아니라 소자 집적이 용이하다는 장점이 있다.
그러나 지금까지 연구된 수직형 유기발광 트랜지스터는 소스 전극이 게이트 전압에 의한 전기장을 차단하기 때문에, 소스 전극의 상단에서 주입된 전하들을 게이트 전압을 통해 제어하는 것이 용이하지 않다는 문제가 있다. 그 결과 소스-드레인 전극 간 오프 상태 누설 전류(off-state leakage current)가 증가하여, 소자의 전류 및 발광 점멸 비(on-off ratio)가 낮아진다. 이에 한국등록특허 제10-1427776호에서는, 소스-드레인 전극 간 오프 상태 누설 전류를 감소시키기 위하여 소스 전극 상단부에 소스 절연막을 형성하여 소스 전극 상단에서의 전하 주입을 차단하는 방법을 이용하였다.
하지만, 소스 전극과 드레인 전극 간의 거리가 짧은 수직형 트랜지스터에서는, 소스 전극과 드레인 전극 사이의 전기장이 매우 크기 때문에 소스 전극 측면 부에서 주입되는 전하는 여전히 게이트 전압에 의해 용이하게 제어되지 않는다는 문제가 있다. 따라서 수직형 유기발광 트랜지스터가 디스플레이, 조명 등과 같은 분야에서 차세대 발광소자로 응용되기 위해서는, 소스-드레인 전극 간 오프 상태 누설 전류를 저감하여 전류 및 발광 점멸비를 향상시키는 것이 선결과제이다.
한국등록특허 제10-1427776호
본 발명의 일 측면에 따르면, 넓은 발광 면적을 가지는 수직형 유기발광 트랜지스터(organic light-emitting transistor)의 누설 전류(leakage current)를 저감하여 전류 및 발광 점멸 비를 향상시킬 수 있다. 이러한 유기발광 트랜지스터 구조는 유기발광 다이오드(organic light-emitting diode) 및 유기 전계효과 트랜지스터를 결합하는데 이용하여 차세대 디스플레이 및 광전자 소자에 응용할 수 있다.
일 실시예에 따른 유기 발광 트랜지스터는, 게이트 전극; 상기 게이트 전극상에 위치하는 하부 반도체 층; 상기 하부 반도체 층상에 위치하는 소스 전극; 및 상기 소스 전극상에 위치하여 상기 소스 전극의 상단부 및 측면부를 덮는 소스 절연막을 포함하되, 상기 하부 반도체 층은 상기 게이트 전극에 전압이 인가되면 상기 소스 전극으로부터 상기 하부 반도체 층으로 전하가 주입되도록 구성된다.
일 실시예에서 상기 하부 반도체 층은, 0 초과 100 nm 이하의 두께를 가질 수 있다.
일 실시예에서 상기 하부 반도체 층은, 저분자 유기 반도체 물질, 고분자 유기 반도체 물질, 산화물 반도체 물질, 또는 무기 반도체 물질 중 하나 이상을 포함할 수 있다.
일 실시예에서 상기 소스 절연막은, 0 초과 20 ㎛ 이하의 선폭을 가질 수 있다.
일 실시예에서 상기 유기 발광 트랜지스터는, 상기 소스 절연막 상에 위치하는 상부 반도체 층; 및 상기 상부 반도체 층상에 위치하는 유기 발광 층을 더 포함할 수 있다.
일 실시예에 따른 유기 발광 트랜지스터의 제조 방법은, 게이트 전극상에 하부 반도체 층을 형성하는 단계; 상기 하부 반도체 층상에 소스 전극을 형성하는 단계; 및 상기 소스 전극상에 상기 소스 전극의 상단부 및 측면부를 덮는 소스 절연막을 형성하는 단계를 포함하되, 상기 하부 반도체 층은, 상기 게이트 전극에 전압이 인가되면 상기 소스 전극으로부터 상기 하부 반도체 층으로 전하가 주입되도록 구성된다.
일 실시예에 따른 상기 하부 반도체 층을 형성하는 단계에 있어서, 상기 하부 반도체 층은, 0 초과 100 nm 이하의 두께를 가질 수 있다.
일 실시예에 따른 상기 하부 반도체 층을 형성하는 단계에 있어서, 상기 하부 반도체 층은, 저분자 유기 반도체 물질, 고분자 유기 반도체 물질, 산화물 반도체 물질, 또는 무기 반도체 물질 중 하나 이상을 포함할 수 있다.
일 실시예에 따른 상기 소스 절연막을 형성하는 단계에 있어서, 상기 소스 절연막은, 0 초과 20 ㎛ 이하의 선폭을 가질 수 있다.
일 실시예에서 상기 유기 발광 트랜지스터의 제조 방법은, 상기 소스 절연막 상에 상부 반도체 층을 형성하는 단계; 및 상기 상부 반도체 층상에 유기 발광 층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 따른 유기발광 트랜지스터(organic light-emitting transistor)는, 소스 전극의 상단부 및 그 측면을 완전히 덮는 소스 절연막을 이용한다. 그 결과, 수직 유기발광 트랜지스터의 오프 상태 누설 전류를 감소시켜, 전류 및 발광 점멸 비(on-off ratio)를 향상시킬 수 있다.
본 발명의 일 측면에 따른 수직형 유기발광 트랜지스터 및 이의 제조 방법은 실제 적용이 용이한 전극 및 반도체 제조 공정을 기반으로 하여 고성능 유기발광 소자의 제작에 응용될 수 있으며, 더 나아가 새로운 유기 광전자 소자와 플렉서블(flexible) 디스플레이 등의 차세대 디스플레이 개발에 응용될 수 있다.
도 1a는 일 실시예에 따른 수직형 유기발광 트랜지스터의 단면도이다.
도 1b는 종래의 수직형 발광 트랜지스터의 소스 전극에서의 전하 주입 및 흐름을 나타내는 모식도이다.
도 1c는 일 실시예에 따른 수직형 유기발광 트랜지스터의 소스전극에서의 전하 주입 및 흐름을 나타내는 모식도이다.
도 2a는 일 실시예에 따라 제조된 유기발광 트랜지스터의 소스 전극 및 소스 절연막의 평면도이다.
도 2b는 일 실시예에 따라 제조된 빗살형 소스 전극의 광학 현미경 사진이다.
도 3a 및 도 3b는 각각 일 실시예에 따라 제조된 수직형 유기 발광 트랜지스터의 전기적 특성을 나타내는 전달 곡선 및 출력 곡선 그래프이다.
도 4a 내지 도 4c는 실시예들에 따른 유기발광 트랜지스터에서 소스 전극과 드레인 전극 간의 전압에 따른 발광특성을 나타내는 사진이다.
도 4d는 도 4c에서 게이트 전극과 소스 전극 간의 전압에 따른 밝기의 변화를 나타내는 그래프이다.
이하에서, 도면을 참조하여 본 발명의 실시예들에 대하여 상세히 살펴본다.
도 1a는 일 실시예에 따른 유기발광 트랜지스터(organic light-emitting diode)의 단면도이다. 도 1b는 종래의 수직형 유기발광 트랜지스터에서의 전하의 주입 및 이동을 나타내는 도식도이며, 도 1c는 도 1a에 따른 일 실시예에서의 전하의 주입 및 이동을 나타내는 도식도이다. 일 실시예에서, 유기발광 트랜지스터는 준 면발광(quasi-surface emission) 특성을 갖는 수직형(vertical-type) 유기발광 트랜지스터일 수 있다.
일 실시예에서, 유기발광 트랜지스터는 후술할 도 2a, 도 2b와 같이 빗살형 소스 전극을 포함할 수 있다. 빗살형 소스 전극은 각 전극 사이에 복수의 개구부를 가질 수 있고, 소스 전극의 상단부 및 측면부를 완전히 덮는 소스 절연막이 형성될 수 있다.
또한, 상기 유기발광 트랜지스터는 그물형 소스 전극(50) 하부의 기판(10), 게이트 전극(20), 게이트 절연막(30), 하부 반도체 층(semiconductor layer)(40), 소스 전극(50), 소스 절연막(60), 상부 반도체 층(70), 유기 발광 층(emission layer)(80) 또는 드레인 전극(90) 중 하나 이상을 포함할 수 있다. 소스 전극(50)은 게이트 전극(20)과 드레인 전극(90) 사이에 위치할 수 있다.
기판(10)은 유기발광 트랜지스터의 전체 구조를 지지하는 부분이다. 기판(10)은 유리, 수정(quartz), 고분자 수지(예를 들어, 플라스틱 등), 실리콘(silicon), 또는 다른 적당한 물질로 이루어질 수 있다.
게이트 전극(20)은 기판(10)상에 형성될 수 있다. 게이트 전극(20)은 전기전도가 가능한 투명전극 물질(예컨대, 인듐주석산화물(indium-tin-oxide)), 알루미늄(Al), 금(Au), 은(Ag) 등의 금속, 전도성 유기 물질, 전도성 고분자, 전도성 입자 등의 비금속 물질, 또는 다른 적당한 도전 물질로 이루어질 수 있다. 게이트 전극(20)은 진공 증착에 의하여 형성될 수도 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(30)은 게이트 전극(20) 상에 형성될 수 있다. 게이트 절연막(30)은 절연 기능을 가진 실리콘 산화물(silicon oxide; SiO2) 등의 무기 물질, 절연성 고분자 중합체 등의 유기 물질, 또는 게이트 전극(20)으로부터의 전류를 차단하고 게이트 전압에 의한 전계를 하부 반도체 층(40)으로 전달할 수 있는 성질을 가진 다른 적당한 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
하부 반도체 층(40)은 게이트 절연막(30) 상에 형성될 수 있다. 하부 반도체 층의 두께는 0 초과 100 nm 이하 일 수 있다. 일 실시예에서, 하부 반도체 층의 두께는 20 nm 일 수 있다. 하부 반도체 층(40)은 전하 이동도가 높으며 후술할 소스 전극(50) 및 상부 반도체 층(70)과의 전하 주입이 용이한 물질로 이루어질 수 있고, 예를 들면 저분자 유기 반도체, 고분자 유기 반도체 물질 및 산화물 반도체, 무기 반도체 물질, 전압인가에 의해 반도체 채널을 형성할 수 있는 적당한 물질, 또는 이러한 물질들에 금속 입자를 추가한 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 또한, 일 실시예에서 하부 반도체 층은 p형 반도체 성질을 갖는 펜타센으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
소스 전극(50)은 하부 반도체 층(40)상에 형성될 수 있다. 소스 전극(50)은 전기 전도성이 우수하고 하부 반도체 층(40)으로의 전하 주입이 용이하며 패턴 형성이 가능한 물질로 이루어질 수 있다. 예컨대, 소스 전극(50)은 금(Au) 등의 금속, 전도성 유기 물질이나 전도성 입자 등의 비금속 물질, 또는 다른 적당한 도전 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 소스 전극(50)은 도전 물질을 진공 증착하고 사진식각(photolithography) 방법을 통하여 패터닝함으로써 형성될 수 있으나, 이에 한정되는 것은 아니다. 또한, 소스 전극(50)의 너비 W는 0 초과 100 ㎛ 이하 일 수 있다. 예를 들어, 너비 W는 100 nm 내지 5 ㎛ 일 수 있다. 그러나 너비 W는 소스 전극을 형성하여 전도성을 가지는 수준이면 충분하고 특정 수치에 한정되지 않으며, 너비 W가 증가할수록 실제 발광 영역이 감소하게 되고, 공정 조건의 최적화 정도에 따라 너비 W는 다양하게 설정될 수 있다. 일 실시예에서, 상기 소스 전극(50)의 너비 W는 70 ㎛ 일 수도 있다.
소스 절연막(60)은 소스 전극(50) 및 하부 반도체 층(40)상에 형성될 수 있다. 소스 절연막(60)은 절연 성질이 우수하고 하부 반도체 층(40)에 영향을 주지 않으며 패턴 형성이 가능한 물질로 이루어질 수 있다. 일 실시예에서 소스 절연막(60)은 진공 증착을 통한 실리콘 산화막을 통해 형성될 수 있다. 또는 하부 반도체 층(40)에 영향을 주지 않는 광 수지 물질을 사진식각을 통해 소스 전극을 덮는 형태로 남겨 두어 소스 전극(50)에 대한 절연막의 역할을 하도록 할 수도 있다. 또는 절연성 고분자 중합체, 폴리머 등을 이용한 유기물 절연막을 소스 전극 상에 형성한 후 광 수지 물질을 이용한 식각법을 통해 원하는 패턴을 가지는 폴리머 절연막이 형성될 수도 있다. 하지만, 실제 소스 절연막을 형성하는 방법은 이에 한정되지 않는다. 소스 절연막의 선폭 d는, 후술할 바와 같이 0 초과 20 ㎛ 이하의 두께를 가질 수 있다. 일 실시예에서, 선폭 d는 후술할 바와 같이 약 13 ㎛ 일 수 있다.
상부 반도체 층(70)은 소스 절연막(60) 및 소스 전극(50)의 개구부(500)를 통해 노출된 하부 반도체 층(40)상에 형성될 수 있다. 상부 반도체 층(70)은 개구부를 통해 노출된 하부 반도체 층(40)의 성능에 영향을 주지 않으면서 형성이 가능한 물질로 이루어질 수 있고, 예를 들면 저분자 유기 반도체 물질, 고분자 유기 반도체 물질, 무기 반도체 물질, 전압 인가에 의해 반도체 채널을 형성할 수 있는 다른 적당한 물질, 또는 전술한 물질들에 금속 입자를 추가한 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 또한, 일 실시예에서, 상부 반도체 층(70)은 하부 반도체 층(40)과 동일한 p형 반도체 성질을 갖는 펜타센으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
유기 발광층(80)은 상부 반도체 층(70)상에 형성될 수 있다. 유기 발광층(80)은 p형 반도체, n형 반도체, 양극성(ambipolar) 반도체 물질 등을 이용하여 단층으로 구성되거나, 또는 발광 효율과 발광 색의 조절 등을 위해 이중 층 또는 삼중 층으로 구성될 수 있다. 일 실시예에서, 유기 발광층(80)은 진공 증착된 α-NPD(N,N'-di(1-naphthyl)-N,N'-diphenylbenzidine) 및 Alq3((tri-(8-hydroxyquinoline)aluminum)의 이중 층으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
드레인 전극(90)은 유기 발광 층(80)상에 형성될 수 있다. 드레인 전극(90)은 소스 전극(50)과 마찬가지로 전기 전도성이 우수하고 상부 반도체 층(70) 또는 유기 발광 층(50)으로의 전하 주입이 용이한 금속 또는 비금속 물질로 이루어질 수 있다. 일 실시예에서, 드레인 전극(90)은 플루오르화리튬(LiF) 및 알루미늄(Al)의 이중층으로 구성될 수도 있으나, 이에 한정되는 것은 아니다.
이상에서 설명한 실시예들에 따른 유기발광 트랜지스터에서는 소스 절연막(60)이 소스 전극(50) 상단 및 측면에서의 전하 주입을 차단하기 때문에, 전하의 주입은 오직 소스 전극(50)의 하단부에서 하부 반도체 층(40)으로만 이루어진다. 이렇게 주입된 전하는 하부 반도체 층(40)에서 게이트 전압에 의해 축적되어 채널을 형성하며, 그 후 드레인 전압에 의해 수직적으로 확산되어 개구부(500)에서 상부 반도체 층(70) 및 유기 발광 층(80)을 통해 드레인 전극(90)으로 이동한다. 그 결과, 게이트 전압에 의한 전하 주입 및 이동의 조절을 용이하게 하여 오프 상태 누설 전류를 감소시키고 전류 및 발광 점멸 비를 향상시킬 수 있다.
구체적으로는, 소스 전극(50)의 하단부를 통해 하부 반도체 층(40) 내로 전하가 이동하고, 하부 반도체 층(40)에서 게이트 전압에 의해 축적된 전하는 드레인 전압에 의해 소스 전극의 개구부(500)를 통해 상부 반도체 층(70) 및 유기 발광 층(80)으로 이동하며, 유기 발광 층(80) 내부에서 반대 극성의 전하와 결합하여 빛을 발하게 된다.
도 1b 및 도 1c는 실시예들에 따른 유기발광 트랜지스터의 소스 전극의 개구부에서의 전하의 주입 및 흐름을 나타내는 모식도이다. 도 1b 및 도 1c에 도시된 화살표는 각각의 소스 전극에서의 전하의 이동 방향을 도시한다.
도 1b에서 보이듯이, 종래의 수직형 유기발광 트랜지스터에서는 소스 절연막(60)이 소스 전극(50)의 상단부에 위치하여 소스 전극(50)에서 주입된 전하들이 모두 게이트 전극(20)에서 나오는 전기장의 영향을 받도록 하여 전하 흐름을 게이트 전압을 통해 조절한다. 하지만, 이 경우 소스와 드레인 전극 간의 전기장의 크기가 게이트 전극에서 발생하는 전기장의 크기에 비해 매우 커서 소스 전극 측면부에서 주입되는 전하들은 게이트 전압에 의해 용이하게 조절되지 않기 때문에 소스 드레인 간의 오프 상태 누설 전류가 증가하게 된다.
반면, 도 1c에서 보듯이, 전술한 실시예들에 따른 수직형 유기발광 트랜지스터에서는 소스 절연막(60)이 소스 전극(50)의 측면부에서 주입되는 전하를 차단하기 때문에 모든 전하가 하부 반도체 층으로 주입되어, 게이트 전압에 의한 전기장의 영향을 받게 되고, 하부 반도체 층으로 주입된 전하들이 게이트-소스 전극 사이의 전기장을 통해 효과적으로 조절된다.
본 명세서에 기재된 실시예들에 따른 유기발광 트랜지스터는 복수 개의 개구부가 소스 전극에 형성되도록 구성되었으나, 다른 실시예에서는 유기발광 트랜지스터의 게이트 전극 및/또는 드레인 전극이 복수 개의 개구부를 갖도록 구성될 수도 있다. 예를 들어, 게이트 전극 및/또는 드레인 전극은 2차원 배열된 복수 개의 홀 또는 1차원 배열된 복수 개의 띠 형태의 개구부를 포함할 수도 있다. 그물형의 게이트 및/또는 드레인 전극을 통해 전기장의 분포를 적절히 변화시킴으로써, 소스 전극에서의 전하 주입 및 이동이 보다 효과적으로 이루어질 수 있다.
도 2a는 실시예들에 따른 유기발광 트랜지스터의 소스 전극 및 소스 절연막의 평면도이다.
도 2a를 참조하면, 일 실시예에서 빗살형 소스 전극(50)은 주기적으로 배열된 복수 개의 개구부(500)를 포함하되, 소스 전극(50)의 한쪽 측면이 개구부(500)에 의하여 개방되어 열린 구조를 가질 수 있다. 여기서, 소스 전극(50)의 너비 W는 0 초과 100 ㎛ 일 수 있다. 예를 들어, 너비 W는 100 nm 내지 5 ㎛ 일 수 있으나, 너비 W의 값은 공정 조건의 최적화 정도에 따라 다양하게 설정될 수 있다. 일 실시예에서, 상기 소스 전극(50)의 너비 W는 70 ㎛ 일 수 있다. 소스 전극(50) 상단부와 측면부를 완전히 덮는 소스 절연막(60)은 소스 전극의 경계면보다 선폭 d만큼 더 확장된 영역에 덮여 있을 수 있다. 일 실시예에서, 선폭 d는 0 초과 20 ㎛ 이하일 수 있다. 후술할 일 실시예에서, 선폭 d는 13 ㎛일 수 있다. 각 개구부(500)는 소스 전극(50)을 위에서 바라보았을 때 소스 전극(50) 및 소스 절연막(60) 내부로부터 한쪽 측면까지 연장되는 복수 개의 띠의 형태를 가지며, 복수 개의 띠는 1차원 어레이 형태로 배열될 수 있다. 그 결과 개구부(500)를 제외한 소스 전극(50) 및 소스 절연막(60) 부분은 빗살 형태와 유사한 구조를 갖는다.
그러나 도 2a에 도시된 소스 전극(50) 및 개구부(500)의 형태는 단지 예시적인 것으로서, 실시예들에 따른 유기발광 트랜지스터에서 전극에 형성되는 개구부의 형태, 배열 및 크기는 도 2a에 도시된 것에 한정되지 않는다. 예컨대, 각각의 개구부는 임의의 원, 타원, 또는 다각형 형태의 단면 형상을 가질 수 있다. 또한, 본 명세서에서 빗살형 전극이라는 용어는, 전극에 형성된 개구부가 2차원의 닫힌 공간인 경우와 1차원의 열린 공간인 경우를 모두 포괄하는 것으로 의도되며, 개구부의 특정 위치, 형상 및 배열을 한정하는 것으로 의도되지 않는다.
또한, 위에 기재한 개구부를 가진 소스 전극(50)의 형상은 단지 예시적인 것으로서, 다른 실시예에서 소스 전극(50)은 별도의 개구부가 없는 형상일 수도 있다.
도 2b는 도 2a에 따른 일 실시예의 수직형 유기 발광 트랜지스터의 소스 전극 및 절연막의 광학 현미경 사진으로서, 소스 전극의 상단부와 측면부의 경계보다 선폭 d만큼 더 확장된 영역을 완전히 덮도록 형성된 소스 절연막을 보여준다. 개구부에서 반도체 층으로의 전하의 주입 및 흐름에 의해 유기 발광 층에서 발광이 이루어지므로, 이하에서 소스 전극 중 전극 영역을 전극부, 소스 전극과 소스 절연막이 겹치는 영역을 절연부, 개구부 영역을 발광부로 지칭한다.
도 2b는 일 실시예에 따라 절연부의 선폭 길이(d)를 약 13 ㎛로 하여 제조된 소스 전극 및 절연막을 도시한다. 전극부 및 절연부와 발광부의 상대적인 크기를 조절함으로써, 반도체 층에서의 전하 이동 및 흐름을 변화시켜 유기 발광 층의 발광 특성을 최적화할 수 있다. 또한, 절연부의 길이를 조절함으로써, 오프 상태 누설 전류를 조절하여 전류 및 발광 점멸 비를 최적화할 수 있다.
도 3a 및 도 3b는 실시예들에 따른 유기발광 트랜지스터에서의 게이트 전압에 따른 전기적 특성을 나타내는 그래프이다.
도 3a는 드레인 전극과 소스 전극에 각각 -10 V, 0 V의 전압을 인가하고, 게이트 전압을 0 V 부터 -50 V까지 1 V 간격으로 변화시켰을 때 드레인 전류의 전달 곡선을 나타낸 그래프이다. 도 3a는 게이트 전압의 변화에 따라 드레인 전류가 증가하는 전달 특성을 보이고 있다. 일 실시예에 따르면, 게이트 전압이 0 V일 경우, 즉 하부 반도체 층에 채널이 형성되지 않고 누설전류만이 존재하는 오프 상태(off-state)에서는 오프 상태 드레인 전류 값(off-state drain current)이 매우 낮다. 반면, 게이트 전압이 -50 V 일 경우, 즉 게이트 전극과 소스 전극 사이의 전압이 음의 방향으로 증가함에 따라 하부 반도체 층에서 채널이 형성되고 수평 방향으로의 전하 이동이 증가하며, 수평 방향으로 이동한 전하들이 소스 전극과 드레인 전극 사이의 전압 차이에 의해 수직 방향으로 이동하는 온 상태(on-state)에서는 온 상태 드레인 전류 값(on-state drain current)이 크게 증가한다. 즉, 소스 절연막이 소스 전극의 상단부 및 측면부를 덮는 절연부를 유기발광 트랜지스터에 도입함으로써, 누설 전류를 감소시키고, 이에 따라 소자의 전류 점멸 비가 비약적으로 향상된다.
도 3b는 소스 전극에 각각 -10 V, 0 V의 전압을 인가하고 드레인 전압을 0 V부터 -15 V까지 0.5 V 간격으로 변화시켰을 때, 서로 다른 게이트 전압에 대한 드레인 전류의 출력 곡선을 나타낸 그래프이다. 이때, 일 실시예에 따라 절연부의 선폭 길이(d)는 약 13 ㎛로 설정하였고 상부 반도체 및 하부 반도체 층으로는 p형 유기 반도체인 펜타센(pentacene)이 이용되었으나, 이러한 수치 또는 재료에 한정되는 것은 아니다. 도 3b를 참조하면, 실시예에 따른 유기발광 트랜지스터에서 게이트 전압의 변화에 따라 드레인 전류가 변화하며, 드레인 전압이 음의 방향으로 증가할수록 드레인 전류도 증가하는 트랜지스터의 전형적인 출력 특성을 볼 수 있다.
도 4a 내지 도 4c는 실시예들에 따른 유기발광 트랜지스터에서 소스 전극과 게이트 전극 간의 전압에 따른 발광면적의 변화를 나타내는 사진이다. 또한, 도 4d는 도 4c에서 게이트 전극과 소스 전극 간의 전압 변화에 따른 밝기의 변화를 나타내는 그래프이다.
도 4a 내지 도 4c는 드레인 전극과 소스 전극에 각각 -10 V, 0 V의 전압을 인가하고 게이트 전극에 각각 0 V, -20 V 및 -50 V의 전압을 인가하였을 경우 실시예에 따른 수직형 유기발광 트랜지스터의 발광 특성을 나타낸다. 이때, 일 실시예에 따르면 소스 전극으로는 절연부의 길이 d(즉, 절연부의 선폭)가 약 13 ㎛인 빗살형 소스 전극이 사용되었다. 또한, 반도체 층으로는 p형 유기 반도체인 펜타센이 이용되었으나 이에 한정되는 것은 아니다.
도 4d의 일 실시예에 따른 그래프는 드레인 전극과 소스 전극에 각각 -10 V, 0 V의 전압을 인가하고, 게이트 전압을 50 V부터 -50 V까지 5 V 간격으로 변화시켰을 때의 유기발광 트랜지스터의 밝기 전달 곡선을 나타낸 그래프이다. 게이트 전압이 -50 V에 가까워질수록 밝깃값이 증가한다는 것을 알 수 있다.
이상에서 설명한 실시예들에 따른 유기발광 트랜지스터는 소스 전극의 아래에 하부 유기 반도체 층을 도입하는 한편, 소스 전극의 상단부와 측면부를 덮는 소스 절연막을 도입하여 소스 전극의 측면부에서 주입되는 전하를 차단하고 하부 유기 반도체 층으로만 전하가 주입되도록 하여, 전하가 게이트 전압에 의해 용이하게 제어되도록 한다. 그 결과 수직형 유기발광 트랜지스터에서 누설 전류가 감소하고, 높은 전류 및 발광 점멸 비(on-off ratio)를 달성할 수 있다.
또한, 이상의 실시예들에 따른 유기발광 트랜지스터 및 이의 제조 방법은 실제 적용이 용이한 전극 및 반도체 제조 공정을 기반으로 하여 고성능 유기발광 소자의 제작에 응용될 수 있으며, 더 나아가 새로운 유기 광전자 소자와 차세대 고해상도 디스플레이 개발에 응용될 수 있다.
이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며, 해당 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
10: 기판
20: 게이트 전극
30: 게이트 절연막
40: 하부 반도체 층
50: 소스 전극
60: 소스 절연막
70: 상부 반도체 층
80: 유기 발광 층
90: 드레인 전극

Claims (10)

  1. 누설전류 저감 및 점멸 비 향상을 위한 수직형 유기 발광 트랜지스터로서,
    게이트 전극;
    상기 게이트 전극 상에 위치하는 하부 반도체 층;
    상기 하부 반도체 층상에 위치하는 소스 전극; 및
    상기 소스 전극 상에 위치하여 상기 소스 전극의 상단부 및 측면부를 덮는 소스 절연막을 포함하되,
    상기 하부 반도체 층은, 상기 게이트 전극에 전압이 인가되면 상기 소스 전극으로부터 상기 하부 반도체 층으로 전하가 주입되도록 구성되는, 수직형 유기 발광 트랜지스터.
  2. 제1항에 있어서,
    상기 하부 반도체 층은 0 초과 100 nm 이하의 두께를 가지는, 수직형 유기 발광 트랜지스터.
  3. 제1항에 있어서,
    상기 하부 반도체 층은 저분자 유기 반도체 물질, 고분자 유기 반도체 물질, 산화물 반도체 물질, 또는 무기 반도체 물질 중 하나 이상을 포함하는, 수직형 유기 발광 트랜지스터.
  4. 제1항에 있어서,
    상기 소스 절연막은 0 초과 20 ㎛ 이하의 선폭을 가지는, 수직형 유기 발광 트랜지스터.

  5. 제1항에 있어서,
    상기 소스 절연막 상에 위치하는 상부 반도체 층; 및
    상기 상부 반도체 층상에 위치하는 유기 발광 층을 더 포함하는, 수직형 유기 발광 트랜지스터.
  6. 누설전류 저감 및 점멸 비 향상을 위한 수직형 유기 발광 트랜지스터의 제조 방법으로서, 상기 방법은,
    게이트 전극 상에 하부 반도체 층을 형성하는 단계;
    상기 하부 반도체 층상에 소스 전극을 형성하는 단계; 및
    상기 소스 전극 상에 상기 소스 전극의 상단부 및 측면부를 덮는 소스 절연막을 형성하는 단계를 포함하되,
    상기 하부 반도체 층은, 상기 게이트 전극에 전압이 인가되면 상기 소스 전극으로부터 상기 하부 반도체 층으로 전하가 주입되도록 구성되는, 수직형 유기 발광 트랜지스터의 제조 방법.
  7. 제6항에 있어서,
    상기 하부 반도체 층은 0 초과 100 nm 이하의 두께를 가지는, 수직형 유기 발광 트랜지스터의 제조 방법.
  8. 제6항에 있어서,
    상기 하부 반도체 층은 저분자 유기 반도체 물질, 고분자 유기 반도체 물질, 산화물 반도체 물질, 또는 무기 반도체 물질 중 하나 이상을 포함하는, 수직형 유기 발광 트랜지스터의 제조 방법.
  9. 제6항에 있어서,
    상기 소스 절연막은 0 초과 20 ㎛ 이하의 선폭을 가지는, 수직형 유기 발광 트랜지스터의 제조 방법.
  10. 제6항에 있어서,
    상기 소스 절연막 상에 상부 반도체 층을 형성하는 단계; 및
    상기 상부 반도체 층상에 유기 발광 층을 형성하는 단계를 더 포함하는, 수직형 유기 발광 트랜지스터의 제조 방법.
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