[go: up one dir, main page]

KR101721117B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR101721117B1
KR101721117B1 KR1020110022884A KR20110022884A KR101721117B1 KR 101721117 B1 KR101721117 B1 KR 101721117B1 KR 1020110022884 A KR1020110022884 A KR 1020110022884A KR 20110022884 A KR20110022884 A KR 20110022884A KR 101721117 B1 KR101721117 B1 KR 101721117B1
Authority
KR
South Korea
Prior art keywords
laminated
forming
sacrificial
insulating layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020110022884A
Other languages
English (en)
Other versions
KR20120105209A (ko
Inventor
박상용
이운경
박진택
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020110022884A priority Critical patent/KR101721117B1/ko
Priority to US13/418,585 priority patent/US8906805B2/en
Publication of KR20120105209A publication Critical patent/KR20120105209A/ko
Priority to US14/535,609 priority patent/US9305830B2/en
Application granted granted Critical
Publication of KR101721117B1 publication Critical patent/KR101721117B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/689—Vertical floating-gate IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/693—Vertical IGFETs having charge trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H10D84/0133—Manufacturing common source or drain regions between multiple IGFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 소자의 제조 방법이 제공된다. 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 서로 수직인 제1 방향과 제2 방향으로 연장되는 상면을 가지는 기판 상에, 2n개의 적층 희생층 및 2n개의 적층 희생층 상에 각각 배치되는 2n개의 적층 절연층이 제1 방향 및 제2 방향에 수직인 제3 방향으로 교번적으로 적층되는 적층 구조물을 형성하는 단계, 2n개의 적층 희생층 중 최상부로부터 각각 20개 내지 2n-1개의 적층 희생층을 관통시키는 2n-1개의 제1 리세스를 포함하는 리세스 군을 형성하는 단계, 2n-1개의 제1 리세스를 각각 채우는 2n-1개의 매립절연층을 포함하는 매립절연층군을 형성하는 단계 및 2n개의 적층 절연층 중 최상부의 적층 절연층, 그리고 2n-1개의 매립절연층들을 각각 관통하는 2n개의 콘택플러그를 포함하는 콘택플러그군을 형성하는 단계를 포함하되, 리세스 군을 형성하는 단계는 적층 구조물의 일부분을 제거하는 n회의 식각 공정으로 이루어진다(n은 2 이상의 정수).

Description

반도체 소자의 제조 방법{Method for fabricating of semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 수직 채널 구조를 가지는 반도체 소자의 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자가 제안되고 있다.
본 발명의 기술적 과제는 수직 채널 구조를 가지는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자의 제조 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 서로 수직인 제1 방향과 제2 방향으로 연장되는 상면을 가지는 기판 상에, 2n개의 적층 희생층 및 상기 2n개의 적층 희생층 상에 각각 배치되는 2n개의 적층 절연층이 상기 제1 방향 및 제2 방향에 수직인 제3 방향으로 교번적으로 적층되는 적층 구조물을 형성하는 단계, 상기 2n개의 적층 희생층 중 최상부로부터 각각 20개 내지 2n-1개의 적층 희생층을 관통시키는 2n-1개의 제1 리세스를 포함하는 리세스 군을 형성하는 단계, 상기 2n-1개의 제1 리세스를 각각 채우는 2n-1개의 매립절연층을 포함하는 매립절연층군을 형성하는 단계 및 상기 2n개의 적층 절연층 중 최상부의 적층 절연층, 그리고 상기 2n-1개의 매립절연층들을 각각 관통하는 2n개의 콘택플러그를 포함하는 콘택플러그군을 형성하는 단계를 포함하되, 상기 리세스 군을 형성하는 단계는 상기 적층 구조물의 일부분을 제거하는 n회의 식각 공정으로 이루어진다(n은 2 이상의 정수).
상기 리세스 군에 포함되는 상기 2n-1개의 제1 리세스는 상기 제1 방향을 따라서 배치되도록 형성될 수 있다.
상기 리세스 군에 포함되는 상기 2n-1개의 제1 리세스는 각각 홀 형상으로 형성할 수 있다.
상기 리세스 군에 포함되는 상기 2n-1개의 제1 리세스는 각각 상기 제2 방향으로 연장되는 라인 형상으로 형성할 수 있다.
상기 리세스 군에 포함되는 상기 2n-1개의 제1 리세스는 20개 내지 2n-1개씩 연결되도록 형성할 수 있다.
상기 n회의 식각 공정 중, m번째 식각 공정이 m-1번째 식각 공정에 비하여 상기 적층 구조물의 제거되는 부분의 단면적이 크도록 수행될 수 있다(m은 2 내지 n의 정수).
상기 기판은 2n개의 콘택 형성 영역을 포함하며, 상기 콘택플러그군에 포함되는 상기 2n개의 콘택플러그는, 각각 상기 2n개의 콘택 형성 영역 중 서로 다른 콘택 형성 영역에 형성되며, 상기 리세스 군에 포함되는 상기 2n-1개의 제1 리세스를 형성하는 단계는, 상기 n회의 식각 공정이 각각 적층 구조물 중 2n-1개의 콘택 형성 영역에 형성된 부분을 일부 제거할 수 있다.
상기 n회의 식각 공정은 각각 2k개의 적층 희생층을 관통시킬 수 있다(k는 0 내지 n-1의 정수).
상기 n회의 식각 공정 중 2k개의 적층 희생층을 관통시키는 식각 공정이, 2k개의 연속되도록 인접하는 콘택 형성 영역에서 동시에 수행될 수 있다.
상기 매립절연층군을 형성하는 단계 후에, 상기 2n개의 적층 희생층을 제거하는 단계 및 상기 2n개의 적층 희생층이 제거된 공간 중 일부에 제1 도전 물질을 채우는 단계를 더 포함할 수 있다.
상기 2n개의 적층 희생층을 제거하는 단계는, 상기 적층 구조물을 상기 제1 방향을 따라서 연장되는 복수개의 분할 적층 구조물로 분리하는 단계, 상기 복수개의 분할 적층 구조물에 포함되는 상기 2n개의 적층 희생층의 부분들을 제거하는 단계 및 상기 복수개의 분할 적층 구조물에 포함되는 상기 2n개의 적층 희생층이 제거된 공간에 상기 제1 도전 물질을 채우는 단계를 포함하며, 상기 콘택플러그군을 형성하는 단계는, 상기 복수개의 분할 적층 구조물에 각각 대응하도록 복수개의 콘택플러그군을 형성할 수 있다.
상기 콘택플러그군을 형성하는 단계는, 상기 매립절연층군에 포함되는 상기 2n-1개의 매립절연층을 관통하여 상기 제1 도전 물질을 노출시키는 콘택 홀들을 형성하는 단계 및 상기 콘택 홀들을 채우도록 제2 도전 물질을 형성하는 단계를 포함할 수 있다.
상기 복수개의 분할 적층 구조물로 분리하는 단계 전에, 상기 기판으로부터 돌출 연장되어 상기 적층 구조물을 관통하는 복수의 채널영역을 형성하는 단계를 더 포함하며, 상기 제1 도전 물질을 채우는 단계 전에, 상기 2n개의 적층 희생층의 부분들이 제거되어 노출되는 상기 복수의 채널 영역의 측벽 상에 터널링 절연층, 전하 저장층 및 블로킹 절연층을 순차 적층하는 단계를 더 포함할 수 있다.
상기 매립절연층군을 형성하는 단계 후에, 상기 2n개의 적층 절연층 중 최상부의 적층 절연층과 상기 2n-1개의 매립절연층들을 각각 관통하여 상기 2n개의 적층 희생층을 각각 접촉하는 2n개의 희생 플러그를 포함하는 희생 플러그 군을 형성하는 단계 및 상기 2n개의 적층 희생층 및 상기 희생 플러그 군을 제거하는 단계를 더 포함하며, 상기 콘택플러그군을 형성하는 단계는, 상기 2n개의 적층 희생층이 제거된 공간 중 일부와 상기 희생 플러그 군을 제거된 공간에 도전 물질을 채울 수 있다.
상기 콘택플러그군을 형성하는 단계는, 상기 콘택플러그군에 포함되는 콘택플러그들의 측면이, 각각 관통되는 상기 최상부의 적층 절연층과 상기 매립절연층들에 의하여 완전히 감싸여질 수 있다.
상기 적층 구조물은 비휘발성 메모리 셀이 형성되는 메모리 셀 영역, 상기 2n개의 콘택플러그가 형성되는 콘택플러그 영역 및 적층 구조물 분할 영역 상에 형성되며, 상기 n회의 식각 공정은 상기 적층 구조물 분할 영역의 동일 위치를 중심으로 각각 20개 내지 2n-1개의 적층 희생층을 관통시키도록 상기 적층 구조물 분할 영역의 일부분을 제거하며, 상기 리세스 군을 형성하는 단계 후, 상기 적층 구조물 분할 영역의 동일 위치를 중심으로, 최하부의 적층 희생층을 관통시키도록 제2 리세스를 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 기판 상에 제1 물질층 및 상기 제1 물질층 상에 형성되는 제2 물질층이 2n회 반복하여 적층되도록 배치되는 적층 구조물을 형성하는 단계 및 기판으로부터 2n-1개의 제1 물질층을 각각 노출시키도록 20개 내지 2n-1개의 제1 물질층을 관통하는 2n-1개의 리세스를 형성하는 단계를 포함하되, 상기 2n-1개의 리세스는 2k개의 제1 물질층을 관통하는 식각 공정의 조합에 의하여 형성될 수 있다(k는 0 내지 n-1의 정수).
상기 2n-1개의 리세스를 형성하기 위한 식각 공정들 중 동일한 개수의 제1 물질층을 관통하는 식각 공정은 동시에 수행될 수 있다.
상기 2n-1개의 리세스를 형성하기 위한 식각 공정들은, 각각 상기 2n-1개의 리세스 중 2n-1개의 리세스가 형성될 부분에서 적층 구조물을 일부분 제거할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 다층으로 구성되는 도전물질들과 전기적으로 연결될 수 있는 콘택 플러그들을 적은 회수의 식각 공정을 통하여 형성할 수 있다.
또한 적층 구조물의 분리, 웰 콘택플러그의 형성 등을 콘택 플러그를 형성하는 공정을 통하여 함께 수행할 수 있다.
도 1은 본 발명의 일 실시예에 따른 수직 구조를 갖는 반도체 소자의 비휘발성 메모리 셀 어레이의 배열구조를 도시한 것이다.
도 2는 본 발명의 기술적 사상에 의한 실시 예에 따른 반도체 소자를 제조하기 위한 적층 구조물을 형성하는 단계를 나타내는 단면도이다.
도 3 내지 도 5는 본 발명의 기술적 사상에 의한 실시 예에 따른 반도체 소자를 제조하기 위한 제1 내지 제3 식각 공정을 수행하는 단계를 나타내는 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 실시 예에 따른 반도체 소자를 제조하기 위한 제4 식각 공정을 수행하는 단계를 나타내는 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 실시 예에 따른 반도체 소자를 제조하기 위한 매립절연층을 형성하는 단계를 나타내는 단면도이다.
도 8 내지 도 11은 본 발명의 기술적 사상에 의한 실시 예의 변형에 따른 반도체 소자를 제조하기 위한 제1 리세스를 형성하는 방법을 단계적으로 나타낸다.
도 12 및 도 13은 본 발명의 기술적 사상에 의한 일 실시 예에 따른 반도체 소자를 제조하기 위한 매립절연층을 형성하는 단계를 나타내는 평면도들이다.
도 14 내지 도 18은 본 발명의 기술적 사상에 의한 실시 예의 다른 변형에 따른 반도체 소자를 제조하기 위한 매립절연층을 형성하는 방법을 단계적으로 나타낸다.
도 19는 본 발명의 기술적 사상에 의한 실시 예의 다른 변형에 따른 반도체 소자를 제조하기 위한 매립절연층을 형성하는 단계를 나타내는 평면도이다.
도 20 내지 도 24는 본 발명의 기술적 사상에 의한 실시 예에 따른 비휘발성 메모리 셀 어레이를 형성하는 단계를 나타내는 단면도들 및 사시도이다.
도 25는 본 발명의 기술적 사상에 의한 실시 예에 따른 콘택플러그군을 형성하는 단계를 나타내는 단면도이다.
도 26 내지 도 28은 본 발명의 기술적 사상에 의한 실시 예에 따른 콘택플러그군을 형성하는 단계를 나타내는 평면도들이다.
도 29 내지 도 33은 본 발명의 기술적 사상에 의한 다른 실시 예에 따른 콘택플러그군을 형성하는 단계를 나타내는 단면도들이다.
도 34는 본 발명의 실시 예에 따른 비휘발성 메모리 소자를 포함하는 반도체 소자의 개략적인 블록 다이어그램이다.
도 35는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 36은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1은 본 발명의 일 실시예에 따른 수직 구조를 갖는 반도체 소자의 비휘발성 메모리 셀 어레이의 배열구조를 도시한 것이다.
도 1을 참조하면, 메모리 셀 어레이(1)는 낸드(NAND)형 다수의 낸드 셀 스트링들(2)을 포함할 수 있다. 다수의 낸드 셀 스트링들(2)은 열과 행의 매트릭스 형태로 배열될 수 있다. 메모리 셀 블록(3)은 동일 열(x 방향) 또는/및 동일 행(z 방향)에 배열되는 다수의 낸드 셀 스트링들(2)을 포함할 수 있다.
각 낸드 셀 스트링(2)은 다수의 메모리 셀(MC1-MCn), 스트링 선택 트랜지스터(String Selecting Transistor; SST) 및 접지 선택 트랜지스터(Ground Selecting Transistor; GST)를 구비할 수 있다. 각 낸드 셀 스트링(2)을 구성하는 접지 선택 트랜지스터(GST), 다수의 메모리 셀들(MC1-MCn) 및 스트링 선택 트랜지스터(SST)는 z 방향에서 수직하게 직렬 배열될 수 있다.
각 메모리 셀 블록(3)에 배열된 낸드 셀 스트링들(2)의 일측, 예를 들어 스트링 선택 트랜지스터들(SST)의 드레인들에는 비트라인들(BL1-BLm)이 연결되며, 낸드 셀 스트링들(2)의 타측, 예를 들어 접지 선택 트랜지스터들(GST)의 소오스들은 공통 소오스 라인(Common Source Line; CSL)에 공통 연결될 수 있다.
메모리 셀들(MC1-MCn)은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)사이에 수직하게 직렬로 배열될 수 있다. 메모리 셀들(MC1-MCn)중 동일 층상에 배열된 메모리 셀들의 게이트들에는 워드라인들(WL1-WLn)이 공통적으로 연결될 수 있다. 워드라인들(WL1-WLn)의 구동에 따라 메모리 셀들(MC1-MCn)에 데이터를 프로그램, 독출 및 소거할 수 있다.
스트링 선택 트랜지스터들(SST)은 비트라인들(BL1-BLm)과 메모리 셀들(MCn)사이에 배열될 수 있다. 각 메모리 셀 블록(3)에 배열된 스트링 선택 트랜지스터들(SST)은 게이트에 연결되는 스트링 선택 라인들(String Selecting Line; SSL1, SSL2)에 의해 비트라인들(BL1-BLm)과 메모리 셀들 트랜지스터들(MC1-MCn)간의 데이터 전송을 제어할 수 있다.
접지 선택 트랜지스터들(GST)은 메모리 셀들 트랜지스터들(MC1-MCn)과 공통 소오스 라인(CSL) 사이에 배열될 수 있다. 메모리 셀 블록(3)에 배열된 접지 선택 트랜지스터들(GST)은 게이트에 연결되는 접지 선택 라인(Ground Selecting Line; GSL1, GSL2)에 의해 메모리 셀들 트랜지스터들(MC1-MCn)과 공통 소오스 라인(CSL)간의 데이터 전송을 제어할 수 있다.
이하에서는 도 1에서 보인 메모리 셀 어레이(1)의 구체적인 구조 및 제조 방법에 대하여 설명되며, 설명의 편리성을 위하여 낸드 셀 스트링들(2)을 구성하는 메모리 셀들 트랜지스터들(MC1-MCn), 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)과 이들을 연결하는 워드라인들(WL1-WLn), 스트링 선택 라인들(String Selecting Line; SSL1, SSL2) 및 접지 선택 라인(Ground Selecting Line; GSL1, GSL2)들을 위주로 설명할 것이며, 그 외의 구성 요소들에 대해서는 간략히 설명하거나 생략될 수 있다. 그러나 생략된 구성 요소들 또한 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 추가될 수 있다.
도 2 내지 도 33은 본 발명의 기술적 사상에 의한 실시 예에 따른 반도체 소자의 제조 방법 및 구조를 개시한다.
도 2 내지 도 7은 본 발명의 기술적 사상에 의한 실시 예에 따른 반도체 소자를 제조하기 위한 매립절연층군을 형성하는 방법을 단계적으로 나타낸다.
도 2를 참조하면, 기판(100) 상에 적층 희생층(200-1 내지 200-8)과 적층 절연층(120-1 내지 120-8)을 교번적으로 적층한다. 적층 희생층들(200)과 적층 절연층들(120)을 적층된 구조물을 적층 구조물(10)이라 호칭할 수 있다. 기판(100) 상에는 베이스 절연층(110)이 더 형성되어, 기판(100)과 적층 구조물(10) 사이에 배치될 수 있다. 적층 희생층(200-1 내지 200-8) 및 적층 절연층(120-1 내지 120-8)은 각각 제1 물질층 및 제2 물질층이라 호칭될 수 있다.
8개, 즉 23개의 적층 희생층(200-1 내지 200-8)와 23개의 적층 절연층(120-1 내지 120-8)을 교번적으로 기판(100) 상에 적층한 것으로 도시되었으나, 이에 제한되지는 않는다. 예를 들어, 적층 희생층(200)와 적층 절연층(120)은 각각 2n개(n은 2 이상의 정수)이 기판(100) 상에 교번적으로 적층될 수 있다. 또한 적층 희생층(200)과 적층 절연층(120)은 2n개보다 많고 2n+1개보다 적은 개수가 기판(100) 상에 교번적으로 적층될 수도 있다.
기판(100) 상에 2n개보다 많고 2n+1개보다 적은 개수의 적층 희생층(200)과 적층 절연층(120)이 각각 교번적으로 적층된 경우, 2n개의 적층 희생층(200)과 적층 절연층(120)에 대하여는 후술하는 실시 예에 따라 n회의 식각 공정을 사용하고, 2n개 이외의 나머지 적층 희생층(200)과 적층 절연층(120)에 대하여는 후술하는 실시 예를 응용한 추가적인 식각 공정을 사용하거나(2의 거듭제곱에 해당하는 적층 희생층(200)과 적층 절연층(120)이 있는 경우), 별도의 식각 공정을 더 사용할 수 있다.
기판(100)은 서로 수직인 제1 방향(x 방향)과 제2 방향(y 방향)으로 연장되는 상면을 가질 수 있다. 기판(100)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(100)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기판(100)에는 메모리 셀 영역(Memery Cell Region, MCR), 콘택플러그 영역(CPR, Contact Plug Region) 및 적층 구조물 분할 영역(Stack Dividing Region, SDR)이 정의될 수 있다. 메모리 셀 영역(MCR)에는 비휘발성 메모리 셀과 같은 메모리 셀이 형성될 수 있다. 메모리 셀 영역(MCR)에는 예를 들면, 낸드형 메모리 셀이 형성될 수 있다.
콘택플러그 영역(CPR)에는 메모리 셀들과 연결되는 워드라인들 또는 선택트랜지스터들과 연결되는 선택라인들을 전기적으로 연결되는 콘택플러그들이 형성될 수 있다. 콘택플러그 영역(CPR)은 복수개의 콘택 형성 영역(CP-1 내지 CP-8)이 정의될 수 있다. 각 콘택 형성 영역(CP-1 내지 CP-8 중 하나)들에는 기판(100)으로부터 서로 다른 레벨의 워드라인 또는 선택라인과 전기적으로 연결되는 콘택플러그(미도시)가 형성될 수 있다. 적층 구조물(10)에 포함되는 적층 희생층(120-1 내지 120-8)의 개수가 2n개인 경우, 콘택플러그 영역(CPR)에 정의되는 콘택 형성 영역(CP-1 내지 CP-8)의 개수는 2n개이거나, 2n개보다 많을 수 있다.
기판 상에는 제1 방향(x 방향)과 제2 방향(y 방향)에 수직인 제3 방향(z 방향)으로 적층 희생층(200-1 내지 200-8)과 적층 절연층(120-1 내지 120-8)이 교번적으로 적층되어 적층 구조물(10)을 형성할 수 있다. N번째 적층 희생층(200-N) 상에는 N번째 적층 절연층(120-N)이 각각 배치될 수 있다(N은 1 내지 2n의 정수). 적층 희생층(200)과 적층 절연층(120)은 식각 선택비를 가지는 서로 다른 물질일 수 있다. 예를 들면, 적층 희생층(200)이 질화물로 이루어진 경우, 적층 절연층(120)은 산화물로 이루어질 수 있다.
베이스 절연층(110)은 기판(100)과 적층 구조물(10) 사이에 배치되도록 기판(100) 상에 형성될 수 있다. 따라서 N개의 적층 절연층(200)은 N+1개의 절연층, 즉 베이스 절연층(110) 및 N개의 적층 절연층(120)들 각각의 사이에 배치될 수 있다. 베이스 절연층(110)은 적층 희생층(200)과 식각 선택비를 가지는 서로 다른 물질일 수 있다. 예를 들면, 적층 희생층(200)이 질화물로 이루어진 경우, 베이스 절연층(110)은 산화물로 이루어질 수 있다. 베이스 절연층(110)과 적층 절연층(120)은 동일한 물질이거나 유사한 특성을 가지는 물질로 이루어질 수 있다.
적층 구조물 분할 영역(SDR)에서 메모리 셀 블록 간의 분리가 되도록 적층 구조물(10)이 관통되어 절단될 수 있다. 또는 적층 구조물 분할 영역(SDR)에는 기판(100)에 형성되는 웰, 예를 들면 포켓 p 웰(PPW)과 전기적으로 연결되어, 웰 영역에 전압을 인가하도록 적층 구조물(10)을 관통하는 웰 콘택플러그가 형성될 수 있다.
도 3을 참조하면, 적층 구조물(10) 상에 제1 포토레지스트 패턴(22)을 형성한다. 제1 포토레지스트 패턴(22)은 콘택플러그 영역(CPR)에 정의되는 2n개의 콘택 형성 영역(CP-1 내지 CP-8) 중 2n-1개의 콘택 형성 영역(CP-1, CP-3, CP-5, CP-7)의 일부분에 개구부를 가지도록 형성될 수 있다. 제1 포토레지스트 패턴(22)은 선택적으로, 적층 구조물 분할 영역(SDR)의 일부분에도 개구부를 가지도록 형성될 수 있다.
제1 포토레지스트 패턴(22)을 식각 마스크로 이용하여, 제1 식각 공정이 수행되어 적층 구조물(10)의 일부분을 제거할 수 있다. 제1 식각 공정을 통하여 적층 구조물(10)의 포함되는 2n개의 적층 희생층(200) 중 최상부의 적층 희생층(200-8), 즉 2n개의 적층 희생층(200) 중, 기판(100)으로부터 2n번째의 적층 희생층(200-8)을 관통하도록 적층 구조물(10)의 일부분을 제거할 수 있다. 제1 포토레지스트 패턴(22)을 식각 마스크로 이용하는 제1 식각 공정은 콘택플러그 영역(CPR)에 정의되는 콘택 형성 영역(CP-1 내지 CP-8) 중 1/2개의 콘택 형성 영역(CP-1, CP-3, CP-5, CP-7)에 제8 적층 희생막(200-8)을 관통하는 제1 예비 리세스(R1a, R3a, R5a, R7a)를 형성할 수 있다.
예를 들면, 제1 포토레지스트 패턴(22)을 식각 마스크로 이용하는 제1 식각 공정은 제8 적층 절연층(120-8)과 제8 적층 희생막(200-8)을 관통하여, 제7 적층 절연층(120-7)이 노출되도록 적층 구조물(10)의 일부분을 제거할 수 있다. 또는 도시하지는 않았으나, 선택적으로 제7 적층 절연층(120-7)도 관통하여 제7 적층 희생막(200-7)이 노출되도록 적층 구조물(10)의 일부분을 제거할 수 있다.
후술하겠으나, n번째 식각 공정에서는 2n-1개의 적층 희생막(200)이 관통되도록 식각 공정을 수행할 수 있다. 또한 n번째 식각 공정에서는 2n-1개의 연속되는 콘택 형성 영역(CP-1 내지 CP-8)에 대하여 적층 구조물(10)의 일부분을 제거하는 식각 공정이 수행될 수 있다. 따라서 첫 번째 식각 공정인 제1 식각 공정에서는 2(1-1)=20=1개의 적층 희생막(200-8)을 관통시키며, 이와 같이 적층 희생막(200-8)을 관통시키는 식각 공정은 2(1-1)=20=1개의 연속되는 콘택 형성 영역(CP-1, CP-3, CP-5, CP-7), 즉 1개씩 서로 분리된 콘택 형성 영역(CP-1, CP-3, CP-5, CP-7)에서 동시에 수행될 수 있다.
이하에서, 어떠한 "영역"에서 식각 공정이 수행된다는 의미는, 해당 "영역" 전체 또는 일부분이 포토레지스트 패턴에 의하여 노출되어 해당 "영역" 부분에서만 식각, 즉 구조물의 제거가 이루어진다는 것이다.
또한 식각 공정 중 N개의 적층 희생층(200)을 관통시킨다는 의미는, 해당 식각 공정을 통하여 N개의 적층 희생층(200)이 "추가로" 관통되도록, 적층 구조물(10)의 일부분을 제거한다는 것이다.
또한 제1 포토레지스트 패턴(22)이 적층 구조물 분할 영역(SDR)의 일부분에도 개구부를 형성하는 경우, 적층 구조물 분할 영역(SDR)에도 제8 적층 희생막(200-8)을 관통하는 제1 예비 선택 리세스(T1a)이 형성될 수 있다.
제1 식각 공정을 통하여 제거되는 적층 구조물(10)의 일부분은 제1 폭(L1, D1)을 가지는 부분일 수 있다. 이때, 콘택플러그 영역(CPR)에서의 제1 폭(L1)과 적층 구조물 분할 영역(SDR)에서의 제1 폭(D1)은 동일할 수도 있으나, 다른 값을 가질 수도 있다. 또한, 도 3 및 이하에 도시되는 단면도들에서는 폭을 기준으로 적층 구조물(10)의 제거되는 부분을 설명하나, 적층 구조물(10)의 제거되는 부분의 폭이 다르다는 의미는, 적층 구조물(10)의 제거되는 부분의 단면적 또한 다르다는 것을 의미하며, 이는 도 12, 도 13, 도 19 및 도 26 내지 도 28에 도시되는 평면도들에서 확인할 수 있다.
도 4를 참조하면, 적층 구조물(10) 상에 제2 포토레지스트 패턴(24)을 형성한다. 제2 포토레지스트 패턴(24)은 콘택플러그 영역(CPR)에 정의되는 2n개의 콘택 형성 영역(CP-1 내지 CP-8) 중 2n-1개의 콘택 형성 영역(CP-1, CP-2, CP-5, CP-6)의 일부분에 개구부를 가지도록 형성될 수 있다. 제2 포토레지스트 패턴(24)은 선택적으로, 적층 구조물 분할 영역(SDR)의 일부분에도 개구부를 가지도록 형성될 수 있다.
제2 포토레지스트 패턴(24)을 식각 마스크로 이용하여, 제2 식각 공정이 수행되어 적층 구조물(10)의 일부분을 제거할 수 있다. 제2 식각 공정을 통하여 적층 구조물(10)의 포함되는 2n개의 적층 희생층(200) 중, 2개의 적층 희생층(200-8 및 200-7, 또는 200-7 및 200-6)을 관통하도록 적층 구조물(10)의 일부분을 제거할 수 있다. 즉, 제2 포토레지스트 패턴(24)의 개구부를 통하여 적층 구조물(10)에 포함되는 2n개의 적층 희생층(200) 중 2개의 적층 희생층(200-8 및 200-7, 또는 200-7 및 200-6)을 더 관통하도록, 제2 식각 공정은 적층 구조물(10)의 일부분을 제거될 수 있다.
예를 들면, 제2 포토레지스트 패턴(24)을 식각 마스크로 이용하는 제2 식각 공정은 제8 적층 절연층(120-8), 제8 적층 희생막(200-8), 제7 적층 절연층(120-7), 제7 적층 희생막(200-7)을 관통하여, 제6 적층 절연층(120-6)이 노출되도록 적층 구조물(10)의 일부분을 제거할 수 있다. 또한 제2 포토레지스트 패턴(24)을 식각 마스크로 이용하는 제2 식각 공정은 제7 적층 절연층(120-7), 제7 적층 희생막(200-7), 제6 적층 절연층(120-6), 제6 적층 희생막(200-6)을 관통하여, 제5 적층 절연층(120-5)이 노출되도록 적층 구조물(10)의 일부분을 제거할 수 있으며, 이 경우 제8 적층 절연층(120-8), 제8 적층 희생막(200-8)의 일부분도 추가로 제거될 수 있다.
제2 포토레지스트 패턴(24)을 식각 마스크로 이용하는 제2 식각 공정은 콘택플러그 영역(CPR)에 정의되는 콘택 형성 영역(CP-1 내지 CP-8) 중 1/2개의 콘택 형성 영역(CP-1 및 CP-2, CP-5 및 CP-6)에 2개의 적층 희생막(200-8 및 200-7, 200-7 및 200-6)을 관통하는 제2 예비 리세스(R1b, R2b, R5b, R6b)를 형성할 수 있다.
도 3에 도시된 제1 예비 리세스(R1a, R3a, R5a, R7a) 중 2개의 제1 예비 리세스(R3a, R7a)는 제2 포토레지스트 패턴(24)에 의하여 덮여 있기 때문에 그대로 잔류하나, 나머지 2개의 제1 예비 리세스(R1a, R5a)는 제2 식각 공정에 의하여 제2 예비 리세스(R1b, R5b) 내부에 포함되게 된다. 제2 포토레지스트 패턴(24)에 의하여 노출되는 2개의 제1 예비 리세스(R1a, R5a)가 형성된 위치에 형성되는 2개의 제2 예비 리세스(R1b, R5b)는 해당 제1 예비 리세스(R1a, R5a)의 영향으로 다른 2개의 제2 예비 리세스(R2b, R6b)보다 더 깊게 형성될 수 있다.
따라서 두 번째 식각 공정인 제2 식각 공정에서는 2(2-1)=21=2개의 적층 희생막(200-8 및 200-7, 200-7 및 200-6)을 추가로 관통시키며, 이와 같이 2개의 적층 희생막(200-8 및 200-7, 200-7 및 200-6)을 추가로 관통시키는 식각 공정은 2(2-1)=21=2개의 연속되도록 인접하는 콘택 형성 영역(CP-1 및 CP-2, CP-5 및 CP-6), 즉 8개의 콘택 형성 영역(CP-1 내지 CP-8)을 2개의 연속되도록 인접하는 콘택 형성 영역(CP-1 및 CP-2, CP-3 및 CP-4, CP-5 및 CP-6, CP-7 및 CP-8)들로 구분하여, 구분되며 서로 분리되는 2개의 연속되도록 인접하는 콘택 형성 영역(CP-1 및 CP-2, CP-5 및 CP-6)에서 동시에 수행될 수 있다. 즉, 제2 식각 공정은 8개의 콘택 형성 영역(CP-1 내지 CP-8) 중에서 2개의 연속되도록 인접하는 콘택 형성 영역(CP-1 및 CP-2, CP-5 및 CP-6)에 대해서는 수행되고, 나머지 2개의 연속되도록 인접하는 콘택 형성 영역(CP-3 및 CP-4, CP-7 및 CP-8)에 대해서는 제2 포토레지스트 패턴(24)에 의하여 덮여 있기 때문에 수행되지 않는다.
또한 제2 포토레지스트 패턴(24)이 적층 구조물 분할 영역(SDR)의 일부분에도 개구부를 형성하는 경우, 적층 구조물 분할 영역(SDR)에도 제7 적층 희생막(200-7) 및 제6 적층 희생막(200-6)을 추가로 관통하는 제2 예비 선택 리세스(T1b)이 형성될 수 있다. 적층 구조물 분할 영역(SDR)에 형성되는 제1 포토레지스트 패턴(22)의 개구부와 제2 포토레지스트 패턴(24)의 개구부는 동일 위치를 중심으로 형성될 수 있다.
제2 식각 공정을 통하여 제거되는 적층 구조물(10)의 일부분, 즉 제2 예비 리세스(R1b, R2b, R5b, R6b) 및 제2 예비 선택 리세스(T1b)가 형성되는 부분은 제2 폭(L2, D2)을 가지는 부분일 수 있다. 이 경우, 2개의 예비 리세스(R2b, R6b)는 모든 부분이 제2 폭(L2)을 가지도록 형성될 수 있다. 반면에 나머지 2개의 예비 리세스(R1b, R5b) 및 제2 예비 선택 리세스(T1b)는 제8 및 제7 적층 희생층(200-8, 200-7)을 관통하는 부분은 제2 폭(L2, D2)을 가지도록 형성될 수 있으나, 제6 적층 희생층(200-6)을 관통하는 부분은 제1 폭(L1, D1)을 가지도록 형성될 수 있다.
콘택플러그 영역(CPR)에서의 제2 폭(L2)과 적층 구조물 분할 영역(SDR)에서의 제2 폭(D2)은 동일할 수도 있으나, 다른 값을 가질 수도 있다. 콘택플러그 영역(CPR)에서의 제2 폭(L2)은 제1 폭(L1)보다 큰 값을 가질 수 있다. 또한 적층 구조물 분할 영역(SDR)에서의 제2 폭(D2)은 제1 폭(D1)보다 큰 값을 가질 수 있다.
적층 구조물 분할 영역(SDR)에 형성되는 제1 포토레지스트 패넌(22)의 개구부와 제2 포토레지스트 패턴(24)의 개구부는 동일 위치를 중심으로 형성될 수 있다.
도 5를 참조하면, 적층 구조물(10) 상에 제3 포토레지스트 패턴(26)을 형성한다. 제3 포토레지스트 패턴(26)은 콘택플러그 영역(CPR)에 정의되는 2n개의 콘택 형성 영역(CP-1 내지 CP-8) 중 2n-1개의 콘택 형성 영역(CP-1 내지 CP-4)의 일부분에 개구부를 가지도록 형성될 수 있다. 제3 포토레지스트 패턴(26)은 선택적으로, 적층 구조물 분할 영역(SDR)의 일부분에도 개구부를 가지도록 형성될 수 있다.
제3 포토레지스트 패턴(26)을 식각 마스크로 이용하여, 제3 식각 공정이 수행되어 적층 구조물(10)의 일부분을 제거할 수 있다. 제3 식각 공정을 통하여 적층 구조물(10)의 포함되는 2n개의 적층 희생층(200) 중, 2n-1개의 적층 희생층(200-8 내지 200-5, 200-7 내지 200-4, 200-6 내지 200-3, 200-5 내지 200-2)을 관통하도록 적층 구조물(10)의 일부분을 제거할 수 있다. 즉, 제3 포토레지스트 패턴(26)의 개구부를 통하여 적층 구조물(10)에 포함되는 8개의 적층 희생층(200) 중 4개의 적층 희생층(200-8 내지 200-5, 200-7 내지 200-4, 200-6 내지 200-3, 200-5 내지 200-2)을 더 관통하도록, 제3 식각 공정은 적층 구조물(10)의 일부분을 제거될 수 있다.
예를 들면, 제3 포토레지스트 패턴(26)을 식각 마스크로 이용하는 제3 식각 공정은 제8 적층 절연층(120-8), 제8 적층 희생막(200-8), 제7 적층 절연층(120-7), 제7 적층 희생막(200-7), 제6 적층 절연층(120-6), 제6 적층 희생막(200-6), 제5 적층 절연층(120-5), 제5 적층 희생막(200-5)을 관통하여, 제4 적층 절연층(120-4)이 노출되도록 적층 구조물(10)의 일부분을 제거할 수 있다.
제3 포토레지스트 패턴(26)을 식각 마스크로 이용하는 제3 식각 공정은 콘택플러그 영역(CPR)에 정의되는 콘택 형성 영역(CP-1 내지 CP-8) 중 1/2개의 콘택 형성 영역(CP-1 내지 CP-4)에 4개의 적층 희생막(200-8 내지 200-5, 200-7 내지 200-4, 200-6 내지 200-3, 200-5 내지 200-2)을 관통하는 4개의 제1 리세스(R1, R2, R3, R4)를 형성할 수 있다. 도 4에 도시된 제1 예비 리세스(R3a, R7a)와 제2 예비 리세스 중 일부(R1b, R2b, R5b, R6b) 중 1개의 제1 예비 리세스(R7a)와 2개의 제2 예비 리세스(R5b, R6b)는 제3 포토레지스트 패턴(26)에 의하여 덮여 있기 때문에 그대로 잔류하며, 이들 또한 제1 리세스(R5, R6, R7)이라 호칭할 수 있다. 그러나 나머지 1개의 제1 예비 리세스(R3a)와 나머지 2개의 제2 예비 리세스(R1b, R2b)는 제3 식각 공정에 의하여 제1 리세스(R1, R2, R3) 내부에 포함되게 된다. 제3 포토레지스트 패턴(26)에 의하여 노출되는 1개의 제1 예비 리세스(R3a)와 나머지 2개의 제2 예비 리세스(R1b, R2b)가 형성된 위치에 형성되는 3개의 제1 리세스(R1, R2, R3)는 해당 제1 예비 리세스(R3a) 및 2 예비 리세스(R1b, R2b)의 영향으로 다른 제1 리세스(R4)보다 더 깊게 형성될 수 있다. 콘택플러그 영역(CPR)에 형성되는 2n-1개의 제1 리세스(R1 내지 R7)은 제1 방향(x 방향)을 따라서 배치될 수 있다.
따라서 세 번째 식각 공정인 제3 식각 공정에서는 2(3-1)=22=4개의 적층 희생막(200-8 내지 200-5, 200-7 내지 200-4, 200-6 내지 200-3, 200-5 내지 200-2)을 추가로 관통시키며, 이와 같이 4개의 적층 희생막(200-8 내지 200-5, 200-7 내지 200-4, 200-6 내지 200-3, 200-5 내지 200-2)을 추가로 관통시키는 식각 공정은 2(3-1)=22=4개의 연속되도록 인접하는 콘택 형성 영역(CP-1 내지 CP-4)에서 동시에 수행될 수 있다. 나머지 4개의 연속되도록 인접하는 콘택 형성 영역(CP-5 내지 CP-8)에서는 제3 포토레지스트 패턴(26)에 의하여 덮으므로, 식각 공정이 수행되지 않을 수 있다.
또한 제3 포토레지스트 패턴(26)이 적층 구조물 분할 영역(SDR)의 일부분에도 개구부를 형성하는 경우, 적층 구조물 분할 영역(SDR)에도 제5 적층 희생막(200-5) 내지 제2 적층 희생막(200-2)을 추가로 관통하는 제3 예비 선택 리세스(T1c)가 형성될 수 있다. 적층 구조물 분할 영역(SDR)에 형성되는 제3 포토레지스트 패턴(26)의 개구부와 제2 포토레지스트 패턴(24)의 개구부는 동일 위치를 중심으로 형성될 수 있다.
제3 식각 공정을 통하여 제거되는 적층 구조물(10)의 일부분, 즉 4개의 제1 리세스(R1, R2, R3, R4) 및 제3 예비 선택 리세스(T1c)가 형성되는 부분은 제3 폭(L3, D3)을 가지는 부분일 수 있다. 이 경우, 제1 리세스(R1, R2, R3, R4) 및 제3 예비 선택 리세스(T1c) 중 이전 단계의 식각 공정이 수행된 부분(R1, R2, R3, T1c)은 깊이에 따라서 더 작은 폭(즉, 제2 폭(L2, D2)과 제1 폭(L1, D1)을 가지도록 형성될 수 있으며, 처음 식각 공정이 수행된 제1 리세스(R4)는 모든 부분이 제3 폭(L3)을 가지도록 형성될 수 있다.
콘택플러그 영역(CPR)에서의 제3 폭(L3)과 적층 구조물 분할 영역(SDR)에서의 제3 폭(D3)은 동일할 수도 있으나, 다른 값을 가질 수도 있다. 콘택플러그 영역(CPR)에서의 제3 폭(L3)은 제2 폭(L2)보다 큰 값을 가질 수 있다. 또한 적층 구조물 분할 영역(SDR)에서의 제3 폭(D3)은 제2 폭(D2)보다 큰 값을 가질 수 있다.
적층 구조물 분할 영역(SDR)에 형성되는 제2 포토레지스트 패턴(24)의 개구부와 제3 포토레지스트 패턴(26)의 개구부는 동일 위치를 중심으로 형성될 수 있다.
도 3 내지 도 5를 함께 참조하면, 23개의 적층 희생막(200-1 내지 200-8)을 가지는 경우, 3회의 식각 공정을 통하여 23-1개의 제1 리세스(R1 내지 R7)을 형성할 수 있다. 즉, 2n개의 적층 희생막(200)을 가지는 경우, n회의 식각 공정을 통하여 2n-1개의 제1 리세스(R1 내지 R7)을 형성할 수 있다. 이 경우, 각 제1 리세스(R1 내지 R7)가 관통하는 적층 희생막(200)의 개수는 1개 내지 7개(20개 내지 23-1개)이며, 각 제1 리세스(R1 내지 R7)가 관통하는 적층 희생막(200)의 개수는 2k개의 n번 이내의 조합에 의하여 결정될 수 있다(k는 0 내지 n-1의 정수). 즉, 제1 리세스(R1 내지 R7)는 각각 20+21+22개, 21+22개, 20+22개, 22개, 20+21개, 21개, 20개의 적층 희생막(200)을 관통하도록 형성될 수 있다. 이때, 각각 20개 내지 2n-1개의 적층 희생막(200)을 각각 관통하는 2n-1개의 제1 리세스(R1 내지 R7)들을 리세스 군(R)이라 총칭할 수 있다.
2n-1개의 제1 리세스(R1 내지 R7)들은 각각 1회 내지 n회의 식각 공정에 의하여 형성될 수 있다. 또한, n회의 식각 공정 중, m번째 식각 공정이 m-1번째 식각 공정에 비하여 적층 구조물(10)의 제거되는 부분의 단면적이 크도록 수행될 수 있다(m은 2 내지 n의 정수). 따라서, 리세스군(R)을 형성되기 위하여 수행되는 식각 공정의 회수에 따라서, 제1 리세스(R1 내지 R7)들 각각은 단면적이 변화되는 부분을 가질 수 있다. 즉 3회의 식각 공정을 통하여 형성되는 제1 리세스(R1)는 그 내부에서 2번 단면적이 변화되는 부분을 가질 수 있다. 예를 들어, 3회의 식각 공정에서 각각 1개, 2개 및 4개의 적층 희생막(200)을 관통하여 형성되는 제1 리세스(R1)는 그 하면으로부터 1개의 적층 희생막(200-2)을 관통한 후 1번째 단면적이 변화하며, 다시 2개의 적층 희생막(200-3, 200-4)을 관통한 후 2번째 단면적이 변화하고, 그 후 4개의 적층 희생막(200-5 내지 200-8)을 관통하게 된다.
여기에서 "단면적이 변화한다"는 것은 공정 조건 또는 식각 프로파일 등에 의하여 단면적이 연속적으로 변화하는 것을 의미하는 것이 아니고, 계단 형상을 나타내는 경우와 같이 단면적이 "불연속"적으로 변화하는 것을 의미한다.
도 6을 참조하면, 적층 구조물(10) 상에 제4 포토레지스트 패턴(28)을 형성할 수 있다. 제4 포토레지스트 패턴(28)은 적층 구조물 분할 영역(SDR)의 일부분에 개구부를 가지도록 형성될 수 있다. 적층 구조물 분할 영역(SDR)에 형성되는 제4 포토레지스트 패턴(28)의 개구부와 제3 포토레지스트 패턴(26)의 개구부는 동일 위치를 중심으로 형성될 수 있다. 제4 포토레지스트 패턴(28)을 식각 마스크로 이용하여, 제4 식각 공정이 수행되어 적층 구조물 분할 영역(SDR)에서 적층 구조물(10)의 일부분을 제거할 수 있다. 제4 식각 공정을 통하여 적층 구조물 분할 영역(SDR)에서 1개의 적층 희생층(200-1)을 추가로 관통하도록 적층 구조물(10)의 일부분을 제거할 수 있다. 이를 통하여 적층 구조물 분할 영역(SDR)에는 적층 구조물(10)에 포함되는 적층 희생층(200)을 모두 관통하는 제2 리세스(T1)가 형성될 수 있다.
제4 식각 공정을 통하여 제거되는 적층 구조물(10)의 일부분, 즉 제2 리세스(T1)가 형성되는 부분은 제4 폭(D4)을 가지는 부분일 수 있다. 이 경우, 제2 리세스(T1)는 깊이에 따라서 더 작은 폭, 즉 제1 내지 제3 폭(D1 내지 D3)을 가지도록 형성될 수 있다.
도 3 내지 도 5에서는 콘택플러그 영역(CPR)는 적층 구조물 분할 영역(SDR)에서 동시에 제1 내지 제3 식각 공정이 수행되는 것으로 도시하였으나, 적층 구조물 분할 영역(SDR)에서의 식각 공정은 선택적으로 수행될 수 있다. 또한 제1 내지 제3 식각 공정이 적층 구조물 분할 영역(SDR)에서 수행되지 않을 경우, 제4 식각 공정은 수행되지 않거나, 전체 적층 희생층(200)을 모두 관통시키는 식각 공정일 수 있다. 제4 식각 공정이 전체 적층 희생층(200)을 모두 관통시키는 식각 공정인 경우, 제2 리세스(T1)의 내부에는 단면적이 변화하는 부분이 형성되지 않을 수 있다.
도 7을 참조하면, 제1 리세스(R1 내지 R7)을 채우도록 매립절연층(140)을 형성한다. 2n-1개의 제1 리세스(R1 내지 R7)에 각각 채워지는 2n-1개의 매립절연층(140)들을 매립절연층군(140)이라 호칭할 수 있다. 제2 리세스(T1)가 형성된 경우, 매립절연층(140)은 제2 리세스(T1)를 채우도록 형성될 수 있다. 매립절연층(140)은 적층 구조물(10)을 덮으며, 제1 리세스(R1 내지 R7)들 및/또는 제2 리세스(T1)를 채우는 매립 절연물질(미도시)을 형성한 후 평탄화 공정을 통하여 형성될 수 있다. 도 7에서는 매립절연층(140)이 형성된 후 최상부의 적층 절연층(120-8)이 노출되는 것으로 도시하였으나, 매립절연층(140)이 최상부의 적층 절연층(120-8)을 덮도록 형성할 수도 있다. 매립절연층(140)은 예를 들면, 산화물로 이루어질 수 있다. 매립절연층(140)은 적층 절연층(120)와 식각 선택비가 동일 또한 유사하도록, 동일한 물질 또는 식각 특성이 유사한 물질로 이루어질 수 있다.
도 8 내지 도 11은 본 발명의 기술적 사상에 의한 실시 예의 변형에 따른 반도체 소자를 제조하기 위한 제1 리세스를 형성하는 방법을 단계적으로 나타낸다. 도 8 내지 도 11에 대한 설명 중 도 3 내지 도 6에서 설명된 내용과 중복되는 내용은 생략될 수 있다.
도 8 내지 도 10은 본 발명의 기술적 사상에 의한 실시 예의 변형에 따른 반도체 소자를 제조하기 위한 제1 내지 제3 식각 공정을 수행하는 단계를 나타내는 단면도들이다.
도 8 내지 도 10을 참조하면, 각각 제1 내지 제3 포토레지스트 패턴(22, 24, 26)을 형성한 후 제1 내지 제3 식각 공정을 수행한다. 도 3 내지 도 5에서 보인 제1 내지 제3 식각 공정이 각각 1개, 2개, 4개의 적층 희생층(200)을 관통시키도록 적층 구조물(10)의 일부를 제거한 것과는 달리, 도 8 내지 도 10에서 보이는 제1 내지 제3 식각 공정은 각각 4개, 2개, 1개의 적층 희생층(200)을 관통시키도록 적층 구조물(10)의 일부를 제거한다.
도 3 내지 도 5와 도 8 내지 도 10을 함께 참조하면, n회의 식각 공정 중 2k개의 적층 희생층(200)을 관통시키는 식각 공정은, 2k개의 연속되는 콘택 형성 영역(CP1 내지 CP-8)에서 동시에 수행될 수 있다(k는 0 내지 n-1의 정수).
도 3 내지 도 5에서 보인 제1 내지 제3 식각 공정이 각각 1개, 2개, 4개의 적층 희생층(200)을 관통시키고, 도 8 내지 도 10에서 보인 제1 내지 제3 식각 공정이 각각 4개, 2개, 1개의 적층 희생층(200)을 관통시키나, 이에 한정되지는 않는다. 즉, 각 식각 공정이 관통시키는 적층 희생층(200)의 수가 2k개인 경우는 모두 적용 가능하다. 예를 들면, 2개, 4개, 1개의 적층 희생층(200)을 관통시키는 식각 공정들, 또는 1개, 4개, 2개의 적층 희생층(200)을 관통시키는 식각 공정들 또한 적용될 수 있다.
도 11은 본 발명의 기술적 사상에 의한 실시 예의 변형에 따른 반도체 소자를 제조하기 위한 제4 식각 공정을 수행하는 단계를 나타내는 단면도이다.
도 11을 참조하면, 도 6에서 보인 것과 마찬가지로 적층 구조물 분할 영역(SDR)의 일부분에 개구부를 가지도록 제4 포토레지스트 패턴(28)을 형성한 후 제4 식각 공정을 수행할 수 있다. 제 8 내지 도 10에서 보인 제1 내지 제3 식각 공정과 제 3 내지 도 5에서 보인 제1 내지 제3 식각 공정을 차이를 제외하고, 도 11에서 보이는 제4 식각 공정과 도 6에서 보인 제4 식각 공정을 동일하므로, 중복되는 설명은 생략하도록 한다.
도 12는 본 발명의 기술적 사상에 의한 일 실시 예에 따른 반도체 소자를 제조하기 위한 매립절연층을 형성하는 단계를 나타내는 평면도이다. 구체적으로 도 12는 도 7에 대한 평면도이다.
도 12를 참조하면, 제1 리세스(R1 내지 R7)을 채우는 매립절연층(140)이 형성된다. 제1 리세스(R1 내지 R7)들 및/또는 제2 리세스(T1)는 각각 홀 형상으로 형성될 수 있다. 즉, 리세스 군(R)에 포함되는 2n-1개의 제1 리세스(R1 내지 R7)은 각각 홀 형상으로 형성될 수 있다. 또한 제2 리세스(T1)가 형성된 경우, 매립절연층(140)은 제2 리세스(T1)을 채우도록 형성될 수 있다. 제1 리세스(R1 내지 R7) 중 복수 회의 식각 공정을 통하여 형성된 제1 리세스(R1 내지 R3, R5)들은 상부에서 하부로 내려가면서 단면적이 변화할 수 있다. 예를 들어, 3회의 식각 공정을 통하여 형성된 제1 리세스(R1)는 단면적의 폭이 제3 폭(L3), 제2 폭(L2) 및 제1 폭(L1)의 순으로 변화하도록, 단면적이 감소하도록 변화할 수 있다.
또한 2n-1개의 제1 리세스(R1 내지 R7)를 포함하는 리세스군(R)은 복수개가 형성될 수 있다. 이 경우 복수개의 리세스군(R)은 제2 방향(y 방향)을 따라서 배치될 수 있다.
도 13은 본 발명의 기술적 사상에 의한 일 실시 예에 따른 반도체 소자를 제조하기 위한 매립절연층을 형성하는 단계를 나타내는 다른 평면도이다. 구체적으로 도 13은 도 7에 대한 다른 평면도이다.
도 13을 참조하면, 제1 리세스(R1 내지 R7)을 채우는 매립절연층(140)이 형성된다. 또한 제2 리세스(T1)가 형성된 경우, 매립절연층(140)은 제2 리세스(T1)을 채우도록 형성될 수 있다. 제1 리세스(R1 내지 R7)들 및 제2 리세스(T1)는 제2 방향(y 방향)으로 연장되는 라인 형상으로 형성될 수 있다. 즉, 리세스 군(R)에 포함되는 2n-1개의 제1 리세스(R1 내지 R7)은 각각 라인 형상으로 형성될 수 있다. 제1 리세스(R1 내지 R7) 중 복수 회의 식각 공정을 통하여 형성된 제1 리세스(R1 내지 R3, R5)들은 상부에서 하부로 내려가면서 단면적이 변화할 수 있다. 예를 들어, 3회의 식각 공정을 통하여 형성된 제1 리세스(R1)는 단면적의 폭이 제3 폭(L3), 제2 폭(L2) 및 제1 폭(L1)의 순으로 변화하도록, 단면적이 감소하도록 변화할 수 있다.
도 14 내지 도 18은 본 발명의 기술적 사상에 의한 실시 예의 다른 변형에 따른 반도체 소자를 제조하기 위한 매립절연층을 형성하는 방법을 단계적으로 나타낸다. 도 14 내지 도 18에 대한 설명 중 도 3 내지 도 7에서 설명된 내용과 중복되는 내용은 생략될 수 있다.
도 14 내지 도 16은 본 발명의 기술적 사상에 의한 실시 예의 다른 변형에 따른 반도체 소자를 제조하기 위한 제1 내지 제3 식각 공정을 수행하는 단계를 나타내는 단면도들이다.
도 14 내지 도 16을 참조하면, 제1 포토레지스트 패턴(22a)을 식각 마스크로 이용하여 수행되는 제1 식각 공정은 도 3에서 보인 제1 식각 공정과 동일할 수 있다. 제2 포토레지스트 패턴(24a)을 이용한 제2 식각 공정은 도 4에서 보인 제2 포토레지스트 패턴(24)을 이용한 제2 식각 공정과 비교하여 제2 포토레지스트 패턴(24a)의 형상에서 차이가 있을 수 있다.
구체적으로 살펴보면, 도 4에서 보인 제2 포토레지스트 패턴(24)은 각각 2개의 연속되도록 인접하는 콘택 형성 영역(CP-1 및 CP-2, CP-5 및 CP-6)에도 각각 별도의 개구부가 형성된다. 그러나, 도 15에 보이는 제2 포토레지스트 패턴(24a)은 연속되록 인접하는 2개의 콘택 형성 영역(CP-1 및 CP-2, CP-5 및 CP-6)에는 서로 연결되는 개구부가 형성된다. 따라서, 제2 식각 공정에서 형성되는 제2 예비 리세스(R1a', R2a', R5a', R6a')중 연속되도록 인접하는 2개의 콘택 형성 영역(CP-1 및 CP-2, CP-5 및 CP-6)에 형성되는 각각 2개의 제2 예비 리세스(R1a' 및 R2a', R5a' 및 R6a')은 서로 연결되도록 형성될 수 있다. 서로 연결되는 2개의 제2 예비 리세스(R1a' 및 R2a', R5a' 및 R6a')들의 연결되는 부분의 폭인 제2 폭(L2a)은 도 4에서 보인 제2 폭(L2)의 2배에 도 4에서 보인 인접한 2개의 제2 예비 리세스(R1a 및 R2a, 또는 R5a 및 R6a) 사이의 폭을 합한 값과 동일하거나 유사할 수 있다.
또한 도 5에서 보인 제3 포토레지스트 패턴(26)은 연속되는 4개의 콘택 형성 영역(CP-1 내지 CP-4)에도 각각 별도의 개구부가 형성된다. 그러나, 도 16에 보이는 제3 포토레지스트 패턴(26a)은 연속되도록 인접하는 4개의 콘택 형성 영역(CP-1 내지 CP-4)에는 서로 연결되는 개구부가 형성된다. 따라서, 제3 식각 공정에서 형성되는 제1 리세스(R1', R2', R3', R4')는 서로 연결되도록 형성될 수 있다. 서로 연결되는 4개의 제1 리세스(R1', R2', R3' 및 R4')들의 연결되는 부분의 폭인 제3 폭(L3a)은 도 5에서 형성되는 4개의 제1 리세스(R1 내지 R4) 전체의 폭과 동일하거나 유사할 수 있다.
따라서 7개의 제1 리세스(R1' 내지 R7')들은 2개(R5', R6'), 4개(R1', R2', R3', R4')가 연결된 형상과 1개(R7')가 독립적인 형상을 가지도록 형성될 수 있다.
도 17은 본 발명의 기술적 사상에 의한 실시 예의 다른 변형에 따른 반도체 소자를 제조하기 위한 제4 식각 공정을 수행하는 단계를 나타내는 단면도들이다.
도 17을 참조하면, 도 6에서 보인 것과 마찬가지로 적층 구조물 분할 영역(SDR)의 일부분에 개구부를 가지도록 제4 포토레지스트 패턴(28a)을 형성한 후 제4 식각 공정을 수행할 수 있다. 제 14 내지 도 16에서 보인 제1 내지 제3 식각 공정과 제 3 내지 도 5에서 보인 제1 내지 제3 식각 공정을 차이를 제외하고, 도 17에서 보이는 제4 식각 공정과 도 6에서 보인 제4 식각 공정을 동일하므로, 중복되는 설명은 생략하도록 한다.
도 18은 본 발명의 기술적 사상에 의한 실시 예의 다른 변형에 따른 반도체 소자를 제조하기 위한 매립절연층을 형성하는 단계를 나타내는 단면도이다.
도 18을 참조하면, 도 7에서 보인 것과 마찬가지로 제1 리세스(R1 내지 R7)을 채우도록 매립절연층(140)을 형성한다. 제2 리세스(T1)가 형성된 경우, 매립절연층(140a)은 제2 리세스(T1)를 채우도록 형성될 수 있다. 제 14 내지 도 17에서 보인 제1 내지 제4 식각 공정과 제 3 내지 도 6에서 보인 제1 내지 제4 식각 공정을 차이를 제외하고, 도 18에서 보이는 매립절연층(140a)과 도 7에서 보인 매립절연층(140)은 동일하므로, 중복되는 설명은 생략하도록 한다.
도 19는 본 발명의 기술적 사상에 의한 실시 예의 다른 변형에 따른 반도체 소자를 제조하기 위한 매립절연층을 형성하는 단계를 나타내는 평면도이다. 구체적으로 도 19는 도 18에 대한 평면도이다.
도 19를 참조하면, 제1 리세스(R1' 내지 R7')를 채우는 매립절연층(140a)이 형성된다. 또한 제2 리세스(T1)가 형성된 경우, 매립절연층(140a)은 제2 리세스(T1)을 채우도록 형성될 수 있다. 제1 리세스(R1' 내지 R7')들 및/또는 제2 리세스(T1)은 패드 형상으로 형성될 수 있다. 제1 리세스(R1' 내지 R7') 중 복수 회의 식각 공정을 통하여 형성된 제1 리세스(R1' 내지 R3', R5')들은 상부에서 하부로 내려가면서 단면적이 변화할 수 있다. 제1 리세스(R1' 내지 R7') 중 4개(R1' 내지 R4')와 2개(R5' 내지 R6')는 서로 연결된 형상을 가질 수 있다.
즉, 리세스 군(R')에 포함되는 2n-1개의 제1 리세스(R1' 내지 R7')는 20개 내지 2n-1개씩, 즉 예를 들면 1개, 2개 및 4개씩 연결되도록 형성될 수 있다.
도 20 내지 도 24는 본 발명의 기술적 사상에 의한 실시 예에 따른 비휘발성 메모리 셀 어레이를 형성하는 단계를 나타내는 단면도들 및 사시도이다.
도 20은 본 발명의 기술적 사상에 의한 실시 예에 따른 제3 리세스를 형성하는 단계를 나타내는 단면도이다.
도 20을 참조하면, 포토리소그래피 공정을 이용하여 적층 구조물(10) 및 베이스 절연층(110)을 일부분 제거하여 기판(100)의 상면을 노출시키는 복수의 제3 리세스(T2)를 형성한다. 제3 리세스(T2)는 홀 형상을 가지도록 형성할 수 있다. 또한 제3 리세스(T2)는 행과 열을 가지도록 매트릭스 형태로 배치될 수 있다.
도 21은 본 발명의 기술적 사상에 의한 실시 예에 따른 채널 영역을 형성하는 단계를 나타내는 단면도이다.
도 21을 참조하면, 제3 리세스(T2) 내에 반도체 물질로 이루어지는 채널 영역(102)을 형성한다. 채널 영역(102)은 전체가 반도체 물질로 이루어질 수 있다. 또는 채널 영역(102)은 제3 리세스(T2)의 내면을 감싸도록 반도체 물질을 형성한 후, 나머지 공간에는 다른 물질, 예를 들면 절연물질을 채워서 형성할 수 있다.
도 20 내지 도 21은 도 7, 도 12, 도 13, 도 18 및 도 19에 도시된 제1 리세스군(R, R') 및/또는 제2 리세스(T1), 그리고 매립절연층(140)이 형성되지 않은 것으로 도시되었다. 그러나, 채널 영역(102)의 형성과 매립절연층(140)의 형성은 그 순서에 한정되지 않는다. 즉, 채널 영역(102)을 먼저 형성한 후 매립절연층(140)을 형성하거나 매립절연층(140)을 먼저 형성한 후에 채널 영역(102)하는 것 또한 모두 가능하다.
도 22는 본 발명의 기술적 사상에 의한 실시 예에 따른 분할 적층 구조물을 형성하는 단계를 나타내는 사시도이다.
도 22를 참조하면, 도 21에 도시한 적층 구조물(10)을 제1 방향(x 방향)을 따라서 연장되는 복수의 분할 적층 구조물(10a)으로 분리한다. 분할 적층 구조물(10a)을 형성하기 위하여 도 21에 도시한 적층 구조물(10)을 일부 제거하여 기판(10)이 노출되도록 할 수 있다. 각 분할 적층 구조물(10a)은 각각 제1 리세스군(R) 및 매립절연층군(140)을 포함할 수 있다. 또한 각 분할 적층 구조물(10a)은 각각 매립절연층(140)이 채워진 제2 리세스(T1)을 포함할 수 있다. 분할 적층 구조물(10a)은, 채널 영역(102) 및 매립절연층(140)이 모두 형성한 후에 형성될 수 있다.
도 23은 본 발명의 기술적 사상에 의한 실시 예에 따른 적층 희생층을 제거한 단계를 제2 방향(y 방향)에서 바라보는 투시도로 나타낸 것이다.
도 23을 참조하면, 도 22에 도시한 각 분할 적층 구조물(10a)에 포함되는 적층 희생층(200)을 제거한다. 적층 희생층(200)을 제거하기 위하여, 예를 들면 등방성 식각 공정을 이용할 수 있다. 적층 희생층(200)이 제거된 공간은 교체(replacement) 공간(RP)이라 호칭될 수 있다. 각 교체 공간(RP-1 내지 RP-8)은 각 적층 희생층(200-1 내지 200-8)이 제거된 공간에 해당된다.
적층 희생층(200)이 제거되어, 분할 적층 구조물(10a)은 적층 절연층(120)들 사이에 교체 공간(RP)이 존재하여, 각 적층 절연층(120-1 내지 120-8)들은 채널 영역(102) 및 매립절연층(140)들에 의하여 지지될 수 있다.
도 24는 본 발명의 기술적 사상에 의한 실시 예에 따른 제1 도전 물질을 형성하는 단계를 나타내는 단면도이다.
도 24를 참조하면, 도 23에 도시한 교체 공간(RP)의 전부 또는 일부에 제1 도전 물질(400)을 형성한다. 이때, 제1 도전 물질(400)을 형성하기 전에, 노출되는 표면들에 게이트 절연막(300)을 형성할 수 있다. 특히, 게이트 절연막(300)은 노출되는 채널 영역(게이트 절연막(300)은 순차적으로 적층된 터널링 절연층(310), 전하 저장층(320) 및 블로킹 절연층(330)을 포함할 수 있다.
제1 도전 물질(400)은 메모리 셀들의 게이트 전극, 즉 워드라인의 역할 또는 선택 트렌지스터들의 선택 라인의 역할을 할 수 있다. 또는 제1 도전 물질(400)을 형성하기 위하여, 교체 공간(RP)을 포함하는 분할 적층 구조물(10a)의 노출되는 표면에 제1 예비 도전 물질(미도시)을 형성한 후, 교체 공간(RP) 내에만 상기 제1 예비 도전 물질이 잔류하도록 등방성 식각 공정을 수행할 수 있다.
각 교체 공간(RP-1 내지 RP-8)에는 각각 분리된 제1 도전 물질(400-1 내지 400-8)들이 형성될 수 있다.
이를 통하여, 채널 영역(102) 상에 형성된 게이트 절연막(300)과 게이트 절연막(300) 상에 형성되는 제1 도전 물질(400)이 비휘발성 메모리 셀 어레이를 구성할 수 있다.
도 25는 본 발명의 기술적 사상에 의한 실시 예에 따른 콘택플러그군을 형성하는 단계를 나타내는 단면도이다.
도 25를 참조하면, 매립절연층(140)들을 관통하는 복수의 콘택플러그(420-1 내지 420-8)을 형성한다. 각 콘택플러그(420-1 내지 420-8)들은 매립절연층(140)의 하부에 인접하는 제1 도전 물질(400)과의 사이에 배치되는 게이트 절연막(300) 및/또는 적층 절연막(120-1 내지 120-8)들을 함께 관통하여, 제1 도전 물질(400)과 접촉할 수 있다. 따라서 각 콘택플러그(420-1 내지 420-8)들은 각각 분리된 다른 제1 도전 물질(400-1 내지 400-8)에 접촉하여, 워드라인 또는 선택 라인을 위한 콘택플러그의 역할을 할 수 있다. 즉, 콘택플러그(420-1 내지 420-8)을 형성하기 위하여 매립절연층(140)을 관통하여 제1 도전 물질(400)을 노출시키는 콘택 홀(미도시, 콘택플러그(420-1 내지 420-8)의 측면에 대응하는 부분)을 형성한 후, 상기 콘택 홀을 채우도록 제2 도전 물질(미도시, 콘택플러그(420-1 내지 420-8)에 대응)을 형성할 수 있다. 상기 콘택 홀을 형성하기 위하여, 제1 도전 물질(400)을 식각 정지막으로 이용하는 식각 공정이 이용될 수 있다.
도 2 이후에서 도시한 것과 같이 2n개의 적층 절연층(200-1 내지 200-8)이 형성된 경우, 이에 대응하여 2n개의 콘택플러그(420-1 내지 420-8)이 형성될 수 있다. 2n개의 적층 절연층(200-1 내지 200-8)에 각각 대응되는 2n개의 콘택플러그(420-1 내지 420-8)을 콘택플러그군(420)이라 호칭할 수 있다.
적층 구조물 분할 영역(SDR)에도 매립절연층(140)이 형성된 경우, 기판(10)과 접촉하는 선택 콘택플러그(440)가 선택적으로 형성될 수 있다. 선택 콘택플러그(440)는 기판(100)과 전기적으로 연결되어, 기판(100)에 형성되는 웰 영역(미도시)에 전압을 공급하는 웰 콘택플러그의 역할을 수행할 수 있다. 도시하지는 않았으나 적층 구조물 분할 영역(SDR)에 형성된 매립절연층(140)에 선택 콘택플러그(440)가 형성되지 않은 경우, 적층 구조물 분할 영역(SDR)에 형성된 매립절연층(140)은 메모리 셀 블록들 사이를 분리하는 역할을 할 수 있다.
도 26 내지 도 28은 본 발명의 기술적 사상에 의한 실시 예에 따른 콘택플러그군을 형성하는 단계를 나타내는 평면도들이다. 구체적으로 도 26 내지 도 28은 각각 도 12, 도 13 및 19에 대응되는 콘택플러그군을 형성하는 단계를 나타내는 평면도들이다.
도 26 내지 도 28을 참조하면, 콘택플러그군(420)이 분할 적층 구조물(10a)에 각각 대응되도록 형성될 수 있다. 콘택플러그군(420)에 포함되는 콘택플러그(420-1 내지 420-8)들의 측면은 각각 매립절연층(140)와 최상부의 적층 절연층(120-8)에 의하여 완전히 감싸여질 수 있다. 따라서, 각 콘택플러그(420-1 내지 420-8 중 선택된 하나)들은 하단에서 접촉하는 제1 도전 물질(400-1 내지 400-8 중 선택된 하나)과만 연결되며, 나머지 제1 도전 물질(400-1 내지 400-8 중 선택된 하나를 제외한 나머지들)과는 전기적으로 절연될 수 있다. 즉, 콘택플러그(420-1 내지 420-8)들은 각각 매립절연층(140)의 최소 단면보다 작은 단면을 가질 수 있다.
선택적으로, 적층 구조물 분할 영역(SDR)에 선택 콘택플러그(440)가 형성되는 경우, 선택 콘택플러그(440)는 적층 구조물 분할 영역(SDR)에 형성된 매립절연층(140)에 의하여 감싸질 수 있다.
도 29 내지 도 33은 본 발명의 기술적 사상에 의한 다른 실시 예에 따른 콘택플러그군을 형성하는 단계를 나타내는 단면도들이다.
도 29는 본 발명의 기술적 사상에 의한 다른 실시 예에 따른 희생 플러그 군을 형성하는 단계를 나타내는 단면도이다. 구체적으로 도 29는 도 22에 보인 분할 적층 구조물을 형성하기 이전에 수행될 수 있는 본 발명의 기술적 사상에 의한 다른 실시 예를 나타내는 단면도이다.
도 29를 참조하면, 매립절연층(140)들은 관통하여 적층 희생층(200-1 내지 200-7)들과 각각 접촉하는 희생 플러그(220-1 내지 220-7)들과 최상부의 적층 절연층(120-8)을 관통하여 최상부의 적층 희생층(200-8)과 접촉하는 희생 플러그(220-8)을 형성한다. 즉, 희생 플러그(220-1 내지 220-8)들은 매립절연층(140)들과 적층 절연층(120-1 내지 120-8)들을 관통하여 각각 적층 희생층(200-1 내지 200-8)들과 접촉할 수 있다. 희생 플러그(220-1 내지 220-8)는 적층 희생층(200-1 내지 200-8)과 동일하거나 유사한 식각 선택비를 가질 수 있다. 희생 플러그(220-1 내지 220-8)는 예를 들면, 질화물로 이루어질 수 있다.
적층 절연층(200-1 내지 200-8)들이 2n개가 형성된 경우, 희생 플러그(220-1 내지 220-8)들은 2n개 또는 2n개 이상이 형성될 수 있다. 2n개의 적층 절연층(200-1 내지 200-8)들과 각각 접촉하는 2n개의 희생 플러그(220-1 내지 220-8)들은 희생 플러그 군(220)이라 호칭할 수 있다.
즉, 2n개의 적층 절연층(120-1 내지 120-8) 중 최상부의 적층 절연층(120-8) 및 2n-1개의 매립절연층(140)들을 각각 관통하여 2n개의 적층 희생층(200-1 내지 200-8)과 각각 접촉하는 2n개의 희생 플러그(220-1 내지 220-8)를 포함하는 희생 플러그 군(220)을 형성할 수 있다.
도 30는 본 발명의 기술적 사상에 의한 다른 실시 예에 따른 희생 플러그 군을 형성하는 단계를 나타내는 평면도이다.
도 7, 도 13 및 도 30을 함께 참조하면, 희생 플러그군(220)을 형성하기 위하여 제1 리세스(R1 내지 R7)은 제2 방향(y 방향)으로 연장되는 라인 형상으로 형성할 수 있다. 또한 희생 플러그(220-1 내지 220-8)은 제2 방향(y 방향)으로 연장되는 라인 형상으로 형성할 수 있다. 희생 플러그(220-1 내지 220-8)들의 측면은 각각 매립절연층(140)에 의하여 감싸여질 수 있다.
도 31은 본 발명의 기술적 사상에 의한 다른 실시 예에 따른 분할 적층 구조물을 형성하는 단계를 나타내는 단면도이다.
도 31을 참조하면, 도 30에 도시한 적층 구조물(10)을 제1 방향(x 방향)을 따라서 연장되는 복수의 분할 적층 구조물(10a)으로 분리한다. 분할 적층 구조물(10a)을 형성하기 위하여 도 30에 도시한 적층 구조물(10)을 일부 제거하여 기판(10)이 노출되도록 할 수 있다. 각 분할 적층 구조물(10a)은 각각 희생 플러그군(220) 및 매립절연층군(140)을 포함할 수 있다. 분할 적층 구조물(10a)은, 채널 영역(102) 및 매립절연층(140)을 모두 형성한 후에 형성될 수 있다.
도 32는 본 발명의 기술적 사상에 의한 다른 실시 예에 따른 적층 희생층 및 희생 플러그를 제거한 단계를 제2 방향(y 방향)에서 바라보는 투시도로 나타낸 것이다.
도 32를 참조하면, 도 32에 도시한 각 분할 적층 구조물(10a)에 포함되는 적층 희생층(200) 및 희생 플러그군(220)을 제거한다. 적층 희생층(200) 및 희생 플러그군(220)을 제거하기 위하여, 예를 들면 등방성 식각 공정을 이용할 수 있다. 적층 희생층(200)이 제거된 공간은 교체(replacement) 공간(RP)이라 호칭될 수 있으며, 희생 플러그 군(220)이 제거된 공간은 교체 홀(H)이라 호칭할 수 있다. 각 교체 공간(RP-1 내지 RP-8)은 각 적층 희생층(200-1 내지 200-8)이 제거된 공간에 해당된다. 각 교체 홀(H1 내지 H8))은 각 희생 플러그(220-1 내지 220-8)이 제거된 공간에 해당된다.
도 33은 본 발명의 기술적 사상에 의한 다른 실시 예에 따른 도전 물질 및 을 형성하는 단계를 나타내는 단면도이다.
도 33을 참조하면, 도 32에 도시한 교체 공간(RP) 및 교체 홀(H)에 도전 물질(400, 422)을 형성한다. 이때, 도전 물질(400, 422)을 형성하기 전에, 노출되는 표면들에 게이트 절연막(300)을 형성할 수 있다. 게이트 절연막(300)은 순차적으로 적층된 터널링 절연층(310), 전하 저장층(320) 및 블로킹 절연층(330)을 포함할 수 있다. 특히 터널링 절연층(310), 전하 저장층(320) 및 블로킹 절연층(330)을 포함하는 게이트 절연막(300)은 채널 영역(102)의 측벽 상에 순차 적층되도록 형성될 수 있다.
도전 물질(400, 422) 중 도 32에 보인 교체 공간(RP)에 형성되는 부분(400-1 내지 400-8)들은 메모리 셀들의 게이트 전극, 즉 워드라인의 역할 또는 선택 트렌지스터들의 선택 라인의 역할을 할 수 있고, 교체 홀(H)에 형성되는 부분(422-1 내 442-8)들은 워드라인 또는 선택 라인과 접촉하는 콘택플러그의 역할을 할 수 있다.
도 34는 본 발명의 실시 예에 따른 비휘발성 메모리 소자를 포함하는 반도체 소자의 개략적인 블록 다이어그램이다.
도 34를 참조하면, 비휘발성 메모리 소자(700)에서 NAND 셀 어레이(750)는 코어 회로 유니트(770)와 결합될 수 있다. 예를 들면, NAND 셀 어레이(750)는 본 발명의 도 25 또는 도 33에 따른 반도체 소자 중 어느 하나의 반도체 소자를 포함할 수 있다. 코어 회로 유니트(770)는 제어 로직(771), 로우 디코더(772), 칼럼 디코더(773), 감지 증폭기(774) 및 페이지 버퍼(775)를 포함할 수 있다.
제어 로직(771)은 로우 디코더(772), 칼럼 디코더(773) 및 페이지 버퍼(775)와 통신할 수 있다. 로우 디코더(772)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀어레이(750)와 통신할 수 있다. 칼럼 디코더(773)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)와 통신할 수 있다. 감지 증폭기(774)는 NAND 셀 어레이(750)로부터 신호가 출력될 때 칼럼 디코더(773)와 연결되고, NAND 셀 어레이(750)로 신호가 전달될 때는 칼럼 디코더(773)와 연결되지 않을 수 있다.
예를 들면, 제어 로직(771)은 로우 어드레스 신호를 로우 디코더(772)에 전달하고, 로우 디코더(772)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(750)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(771)은 칼럼 어드레스 신호를 칼럼 디코더(773) 또는 페이지 버퍼(775)에 전달하고, 칼럼 디코더(773)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(750)의 신호는 칼럼 디코더(773)를 통해서 감지 증폭기(774)에 전달되고, 여기에서 증폭되어 페이지 버퍼(775)를 거쳐서 제어 로직(771)에 전달될 수 있다.
도 35는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 35를 참조하면, 메모리 카드(800)는 하우징(830)에 내장된 제어기(810) 및 메모리(820)를 포함할 수 있다. 상기 제어기(810) 및 메모리(820)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(810)의 명령에 따라서 메모리(820) 및 제어기(810)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(820)에 데이터를 저장하거나 또는 메모리(820)로부터 데이터를 외부로 출력할 수 있다.
예를 들면, 메모리(820)는 본 발명의 도 25 또는 도 33에 따른 반도체 소자 중 어느 하나의 반도체 소자를 포함할 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(800)는 멀티미디어 카드 (multi media card: MMC) 또는 보안 디지털 카드 (secure digital card: SD)를 포함할 수 있다.
도 36은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
도 36을 참조하면, 전자 시스템(900)은 프로세서(910), 입/출력 장치(930) 및 메모리 칩(920)을 포함할 수 있고, 이들은 버스(940)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(910)는 프로그램을 실행하고, 전자 시스템(900)을 제어하는 역할을 할 수 있다. 입/출력 장치(930)는 전자 시스템(900)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(900)은 입/출력 장치(930)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리 칩(920)은 프로세서(910)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들면, 메모리 칩(920)은 본 발명의 도 25 또는 도 33에 따른 반도체 소자 중 어느 하나의 반도체 소자를 포함할 수 있다.
상기 전자 시스템(900)은 메모리 칩(920)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 고상 디스크 (solid state disk: SSD), 가전 제품 (household appliances) 등에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 서로 수직인 제1 방향과 제2 방향으로 연장되는 상면을 가지는 기판 상에, 2n개의 적층 희생층 및 상기 2n개의 적층 희생층 상에 각각 배치되는 2n개의 적층 절연층이 상기 제1 방향 및 제2 방향에 수직인 제3 방향으로 교번적으로 적층되는 적층 구조물을 형성하는 단계;
    상기 2n개의 적층 희생층 중 최상부로부터 각각 20개 내지 2n-1개의 적층 희생층을 관통시키는 2n-1개의 제1 리세스를 포함하는 리세스 군을 형성하는 단계;
    상기 2n-1개의 제1 리세스를 각각 채우는 2n-1개의 매립절연층을 포함하는 매립절연층군을 형성하는 단계; 및
    상기 2n개의 적층 절연층 중 최상부의 적층 절연층, 그리고 상기 2n-1개의 매립절연층들을 각각 관통하는 2n개의 콘택플러그를 포함하는 콘택플러그군을 형성하는 단계;를 포함하되,
    상기 리세스 군을 형성하는 단계는,
    상기 적층 구조물의 일부분을 제거하는 n회의 식각 공정으로 이루어지는 반도체 소자의 제조 방법(n은 2 이상의 정수).
  2. 제1 항에 있어서,
    상기 n회의 식각 공정 중, m번째 식각 공정이 m-1번째 식각 공정에 비하여 상기 적층 구조물의 제거되는 부분의 단면적이 크도록 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법(m은 2 내지 n의 정수).
  3. 제1 항에 있어서,
    상기 기판은 2n개의 콘택 형성 영역을 포함하며,
    상기 콘택플러그군에 포함되는 상기 2n개의 콘택플러그는, 각각 상기 2n개의 콘택 형성 영역 중 서로 다른 콘택 형성 영역에 형성되며,
    상기 리세스 군에 포함되는 상기 2n-1개의 제1 리세스를 형성하는 단계는,
    상기 n회의 식각 공정이 각각 적층 구조물 중 2n-1개의 콘택 형성 영역에 형성된 부분을 일부 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3 항에 있어서,
    상기 n회의 식각 공정은 각각 2k개의 적층 희생층을 관통시키는 것을 특징으로 하는 반도체 소자의 제조 방법(k는 0 내지 n-1의 정수).
  5. 제1 항에 있어서,
    상기 매립절연층군을 형성하는 단계 후에,
    상기 2n개의 적층 희생층을 제거하는 단계; 및
    상기 2n개의 적층 희생층이 제거된 공간 중 일부에 제1 도전 물질을 채우는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 매립절연층군을 형성하는 단계 후에,
    상기 2n개의 적층 절연층 중 최상부의 적층 절연층과 상기 2n-1개의 매립절연층들을 각각 관통하여 상기 2n개의 적층 희생층을 각각 접촉하는 2n개의 희생 플러그를 포함하는 희생 플러그 군을 형성하는 단계; 및
    상기 2n개의 적층 희생층 및 상기 희생 플러그 군을 제거하는 단계;를 더 포함하며,
    상기 콘택플러그군을 형성하는 단계는,
    상기 2n개의 적층 희생층이 제거된 공간 중 일부와 상기 희생 플러그 군을 제거된 공간에 도전 물질을 채우는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서, 상기 적층 구조물은 비휘발성 메모리 셀이 형성되는 메모리 셀 영역, 상기 2n개의 콘택플러그가 형성되는 콘택플러그 영역 및 적층 구조물 분할 영역 상에 형성되며,
    상기 n회의 식각 공정은 상기 적층 구조물 분할 영역의 동일 위치를 중심으로 각각 20개 내지 2n-1개의 적층 희생층을 관통시키도록 상기 적층 구조물 분할 영역의 일부분을 제거하며,
    상기 리세스 군을 형성하는 단계 후, 상기 적층 구조물 분할 영역의 동일 위치를 중심으로, 최하부의 적층 희생층을 관통시키도록 제2 리세스를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 기판 상에 제1 물질층 및 상기 제1 물질층 상에 형성되는 제2 물질층이 2n회 반복하여 적층되도록 배치되는 적층 구조물을 형성하는 단계; 및
    기판으로부터 2n-1개의 제1 물질층을 각각 노출시키도록 20개 내지 2n-1개의 제1 물질층을 관통하는 2n-1개의 리세스를 형성하는 단계;를 포함하되,
    상기 2n-1개의 리세스는 2k개의 제1 물질층을 관통하는 식각 공정의 조합에 의하여 형성되는 반도체 소자의 제조 방법(k는 0 내지 n-1의 정수).
  9. 제8 항에 있어서,
    상기 2n-1개의 리세스를 형성하기 위한 식각 공정들 중 동일한 개수의 제1 물질층을 관통하는 식각 공정은 동시에 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제8 항에 있어서,
    상기 2n-1개의 리세스를 형성하기 위한 식각 공정들은, 각각 상기 2n-1개의 리세스 중 2n-1개의 리세스가 형성될 부분에서 적층 구조물을 일부분 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020110022884A 2011-03-15 2011-03-15 반도체 소자의 제조 방법 Active KR101721117B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110022884A KR101721117B1 (ko) 2011-03-15 2011-03-15 반도체 소자의 제조 방법
US13/418,585 US8906805B2 (en) 2011-03-15 2012-03-13 Methods of fabricating semiconductor devices
US14/535,609 US9305830B2 (en) 2011-03-15 2014-11-07 Methods of fabricating semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110022884A KR101721117B1 (ko) 2011-03-15 2011-03-15 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20120105209A KR20120105209A (ko) 2012-09-25
KR101721117B1 true KR101721117B1 (ko) 2017-03-29

Family

ID=46828804

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110022884A Active KR101721117B1 (ko) 2011-03-15 2011-03-15 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (2) US8906805B2 (ko)
KR (1) KR101721117B1 (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101721117B1 (ko) * 2011-03-15 2017-03-29 삼성전자 주식회사 반도체 소자의 제조 방법
KR101981996B1 (ko) * 2012-06-22 2019-05-27 에스케이하이닉스 주식회사 반도체 소자와 그 제조방법
KR102045249B1 (ko) * 2013-01-18 2019-11-15 삼성전자주식회사 3차원 반도체 소자의 배선 구조물
KR102037840B1 (ko) 2013-04-11 2019-10-29 삼성전자주식회사 반도체 장치의 연결구조 및 제조 방법
KR102078597B1 (ko) * 2013-06-27 2020-04-08 삼성전자주식회사 반도체 장치
KR20150139255A (ko) * 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9478546B2 (en) * 2014-10-16 2016-10-25 Macronix International Co., Ltd. LC module layout arrangement for contact opening etch windows
US9502429B2 (en) 2014-11-26 2016-11-22 Sandisk Technologies Llc Set of stepped surfaces formation for a multilevel interconnect structure
US9728499B2 (en) * 2014-11-26 2017-08-08 Sandisk Technologies Llc Set of stepped surfaces formation for a multilevel interconnect structure
KR102333478B1 (ko) * 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
US9461063B1 (en) * 2015-05-06 2016-10-04 Macronix International Co., Ltd. Method for forming a semiconductor structure
US10199386B2 (en) * 2015-07-23 2019-02-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9520402B1 (en) * 2015-08-25 2016-12-13 Intel Corporation Provision of etch stop for wordlines in a memory device
US10453748B2 (en) * 2015-08-27 2019-10-22 Micron Technology, Inc. Methods of forming semiconductor device structures including stair step structures
KR102421728B1 (ko) 2015-09-10 2022-07-18 삼성전자주식회사 메모리 장치 및 그 제조 방법
KR102536261B1 (ko) 2015-12-18 2023-05-25 삼성전자주식회사 3차원 반도체 장치
JP2018046059A (ja) * 2016-09-12 2018-03-22 東芝メモリ株式会社 半導体装置
US9935118B1 (en) 2016-09-13 2018-04-03 Toshiba Memory Corporation Semiconductor memory device
US9972641B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device having a multilevel drain select gate electrode and method of making thereof
US10083982B2 (en) * 2016-11-17 2018-09-25 Sandisk Technologies Llc Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof
KR20180110797A (ko) 2017-03-30 2018-10-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20180115550A (ko) * 2017-04-13 2018-10-23 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
KR102421766B1 (ko) 2017-07-07 2022-07-18 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
CN107680972B (zh) * 2017-11-01 2019-01-29 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
TW202025284A (zh) 2018-09-10 2020-07-01 美商蘭姆研究公司 用於高深寬比圖案化及垂直縮放的膜堆疊簡化
KR102460070B1 (ko) 2018-09-21 2022-10-31 삼성전자주식회사 수직형 메모리 장치
KR102648581B1 (ko) 2019-01-16 2024-03-18 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210109808A (ko) 2020-02-28 2021-09-07 삼성전자주식회사 수직형 메모리 소자
KR20220138899A (ko) * 2021-04-06 2022-10-14 에스케이하이닉스 주식회사 3차원 반도체 소자
US20240290714A1 (en) * 2023-02-27 2024-08-29 Sandisk Technologies Llc Three-dimensional memory device containing multi-level word line contact wells and methods for manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192708A (ja) 2007-02-01 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置
JP2009135324A (ja) 2007-11-30 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2010027870A (ja) 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3510576B2 (ja) 2000-09-28 2004-03-29 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
KR100684875B1 (ko) 2004-11-24 2007-02-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
US8395206B2 (en) * 2008-10-09 2013-03-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
JP5305980B2 (ja) * 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011023687A (ja) * 2009-07-21 2011-02-03 Toshiba Corp 不揮発性半導体記憶装置
JP5394270B2 (ja) * 2010-01-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2011166061A (ja) * 2010-02-15 2011-08-25 Toshiba Corp 半導体装置の製造方法
JP2012009701A (ja) * 2010-06-25 2012-01-12 Toshiba Corp 不揮発性半導体記憶装置
KR101834930B1 (ko) * 2011-02-01 2018-03-06 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
KR101825534B1 (ko) * 2011-02-07 2018-02-06 삼성전자주식회사 3차원 반도체 장치
JP2012174892A (ja) * 2011-02-22 2012-09-10 Toshiba Corp 半導体記憶装置及びその製造方法
KR101721117B1 (ko) * 2011-03-15 2017-03-29 삼성전자 주식회사 반도체 소자의 제조 방법
FR2973702B1 (fr) * 2011-04-08 2013-04-26 Tri Inov N-acetyl-taurinate de zinc pour le traitement du cancer de la prostate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192708A (ja) 2007-02-01 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置
JP2009135324A (ja) 2007-11-30 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2010027870A (ja) 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法

Also Published As

Publication number Publication date
US20150064902A1 (en) 2015-03-05
US20120238093A1 (en) 2012-09-20
KR20120105209A (ko) 2012-09-25
US8906805B2 (en) 2014-12-09
US9305830B2 (en) 2016-04-05

Similar Documents

Publication Publication Date Title
KR101721117B1 (ko) 반도체 소자의 제조 방법
TWI717680B (zh) 半導體記憶裝置
KR101033390B1 (ko) 반도체 메모리 장치
KR102492979B1 (ko) 수직형 메모리 장치
KR101478678B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR101543331B1 (ko) 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법
US20110169071A1 (en) Nonvolatile semiconductor memory device and method of manufacturing same
KR20170086746A (ko) 메모리 장치
KR20140122890A (ko) 반도체 장치의 연결구조 및 제조 방법
KR20160106972A (ko) 반도체 장치 및 그 제조방법
CN103038882A (zh) 三维存储器及形成所述三维存储器的方法
JP2014512698A (ja) 多数の層を備える半導体装置および方法
KR20100007229A (ko) 비휘발성 메모리 소자 및 그 제조 방법
US20150069496A1 (en) Semiconductor storage device
CN112242401A (zh) 半导体存储装置
CN111564449A (zh) 存储器元件及其制作方法
US9524974B1 (en) Alternating sidewall assisted patterning
KR20210037316A (ko) 수직형 비휘발성 메모리 소자
CN109037226B (zh) 3d存储器件及其制造方法
US20230043786A1 (en) Semiconductor device having a stack of data lines with conductive structures on both sides thereof
US20170271359A1 (en) Semiconductor memory device
US11824011B2 (en) Memory device and method of manufacturing memory device
KR20210015422A (ko) 반도체 메모리 장치
KR20220003359A (ko) 3차원 반도체 메모리 장치
KR20100037406A (ko) 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20110315

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20160224

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20110315

Comment text: Patent Application

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20170106

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20170323

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20170324

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20200228

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20200228

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20210225

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20230222

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20240227

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20250225

Start annual number: 9

End annual number: 9