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KR101720304B1 - Light emitting device - Google Patents

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KR101720304B1
KR101720304B1 KR1020100092802A KR20100092802A KR101720304B1 KR 101720304 B1 KR101720304 B1 KR 101720304B1 KR 1020100092802 A KR1020100092802 A KR 1020100092802A KR 20100092802 A KR20100092802 A KR 20100092802A KR 101720304 B1 KR101720304 B1 KR 101720304B1
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conductive
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곽호상
임현수
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엘지이노텍 주식회사
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Abstract

본 발명의 실시 형태는 발광 소자에 관한 것이다.
본 발명의 실시 형태에 따른 발광 소자는, 도전성 기판, 및 도전성 기판 상에 배치된 제1 도전층, 제1 도전층 상에 배치된 제2 도전층, 제2 도전층 상에 배치된 제2 반도체층, 제2 반도체층 상에 배치된 활성층, 활성층 상에 배치된 제1 반도체층, 및 절연층을 포함하는 발광 구조물을 포함하고, 제1 도전층은, 제2 도전층, 제2 반도체층 및 활성층을 관통하고 제1 반도체층의 일정 영역까지 돌출하여, 제1 반도체층과 전기적으로 연결되도록 형성된 복수의 비아홀을 포함하고, 절연층은, 제1 도전층과 제2 도전층 사이, 및 비아홀의 측벽에 배치되고, 복수의 비아홀 중 서로 이웃하는 적어도 한 쌍의 비아홀은 높이 차를 갖도록 형성된 것을 특징으로 한다.An embodiment of the present invention relates to a light emitting device.
A light emitting device according to an embodiment of the present invention includes a conductive substrate, a first conductive layer disposed on the conductive substrate, a second conductive layer disposed on the first conductive layer, a second conductive layer disposed on the second conductive layer, And a light emitting structure including a first semiconductor layer, an active layer disposed on the second semiconductor layer, a first semiconductor layer disposed on the active layer, and an insulating layer, wherein the first conductive layer includes a second conductive layer, And a plurality of via holes penetrating the active layer and protruding to a predetermined region of the first semiconductor layer and electrically connected to the first semiconductor layer, wherein the insulating layer is formed between the first conductive layer and the second conductive layer, And at least a pair of adjacent via holes among the plurality of via holes are formed to have a height difference.

Description

발광 소자{LIGHT EMITTING DEVICE}[0001] LIGHT EMITTING DEVICE [0002]

본 실시 형태는 발광 소자에 관한 것이다.This embodiment relates to a light emitting device.

LED의 내부 양자 효율 및 광 추출 효율 향상을 위해, 에피텍시얼 수평 과성장(epitaxial lateral overgrowth, ELO), 사파이어 가공기판(patterned sapphire substrate, PSS), 표면 요철 기술(surface roughening techniques) 등의 여러 요소 기술들이 사용되고 있다. 특히 수직형 LED는, 열전도도가 상대적으로 낮은 사파이어(sapphire)가 제거되고, 게르마늄(Ge)이나, 구리(Gu)와 같은 물질이 포함된 기판이 사용됨으로써, 열 방출 효과가 좋다. 또한, 반사층이 구성됨으로써 상층부로의 광 추출 효율이 향상된 특성을 보인다.In order to improve the internal quantum efficiency and light extraction efficiency of the LED, various techniques such as epitaxial lateral overgrowth (ELO), patterned sapphire substrate (PSS), surface roughening techniques Element technologies are being used. Particularly, the vertical type LED has a good heat dissipation effect because sapphire having a relatively low thermal conductivity is removed and a substrate containing a material such as germanium (Ge) or copper (Gu) is used. Further, the light extraction efficiency to the upper layer is improved by the reflection layer.

도 1a는 종래의 비아홀 타입의 수직형 LED(100)의 단면을 나타낸 도면이다. 도 1b는 도 1a에 도시된 A-A’ 선을 따라 절취한 LED 소자의 상단면을 나타낸 도면이다.1A is a cross-sectional view of a vertical LED 100 of a conventional via-hole type. 1B is a top view of an LED device taken along the line A-A 'shown in FIG. 1A.

이하에서는 설명의 편의를 위하여, 비아홀(120a)을 통해 n형 도전층(120)과 접촉되는 반도체층이 n형 반도체층이고, p형 도전층(140)과 활성층(160) 사이에 배치된 반도체층은 p형 반도체층으로 가정하여 설명하기로 한다.For convenience of explanation, a semiconductor layer that is in contact with the n-type conductive layer 120 through the via hole 120a is an n-type semiconductor layer, and a semiconductor (semiconductor) layer disposed between the p- Layer is a p-type semiconductor layer.

도 1a 및 1b에 도시된 LED(100)는, n형 도전층(120)으로부터 p형 도전층(140), p형 반도체층(150), 활성층(160)을 관통하고, n형 반도체층(170)의 일정 영역까지 연장된 비아홀(120a)이 형성되어 있다. 이러한 구조는, 기존의 수직형 LED의 구조와 달리, 실제로 빛이 방출되는 n형 반도체층(170)의 윗 부분이 전극으로 막혀있는 부분이 없기 때문에 광 추출 효율이 좋은 장점이 있다.The LED 100 shown in Figs. 1A and 1B penetrates the p-type conductive layer 140, the p-type semiconductor layer 150 and the active layer 160 from the n-type conductive layer 120 to form the n- A via hole 120a is formed to extend to a certain region of the semiconductor substrate. This structure is advantageous in light extraction efficiency because there is no portion where the upper portion of the n-type semiconductor layer 170 in which light is actually emitted is clogged with the electrode unlike the conventional vertical LED structure.

그러나, 이러한 구조는 비아홀(120a)이 활성층(160)을 뚫고 지나는 형태이기 때문에 소자에 전류를 인가했을 때 비아홀(120a) 주위로 전류가 집중되는 현상이 발생하게 된다. 또한, 이러한 구조로 이루어진 발광 소자는 동일한 면적을 갖는 발광 소자에 비해, 전체적인 볼륨이 작아지게 되어 유효 발광 면적이 상대적으로 작다.
However, since the via hole 120a penetrates through the active layer 160, a current is concentrated around the via hole 120a when a current is applied to the device. In addition, the light emitting device having such a structure has a smaller volume as compared with the light emitting device having the same area, and the effective light emitting area is relatively small.

본 발명의 실시 형태는, 전류 전계 효과가 최적화된 발광 소자를 제공한다.An embodiment of the present invention provides a light emitting device in which the electric field effect is optimized.

본 발명의 실시 형태는, 활성층의 손실이 최소화되며, 광 추출 효율이 향상된 발광 소자를 제공한다.An embodiment of the present invention provides a light emitting device in which the loss of the active layer is minimized and the light extraction efficiency is improved.

본 발명의 실시 형태에 따른 발광 소자는, 도전성 기판; 및 상기 도전성 기판 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치된 제2 도전층, 상기 제2 도전층 상에 배치된 제2 반도체층, 상기 제2 반도체층 상에 배치된 활성층, 상기 활성층 상에 배치된 제1 반도체층, 및 절연층을 포함하는 발광 구조물을 포함하고, 상기 제1 도전층은, 상기 제2 도전층, 상기 제2 반도체층 및 상기 활성층을 관통하고 상기 제1 반도체층의 일정 영역까지 돌출하여, 상기 제1 반도체층과 전기적으로 연결되도록 형성된 복수의 비아홀을 포함하고, 상기 절연층은, 상기 제1 도전층과 상기 제2 도전층 사이, 및 상기 비아홀의 측벽에 배치되고, 상기 복수의 비아홀 중 서로 이웃하는 적어도 한 쌍의 비아홀은 높이 차를 갖도록 형성된 것을 특징으로 한다.A light emitting device according to an embodiment of the present invention includes: a conductive substrate; A first conductive layer disposed on the first conductive layer; a second conductive layer disposed on the first conductive layer; a first conductive layer disposed on the conductive substrate; a second conductive layer disposed on the first conductive layer; And a light emitting structure including an active layer, a first semiconductor layer disposed on the active layer, and an insulating layer, wherein the first conductive layer passes through the second conductive layer, the second semiconductor layer, and the active layer, And a plurality of via holes protruding to a predetermined region of the first semiconductor layer and electrically connected to the first semiconductor layer, wherein the insulating layer is formed between the first conductive layer and the second conductive layer, And at least one pair of adjacent via holes among the plurality of via holes are formed to have a height difference.

다른 실시 형태에 따른 발광 소자는, 도전성 기판; 및 상기 도전성 기판 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치된 제2 도전층, 상기 제2 도전층 상에 배치된 제2 반도체층, 상기 제2 반도체층 상에 배치된 활성층, 상기 활성층 상에 배치된 제1 반도체층, 및 절연층을 포함하는 발광 구조물을 포함하고, 상기 제1 도전층은, 상기 제2 도전층, 상기 제2 반도체층 및 상기 활성층을 관통하고 상기 제1 반도체층의 일정 영역까지 돌출하여, 상기 제1 반도체층과 전기적으로 연결되도록 형성된 복수의 비아홀을 포함하고, 상기 절연층은, 상기 제1 도전층과 상기 제2 도전층 사이, 및 상기 비아홀의 측벽에 배치되고, 상기 제2 도전층은, 상기 제2 반도체층과 계면을 이루는 표면 중 일부가 노출된 영역을 구비하며, 상기 노출된 영역 상에 배치된 전극 패드부를 포함하고, 상기 복수의 비아홀은 상기 전극 패드부를 기준으로 멀어질수록 점차 낮게 형성된 것을 특징으로 한다.A light emitting device according to another embodiment includes a conductive substrate; A first conductive layer disposed on the first conductive layer; a second conductive layer disposed on the first conductive layer; a first conductive layer disposed on the conductive substrate; a second conductive layer disposed on the first conductive layer; And a light emitting structure including an active layer, a first semiconductor layer disposed on the active layer, and an insulating layer, wherein the first conductive layer passes through the second conductive layer, the second semiconductor layer, and the active layer, And a plurality of via holes protruding to a predetermined region of the first semiconductor layer and electrically connected to the first semiconductor layer, wherein the insulating layer is formed between the first conductive layer and the second conductive layer, And the second conductive layer includes an electrode pad portion disposed on the exposed region, the exposed portion having an exposed region of a portion of the surface of the second conductive layer that is in contact with the second semiconductor layer, The via- The farther away the parts of the reference is characterized in that formed gradually low.

또 다른 실시 형태에 따른 발광 소자는, 도전성 기판; 및 상기 도전성 기판 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치된 제2 도전층, 상기 제2 도전층 상에 배치된 제2 반도체층, 상기 제2 반도체층 상에 배치된 활성층, 상기 활성층 상에 배치된 제1 반도체층, 및 절연층을 포함하는 발광 구조물을 포함하고, 상기 제1 도전층은, 상기 제2 도전층, 상기 제2 반도체층 및 상기 활성층을 관통하고 상기 제1 반도체층의 일정 영역까지 돌출하여, 상기 제1 반도체층과 전기적으로 연결되도록 형성된 복수의 비아홀을 포함하고, 상기 절연층은, 상기 제1 도전층과 상기 제2 도전층 사이, 및 상기 비아홀의 측벽에 배치되고, 상기 제2 도전층은, 상기 제2 반도체층과 계면을 이루는 표면 중 일부가 노출된 영역을 구비하며, 상기 노출된 영역 상에 배치된 전극 패드부를 포함하고, 상기 복수의 비아홀은 상기 전극 패드부를 기준으로 멀어질수록 점차 높게 형성된 것을 특징으로 한다.A light emitting device according to still another embodiment includes: a conductive substrate; A first conductive layer disposed on the first conductive layer; a second conductive layer disposed on the first conductive layer; a first conductive layer disposed on the conductive substrate; a second conductive layer disposed on the first conductive layer; And a light emitting structure including an active layer, a first semiconductor layer disposed on the active layer, and an insulating layer, wherein the first conductive layer passes through the second conductive layer, the second semiconductor layer, and the active layer, And a plurality of via holes protruding to a predetermined region of the first semiconductor layer and electrically connected to the first semiconductor layer, wherein the insulating layer is formed between the first conductive layer and the second conductive layer, And the second conductive layer includes an electrode pad portion disposed on the exposed region, the exposed portion having an exposed region of a portion of the surface of the second conductive layer that is in contact with the second semiconductor layer, The via- The farther away the parts of the reference is characterized in that formed gradually increased.

본 발명의 실시 형태에 따르면, 전류 전계 효과가 최적화된 발광 소자를 제공할 수 있다.According to the embodiment of the present invention, it is possible to provide a light emitting device in which the electric field effect is optimized.

본 발명의 실시 형태에 따르면, 활성층의 손실이 최소화되며, 광 추출 효율이 향상된 발광 소자를 제공할 수 있다.According to the embodiments of the present invention, it is possible to provide a light emitting device in which the loss of the active layer is minimized and the light extraction efficiency is improved.

도 1a는 종래의 비아홀 타입의 수직형 발광 소자의 상면도.
도 1b는 도 1a에 도시된 A-A’ 선을 따라 절취한 발광 소자의 단면을 나타낸 도면.
도 2a는 제1 실시 형태에 따른 비아홀 타입의 수직형 발광 소자의 상면을 나타낸 도면.
도 2b는 도 2a에 도시된 B-B’ 선을 따라 절취한 발광 소자의 단면을 나타낸 도면.
도 3a는 제2 실시 형태에 따른 비아홀 타입의 수직형 발광 소자의 상면을 나타낸 도면.
도 3b는 도 3a에 도시된 C-C’ 선을 따라 절취한 발광 소자의 단면을 나타낸 도면.
도 4a는 제3 실시 형태에 따른 비아홀 타입의 수직형 발광 소자의 상면도.
도 4b는 도 4a에 도시된 D-D’ 선을 따라 절취한 발광 소자의 단면을 나타낸 도면.
도 5는 발광소자의 패키지를 개략적으로 나타낸 도면.1A is a top view of a conventional vertical hole-type light emitting device.
1B is a cross-sectional view of a light emitting device taken along the line A-A 'shown in FIG. 1A;
2A is a top view of a via hole type vertical light emitting device according to a first embodiment;
FIG. 2B is a cross-sectional view of the light emitting device taken along the line B-B 'shown in FIG. 2A. FIG.
3A is a top view of a via hole type vertical light emitting device according to a second embodiment.
FIG. 3B is a cross-sectional view of the light emitting device taken along the line C-C 'shown in FIG. 3A. FIG.
4A is a top view of a via hole type vertical light emitting device according to the third embodiment.
4B is a cross-sectional view of the light emitting device taken along the line D-D 'shown in FIG. 4A.
5 is a schematic view showing a package of a light emitting element;

이하 실시 형태에 대하여 첨부한 도면을 참조하여 상세하게 설명하기로 한다. 단, 첨부된 도면은 실시 형태의 내용을 보다 쉽게 개시하기 위하여 설명되는 것일 뿐, 본 발명의 범위가 첨부된 도면의 범위로 한정되는 것이 아님은 이 기술분야의 통상의 지식을 가진 자라면 용이하게 알 수 있을 것이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is to be understood, however, that the appended drawings illustrate the embodiments of the present invention in more detail and are not intended to limit the scope of the present invention. You will know.

[제1 실시 형태][First Embodiment]

도 2a는 제1 실시 형태에 따른 비아홀 타입의 수직형 발광 소자(200)의 상면도이다. 도 2b는 도 2a에 도시된 B-B’ 선을 따라 절취한 발광 소자(200)의 단면을 나타낸 도면이다.2A is a top view of a via hole type vertical light emitting device 200 according to the first embodiment. 2B is a cross-sectional view of the light emitting device 200 taken along the line B-B 'shown in FIG. 2A.

도 2a 및 도 2b를 참조하면, 제1 실시 형태에 따른 발광 소자(200)는, 도전성 기판(210), 발광 구조물, 및 패시베이션층(280)을 포함한다. 여기서, 발광 구조물은, 제1 도전층(220), 제2 도전층(230), 제1 반도체층(240), 제2 반도체층(250), 활성층(260), 및 절연층(270)을 포함할 수 있다.2A and 2B, a light emitting device 200 according to the first embodiment includes a conductive substrate 210, a light emitting structure, and a passivation layer 280. Here, the light emitting structure includes a first conductive layer 220, a second conductive layer 230, a first semiconductor layer 240, a second semiconductor layer 250, an active layer 260, and an insulating layer 270 .

이하에서는 설명의 편의를 위하여, 제1 도전층(220)은 n형 도전층으로, 제2 도전층(230)은 p형 도전층으로, 제1 반도체층(240)은 n형 반도체층으로, 제2 반도체층(250)은 p형 반도체층으로 가정하여 설명하도록 한다. 이에 한정되는 것이 아니라, 제1 도전층(220)은 p형 도전층으로, 제2 도전층(230)은 n형 도전층으로, 제1 반도체층(240)은 p형 반도체층으로, 제2 반도체층(250)은 n형 반도체층으로 구성되어도 무방하다. 또한, 반도체층은, 제2 반도체층(250) 상에 제2 반도체층(250)의 극성과 다른 층이 배치됨으로써 NPN 혹은 PNP 구조로 구현될 수도 있다.Hereinafter, for convenience of explanation, the first conductive layer 220 is an n-type conductive layer, the second conductive layer 230 is a p-type conductive layer, the first semiconductor layer 240 is an n-type semiconductor layer, The second semiconductor layer 250 is assumed to be a p-type semiconductor layer. The first conductive layer 220 may be a p-type conductive layer, the second conductive layer 230 may be an n-type conductive layer, the first semiconductor layer 240 may be a p-type semiconductor layer, The semiconductor layer 250 may be formed of an n-type semiconductor layer. In addition, the semiconductor layer may be implemented as an NPN or PNP structure by disposing a layer different from the polarity of the second semiconductor layer 250 on the second semiconductor layer 250.

도전성 기판(210)은 Au, Ni, Al, Cu, W, Si, Se, 및 GaAs 중 하나 이상의 물질을 포함하여 형성된 것일 수 있다. 예를 들어, 도전성 기판(210)은 Si/ Al 합금(alloy)을 포함할 수 있다.The conductive substrate 210 may be formed of one or more of Au, Ni, Al, Cu, W, Si, Se, and GaAs. For example, the conductive substrate 210 may include a Si / Al alloy.

n형 도전층(220)은 도전성 기판(210) 상에 배치되며, 복수의 비아홀(221A, 221B)을 포함할 수 있다. 이러한 n형 도전층(220)은 Ag, Al, Au, Pt, Ti, Cr, 및 W 중 하나 이상의 물질을 포함하여 형성된 것일 수 있다.The n-type conductive layer 220 is disposed on the conductive substrate 210 and may include a plurality of via holes 221A and 221B. The n-type conductive layer 220 may be formed of one or more of Ag, Al, Au, Pt, Ti, Cr, and W.

복수의 비아홀(221A, 221B)은 n형 도전층(220)으로부터 p형 도전층(230), p형 반도체층(250), 및 활성층(260)을 관통하고, n형 반도체층(240)의 일정 영역까지 돌출되도록 형성된 것일 수 있다. 이때, 비아홀(221A, 221B) 각각의 상부면은 n형 반도체층(240)과 접촉할 수 있다. 이에 따라, 도전성 기판(210)은 n형 도전층(220)의 비아홀(221A, 221B)을 통해 n형 반도체층(240)과 전기적으로 연결될 수 있다. 이와 같이, n형 도전층(220)은 도전성 기판(210) 및 n형 반도체층(240)과 전기적으로 연결되므로, 도전성 기판(210) 및 n형 반도체층(240)과 접촉 저항이 최소화되는 물질로 구성되는 것이 바람직하다.The plurality of via holes 221A and 221B penetrate the p-type conductive layer 230, the p-type semiconductor layer 250, and the active layer 260 from the n-type conductive layer 220, And may be formed to protrude to a predetermined region. At this time, the upper surface of each of the via holes 221A and 221B may be in contact with the n-type semiconductor layer 240. Accordingly, the conductive substrate 210 can be electrically connected to the n-type semiconductor layer 240 through the via holes 221A and 221B of the n-type conductive layer 220. Since the n-type conductive layer 220 is electrically connected to the conductive substrate 210 and the n-type semiconductor layer 240, the conductive substrate 210 and the n- .

또한, 복수의 비아홀(221A, 221B) 중 서로 이웃하는 적어도 한 쌍의 비아홀은 높이 차를 갖도록 형성된 것이 바람직하다. 도 2a 및 도 2b에 도시된 바와 같이, 복수의 비아홀(221A, 221B) 중 높이가 상대적으로 높게 형성된 비아홀 그룹(이하, 제1 비아홀)을 도면 번호 ‘221A’로 도시하였고, 높이가 상대적으로 낮게 형성된 비아홀 그룹(이하, 제2 비아홀)을 도면 번호 ‘221B’로 도시하였다.It is preferable that at least one pair of via holes adjacent to each other among the plurality of via holes 221A and 221B is formed to have a height difference. As shown in FIGS. 2A and 2B, a via hole group (hereinafter referred to as a first via hole) having a relatively high height among a plurality of via holes 221A and 221B is denoted by reference numeral 221A and a height of the via hole group is relatively low The formed via hole group (hereinafter referred to as a second via hole) is indicated by reference numeral 221B.

예를 들어, 도 2a 및 도 2b에 도시된 바와 같이, 제1 비아홀(221A)과 제2 비아홀(221B)은 서로 이웃하며, 두 비아홀 간의 높이가 서로 다르게 형성된 것일 수 있다. 제2 비아홀(221B)보다 상대적으로 높게 형성된 제1 비아홀(221A)은, 제2 비아홀(221B) 보다 넓은 전류 전계 영역을 갖게 되는데, 이러한 점을 이용하여, 복수의 비아홀(221A, 221B) 간의 간격이 조절될 수 있다. For example, as shown in FIGS. 2A and 2B, the first via hole 221A and the second via hole 221B may be adjacent to each other, and the heights of the two via holes may be different from each other. The first via hole 221A formed relatively higher than the second via hole 221B has a wider current electric field area than the second via hole 221B. Using this point, the gap between the plurality of via holes 221A and 221B Can be adjusted.

가장 높은 비아홀의 높이는 가장 낮은 비아홀의 높이의 2배를 넘지 않는 것이 바람직하다. 또한, 가장 높은 비아홀과 가장 낮은 비아홀 사이의 높이를 갖는 비아홀들이 존재할 수도 있다.It is preferable that the height of the highest via hole does not exceed twice the height of the lowest via hole. There may also be via holes having a height between the highest via hole and the lowest via hole.

도 1a 및 도 1b에 도시된 종래의 수직형 발광 소자(100)에 형성된 비아홀(120a)은, 서로 동일한 높이로 형성되어 일정한 간격을 두고 형성된다. 그러나, 제1 실시 형태에 따른 비아홀 간의 간격은, 제1 비아홀(221A)에 의해 종래의 발광 소자(100)에 형성된 비아홀(120a) 간의 간격보다 커질 수 있게 된다.The via holes 120a formed in the conventional vertical light emitting device 100 shown in Figs. 1A and 1B are formed at the same height and spaced apart from each other. However, the gap between the via-holes according to the first embodiment can be made larger than the gap between the via-holes 120a formed in the conventional light-emitting device 100 by the first via-hole 221A.

하기의 수식으로 나타낸 ‘Thompson’ 근사에 근거하여, 복수의 비아홀 간의 간격은 100 μm 내지 400 μm인 것이 바람직하다. 또한, 전극 패드부와 가장 인접한 비아홀과 가장 멀리 위치한 비아홀 사이의 거리는 약 20 μm 내지 200 μm인 것이 바람직하다.It is preferable that the interval between the plurality of via holes is 100 占 퐉 to 400 占 퐉 based on the Thompson approximation represented by the following mathematical expression. The distance between the via hole closest to the electrode pad portion and the via hole located farthest from the electrode pad portion is preferably about 20 占 퐉 to 200 占 퐉.

Figure 112010061483131-pat00001
Figure 112010061483131-pat00001

수학식 1의 J는 전류 밀도를 나타내고, L은 소자의 면적을 나타내고, Ls는 전류 전계의 길이를 나타낸다.J in the equation (1) represents the current density, L represents the area of the device, and Ls represents the length of the electric field.

종래와 동일한 면적을 갖는 발광 소자가 구현된다고 가정할 경우, 실시 형태에 따른 발광 소자는, 종래의 발광 소자와 비교하여, 동일하거나 보다 향상된 전류 전계 효과를 가지면서, 비아홀의 개수가 감소하게 된다. 또한, 동일한 면적을 갖는 종래의 발광 소자에 비해, 보다 적은 비아홀이 형성됨에 따라, 활성층의 손상이 최소화됨으로써 종래에 비해 보다 큰 유효 발광 면적을 확보할 수 있게 된다.Assuming that a light emitting device having the same area as the conventional one is implemented, the light emitting device according to the embodiment has the same or more improved electric field effect as compared with the conventional light emitting device, and the number of the via holes is reduced. In addition, as compared with the conventional light emitting device having the same area, since less via holes are formed, the damage of the active layer is minimized, so that a larger effective light emitting area can be secured as compared with the prior art.

절연층(270)은 n형 도전층(220)이 도전성 기판(210) 및 n형 반도체층(240)을 제외한 다른 층과 전기적으로 절연되도록 배치될 수 있다. 보다 구체적으로, 절연층(270)은 n형 도전층(220)과 p형 도전층(230) 사이, 그리고 복수의 비아홀(221A, 221B)의 측벽에 배치되어, n형 도전층(220)을 p형 도전층(230), p형 반도체층(250), 및 활성층(260)과 전기적으로 절연시킬 수 있다. 이러한 절연층(270)은, 실리콘 산화물(SiO2), 실리콘 질화물(SiOxNy, SixNy), 금속 산화물(Al2O3) 및 플루오린화물(fluoride) 계열의 화합물 중 어느 하나 이상을 포함하여 형성된 것일 수 있다. The insulating layer 270 may be disposed such that the n-type conductive layer 220 is electrically insulated from other layers except the conductive substrate 210 and the n-type semiconductor layer 240. More specifically, the insulating layer 270 is disposed between the n-type conductive layer 220 and the p-type conductive layer 230 and on the side walls of the plurality of via holes 221A and 221B to form the n-type conductive layer 220 it can be electrically insulated from the p-type conductive layer 230, the p-type semiconductor layer 250, and the active layer 260. The insulating layer 270 may, be formed by containing silicon oxide (SiO 2), silicon nitride (SiOxNy, SixNy), metal oxides (Al 2 O 3) and fluoride (fluoride) any one or more of the compounds of the series .

p형 도전층(230)은 절연층(270) 상에 배치될 수 있다. 물론, 비아홀(221A, 221B)이 관통하는 일부 영역들에서는 p형 도전층(230)이 존재하지 않는다. The p-type conductive layer 230 may be disposed on the insulating layer 270. Of course, in the regions where the via holes 221A and 221B penetrate, the p-type conductive layer 230 does not exist.

이러한 p형 도전층(230)은 p형 반도체층(250), 오믹접촉을 하는 오믹층과, 활성층(260)에서 발생된 빛을 반사시켜 외부로 향하게 함으로써, 발광 효율을 높여주는 반사층을 포함할 수 있다.The p-type conductive layer 230 includes a p-type semiconductor layer 250, an ohmic layer that makes an ohmic contact, and a reflective layer that reflects light generated from the active layer 260 and directs the light toward the outside, .

이러한 p형 도전층(230)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd, Ag, Al, Ir 중 적어도 하나를 포함할 수 있다.. 이는 p형 도전층(230)이 p형 반도체층(250)과 전기적으로 접촉하기 때문에, p형 반도체층(250)의 접촉 저항을 최소화하는 특성을 가지는 동시에, 활성층(260)에서 발생된 빛을 반사시켜 외부로 향하게 함으로써, 발광 효율을 높여주기 위해서이다.The p-type conductive layer 230 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide gallium tin oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au and Ni / IrOx / Type conductive layer 230 may include at least one of Ni, Au, Rh, Pd, Ag, Al and Ir. And has a characteristic of minimizing the contact resistance of the layer 250 and at the same time reflects the light generated in the active layer 260 and directs the light to the outside.

p형 도전층(230)은 p형 반도체층(250)과 접촉하는 계면 중 일부가 노출된 영역, 즉 노출 영역(231)을 적어도 하나 이상 구비할 수 있다. 이러한 노출 영역 상에는 외부 전원을 p형 도전층(230)에 연결하기 위한 p형 전극 패드부(233)가 배치될 수 있다. 이러한 노출 영역(231) 상에는 p형 반도체층(250), 활성층(260), 및 n형 반도체층(240)이 배치되어 있지 않다. 또한, p형 전극 패드부(233)는 발광 소자(200)의 모서리에 배치될 수 있는데, 이는 발광 소자(200)의 발광 면적을 최대화하기 위해서이다.The p-type conductive layer 230 may include at least one exposed region, that is, an exposed region 231, of a portion of the interface that contacts the p-type semiconductor layer 250. A p-type electrode pad portion 233 for connecting an external power source to the p-type conductive layer 230 may be disposed on the exposed region. The p-type semiconductor layer 250, the active layer 260, and the n-type semiconductor layer 240 are not disposed on the exposed region 231. The p-type electrode pad portion 233 may be disposed at an edge of the light emitting device 200 in order to maximize the light emitting area of the light emitting device 200.

한편, 외부로 노출된 활성층(260)은 발광 소자(200)의 작동 중에 전류 누설 경로로 작용할 수 있으므로, 발광 구조물의 측벽에 패시베이션층(280)을 배치함으로써 이러한 문제를 방지할 수 있다. 패시베이션층(280)은 발광 구조물 특히, 활성층(260)을 외부로부터 보호하고, 누설 전류가 흐르는 것을 억제하기 위한 것으로서, 실리콘 산화물(SiO2), 실리콘 질화물(SiOxNy, SixNy), 금속 산화물(Al2O3) 및 플루오린화물(fluoride) 계열의 화합물 중 어느 하나 이상을 포함하여 형성된 것일 수 있다.Meanwhile, since the active layer 260 exposed to the outside can act as a current leakage path during the operation of the light emitting device 200, such a problem can be prevented by disposing the passivation layer 280 on the sidewalls of the light emitting structure. The passivation layer 280 serves to protect the light emitting structure, especially, the active layer 260 from the outside, and suppresses a leakage current flowing through a silicon oxide (SiO 2), silicon nitride (SiOxNy, SixNy), metal oxides (Al 2 O 3 ), and a compound of a fluoride series.

p형 반도체층(250)은 p형 도전층(230)상에 배치되고, 활성층(260)은 p형 반도체층(250) 상에 배치되며, n형 반도체층(240)은 활성층(260) 상에 배치될 수 있다. The p-type semiconductor layer 250 is disposed on the p-type conductive layer 230. The active layer 260 is disposed on the p-type semiconductor layer 250. The n-type semiconductor layer 240 is disposed on the active layer 260 As shown in FIG.

n형 반도체층(240)은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.The n-type semiconductor layer 240 is formed of a semiconductor material having a composition formula of InxAlyGa1-x-yN (0? x? 1, 0? y? 1, 0? x + y? 1), for example, InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN, and the like, and n-type dopants such as Si, Ge, and Sn can be doped.

p형 반도체층(250)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Se, Te와 같은 p형 도펀트가 도핑될 수 있다.The p-type semiconductor layer 250 is a semiconductor material having a composition formula of InxAlyGa1-x-yN (0? x? 1, 0? y? 1, 0? x + y? 1), for example, InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN, and the like, and a p-type dopant such as Mg, Zn, Se, or Te can be doped.

활성층(260)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW : Multi Quantum Well), 양자선 구조 및 양자점 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다.The active layer 260 may be formed of any one of a single quantum well structure, a multiple quantum well structure (MQW), a quantum wire structure, and a quantum dot structure, but is not limited thereto.

활성층(260)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 단일 또는 다중 양자 우물 구조, 양자 선(Quantum-Wire) 구조 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.The active layer 260 may be formed of a single or multiple quantum well structure, a quantum-wire structure, or a quantum dot structure using a compound semiconductor material of Group 3-V group elements.

활성층(260)은 양자우물구조로 형성된 경우 예컨데, InxAlyGa1 -x- yN (0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 우물층과 InaAlbGa1 -a- bN (0=a=1, 0=b=1, 0=a+b=1)을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 가질 수 있다.The active layer 260 may be formed of a well having a composition formula of In x Al y Ga 1 -x- y N (0 = x = 1, 0 = y = 1, 0 = x + y = 1) Layer structure and a barrier layer having In a Al b Ga 1 -a- b N (0 = a = 1, 0 = b = 1, 0 = a + b = 1).

활성층(260)은 n형 반도체층(240) 및 p형 반도체층(250)을 구성하는 물질에 따라 다른 물질을 선택하여 형성될 수 있다. 즉, 활성층(260)은 전자 및 전공의 재결합(recombination)에 따른 에너지를 빛으로 변환하여 방출하는 층을 포함하며, 활성층(260)이 우물층과 장벽층을 포함할 경우 우물층의 에너지 밴드갭은 장벽층의 에너지 밴드 갭보다 적은 에너지 밴드 갭을 갖는 물질로 형성된 것이 바람직하다.
The active layer 260 may be formed by selecting a different material depending on the material of the n-type semiconductor layer 240 and the p-type semiconductor layer 250. That is, the active layer 260 includes a layer that converts energy generated by recombination of electrons and electrons into light and emits light. When the active layer 260 includes a well layer and a barrier layer, the energy band gap of the well layer Is formed of a material having an energy band gap smaller than the energy band gap of the barrier layer.

[제2 실시 형태][Second Embodiment]

도 3a는 제2 실시 형태에 따른 비아홀 타입의 수직형 발광 소자(300)의 상면도이다. 도 3b는 도 3a에 도시된 C-C’ 선을 따라 절취한 발광 소자(300)의 단면을 나타낸 도면이다.3A is a top view of a via hole type vertical light emitting device 300 according to the second embodiment. 3B is a cross-sectional view of the light emitting device 300 taken along the line C-C 'shown in FIG. 3A.

도 3a 및 도 3b를 참조하면, 제2 실시 형태에 따른 발광 소자(300)는, 도전성 기판(310), 발광 구조물, 및 패시베이션층(380)을 포함한다. 여기서, 발광 구조물은, 제1 도전층(320), 제2 도전층(330), 제1 반도체층(340), 제2 반도체층(350), 활성층(360), 및 절연층(370)을 포함할 수 있다.3A and 3B, a light emitting device 300 according to the second embodiment includes a conductive substrate 310, a light emitting structure, and a passivation layer 380. Here, the light emitting structure includes a first conductive layer 320, a second conductive layer 330, a first semiconductor layer 340, a second semiconductor layer 350, an active layer 360, and an insulating layer 370 .

이하에서는 설명의 편의를 위하여, 제1 도전층(320)은 n형 도전층으로, 제2 도전층(330)은 p형 도전층으로, 제1 반도체층(340)은 n형 반도체층으로, 제2 반도체층(350)은 p형 반도체층으로 가정하여 설명하도록 한다. 이에 한정되는 것이 아니라, 제1 도전층(320)은 p형 도전층으로, 제2 도전층(330)은 n형 도전층으로, 제1 반도체층(340)은 p형 반도체층으로, 제2 반도체층(350)은 n형 반도체층으로 구성되어도 무방하다. 또한, 반도체층은, 제2 반도체층(350) 상에 제2 반도체층(350)의 극성과 다른 층이 배치됨으로써 NPN 혹은 PNP 구조로 구현될 수도 있다.Hereinafter, for convenience of explanation, the first conductive layer 320 is an n-type conductive layer, the second conductive layer 330 is a p-type conductive layer, the first semiconductor layer 340 is an n-type semiconductor layer, The second semiconductor layer 350 is assumed to be a p-type semiconductor layer. The first conductive layer 320 may be a p-type conductive layer, the second conductive layer 330 may be an n-type conductive layer, the first semiconductor layer 340 may be a p-type semiconductor layer, The semiconductor layer 350 may be formed of an n-type semiconductor layer. In addition, the semiconductor layer may be implemented as an NPN or PNP structure by disposing a layer different from the polarity of the second semiconductor layer 350 on the second semiconductor layer 350.

도전성 기판(310)은 Au, Ni, Al, Cu, W, Si, Se, 및 GaAs 중 하나 이상의 물질을 포함하여 형성된 것일 수 있다. 예를 들어, 도전성 기판(310)은 Si/ Al 합금(alloy)을 포함할 수 있다.The conductive substrate 310 may be formed of one or more of Au, Ni, Al, Cu, W, Si, Se, and GaAs. For example, the conductive substrate 310 may comprise a Si / Al alloy.

n형 도전층(320)은 도전성 기판(310) 상에 배치되며, 복수의 비아홀(321A, 321B, 321C)을 포함할 수 있다. 이러한 n형 도전층(320)은 Ag, Al, Au, Pt, Ti, Cr, 및 W 중 하나 이상의 물질을 포함하여 형성된 것일 수 있다.The n-type conductive layer 320 is disposed on the conductive substrate 310 and may include a plurality of via holes 321A, 321B, and 321C. The n-type conductive layer 320 may be formed of one or more of Ag, Al, Au, Pt, Ti, Cr, and W.

복수의 비아홀(321A, 321B, 321C)은 n형 도전층(320)으로부터 p형 도전층(330), p형 반도체층(350), 및 활성층(360)을 관통하고, n형 반도체층(340)의 일정 영역까지 돌출되도록 형성된 것일 수 있다. 이때, 비아홀(321A, 321B, 321C) 각각의 상부면은 n형 반도체층(340)과 접촉할 수 있다. 이에 따라, 도전성 기판(310)은 n형 도전층(320)의 비아홀(321A, 321B, 321C)을 통해 n형 반도체층(340)과 전기적으로 연결될 수 있다. 이와 같이, n형 도전층(320)은 도전성 기판(310) 및 n형 반도체층(340)과 전기적으로 연결되므로, 도전성 기판(310) 및 n형 반도체층(340)과 접촉 저항이 최소화되는 물질로 구성되는 것이 바람직하다. 비아홀(321A, 321B, 321C)의 보다 상세한 구성에 관해서는 후술하도록 한다.The plurality of via holes 321A, 321B and 321C penetrate the p-type conductive layer 330, the p-type semiconductor layer 350 and the active layer 360 from the n-type conductive layer 320 to form the n-type semiconductor layer 340 As shown in FIG. At this time, the upper surface of each of the via holes 321A, 321B, and 321C may be in contact with the n-type semiconductor layer 340. Accordingly, the conductive substrate 310 may be electrically connected to the n-type semiconductor layer 340 through the via holes 321A, 321B, and 321C of the n-type conductive layer 320. Since the n-type conductive layer 320 is electrically connected to the conductive substrate 310 and the n-type semiconductor layer 340, the conductive substrate 310 and the n- . More detailed configurations of the via holes 321A, 321B, and 321C will be described later.

절연층(370)은 n형 도전층(320)이 도전성 기판(310) 및 n형 반도체층(340)을 제외한 다른 층과 전기적으로 절연되도록 배치될 수 있다. 보다 구체적으로, 절연층(370)은 n형 도전층(320)과 p형 도전층(330) 사이, 그리고 복수의 비아홀(321A, 321B, 321C)의 측벽에 배치되어, n형 도전층(320)을 p형 도전층(330), p형 반도체층(350), 및 활성층(360)과 전기적으로 절연시킬 수 있다. 이러한 절연층(370)은, 실리콘 산화물(SiO2), 실리콘 질화물(SiOxNy, SixNy), 금속 산화물(Al2O3) 및 플루오린화물(fluoride) 계열의 화합물 중 어느 하나 이상을 포함하여 형성된 것일 수 있다. The insulating layer 370 may be disposed such that the n-type conductive layer 320 is electrically insulated from other layers except for the conductive substrate 310 and the n-type semiconductor layer 340. More specifically, the insulating layer 370 is disposed between the n-type conductive layer 320 and the p-type conductive layer 330 and on the side walls of the plurality of via holes 321A, 321B, and 321C to form the n-type conductive layer 320 Can be electrically insulated from the p-type conductive layer 330, the p-type semiconductor layer 350, and the active layer 360. The insulating layer 370, be formed including a silicon oxide (SiO 2), silicon nitride (SiOxNy, SixNy), metal oxides (Al 2 O 3) and fluoride (fluoride) any one or more of the compounds of the series .

p형 도전층(330)은 절연층(370) 상에 배치될 수 있다. 물론, 비아홀(321A, 321B, 321C)이 관통하는 일부 영역들에서는 p형 도전층(230)이 존재하지 않는다. 이러한 p형 도전층(330)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd, Ag, Al, Ir 중 적어도 하나를 포함할 수 있다. 이는 p형 도전층(330)이 p형 반도체층(350)과 전기적으로 접촉하기 때문에, p형 반도체층(350)의 접촉 저항을 최소화하는 특성을 가지는 동시에, 활성층(360)에서 발생된 빛을 반사시켜 외부로 향하게 함으로써, 발광 효율을 높여주기 위해서이다.The p-type conductive layer 330 may be disposed on the insulating layer 370. Of course, in the regions where the via holes 321A, 321B and 321C penetrate, the p-type conductive layer 230 does not exist. The p-type conductive layer 330 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide gallium tin oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au and Ni / IrOx / , Ni, Au, Rh, Pd, Ag, Al, and Ir. Since the p-type conductive layer 330 is in electrical contact with the p-type semiconductor layer 350, the contact resistance of the p-type semiconductor layer 350 is minimized and the light generated in the active layer 360 So as to increase the luminous efficiency.

p형 도전층(330)은 p형 반도체층(350)과 접촉하는 계면 중 일부가 노출된 영역, 즉 노출 영역(331)을 적어도 하나 이상 구비할 수 있다. 이러한 노출 영역 상에는 외부 전원을 p형 도전층(330)에 연결하기 위한 p형 전극 패드부(333)가 배치될 수 있다. 이러한 노출 영역(331) 상에는 p형 반도체층(350), 활성층(360), 및 n형 반도체층(340)이 배치되어 있지 않다. 또한, p형 전극 패드부(333)는 발광 소자(300)의 모서리에 배치될 수 있는데, 이는 발광 소자(300)의 발광 면적을 최대화하기 위해서이다.The p-type conductive layer 330 may include at least one exposed region, that is, an exposed region 331, of a portion of the interface that contacts the p-type semiconductor layer 350. A p-type electrode pad portion 333 for connecting an external power source to the p-type conductive layer 330 may be disposed on the exposed region. The p-type semiconductor layer 350, the active layer 360, and the n-type semiconductor layer 340 are not disposed on the exposed region 331. The p-type electrode pad portion 333 may be disposed at an edge of the light emitting device 300 in order to maximize the light emitting area of the light emitting device 300.

이하, 상술한 복수의 비아홀(321A, 321B, 321C)의 구성에 관하여 보다 상세히 설명하도록 한다.Hereinafter, the configuration of the plurality of via holes 321A, 321B, and 321C will be described in detail.

복수의 비아홀(321A, 321B, 321C)은, 도 3a 및 도 3b에 도시된 바와 같이, p형 전극 패드부(333)를 기준으로 멀어질수록 점차 낮게 형성된 것이 바람직하다. As shown in FIGS. 3A and 3B, it is preferable that the plurality of via holes 321A, 321B, and 321C are formed gradually lower as the distance from the p-type electrode pad portion 333 is increased.

도 3a 및 도 3b에 도시된 바와 같이, 복수의 비아홀(321A, 321B, 321C) 중 p형 전극 패드부(333)와 가장 멀리 배치되며 가장 낮게 형성된 비아홀 그룹(이하, 제1 비아홀)을 도면 번호 ‘321A’로 도시하였고, p형 전극 패드부(333)로부터 제1 비아홀(321A) 다음으로 멀리 배치되며, 낮게 형성된 비아홀 그룹(이하, 제2 비아홀)을 도면 번호 ‘321B’로 도시하였으며, p형 전극 패드부(333)와 가장 가깝게 배치되며 가장 높게 형성된 비아홀 그룹(이하, 제3 비아홀)을 도면 번호 ‘321C’로 도시하였다. 가장 높은 비아홀의 높이는 가장 낮은 비아홀의 높이의 2배를 넘지 않는 것이 바람직하다. 또한, 가장 높은 비아홀과 가장 낮은 비아홀 사이의 높이를 갖는 비아홀들이 존재할 수도 있다.As shown in FIGS. 3A and 3B, a via hole group (hereinafter referred to as a first via hole) disposed farthest from the p-type electrode pad portion 333 of the plurality of via holes 321A, 321B, and 321C, A second via hole group (hereinafter, referred to as a second via hole) 321B is disposed away from the p-type electrode pad portion 333 after the first via hole 321A, And a via hole group (hereinafter referred to as a third via hole) which is disposed closest to the electrode pad portion 333 and has the highest height is denoted by reference numeral 321C. It is preferable that the height of the highest via hole does not exceed twice the height of the lowest via hole. There may also be via holes having a height between the highest via hole and the lowest via hole.

제1 실시 형태를 통해 설명한 바와 같이, 비아홀의 상대적으로 높이 차에 따라, 제1 비아홀(321A), 제2 비아홀(321B), 제3 비아홀(321C) 순으로 넓은 전류 전계 영역을 갖게 되며, 이러한 전류 전계 영역의 차이에 따라 제1 비아홀(321A), 제2 비아홀(321B) 및 제3 비아홀(321C) 간의 간격이 조절될 수 있다. 예를 들어, 도 3a 및 도 3b에 도시된 바와 같이, 제2 비아홀(321B) 및 제3 비아홀(321C) 간의 간격(b)은, 제1 비아홀(321A) 및 제2 비아홀(321B) 간의 간격(a)보다 넓어질 수 있다.The first via hole 321A, the second via hole 321B and the third via hole 321C have a wider current electric field area in the order of the relative height of the via holes as described in the first embodiment, The gap between the first via hole 321A, the second via hole 321B, and the third via hole 321C can be adjusted according to the difference in the electric field region. 3A and 3B, the interval b between the second via hole 321B and the third via hole 321C is set to be shorter than the interval between the first via hole 321A and the second via hole 321B (a).

하기의 수식으로 나타낸 ‘Thompson’ 근사에 근거하여, 복수의 비아홀 간의 간격은 100 μm 내지 400 μm인 것이 바람직하다. 또한, 전극 패드부와 가장 인접한 비아홀과 가장 멀리 위치한 비아홀 사이의 거리는 약 20 μm 내지 200 μm인 것이 바람직하다.It is preferable that the interval between the plurality of via holes is 100 占 퐉 to 400 占 퐉 based on the Thompson approximation represented by the following mathematical expression. The distance between the via hole closest to the electrode pad portion and the via hole located farthest from the electrode pad portion is preferably about 20 占 퐉 to 200 占 퐉.

Figure 112010061483131-pat00002
Figure 112010061483131-pat00002

수학식 2의 J는 전류 밀도를 나타내고, L은 소자의 면적을 나타내고, Ls는 전류 전계의 길이를 나타낸다.J in the equation (2) represents the current density, L represents the area of the device, and Ls represents the length of the electric field.

도 1a 및 도 1b에 도시된 종래의 수직형 발광 소자(100)에 형성된 비아홀(120a)은, 서로 동일한 높이로 형성되어 일정한 간격을 두고 형성된다. 그러나, 제2 실시 형태에 따른 복수의 비아홀(321A, 321B, 321C) 간의 간격은, 비아홀 간의 상대적인 높이 차에 의해 종래의 발광 소자(100)에 형성된 비아홀(120a) 간의 간격보다 커질 수 있게 된다.The via holes 120a formed in the conventional vertical light emitting device 100 shown in Figs. 1A and 1B are formed at the same height and spaced apart from each other. However, the spacing between the via-holes 321A, 321B, and 321C according to the second embodiment can be made greater than the spacing between the via-holes 120a formed in the conventional light-emitting device 100 due to the relative height difference between the via-holes.

따라서, 종래와 동일한 면적을 갖는 발광 소자가 구현된다고 가정할 경우, 실시 형태에 따른 발광 소자는, 종래의 발광 소자와 비교하여, 동일하거나 보다 향상된 전류 전계 효과를 가지면서, 비아홀의 개수가 감소하게 된다. 또한, 동일한 면적을 갖는 종래의 발광 소자에 비해, 보다 적은 비아홀이 형성됨에 따라, 활성층의 손상이 최소화됨으로써 종래에 비해 보다 큰 유효 발광 면적을 확보할 수 있게 된다.Therefore, when it is assumed that a light emitting device having the same area as the conventional one is realized, the light emitting device according to the embodiment has the same or more improved electric field effect as compared with the conventional light emitting device, do. In addition, as compared with the conventional light emitting device having the same area, since less via holes are formed, the damage of the active layer is minimized, so that a larger effective light emitting area can be secured as compared with the prior art.

한편, 외부로 노출된 활성층(360)은 발광 소자(300)의 작동 중에 전류 누설 경로로 작용할 수 있으므로, 발광 구조물의 측벽에 패시베이션층(380)을 배치함으로써 이러한 문제를 방지할 수 있다. 패시베이션층(380)은 발광 구조물 특히, 활성층(360)을 외부로부터 보호하고, 누설 전류가 흐르는 것을 억제하기 위한 것으로서, 실리콘 산화물(SiO2), 실리콘 질화물(SiOxNy, SixNy), 금속 산화물(Al2O3) 및 플루오린화물(fluoride) 계열의 화합물 중 어느 하나 이상을 포함하여 형성된 것일 수 있다.On the other hand, since the exposed active layer 360 can act as a current leakage path during operation of the light emitting device 300, such a problem can be prevented by disposing the passivation layer 380 on the sidewalls of the light emitting structure. The passivation layer 380 serves to protect the light emitting structure, especially, the active layer 360 from the outside, and suppresses a leakage current flowing through a silicon oxide (SiO 2), silicon nitride (SiOxNy, SixNy), metal oxides (Al 2 O 3 ), and a compound of a fluoride series.

p형 반도체층(350)은 p형 도전층(330)상에 배치되고, 활성층(360)은 p형 반도체층(350) 상에 배치되며, n형 반도체층(340)은 활성층(360) 상에 배치될 수 있다. The p-type semiconductor layer 350 is disposed on the p-type conductive layer 330. The active layer 360 is disposed on the p-type semiconductor layer 350. The n-type semiconductor layer 340 is disposed on the active layer 360 As shown in FIG.

n형 반도체층(340)은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.The n-type semiconductor layer 340 is formed of a semiconductor material having a composition formula of InxAlyGa1-x-yN (0? x? 1, 0? y? 1, 0? x + y? 1), for example, InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN, and the like, and n-type dopants such as Si, Ge, and Sn can be doped.

p형 반도체층(350)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Se, Te와 같은 p형 도펀트가 도핑될 수 있다.The p-type semiconductor layer 350 is a semiconductor material having a composition formula of InxAlyGa1-x-yN (0? x? 1, 0? y? 1, 0? x + y? 1), for example, InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN, and the like, and a p-type dopant such as Mg, Zn, Se, or Te can be doped.

활성층(360)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW : Multi Quantum Well), 양자선 구조 및 양자점 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다.The active layer 360 may be formed of any one of a single quantum well structure, a multiple quantum well structure (MQW), a quantum wire structure, and a quantum dot structure, but is not limited thereto.

활성층(360)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 단일 또는 다중 양자 우물 구조, 양자 선(Quantum-Wire) 구조 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.The active layer 360 may be formed of a single or multiple quantum well structure, a quantum-wire structure, a quantum dot structure, or the like using a compound semiconductor material of Group 3-V group elements.

활성층(360)은 양자우물구조로 형성된 경우 예컨데, InxAlyGa1 -x- yN (0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 우물층과 InaAlbGa1 -a- bN (0=a=1, 0=b=1, 0=a+b=1)을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 가질 수 있다.The active layer 360 may be formed of a well having a composition formula of In x Al y Ga 1 -x- y N (0 = x = 1, 0 = y = 1, 0 = x + y = 1) Layer structure and a barrier layer having In a Al b Ga 1 -a- b N (0 = a = 1, 0 = b = 1, 0 = a + b = 1).

활성층(360)은 n형 반도체층(340) 및 p형 반도체층(350)을 구성하는 물질에 따라 다른 물질을 선택하여 형성될 수 있다. 즉, 활성층(360)은 전자 및 전공의 재결합(recombination)에 따른 에너지를 빛으로 변환하여 방출하는 층을 포함하며, 활성층(360)이 우물층과 장벽층을 포함할 경우 우물층의 에너지 밴드갭은 장벽층의 에너지 밴드 갭보다 적은 에너지 밴드 갭을 갖는 물질로 형성된 것이 바람직하다.
The active layer 360 may be formed by selecting a different material depending on the material of the n-type semiconductor layer 340 and the p-type semiconductor layer 350. That is, the active layer 360 includes a layer that converts and recombines energy of electrons and electrons into light and emits light. When the active layer 360 includes a well layer and a barrier layer, the energy band gap of the well layer Is formed of a material having an energy band gap smaller than the energy band gap of the barrier layer.

[제3 실시 형태][Third embodiment]

도 4a는 제3 실시 형태에 따른 비아홀 타입의 수직형 발광 소자(400)의 상면도이다. 도 4b는 도 4a에 도시된 D-D’ 선을 따라 절취한 발광 소자(400)의 단면을 나타낸 도면이다.4A is a top view of a via hole type vertical light emitting device 400 according to the third embodiment. 4B is a cross-sectional view of the light emitting device 400 taken along the line D-D 'shown in FIG. 4A.

도 4a 및 도 4b를 참조하면, 제3 실시 형태에 따른 발광 소자(400)는, 도전성 기판(410), 발광 구조물, 및 패시베이션층(480)을 포함한다. 여기서, 발광 구조물은, 제1 도전층(420), 제2 도전층(430), 제1 반도체층(440), 제2 반도체층(450), 활성층(460), 및 절연층(470)을 포함할 수 있다.4A and 4B, a light emitting device 400 according to the third embodiment includes a conductive substrate 410, a light emitting structure, and a passivation layer 480. Here, the light emitting structure includes a first conductive layer 420, a second conductive layer 430, a first semiconductor layer 440, a second semiconductor layer 450, an active layer 460, and an insulating layer 470 .

이하에서는 설명의 편의를 위하여, 제1 도전층(420)은 n형 도전층으로, 제2 도전층(430)은 p형 도전층으로, 제1 반도체층(440)은 n형 반도체층으로, 제2 반도체층(450)은 p형 반도체층으로 가정하여 설명하도록 한다. 이에 한정되는 것이 아니라, 제1 도전층(420)은 p형 도전층으로, 제2 도전층(430)은 n형 도전층으로, 제1 반도체층(440)은 p형 반도체층으로, 제2 반도체층(450)은 n형 반도체층으로 구성되어도 무방하다. 또한, 반도체층은, 제2 반도체층(450) 상에 제2 반도체층(450)의 극성과 다른 층이 배치됨으로써 NPN 혹은 PNP 구조로 구현될 수도 있다.For convenience of explanation, the first conductive layer 420 is an n-type conductive layer, the second conductive layer 430 is a p-type conductive layer, the first semiconductor layer 440 is an n-type semiconductor layer, The second semiconductor layer 450 is assumed to be a p-type semiconductor layer. The first conductive layer 420 may be a p-type conductive layer, the second conductive layer 430 may be an n-type conductive layer, the first semiconductor layer 440 may be a p-type semiconductor layer, The semiconductor layer 450 may be formed of an n-type semiconductor layer. In addition, the semiconductor layer may be realized in an NPN or PNP structure by disposing a layer different from the polarity of the second semiconductor layer 450 on the second semiconductor layer 450.

도전성 기판(410)은 Au, Ni, Al, Cu, W, Si, Se, 및 GaAs 중 하나 이상의 물질을 포함하여 형성된 것일 수 있다. 예를 들어, 도전성 기판(410)은 Si/ Al 합금(alloy)을 포함할 수 있다.The conductive substrate 410 may be formed of one or more of Au, Ni, Al, Cu, W, Si, Se, and GaAs. For example, the conductive substrate 410 may comprise a Si / Al alloy.

n형 도전층(420)은 도전성 기판(410) 상에 배치되며, 복수의 비아홀(421A, 421B, 421C)을 포함할 수 있다. 이러한 n형 도전층(420)은 Ag, Al, Au, Pt, Ti, Cr, 및 W 중 하나 이상의 물질을 포함하여 형성된 것일 수 있다.The n-type conductive layer 420 is disposed on the conductive substrate 410 and may include a plurality of via holes 421A, 421B, and 421C. The n-type conductive layer 420 may be formed of one or more of Ag, Al, Au, Pt, Ti, Cr, and W. [

복수의 비아홀(421A, 421B, 421C)은 n형 도전층(420)으로부터 p형 도전층(430), p형 반도체층(450), 및 활성층(460)을 관통하고, n형 반도체층(440)의 일정 영역까지 돌출되도록 형성된 것일 수 있다. 이때, 비아홀(421A, 421B, 421C) 각각의 상부면은 n형 반도체층(440)과 접촉할 수 있다. 이에 따라, 도전성 기판(410)은 n형 도전층(420)의 비아홀(421A, 421B, 421C)을 통해 n형 반도체층(440)과 전기적으로 연결될 수 있다. 이와 같이, n형 도전층(420)은 도전성 기판(410) 및 n형 반도체층(440)과 전기적으로 연결되므로, 도전성 기판(410) 및 n형 반도체층(440)과 접촉 저항이 최소화되는 물질로 구성되는 것이 바람직하다. 비아홀(421A, 421B, 421C)의 보다 상세한 구성에 관해서는 후술하도록 한다.The plurality of via holes 421A, 421B and 421C penetrate the p-type conductive layer 430, the p-type semiconductor layer 450 and the active layer 460 from the n-type conductive layer 420 to form the n-type semiconductor layer 440 As shown in FIG. At this time, the top surfaces of the via holes 421A, 421B, and 421C may be in contact with the n-type semiconductor layer 440, respectively. Accordingly, the conductive substrate 410 may be electrically connected to the n-type semiconductor layer 440 through the via holes 421A, 421B, and 421C of the n-type conductive layer 420. Since the n-type conductive layer 420 is electrically connected to the conductive substrate 410 and the n-type semiconductor layer 440, the conductive substrate 410 and the n-type semiconductor layer 440 . More detailed configurations of the via holes 421A, 421B, and 421C will be described later.

절연층(470)은 n형 도전층(420)이 도전성 기판(410) 및 n형 반도체층(440)을 제외한 다른 층과 전기적으로 절연되도록 배치될 수 있다. 보다 구체적으로, 절연층(470)은 n형 도전층(420)과 p형 도전층(430) 사이, 그리고 복수의 비아홀(421A, 421B, 421C)의 측벽에 배치되어, n형 도전층(420)을 p형 도전층(430), p형 반도체층(450), 및 활성층(460)과 전기적으로 절연시킬 수 있다. 이러한 절연층(470)은 실리콘 산화물(SiO2), 실리콘 질화물(SiOxNy, SixNy), 금속 산화물(Al2O3) 및 플루오린화물(fluoride) 계열의 화합물 중 어느 하나 이상을 포함하여 형성된 것일 수 있다. The insulating layer 470 may be disposed such that the n-type conductive layer 420 is electrically insulated from the other layers except for the conductive substrate 410 and the n-type semiconductor layer 440. More specifically, the insulating layer 470 is disposed between the n-type conductive layer 420 and the p-type conductive layer 430 and on the sidewalls of the plurality of via holes 421A, 421B and 421C to form the n-type conductive layer 420 Can be electrically insulated from the p-type conductive layer 430, the p-type semiconductor layer 450, and the active layer 460. The insulating layer 470 may be formed including a silicon oxide (SiO 2), silicon nitride (SiOxNy, SixNy), metal oxides (Al 2 O 3) and fluoride (fluoride) than any of the compounds of the series one have.

p형 도전층(430)은 절연층(470) 상에 배치될 수 있다. 물론, 비아홀(421A, 421B, 421C)이 관통하는 일부 영역들에서는 p형 도전층(430)이 존재하지 않는다. 이러한 p형 도전층(430)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd, Ag, Al, Ir 중 적어도 하나를 포함할 수 있다. 이는 p형 도전층(430)이 p형 반도체층(450)과 전기적으로 접촉하기 때문에, p형 반도체층(450)의 접촉 저항을 최소화하는 특성을 가지는 동시에, 활성층(460)에서 발생된 빛을 반사시켜 외부로 향하게 함으로써, 발광 효율을 높여주기 위해서이다.The p-type conductive layer 430 may be disposed on the insulating layer 470. Of course, in the regions where the via holes 421A, 421B and 421C penetrate, the p-type conductive layer 430 does not exist. The p-type conductive layer 430 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide gallium tin oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au and Ni / IrOx / , Ni, Au, Rh, Pd, Ag, Al, and Ir. This is because the p-type conductive layer 430 is in electrical contact with the p-type semiconductor layer 450 and thus has a characteristic of minimizing the contact resistance of the p-type semiconductor layer 450 and at the same time, So as to increase the luminous efficiency.

p형 도전층(430)은 p형 반도체층(450)과 접촉하는 계면 중 일부가 노출된 영역, 즉 노출 영역(431)을 적어도 하나 이상 구비할 수 있다. 이러한 노출 영역 상에는 외부 전원을 p형 도전층(430)에 연결하기 위한 p형 전극 패드부(433)가 배치될 수 있다. 이러한 노출 영역(431) 상에는 p형 반도체층(450), 활성층(460), 및 n형 반도체층(440)이 배치되어 있지 않다. 또한, p형 전극 패드부(433)는 발광 소자(400)의 모서리에 배치될 수 있는데, 이는 발광 소자(400)의 발광 면적을 최대화하기 위해서이다.The p-type conductive layer 430 may include at least one exposed region, that is, an exposed region 431, of a portion of the interface that contacts the p-type semiconductor layer 450. A p-type electrode pad portion 433 for connecting an external power source to the p-type conductive layer 430 may be disposed on the exposed region. The p-type semiconductor layer 450, the active layer 460, and the n-type semiconductor layer 440 are not disposed on the exposed region 431. In addition, the p-type electrode pad portion 433 may be disposed at the edge of the light emitting device 400 in order to maximize the light emitting area of the light emitting device 400.

이하, 상술한 복수의 비아홀(421A, 421B, 421C)의 구성에 관하여 보다 상세히 설명하도록 한다.Hereinafter, the configuration of the plurality of via holes 421A, 421B, and 421C will be described in detail.

복수의 비아홀(421A, 421B, 421C)은, 도 4a 및 도 4b에 도시된 바와 같이, p형 전극 패드부(433)를 기준으로 멀어질수록 점차 높게 형성된 것이 바람직하다. 도 4a 및 도 4b에 도시된 바와 같이, 복수의 비아홀(421A, 421B, 421C) 중 p형 전극 패드부(433)와 가장 가깝게 배치되며 가장 낮게 형성된 비아홀 그룹(이하, 제1 비아홀)을 도면 번호 ‘421A’로 도시하였고, p형 전극 패드부(433)로부터 제1 비아홀(421A) 다음으로 멀리 배치되며, 그 다음으로 높게 형성된 비아홀 그룹(이하, 제2 비아홀)을 도면 번호 ‘421B’로 도시하였으며, p형 전극 패드부(433)와 가장 멀리 배치되며 가장 높게 형성된 비아홀 그룹(이하, 제3 비아홀)을 도면 번호 ‘421C’로 도시하였다. 또한, 가장 높은 비아홀의 높이는 가장 낮은 비아홀의 높이에 2배를 넘지 않는 것이 바람직하다. 또한, 가장 높은 비아홀과 가장 낮은 비아홀 사이의 높이를 갖는 비아홀들이 존재할 수도 있다.As shown in FIGS. 4A and 4B, it is preferable that the plurality of via holes 421A, 421B, and 421C are formed gradually higher as the distance from the p-type electrode pad portion 433 is increased. 4A and 4B, a via hole group (hereinafter referred to as a first via hole) which is disposed closest to the p-type electrode pad portion 433 among the plurality of via holes 421A, 421B, 421A ', and a via hole group (hereinafter referred to as a second via hole), which is formed next to the p-type electrode pad portion 433 and located next to the first via hole 421A, is denoted by reference numeral 421B And a via hole group (hereinafter, referred to as a third via hole) 423C, which is disposed the farthest from the p-type electrode pad portion 433 and is the highest, is indicated by reference numeral 421C. It is also preferable that the height of the highest via hole does not exceed twice the height of the lowest via hole. There may also be via holes having a height between the highest via hole and the lowest via hole.

제1 실시 형태를 통해 설명한 바와 같이, 비아홀의 상대적으로 높이 차에 따라, 제3 비아홀(421C), 제2 비아홀(421B), 제1 비아홀(421A) 순으로 넓은 전류 전계 영역을 갖게 되며, 이러한 전류 전계 영역의 차이에 따라 제1 비아홀(421A), 제2 비아홀(421B) 및 제3 비아홀(421C) 간의 간격이 조절될 수 있다. 예를 들어, 도 4a 및 도 4b에 도시된 바와 같이, 제2 비아홀(421B) 및 제3 비아홀(421C) 간의 간격(c)은, 제1 비아홀(421A) 및 제2 비아홀(421B) 간의 간격(d)보다 넓어질 수 있다.The third via hole 421C, the second via hole 421B and the first via hole 421A have a wider current electric field area in the order of the relative height difference of the via holes as described in the first embodiment, The gap between the first via hole 421A, the second via hole 421B, and the third via hole 421C can be adjusted according to the difference in the electric field area. 4A and 4B, the distance c between the second via hole 421B and the third via hole 421C is set to be shorter than the distance between the first via hole 421A and the second via hole 421B (d).

도 1a 및 도 1b에 도시된 종래의 수직형 발광 소자(100)에 형성된 비아홀(120a)은, 서로 동일한 높이로 형성되어 일정한 간격을 두고 형성된다. 그러나, 제3 실시 형태에 따른 복수의 비아홀(421A, 421B, 421C) 간의 간격은, 비아홀 간의 상대적인 높이 차에 의해 종래의 발광 소자(100)에 형성된 비아홀(120a) 간의 간격보다 커질 수 있게 된다.The via holes 120a formed in the conventional vertical light emitting device 100 shown in Figs. 1A and 1B are formed at the same height and spaced apart from each other. However, the gap between the via-holes 421A, 421B, and 421C according to the third embodiment can be made greater than the gap between the via-holes 120a formed in the conventional light-emitting device 100 due to the relative height difference between the via-holes.

하기의 수식으로 나타낸 ‘Thompson’ 근사에 근거하여, 복수의 비아홀 간의 간격은 100 μm 내지 400 μm인 것이 바람직하다. 또한, 전극 패드부와 가장 인접한 비아홀과 가장 멀리 위치한 비아홀 사이의 거리는 약 20 μm 내지 200 μm인 것이 바람직하다.It is preferable that the interval between the plurality of via holes is 100 占 퐉 to 400 占 퐉 based on the Thompson approximation represented by the following mathematical expression. The distance between the via hole closest to the electrode pad portion and the via hole located farthest from the electrode pad portion is preferably about 20 占 퐉 to 200 占 퐉.

Figure 112010061483131-pat00003
Figure 112010061483131-pat00003

수학식 3의 J는 전류 밀도를 나타내고, L은 소자의 면적을 나타내고, Ls는 전류 전계의 길이를 나타낸다.J in the equation (3) represents the current density, L represents the area of the device, and Ls represents the length of the electric field.

종래와 동일한 면적을 갖는 발광 소자가 구현된다고 가정할 경우, 실시 형태에 따른 발광 소자는, 종래의 발광 소자와 비교하여, 동일하거나 보다 향상된 전류 전계 효과를 가지면서, 비아홀의 개수가 감소하게 된다. 또한, 동일한 면적을 갖는 종래의 발광 소자에 비해, 보다 적은 비아홀이 형성됨에 따라, 활성층의 손상이 최소화됨으로써 종래에 비해 보다 큰 유효 발광 면적을 확보할 수 있게 된다.Assuming that a light emitting device having the same area as the conventional one is implemented, the light emitting device according to the embodiment has the same or more improved electric field effect as compared with the conventional light emitting device, and the number of the via holes is reduced. In addition, as compared with the conventional light emitting device having the same area, since less via holes are formed, the damage of the active layer is minimized, so that a larger effective light emitting area can be secured as compared with the prior art.

한편, 외부로 노출된 활성층(460)은 발광 소자(400)의 작동 중에 전류 누설 경로로 작용할 수 있으므로, 발광 구조물의 측벽에 패시베이션층(480)을 배치함으로써 이러한 문제를 방지할 수 있다. 패시베이션층(480)은 발광 구조물 특히, 활성층(460)을 외부로부터 보호하고, 누설 전류가 흐르는 것을 억제하기 위한 것으로서, 실리콘 산화물(SiO2), 실리콘 질화물(SiOxNy, SixNy), 금속 산화물(Al2O3) 및 플루오린화물(fluoride) 계열의 화합물 중 어느 하나 이상을 포함하여 형성된 것일 수 있다.The active layer 460 exposed to the outside can act as a current leakage path during the operation of the light emitting device 400, so that such a problem can be prevented by disposing the passivation layer 480 on the side wall of the light emitting structure. The passivation layer 480 serves to protect the light emitting structure, especially, the active layer 460 from the outside, and suppresses a leakage current flowing through a silicon oxide (SiO 2), silicon nitride (SiOxNy, SixNy), metal oxides (Al 2 O 3 ), and a compound of a fluoride series.

p형 반도체층(450)은 p형 도전층(430)상에 배치되고, 활성층(460)은 p형 반도체층(450) 상에 배치되며, n형 반도체층(440)은 활성층(460) 상에 배치될 수 있다.The p-type semiconductor layer 450 is disposed on the p-type conductive layer 430, the active layer 460 is disposed on the p-type semiconductor layer 450, and the n-type semiconductor layer 440 is disposed on the active layer 460 As shown in FIG.

n형 반도체층(440)은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.The n-type semiconductor layer 440 is a semiconductor material having a composition formula of InxAlyGa1-x-yN (0? x? 1, 0? y? 1, 0? x + y? 1), for example, InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN, and the like, and n-type dopants such as Si, Ge, and Sn can be doped.

p형 반도체층(450)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Se, Te와 같은 p형 도펀트가 도핑될 수 있다.The p-type semiconductor layer 450 is a semiconductor material having a composition formula of InxAlyGa1-x-yN (0? x? 1, 0? y? 1, 0? x + y? 1), for example, InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN, and the like, and a p-type dopant such as Mg, Zn, Se, or Te can be doped.

활성층(460)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW : Multi Quantum Well), 양자선 구조 및 양자점 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다.The active layer 460 may be formed of any one of a single quantum well structure, a multi quantum well (MQW) structure, a quantum wire structure, and a quantum dot structure, but is not limited thereto.

활성층(460)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 단일 또는 다중 양자 우물 구조, 양자 선(Quantum-Wire) 구조 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.The active layer 460 may be formed of a single or multiple quantum well structure, a quantum-wire structure, a quantum dot structure, or the like using a compound semiconductor material of Group 3-V group elements.

활성층(460)은 양자우물구조로 형성된 경우 예컨데, InxAlyGa1 -x- yN (0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 우물층과 InaAlbGa1 -a- bN (0=a=1, 0=b=1, 0=a+b=1)을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 가질 수 있다.The active layer 460 may be formed of a well having a composition formula of In x Al y Ga 1 -x- y N (0 = x = 1, 0 = y = 1, 0 = x + y = 1) Layer structure and a barrier layer having In a Al b Ga 1 -a- b N (0 = a = 1, 0 = b = 1, 0 = a + b = 1).

활성층(460)은 n형 반도체층(440) 및 p형 반도체층(450)을 구성하는 물질에 따라 다른 물질을 선택하여 형성될 수 있다. 즉, 활성층(460)은 전자 및 전공의 재결합(recombination)에 따른 에너지를 빛으로 변환하여 방출하는 층활성층(460)이 우물층과 장벽층을 포함할 경우 우물층의 에너지 밴드갭은 장벽층의 에너지 밴드 갭보다 적은 에너지 밴드 갭을 갖는 물질로 형성된 것이 바람직하다.
The active layer 460 may be formed by selecting a different material depending on the material of the n-type semiconductor layer 440 and the p-type semiconductor layer 450. That is, in the active layer 460, when the layer active layer 460, which converts and emits energy due to recombination of electrons and electrons into light, includes a well layer and a barrier layer, the energy band gap of the well layer is a barrier layer It is preferable to be formed of a material having an energy band gap smaller than the energy band gap.

[발광 소자 패키지][Light Emitting Element Package]

이하, 도 5를 참조하여 일 실시 형태에 따른 발광 소자 패키지에 관하여 설명한다. 도 5는 발광소자의 패키지(1000)를 개략적으로 나타낸 단면도이다.Hereinafter, the light emitting device package according to the embodiment will be described with reference to FIG. 5 is a cross-sectional view schematically showing a package 1000 of a light emitting element.

도 5에 도시된 바와 같이, 실시 형태에 따른 발광 소자 패키지(1000)는 패키지 몸체(1100), 제1 전극층(1110), 제2 전극층(1120), 발광 소자(1200) 및 충진재(1300)를 포함한다.5, the light emitting device package 1000 according to the embodiment includes a package body 1100, a first electrode layer 1110, a second electrode layer 1120, a light emitting device 1200, and a filler material 1300 .

패키지 몸체(1100)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 발광 소자(1200)의 주위에 경사면이 배치되어 광추출 효율을 높일 수 있다.The package body 1100 may be formed of a silicon material, a synthetic resin material, or a metal material, and an inclined surface may be disposed around the light emitting device 1200 to increase light extraction efficiency.

제1 전극층(1110) 및 제2 전극층(1120)은 패키지 몸체(1100)에 설치된다. 제1 전극층(1110) 및 제2 전극층(1120)은 서로 전기적으로 분리되며, 발광 소자(1200)에 전원을 제공한다. 또한, 제1 전극층(1110) 및 제2 전극층(1120)은 발광 소자(1200)에서 발생된 광을 반사시켜 광 효율을 증가시킬 수 있으며, 발광 소자(1200)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.The first electrode layer 1110 and the second electrode layer 1120 are installed in the package body 1100. The first electrode layer 1110 and the second electrode layer 1120 are electrically isolated from each other and provide power to the light emitting device 1200. The first electrode layer 1110 and the second electrode layer 1120 may reflect the light generated from the light emitting device 1200 to increase the light efficiency and may be configured to discharge heat generated in the light emitting device 1200 to the outside It can also play a role.

발광 소자(1200)는 제1 전극층(1110) 및 제2 전극층(1120)과 전기적으로 연결된다. 발광 소자(1200)는 패키지 몸체(1100) 상에 설치되거나 제1 전극층(1110) 또는 제2 전극층(1120) 상에 설치될 수 있다.The light emitting device 1200 is electrically connected to the first electrode layer 1110 and the second electrode layer 1120. The light emitting device 1200 may be mounted on the package body 1100 or on the first electrode layer 1110 or the second electrode layer 1120.

발광 소자(1200)는 제1 전극층(1110) 및 제2 전극층(1120)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.The light emitting device 1200 may be electrically connected to the first electrode layer 1110 and the second electrode layer 1120 by a wire, a flip chip, or a die bonding method.

충진재(1300)는 발광 소자(1200)를 포위하여 보호할 수 있도록 배치될 수 있다. 또한, 충진재(1300)에는 형광체(1310)가 포함되어 발광 소자(1200)에서 방출된 광의 파장을 변화시킬 수 있다.The filler 1300 may be disposed so as to surround and protect the light emitting device 1200. The filler 1300 may include a phosphor 1310 to change the wavelength of the light emitted from the light emitting device 1200.

발광 소자 패키지(1000)는 상기에 개시된 실시 형태들의 발광 소자 중 적어도 하나를 하나 또는 복수 개로 탑재할 수 있으며, 이에 대해 한정하지는 않는다.The light emitting device package 1000 may be mounted with one or more than one of the light emitting devices of the above-described embodiments, but the present invention is not limited thereto.

실시 형태에 따른 발광 소자 패키지(1000)는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지(1000)의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지(1000), 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. A plurality of light emitting device packages 1000 according to embodiments may be arranged on a substrate, and a light guide plate, a prism sheet, a diffusion sheet, and the like may be disposed on the light path of the light emitting device package 1000. The light emitting device package 1000, the substrate, and the optical member can function as a light unit.

또 다른 실시 형태는 상술한 실시 형태들에 기재된 반도체 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.Another embodiment may be implemented as a display device, an indicating device, a lighting system including the semiconductor light emitting device or the light emitting device package described in the above embodiments, for example, the lighting system may include a lamp, have.

이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시 될 수 있다는 것을 이해할 수 있을 것이다. It will be apparent to those skilled in the art that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof.

그러므로, 이상에서 기술한 실시 형태는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It is therefore to be understood that the embodiments described above are illustrative and not restrictive in all aspects and that the scope of the invention is indicated by the appended claims rather than the foregoing description, And all changes or modifications derived from equivalents thereof should be construed as being included within the scope of the present invention.

200, 300, 400: 발광 소자
210, 310, 410: 도전성 기판
220, 320, 420: 제1 도전층
230, 330, 430: 제2 도전층
233, 333, 433: 전극 패드부
240, 340, 440: 제1 반도체층
250, 350, 450: 제2 반도체층
260, 360, 460: 활성층
270, 370, 470: 절연층
280, 380, 480: 패시베이션층200, 300, 400: Light emitting element
210, 310, 410: conductive substrate
220, 320, 420: first conductive layer
230, 330, 430: a second conductive layer
233, 333, and 433:
240, 340, 440: a first semiconductor layer
250, 350, 450: a second semiconductor layer
260, 360, 460:
270, 370, 470: insulating layer
280, 380, 480: passivation layer

Claims (12)

도전성 기판; 및
상기 도전성 기판 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치된 제2 도전층, 상기 제2 도전층 상에 배치된 제2 반도체층, 상기 제2 반도체층 상에 배치된 활성층, 상기 활성층 상에 배치된 제1 반도체층, 및 절연층을 포함하는 발광 구조물을 포함하고,
상기 제1 도전층은, 상기 제2 도전층, 상기 제2 반도체층 및 상기 활성층을 관통하고 상기 제1 반도체층의 일정 영역까지 돌출하여, 상기 제1 반도체층과 전기적으로 연결되도록 형성된 복수의 비아홀을 포함하고,
상기 절연층은, 상기 제1 도전층과 상기 제2 도전층 사이, 및 상기 비아홀의 측벽에 배치되고,
상기 복수의 비아홀 중 서로 이웃하는 적어도 한 쌍의 비아홀은 높이 차를 갖도록 형성된 것을 특징으로 하는 발광 소자.A conductive substrate; And
A second conductive layer disposed on the first conductive layer, a second semiconductor layer disposed on the second conductive layer, an active layer disposed on the second semiconductor layer, A first semiconductor layer disposed on the active layer, and a light-emitting structure including an insulating layer,
The first conductive layer may include a plurality of via holes formed to penetrate the second conductive layer, the second semiconductor layer, and the active layer and protrude to a predetermined region of the first semiconductor layer, / RTI >
Wherein the insulating layer is disposed between the first conductive layer and the second conductive layer and on a side wall of the via hole,
And at least a pair of adjacent via holes among the plurality of via holes are formed to have a height difference. 도전성 기판; 및
상기 도전성 기판 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치된 제2 도전층, 상기 제2 도전층 상에 배치된 제2 반도체층, 상기 제2 반도체층 상에 배치된 활성층, 상기 활성층 상에 배치된 제1 반도체층, 및 절연층을 포함하는 발광 구조물을 포함하고,
상기 제1 도전층은, 상기 제2 도전층, 상기 제2 반도체층 및 상기 활성층을 관통하고 상기 제1 반도체층의 일정 영역까지 돌출하여, 상기 제1 반도체층과 전기적으로 연결되도록 형성된 복수의 비아홀을 포함하고,
상기 절연층은, 상기 제1 도전층과 상기 제2 도전층 사이, 및 상기 비아홀의 측벽에 배치되고,
상기 제2 도전층은, 상기 제2 반도체층과 계면을 이루는 표면 중 일부가 노출된 영역을 구비하며, 상기 노출된 영역 상에 배치된 전극 패드부를 포함하고,
상기 복수의 비아홀은 상기 전극 패드부를 기준으로 멀어질수록 점차 낮게 형성된 것을 특징으로 하는 발광 소자.A conductive substrate; And
A second conductive layer disposed on the first conductive layer, a second semiconductor layer disposed on the second conductive layer, an active layer disposed on the second semiconductor layer, A first semiconductor layer disposed on the active layer, and a light-emitting structure including an insulating layer,
The first conductive layer may include a plurality of via holes formed to penetrate the second conductive layer, the second semiconductor layer, and the active layer and protrude to a predetermined region of the first semiconductor layer, / RTI >
Wherein the insulating layer is disposed between the first conductive layer and the second conductive layer and on a side wall of the via hole,
Wherein the second conductive layer includes an electrode pad portion disposed on the exposed region, the exposed portion having an exposed portion of a surface of the second semiconductor layer,
Wherein the plurality of via holes are formed to be gradually lower as the distance from the electrode pad portion increases. 도전성 기판; 및
상기 도전성 기판 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치된 제2 도전층, 상기 제2 도전층 상에 배치된 제2 반도체층, 상기 제2 반도체층 상에 배치된 활성층, 상기 활성층 상에 배치된 제1 반도체층, 및 절연층을 포함하는 발광 구조물을 포함하고,
상기 제1 도전층은, 상기 제2 도전층, 상기 제2 반도체층 및 상기 활성층을 관통하고 상기 제1 반도체층의 일정 영역까지 돌출하여, 상기 제1 반도체층과 전기적으로 연결되도록 형성된 복수의 비아홀을 포함하고,
상기 절연층은, 상기 제1 도전층과 상기 제2 도전층 사이, 및 상기 비아홀의 측벽에 배치되고,
상기 제2 도전층은, 상기 제2 반도체층과 계면을 이루는 표면 중 일부가 노출된 영역을 구비하며, 상기 노출된 영역 상에 배치된 전극 패드부를 포함하고,
상기 복수의 비아홀은 상기 전극 패드부를 기준으로 멀어질수록 점차 높게 형성된 것을 특징으로 하는 발광 소자.A conductive substrate; And
A second conductive layer disposed on the first conductive layer, a second semiconductor layer disposed on the second conductive layer, an active layer disposed on the second semiconductor layer, A first semiconductor layer disposed on the active layer, and a light-emitting structure including an insulating layer,
The first conductive layer may include a plurality of via holes formed to penetrate the second conductive layer, the second semiconductor layer, and the active layer and protrude to a predetermined region of the first semiconductor layer, / RTI >
Wherein the insulating layer is disposed between the first conductive layer and the second conductive layer and on a side wall of the via hole,
Wherein the second conductive layer includes an electrode pad portion disposed on the exposed region, the exposed portion having an exposed portion of a surface of the second semiconductor layer,
Wherein the plurality of via holes are formed to be gradually higher as the distance from the electrode pad portion increases. 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 활성층의 누설 전류를 억제하기 위해, 상기 발광 구조물의 측벽에 배치된 패시베이션층을 더 포함하는, 발광 소자.4. The method according to any one of claims 1 to 3,
Further comprising a passivation layer disposed on a sidewall of the light emitting structure to suppress a leakage current of the active layer. 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 도전성 기판은, Au, Ni, Al, Cu, W, Si, Se, 및 GaAs 중 하나 이상의 물질을 포함하는, 발광 소자.4. The method according to any one of claims 1 to 3,
Wherein the conductive substrate comprises at least one of Au, Ni, Al, Cu, W, Si, Se, and GaAs. 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제1 도전층은, Ag, Al, Au, Pt, Ti, Cr, 및 W 중 하나 이상의 물질을 포함하는, 발광 소자.4. The method according to any one of claims 1 to 3,
Wherein the first conductive layer comprises at least one of Ag, Al, Au, Pt, Ti, Cr, and W. 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제2 도전층은, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd, Ag, Al, Ir 중 적어도 하나를 포함하는, 발광 소자.4. The method according to any one of claims 1 to 3,
The second conductive layer may be formed of one selected from the group consisting of ITO (indium tin oxide), IZO (indium zinc oxide), IZTO (indium zinc tin oxide), IAZO (indium aluminum zinc oxide), IGZO (indium gallium zinc oxide) ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO, Pt, NiO, RuOx, RuOx, RuOx / ITO, AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO , Au, Rh, Pd, Ag, Al, and Ir. 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제2 도전층은 상기 활성층으로부터 발생된 빛을 반사시키는, 발광 소자.4. The method according to any one of claims 1 to 3,
And the second conductive layer reflects light generated from the active layer. 제2항 또는 제3항에 있어서,
상기 전극 패드부는 발광 소자의 모서리에 배치된, 발광 소자.The method according to claim 2 or 3,
And the electrode pad portion is disposed at an edge of the light emitting element. 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 복수의 비아홀 간의 간격은 100 μm 내지 400 μm인, 발광 소자.4. The method according to any one of claims 1 to 3,
Wherein a distance between the plurality of via holes is 100 占 퐉 to 400 占 퐉. 제2항에 있어서,
상기 복수의 비아홀 간의 간격은 상기 전극 패드부를 기준으로 멀어질수록 점차 좁게 형성된, 발광 소자.3. The method of claim 2,
Wherein a distance between the plurality of via holes is gradually narrower as the distance from the electrode pad portion increases. 제3항에 있어서,
상기 복수의 비아홀 간의 간격은 상기 전극 패드부를 기준으로 멀어질수록 점차 넓게 형성된, 발광 소자.The method of claim 3,
And the spacing between the plurality of via holes is gradually widened with distance from the electrode pad portion.
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