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KR101701667B1 - 트렌치 게이트 전극을 이용하는 ｉｇｂｔ - Google Patents

트렌치 게이트 전극을 이용하는 ｉｇｂｔ Download PDF

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KR101701667B1
KR101701667B1 KR1020157031215A KR20157031215A KR101701667B1 KR 101701667 B1 KR101701667 B1 KR 101701667B1 KR 1020157031215 A KR1020157031215 A KR 1020157031215A KR 20157031215 A KR20157031215 A KR 20157031215A KR 101701667 B1 KR101701667 B1 KR 101701667B1
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KR
South Korea
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region
gate electrode
trench gate
emitter
semiconductor substrate
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준 오카와라
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도요타 지도샤（주）
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Publication date
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Abstract

반도체 기판을 평면에서 보았을 때 트렌치 게이트 전극이 굴곡되어 있는 IGBT 이고, 트렌치 게이트 전극의 굴곡부의 내측에 위치함과 함께 반도체 기판의 표면에 임하는 위치에 에미터 영역과 동일 도전형의 내측 반도체 영역이 형성되어 있다. 트렌치 게이트 전극이 굴곡되어 있기 때문에, 온시의 정공 밀도가 상승하여 전도도 변조 현상이 활발화되어 온 전압이 저하된다. 턴 오프시에는 내측 반도체 영역이 정공의 이동 경로에 영향을 미쳐, 정공이 보디 영역을 이동하는 거리가 단축된다. 턴 오프시에 정공이 보디 콘택트 영역으로 빠지기 쉽다. 온시의 전류 밀도를 높이는 것과 래치 업을 방지하는 것이 양립된다.

Description

트렌치 게이트 전극을 이용하는 ＩＧＢＴ{IGBT USING TRENCH GATE ELECTRODE}
본 명세서에서는, 트렌치 게이트 전극을 이용하는 IGBT 에 관한 기술을 개시 한다.
특허문헌 1 에, 반도체 기판을 평면에서 보았을 때, 트렌치 게이트 전극이 굴곡되어 있는 IGBT 가 개시되어 있다. 트렌치 게이트 전극이 직선 상을 연장하고 있는 경우에 비해, 트렌치 게이트 전극이 굴곡되어 있으면, 굴곡부의 내측에 위치하는 드리프트 영역에 있어서의 정공 밀도가 증대되어, 전도도 변조 현상이 활발화되고, IGBT 의 온 전압이 저하된다. 또한 특허문헌 1 은 본 출원의 출원 시점에서는 공개되어 있지 않았다.
IGBT 의 경우, 온 전압이 낮을 뿐만 아니라, 트렌치 게이트 전극의 전압을 오프 전압으로 전환했을 때 에미터와 콜렉터 사이가 오프될 필요가 있다. 본 명세서에서는, 트렌치 게이트 전극의 전압을 오프 전압으로 전환한 후에도 에미터와 콜렉터 사이에 전류가 계속 흐르는 현상을 래치 업이라고 한다. IGBT 에서는 래치 업이 발생하지 않도록 할 필요가 있다.
일본 특허출원 2011-052100호에 첨부되어 있는 명세서와 도면
IGBT 에 래치 업이 발생하지 않도록 하기 위해, 포화 전류를 억제하고, 턴 오프시에 정공이 에미터 전극으로 빠지기 쉽도록 하는 설계가 채용되어 있다. 상기한 트렌치 게이트 전극, 즉 굴곡된 트렌치 게이트 전극을 이용하면, 전류 밀도가 상승하여, 래치 업 현상이 발생하기 쉬워진다. 굴곡된 트렌치 게이트 전극을 이용하여 온 전압을 저하시키는 기술을 실용화하기 위해서는, 래치 업을 방지하는 새로운 기술이 필요하다. 즉, 턴 오프시에 정공이 에미터 전극으로 빠지기 쉽도록 하는 새로운 기술이 필요하다.
본 명세서에서는, 굴곡된 트렌치 게이트 전극을 이용하는 IGBT 에 있어서, 턴 오프시에 정공이 에미터 전극으로 빠지기 쉬워지는 구조를 개시하고, 이로써 래치 업의 발생을 방지하는 기술을 개시한다. 이 기술에 의해, 래치 업의 발생을 방지하면서 트렌치 게이트 전극을 굴곡시키는 것이 가능해져, IGBT 의 온 전압을 저감시킬 수 있다.
본 명세서에서 개시하는 IGBT 에서는, 반도체 기판의 표면을 평면에서 보았을 때 트렌치 게이트 전극이 굴곡되어 있다. 트렌치 게이트 전극의 굴곡부의 내측에 위치함과 함께 반도체 기판의 표면에 임하는 위치에, 에미터 영역과 동일 도전형 (따라서 베이스 내지 보디 영역과는 반대 도전형) 의 반도체 영역 (이하에서는 내측 반도체 영역이라고 한다) 이 형성되어 있고, 그 내측 반도체 영역을 플로팅 상태로 한다. 즉, 내측 반도체 영역은, 에미터 전극과도 트렌치 게이트 전극과도 콜렉터 전극과도 도통되어 있지 않다.
IGBT 의 트렌치 게이트 전극의 전압을 오프 전압으로 전환한 경우, 드리프트 내지 벌크 영역 (이하에서는 드리프트 영역이라고 한다) 에 축적되어 있던 정공은, 트렌치 게이트 전극을 따라 보디 내지 베이스 영역 (이하에서는 보디 영역이라고 한다) 을 이동하여, 보디 콘택트 영역으로부터 에미터 전극으로 빠진다. 보디 영역은, 트렌치 게이트 전극에 온 전압을 인가했을 때 반전층이 형성하는 불순물 농도일 필요가 있는 점에서, 불순물 농도가 낮고, 정공이 이동하기 어렵다 (이하에서는 보디 영역을 보디 콘택트 영역으로부터 구별하기 위해, 보디 영역을 저농도 보디 영역이라고 하는 경우가 있다. 양자는 동일하다).
상기한 플로팅 상태에 있는 내측 반도체 영역을 준비하지 않으면, 턴 오프시에 정공이 고저항의 저농도 보디 영역을 이동하는 거리가 길어져, 정공이 에미터 전극으로 빠지기 어렵다. 그에 반해, 내측 반도체 영역을 준비하고, 그 내측 반도체 영역을 플로팅 상태로 놓아두면, 턴 오프시에 정공이 저농도 보디 영역을 이동하는 거리가 짧아져, 정공이 에미터 전극으로 빠지기 쉬워진다. 이 구조를 채용하면, 트렌치 게이트 전극을 굴곡시켜 도통시의 전류 밀도를 상승시킴과 동시에 래치 업 현상의 발생을 방지하는 것이 가능해진다.
내측 반도체 영역과 에미터 영역은 동일 조성인 것이 바람직하다. 에미터 영역 형성 공정에서 내측 반도체 영역을 형성하는 것이 가능해진다.
트렌치 게이트 전극의 상면을 덮는 층간 절연막을 형성하고, 그 층간 절연막에 의해 트렌치 게이트 전극과 에미터 전극을 절연하는 구조가 알려져 있다. 그 층간 절연막을, 내측 반도체 영역의 표면에까지 늘리는 것이 바람직하다. 그 층간 절연막에 의해 내측 반도체 영역과 에미터 전극이 절연된다. 제조 공정 수를 증가시키지 않고, 내측 반도체 영역을 플로팅 상태로 둘 수 있다.
온 전압을 저하시키려면, 트렌치 게이트 전극이 복수의 위치에서 굴곡되어 있는 것이 유리하다. 그러기 위해서는, T 자 형상이 늘어서 있는 패턴을 따라 트렌치 게이트 전극을 형성하는 것이 바람직하다. 굴곡부를 반도체 기판의 넓은 범위에 균일하게 분포시킬 수 있다.
반도체 기판을 평면에서 보았을 때 보디 콘택트 영역이 보디 영역에 의해 내측 반도체 영역으로부터 분리되어 있어도 되고, 보디 콘택트 영역이 보디 영역에 의해 게이트 절연막으로부터 분리되어 있어도 된다. IGBT 의 경우, 에미터 영역과 트렌치 게이트 전극이 게이트 절연막을 개재하여 대향되어 있을 필요가 있다. 또 에미터 영역과 트렌치 게이트 전극에는 불순물을 주입하여 저항을 낮출 필요가 있다. 인접한 2 영역에 상이한 도전형 불순물을 주입하면, 불순물 주입 범위의 편차에 의해 실효적인 불순물 농도가 불균일해져, 반도체 장치를 양산했을 때 반도체 장치군의 성능이 불균일한 원인이 된다. 에미터 영역과 트렌치 게이트 전극에는 동일 도전측의 불순물을 주입하는 것이 바람직하다. 이 결과, 트렌치 게이트 전극의 도전형과 보디 콘택트 영역의 도전형은 반대가 된다. 트렌치 게이트 전극에 게이트 절연막을 개재하여 대향되는 위치에 보디 콘택트 영역을 형성할 수 있다면, 턴 오프시의 정공의 빠짐이 개선되어, 래치 업 현상의 발생을 억제할 수 있다. 그러나 그러기 위해서는, 인접한 2 영역에 상이한 도전형 불순물을 주입할 필요가 생겨, 반도체 장치를 양산했을 때 성능이 불균일한 원인이 된다. 반도체 기판을 평면에서 보았을 때 보디 콘택트 영역이 보디 영역에 의해 내측 반도체 영역으로부터 분리되어 있는 구조, 혹은 보디 콘택트 영역이 보디 영역에 의해 게이트 절연막으로부터 분리되어 있는 구조이면, 인접한 2 영역에 상이한 도전형 불순물을 주입할 필요가 없다. 보디 콘택트 영역이 보디 영역에 의해 게이트 절연막으로부터 분리되어 있는 구조에 대해 내측 반도체 영역을 부가하는 기술에 의하면, 온 전압이 낮아 래치 업이 발생하기 어려움과 함께, 성능의 편차가 억제된 반도체 장치군을 양산할 수 있다.
도 1 은 제 1 실시예의 IGBT 의 반도체 기판을 평면에서 본 도면. 범위 X 는 에미터 전극과 층간 절연막을 제거한 평면도를 나타내고, 범위 Y 는 에미터 전극을 제거한 평면도를 나타낸다.
도 2(1) 은 도 1 의 Ⅱ-Ⅱ 선의 단면도. 도 2(2) 는 기존의 IGBT 의 단면도.
도 3 은 제 2 실시예의 IGBT 의 반도체 기판을 평면에서 본 도면.
도 4 는 도 3 의 Ⅳ-Ⅳ 선의 단면도.
도 5 는 제 3 실시예의 IGBT 의 반도체 기판을 평면에서 본 도면.
도 6 은 굴곡된 트렌치 게이트 전극의 패턴 1 을 예시하는 도면.
도 7 은 굴곡된 트렌치 게이트 전극의 패턴 2 를 예시하는 도면.
도 8 은 굴곡된 트렌치 게이트 전극의 패턴 3 을 예시하는 도면.
도 9 는 굴곡된 트렌치 게이트 전극의 패턴 4 를 예시하는 도면.
도 10 은 굴곡된 트렌치 게이트 전극의 패턴 5 를 예시하는 도면.
도 11 은 굴곡된 트렌치 게이트 전극의 패턴 6 을 예시하는 도면.
도 12 는 굴곡된 트렌치 게이트 전극의 패턴 7 을 예시하는 도면.
도 13 은 굴곡된 트렌치 게이트 전극의 패턴 8 을 예시하는 도면.
도 14 는 굴곡된 트렌치 게이트 전극의 패턴 9 를 예시하는 도면.
(제 1 실시예)
도 1 은, 제 1 실시예의 IGBT (30) 의 반도체 기판 (2) 을 평면에서 본 도면이고, 도 2 의 (1) 은, 도 1 의 Ⅱ-Ⅱ 선의 단면도이다. 도 1 에 있어서, 범위 X 는 에미터 전극과 층간 절연막을 제거한 평면도를 나타내고, 범위 Y 는 에미터 전극을 제거한 평면도를 나타낸다. 도 3 과 도 5 에서도 동일하다. IGBT (30) 는, 반도체 기판 (2) 과, 반도체 기판 (2) 의 표면 (2a) 에 형성되어 있는 에미터 전극 (24) 과, 반도체 기판 (2) 의 이면 (2b) 에 형성되어 있는 콜렉터 전극 (26) 을 구비하고 있다. 에미터 전극 (24) 과 콜렉터 전극 (26) 은 금속으로 형성되어 있다. 반도체 기판 (2) 에는 하기의 영역이 형성되어 있다.
에미터 영역 (10) : 반도체 기판 (2) 의 표면 (2a) 의 일부 범위에 임하는 위치에 형성되어 있다. n 형 불순물이 고농도로 도프되어 있고, 에미터 전극 (24) 과 오믹 접촉된다.
보디 콘택트 영역 (8) : 반도체 기판 (2) 의 표면 (2a) 의 일부의 범위에 임하는 위치에 형성되어 있다. p 형 불순물이 고농도로 도프되어 있고, 에미터 전극 (24) 과 오믹 접촉된다. 베이스 컨택트 영역이라고 칭해지는 경우도 있지만, 본 명세서에서는 보디 콘택트 영역이라고 한다. 에미터 영역 (10) 이 반도체 기판 (2) 의 표면 (2a) 에 임하는 범위와, 보디 콘택트 영역 (8) 이 반도체 기판 (2) 의 표면 (2a) 에 임하는 범위는 상이하다.
내측 반도체 영역 (6) : 에미터 영역 (10) 과 동일 조성이며 동일 깊이로 형성되어 있다. 도 1 에 나타내는 바와 같이, 후기하는 트렌치 게이트 전극 (18) 의 굴곡부의 내측에 위치함과 함께, 반도체 기판 (2) 의 표면 (2a) 의 일부 범위에 임하는 위치에 형성되어 있다.
보디 영역 (12) : 에미터 영역 (10) 과 보디 콘택트 영역 (8) 과 내측 반도체 영역 (6) 에 접함과 함께, 그것들의 영역 (10, 8, 6) 보다 심부에 이르러 있다. p 형 불순물이 저농도로 도프되어 있다. 베이스 영역이라고 칭해지는 경우도 있지만, 본 명세서에서는 보디 영역이라고 한다. 에미터 영역 (10) 과 보디 콘택트 영역 (8) 과 내측 반도체 영역 (6) 이 형성되어 있지 않은 범위에서는, 보디 영역 (12) 이 반도체 기판 (2) 의 표면 (2a) 에 임해 있다.
드리프트 영역 (20) : 보디 영역 (12) 과 후기하는 콜렉터 영역 (22) 을 분리하고 있다. n 형 불순물이 저농도로 도프되어 있는 반도체 기판 (2) 이, 가공되지 않은 채로 남아 있는 영역이며, 벌크 영역이라고 칭해지는 경우도 있다. 본 명세서에서는 드리프트 영역이라고 한다.
콜렉터 영역 (22) : 반도체 기판 (2) 의 이면 (2b) 에 임하는 위치에 형성되어 있다. p 형 불순물이 고농도로 도프되어 있고, 콜렉터 전극 (26) 과 오믹 접촉된다.
반도체 기판 (2) 의 표면 (2a) 으로부터 깊이 방향으로 연장되는 트렌치 (14) 가 형성되어 있다. 트렌치 (14) 는, 표면 (2a) 으로부터 보디 영역 (12) 을 관통하여 드리프트 영역 (20) 에 이르러 있다. 트렌치 (14) 는, 반도체 기판 (2) 을 평면에서 보았을 때, 단위가 되는 T 자 형상 (트렌치 부분 (14a, 14b, 14c) 참조) 을, X 방향으로도 Y 방향으로도 늘어 놓은 패턴으로 형성되어 있다. 예를 들어, 트렌치 부분 (14a, 14c) 을 관찰하면, 트렌치 (14) 는 굴곡되어 있다. 참조 번호 32 로 나타내는 위치는, 굴곡부의 내측에 위치할 수 있다. 마찬가지로, 참조 번호 34 로 나타내는 위치는, 트렌치 부분 (14b, 14c) 간의 굴곡부의 내측에 위치하고 있고, 참조 번호 36 으로 나타내는 위치는, 트렌치 부분 (14d, 14c) 간의 굴곡부의 내측에 위치하고 있고, 참조 번호 38 로 나타내는 위치는, 트렌치 부분 (14e, 14c) 간의 굴곡부의 내측에 위치할 수 있다. 트렌치 부분 (14b, 14c, 14e, 14f) 에 의해 장방형의 범위가 형성되어 있다. IGBT (30) 는, 각 장방형의 범위를 단위로 하여 구성되어 있다고 할 수도 있다. 각 장방형의 범위를 본 명세서에서는 셀이라고 한다. 셀은 4 개의 정상점을 기다려, 각 정상점에 내측 반도체 영역 (6) 이 형성되어 있다.
트렌치 (14) 의 측벽과 바닥면 (총칭하여 벽면이라고 한다) 은, 게이트 절연막 (16) 으로 피복되어 있다. 그 내측에 트렌치 게이트 전극 (18) 이 충전되어 있다. 게이트 절연막 (16) 은 산화 실리콘으로 형성되어 있고, 트렌치 게이트 전극 (18) 은 불순물을 도프한 폴리 실리콘으로 형성되어 있다.
도 1 의 참조 번호 10a 로 나타내는 위치에서는, 에미터 영역 (10) 이 게이트 절연막 (16) 을 개재하여 트렌치 게이트 전극 (18) 과 마주보고 있다. 위치 (10a) 에 있는 에미터 영역 (10) 과 드리프트 영역 (20) 을 깊이 방향에 있어서 분리하고 있는 보디 영역 (12) 도, 게이트 절연막 (16) 을 개재하여 트렌치 게이트 전극 (18) 과 마주보고 있다. 에미터 영역 (10) 은 n 형이고, 보디 영역 (12) 은 p 형이고, 드리프트 영역 (20) 은 n 형이며, 통상시에는, 에미터 영역 (10) 과 드리프트 영역 (20) 은 도통되지 않는다. 그러나, 트렌치 게이트 전극 (18) 에 정의 전압을 인가하면, 게이트 절연막 (16) 을 개재하여 트렌치 게이트 전극 (18) 과 마주보고 있는 범위의 보디 영역 (12) 이 n 형으로 반전되고, 에미터 영역 (10) 과 드리프트 영역 (20) 이 도통된다.
참조 번호 4 는, 트렌치 게이트 전극 (18) 의 상면을 덮고 있는 층간 절연막이고, 트렌치 게이트 전극 (18) 과 에미터 전극 (24) 을 절연하고 있다. 층간 절연막 (4) 은, 내측 반도체 영역 (6) 의 상면도 덮고 있어, 내측 반도체 영역 (6) 과 에미터 전극 (24) 을 절연하고 있다. 내측 반도체 영역 (6) 은, 층간 절연막 (4) 에 의해 에미터 전극 (24) 으로부터 절연되어 있고, 게이트 절연막 (16) 에 의해 트렌치 게이트 전극 (18) 으로부터 절연되어 있고, IGBT (30) 의 오프시에는 pn 접합에 의해 콜렉터 전극 (26) 으로부터 절연되어 있다. IGBT (30) 가 오프인 동안, 내측 반도체 영역 (6) 은 플로팅 상태에 있다. 참조 번호 4a 는, 층간 절연막 (4) 에 형성되어 있는 개공 (開孔) 을 나타내고 있다. 개공 (4a) 에 의해, 에미터 영역 (10) 과 보디 콘택트 영역 (8) 은 에미터 전극 (24) 에 도통되어 있다.
가상선으로 나타내는 층 (40) 은 n 형층이며, p 형의 보디 영역 (12) 에 중간 깊이로 형성되어 있다. n 형층 (40) 에 의해, 보디 영역 (12) 은, 상부 영역과 하부 영역으로 이분되어 있다. n 형층 (40) 은 생략 가능하다.
도 1 에 나타내는 바와 같이, 트렌치 게이트 전극 (18) 에 인접한 위치에는, 에미터 영역 (10) 과 내측 반도체 영역 (6) 이 형성되어 있다. 이것들은 모두 n 형이며, 불순물 주입 범위가 불균일해도 실효적 불순물 농도에 미치는 영향은 작다. 보디 콘택트 영역 (8) 과 트렌치 게이트 전극 (18) 은, 상이한 도전형이지만, 양자는 보디 영역 (12) 에 의해 분리되어 있고, 인접한 2 영역에 상이한 도전형 불순물을 주입할 필요는 없다. 도 1 의 구조는, 인접한 2 영역에 상이한 도전형 불순물을 주입하지 않고 제조할 수 있다. 트렌치 게이트 전극 (18) 과 보디 영역 (12) 은 인접해 있지만, 보디 영역 (12) 의 불순물 주입 농도는 낮아, 반대 도전형인 트렌치 게이트 전극 (18) 과 보디 영역 (12) 이 인접해 있는 것이 반도체 장치의 성능에 큰 영향을 미치는 경우는 없다.
도 2(1) 의 화살표 A 는, 턴 오프시의 정공의 이동 경로를 나타내고 있다. n 형의 내측 반도체 영역 (6) 과 p 형의 보디 영역 (12) 사이에 있는 np 장벽에 의해, 정공은 내측 반도체 영역 (6) 을 피하는 경로를 이동한다.
도 2(2) 는, n 형의 내측 반도체 영역 (6) 이 형성되어 있지 않은 경우를 나타내고, 턴 오프시에는 정공이 이동 경로 B 를 따라 이동한다. 즉, 정공은 게이트 전극 (18) 을 따라 이동하고, 반도체 기판 (2) 의 표면 (2a) 의 근방을 표면 (2a) 을 따라 이동하여 보디 콘택트 영역 (8) 에 이른다.
도 2 의 (1) 과 (2) 를 비교하면 명백하게, 화살표 A 의 거리는 짧고, 화살표 B 의 거리는 길다. 즉, n 형의 내측 반도체 영역 (6) 을 형성하지 않으면, 불순물 농도가 낮아 저항이 높은 보디 영역 (12) 을 정공이 이동하는 거리가 긴데 반해, n 형의 내측 반도체 영역 (6) 을 형성하면, 보디 영역 (12) 을 정공이 이동하는 거리가 짧아진다. n 형의 내측 반도체 영역 (6) 을 형성하면, 턴 오프시에 정공이 보디 콘택트 영역 (8) 으로 빠지기 쉬워, 래치 업되기 어려워진다.
IGBT (30) 는, 콜렉터 전극 (26) 을 정전압으로 접속하고, 에미터 전극 (24) 을 접지하여 사용한다.
트렌치 게이트 전극 (18) 에 정전압을 가하지 않으면, n 형의 에미터 영역 (10) 과 n 형의 드리프트 영역 (20) 사이가 p 형의 보디 영역 (12) 에 의해 분리되어 IGBT (30) 는 오프된다.
트렌치 게이트 전극 (18) 에 정전압을 가하면, n 형의 에미터 영역 (10) 과 n 형의 드리프트 영역 (20) 을 분리하고 있는 보디 영역 (12) 중, 게이트 절연막 (16) 을 개재하여 트렌치 게이트 전극 (18) 에 대향되어 있는 범위가 n 형으로 반전되어 채널이 형성된다. 그 결과, 전자가 에미터 전극 (24) 으로부터 에미터 영역 (10) 과 채널을 개재하여 드리프트 영역 (20) 으로 이동하고, 정공이 콜렉터 전극 (26) 으로부터 콜렉터 영역 (22) 을 개재하여 드리프트 영역 (20) 으로 이동한다. 드리프트 영역 (20) 에서 전도도 변조 현상이 발생하여, IGBT (30) 가 도통된다. IGBT (30) 에서는, 트렌치 게이트 전극 (18) 이 굴곡되어 있다. 굴곡부의 내측에 위치하는 드리프트 영역에 있어서의 정공 밀도가 상승하여, 전도도 변조 현상이 활발화된다. 트렌치 게이트 전극 (18) 을 굴곡시킴으로써, IGBT (30) 의 온 전압이 저하된다.
IGBT (30) 를 다시 오프시킬 때에는, 트렌치 게이트 전극 (18) 에 정전압을 인가하는 것을 그만둔다. 본 명세서에서는, 온으로부터 오프 상태로 변화시키는 것을 턴 오프라고 한다. IGBT 는 사이리스터 구조를 구비하고 있어, 트렌치 게이트 전극에 정전압을 인가하는 것을 그만두어도 에미터 전극과 콜렉터 전극 사이를 전류가 계속 흐르는 래치 업 현상이 발생하기 쉽다. IGBT (30) 에서는, 도 2 (1) (2) 를 참조하여 설명한 바와 같이, 턴 오프 했을 때 정공이 보디 콘택트 영역 (8) 을 거쳐 에미터 전극 (24) 으로 빠져나가기 쉬워, 래치 업되지 않도록 설계되어 있다.
(제 2 실시예)
이하에서는 제 1 실시예와 상이한 점만을 설명하고, 중복 설명을 생략한다. 제 3 실시예 이하에서도 동일하다.
도 3 에 나타내는 바와 같이, 제 2 실시예에서는, 보디 콘택트 영역 (8) 에 의해 에미터 영역 (10) 이 2 개의 영역 (10b, 10c) 으로 분리되어 있다. 그 경우에도, 내측 반도체 영역 (6) 을 형성함으로써 래치 업의 발생을 방지할 수 있다.
(제 3 실시예)
도 5 에 나타내는 바와 같이, 제 3 실시예에서는, 보디 콘택트 영역 (8) 에 의해 에미터 영역 (10) 이 4 개의 영역 (10d, 10e, 10f, 10g) 으로 분리되어 있다. 본 실시예에서는, 트렌치 게이트 전극 (18) 에 대향하여 채널에 전자를 공급하는 에미터 영역이 4 군데에 형성되어 있어, 온 전압이 낮다. 한층 래치 업되기 쉬워지지만, 그 경우에도, 내측 반도체 영역 (6) 을 형성함으로써 래치 업의 발생을 방지할 수 있다.
(굴곡되는 트렌치 게이트 전극의 예시)
도 6 내지 도 14 는, 굴곡되는 트렌치 게이트 전극의 예를 나타내고 있다. 동그라미로 나타낸 위치가, 굴곡부의 내측에 위치하는 범위를 나타내고 있다. 동그라미로 나타낸 코너부에 내측 반도체 영역 (6) 을 형성함으로써 래치 업의 발생을 방지할 수 있다. 도 13, 14 의 참조 번호 18a 는, 더미 트렌치이다. 여기서 말하는 더미 트렌치는, 트렌치 게이트 전극 (18) 과 동일한 구조를 구비하고 있지만, 게이트 전압 조정 회로에 접속되어 있지 않고, 플로팅 상태에 있는 것을 말한다. 도 13 에 나타내는 바와 같이, 더미 트렌치 (18a) 의 굴곡부의 내측에 위치하는 범위에도 내측 반도체 영역 (6) 을 형성해도 된다. 혹은 더미 트렌치 (18a) 에 대해서는, 내측 반도체 영역 (6) 을 형성하지 않아도 되다. 상기에서는, 보디 영역과 컨택트 영역이 p 형인 경우를 설명했지만, 반대 도전형이어도 된다.
상기 실시예에서는, 에미터 영역 (10) 과 내측 반도체 영역 (6) 이 동일 조성이며 동일 깊이로 형성되어 있다. 에미터 영역 (10) 과 내측 반도체 영역 (6) 을 동시에 형성할 수 있다. 또, 트렌치 게이트 전극 (18) 과 에미터 전극 (24) 을 절연하는 층간 절연막 (4) 이, 내측 반도체 영역 (6) 과 에미터 전극 (24) 을 절연한다. 내측 반도체 영역 (6) 과 에미터 전극 (24) 을 절연하는 새로운 절연층을 추가할 필요가 없다. 이들 요인에 의해, 실시예의 IGBT 는 제조하기 쉽다.
이상, 본 실시예에 대하여 상세하게 설명했지만, 이것들은 예시에 지나지 않고, 특허청구범위를 한정하는 것은 아니다. 특허청구범위에 기재된 기술에는, 이상에 예시한 구체예를 여러 가지로 변형, 변경한 것이 포함된다.
본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것으로, 출원시 청구항에 기재된 조합에 한정되는 것은 아니다. 또, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성하는 것으로, 그 중 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.
2 : 반도체 기판
2a : 표면
2b : 이면
4 : 층간 절연막
4a : 개공
6 : 내측 반도체 영역 (n 형)
8 : 보디 콘택트 영역 (p 형)
10 : 에미터 영역 (n 형)
10a : 트렌치 게이트 전극 (18) 에 대향하는 범위
10b, 10c : 보디 콘택트 영역에 의해 분단되어 있는 에미터 영역
10d, 10e, 10f, 10g : 보디 콘택트 영역에 의해 분단되어 있는 에미터 영역
12 : 보디 영역 (베이스 영역) (p 형)
14 : 트렌치
14a, 14b, 14c, 14d, 14e, 14f : 트렌치의 부분
16 : 게이트 절연막
18 : 트렌치 게이트 전극
20 : 드리프트 영역 (벌크 영역) (n 형)
22 : 콜렉터 영역 (p 형)
24 : 에미터 전극
26 : 콜렉터 전극
30 : IGBT
32, 34, 36, 38 : 굴곡되는 트렌치의 내측에 위치하는 범위
A, B : 정공의 이동 경로
동그라미 : 굴곡되는 트렌치의 내측의 위치

Claims (6)

  1. IGBT 이고,
    반도체 기판과, 상기 반도체 기판의 표면에 형성되어 있는 에미터 전극과, 상기 반도체 기판의 이면에 형성되어 있는 콜렉터 전극을 구비하고 있고,
    상기 반도체 기판이,
    상기 반도체 기판의 표면에 임해 있는 에미터 영역과,
    상기 반도체 기판의 이면에 임해 있는 콜렉터 영역과,
    상기 에미터 영역에 접함과 함께 상기 에미터 영역보다 심부에 이르러 있는 보디 영역과,
    상기 보디 영역과 상기 콜렉터 영역을 분리하고 있는 드리프트 영역과,
    상기 반도체 기판의 표면에 임해 있는 보디 콘택트 영역을 구비하고 있고,
    상기 반도체 기판에,
    상기 반도체 기판의 표면으로부터 상기 드리프트 영역에 이르러 있는 트렌치와,
    상기 트렌치의 벽을 덮고 있는 게이트 절연막과,
    상기 트렌치의 내부를 충전하고 있는 트렌치 게이트 전극이 형성되어 있고,
    상기 트렌치 게이트 전극이 상기 게이트 절연막을 개재하여 상기 에미터 영역과 상기 보디 영역과 상기 드리프트 영역순으로 대향되어 있고,
    상기 에미터 영역과 상기 보디 콘택트 영역이 상기 에미터 전극에 도통되어 있고,
    상기 트렌치 게이트 전극이 상기 에미터 전극으로부터 절연되어 있고,
    상기 콜렉터 영역이 상기 콜렉터 전극에 도통되어 있고,
    상기 반도체 기판을 평면에서 보았을 때 상기 트렌치 게이트 전극이 굴곡되어 있고,
    상기 트렌치 게이트 전극의 굴곡부의 내측에 위치함과 함께 상기 반도체 기판의 표면에 임하는 위치에, 상기 에미터 영역과 동일 도전형의 내측 반도체 영역이 형성되어 있고,
    상기 내측 반도체 영역이 상기 에미터 전극과 도통되어 있지 않은 것을 특징으로 하는 IGBT.
  2. 제 1 항에 있어서,
    상기 내측 반도체 영역과 상기 에미터 영역이 동일 조성인 것을 특징으로 하는 IGBT.
  3. 제 1 항에 있어서,
    상기 내측 반도체 영역의 표면과 상기 트렌치 게이트 전극의 표면을 덮는 층간 절연막이 형성되어 있고,
    상기 층간 절연막에 의해, 상기 내측 반도체 영역과 상기 에미터 전극이 절연되어 있고, 상기 트렌치 게이트 전극과 상기 에미터 전극이 절연되어 있는 것을 특징으로 하는 IGBT.
  4. 제 1 항에 있어서,
    상기 반도체 기판을 평면에서 보았을 때 상기 트렌치 게이트 전극이 T 자 형상이 늘어서 있는 패턴을 제공하는 것을 특징으로 하는 IGBT.
  5. 제 1 항에 있어서,
    상기 반도체 기판을 평면에서 보았을 때 상기 보디 콘택트 영역이 상기 보디 영역에 의해 상기 내측 반도체 영역으로부터 분리되어 있는 것을 특징으로 하는 IGBT.
  6. 제 1 항에 있어서,
    상기 반도체 기판을 평면에서 보았을 때 상기 보디 콘택트 영역이 상기 보디 영역에 의해 상기 게이트 절연막으로부터 분리되어 있는 것을 특징으로 하는 IGBT.
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