KR101689458B1 - Semiconductor memory device and method for controlling semiconductor memory device - Google Patents
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Abstract
로우 버퍼에 대한 접근 제한 횟수를 조절하는 반도체 메모리 장치 및 반도체 메모리 제어 방법에 관한 기술이 개시된다. 개시된 반도체 메모리 장치 제어 방법은, 상기 반도체 메모리 장치에 대한 메모리 요청 빈도율과, 제1임계값을 비교하는 단계; 상기 비교 결과에 따라, 로우 버퍼에 대한 접근 제한 횟수를 동적으로 조절하는 단계; 및 상기 메모리 요청에 따라 활성화된 제1행 주소에 대한 로우 버퍼에서, 상기 제1행 주소에 대한 메모리 요청을 상기 조절된 접근 제한 횟수 이내에서 우선적으로 처리하는 단계를 포함한다.A semiconductor memory device and a semiconductor memory control method for controlling the number of access restrictions to a row buffer are disclosed. The disclosed semiconductor memory device control method includes: comparing a memory request frequency rate for the semiconductor memory device with a first threshold value; Dynamically adjusting the number of access restrictions to the row buffer according to the comparison result; And preferentially processing a memory request for the first row address within the adjusted number of accesses, in a row buffer for the first row address activated in response to the memory request.
Description
본 발명은 반도체 메모리 장치 및 반도체 메모리 제어 방법에 관한 것으로서, 더욱 상세하게는 로우 버퍼에 대한 접근 제한 횟수를 조절하는 반도체 메모리 장치 및 반도체 메모리 제어 방법에 관한 것이다.
BACKGROUND OF THE
디램(DRAM)의 동작은 기본적으로 액티베이션(activation), 프리차지(precharge), 읽기/쓰기(read/write), 그리고 리프레시(refresh)로 나눌 수 있다. 디램은 읽기/쓰기 동작을 수행 하기 앞서, 먼저 읽기/쓰기를 수행하려는 해당 행(row)이 반드시 오픈되어 있어야 하는데, 해당 행을 오픈하는 것을 액티베이션이라 한다. 액티베이션을 통해 선택된 행에 속한 셀들의 데이터가 로우 버퍼(row buffer, 또는 sense amplifier)에 실리게 되고 비로소 읽기/쓰기 동작은 이 로우 버퍼를 통해 수행된다. 프리차지 동작은 액티베이션 동작에 의해 활성화된 로우 버퍼를 다른 행의 접근을 위해 비활성화시키는 것을 의미한다. The operation of a DRAM is basically divided into activation, precharge, read / write, and refresh. Prior to performing a read / write operation, the DRAM must first open a corresponding row to perform a read / write operation, and opening the corresponding row is referred to as activation. Activation causes the data of the cells belonging to the selected row to be loaded into a row buffer (or sense amplifier) and the read / write operation is performed through this row buffer. The pre-charge operation means to deactivate the row buffer activated by the activation operation for accessing another row.
액티베이션은 다른 디램 동작과 비교하여 상대적으로 긴 시간이 걸리고 소비되는 전력 또한 크기 때문에 시스템의 메모리 접근 지역성(locality)에 따라 로우 버퍼를 오픈 페이지(open page) 또는 클로즈 페이지(close page) 정책으로 관리한다. 오픈 페이지 정책은 오픈된 행을 그대로 유지하여 다음 읽기/쓰기가 같은 행을 가리킬 경우 액티베이션이 필요치 않아 액티베이션에 따른 지연과 전력 소비를 방지할 수 있다. 클로즈 페이지 정책은 읽기/쓰기 동작 후에 프리차지 동작을 수행하는 정책으로, 메모리 접근 패턴이 다른 행을 자주 가리키는 경우 유리하다. Activation is relatively long compared to other DRAM operations and power consumption is also large, so the low buffer is managed as an open page or close page policy depending on the memory locality of the system . The open page policy keeps the open rows intact so that if the next read / write points to the same row, no activation is needed and latency and power consumption due to activation can be avoided. A close page policy is a policy that performs a precharge operation after a read / write operation, and is advantageous when the memory access pattern frequently points to another row.
리프레시 동작은 디램의 특성상 시간이 지남에 따라 셀의 전하가 누출되기 때문에 이를 방지하기 위하여 일정 주기로 데이터를 읽고 다시 쓰는 것을 말한다.The refresh operation is to read and rewrite the data at regular intervals in order to prevent the cell charges from leaking over time due to the characteristics of the DRAM.
디램의 성능 병목 현상과 큰 전력 소비 문제점을 해결하기 위해 많은 기법들이 연구되어왔고 그 중 가장 널리 사용되는 것이 로우 버퍼를 이용한 오픈 페이지 정책이다. 그리고 실제 시스템에서 메모리에 접근하는 주소들이 높은 지역성을 가지고 있으므로, 커맨드 큐(command queue)에 대기 중인 명령들 중 활성화된 로우 버퍼에 대한 명령을 우선적으로 실행하는 FR-FCFS (first ready-first come first serve) 스케줄링을 사용한다면 디램의 성능을 크게 향상시킬 수 있다．
A number of techniques have been studied to solve the performance bottleneck and large power consumption problems of DRAM, and the most widely used one is the open-page policy using low-buffer. Since the addresses of memory accesses in the real system have high locality, the first ready-first come first (FR-FCFS), which executes the instruction for the active low buffer among the commands queued in the command queue, serve scheduling can greatly improve the performance of the DRAM.
도 1은 오픈 페이지 정책 및 FR-FCFS 스케줄링에 따른 종래의 반도체 메모리 제어 방법을 설명하기 위한 도면이다.1 is a diagram for explaining a conventional semiconductor memory control method according to an open page policy and FR-FCFS scheduling.
반도체 메모리 장치는 기 설정된 로우 버퍼에 대한 접근 제한 횟수 이내로, 활성화된 로우 버퍼에 대한 메모리 요청을 우선적으로 처리한다. 로우 버퍼에 대한 접근 제한 횟수는 메모리 컨트롤러 설계시에 고정되며, 예를 들어 8로 고정될 수 있다. The semiconductor memory device preferentially processes the memory request for the activated row buffer within the access limit number of the predetermined row buffer. The number of access restrictions for the row buffer is fixed at the time of the memory controller design, and may be fixed at 8, for example.
도 1(a)에 도시된 바와 같이, 커맨드 큐에 제1행(row1) 주소에 대한 메모리 요청과, 제2행(row2) 주소에 대한 메모리 요청이 저장되어 있으며, 제1행(row1) 주소에 대한 로우 버퍼가 활성화된 경우 반도체 메모리 장치는 제1행(row1) 주소에 대한 메모리 요청을 접근 횟수 이내로 우선적으로 처리한다.As shown in FIG. 1 (a), a memory request for a first row (row 1) address and a memory request for a second row (row 2) address are stored in a command queue, The semiconductor memory device preferentially processes the memory request for the first row (row 1) address within the access count.
따라서, 제2행(row2) 주소에 대한 메모리 요청이, 5 및 6번째 위치하더라도 반도체 메모리 장치는 도 2(b)에 도시된 바와 같이, 제1행(row1) 주소에 대한 메모리 요청을 연속적으로 8번 처리한 이후, 제2행(row2) 주소에 대한 메모리 요청을 처리한다. 반도체 메모리 장치는 제1행(row1) 주소에 대한 메모리 요청을 처리한 이후, 제1행(row1) 주소에 대한 로우 버퍼를 비활성화시키고, 제2행(row2) 주소에 대한 로우 버퍼를 활성화하여, 제2행(row2) 주소에 대한 메모리 요청을 처리한다.
Thus, even if the memory request for the second row (row2) address is located at the 5th and 6th positions, the semiconductor memory device continuously accesses the memory request for the first row (row1) address, as shown in Figure 2 (b) After processing eight times, it processes the memory request for the second row (row2) address. The semiconductor memory device deactivates the row buffer for the first row (row 1) address and activates the row buffer for the second row (row 2) address after processing the memory request for the first row (row 1) address, Processes the memory request for the second row (row2) address.
본 발명은 로우 버퍼에 대한 접근 제한 횟수를 동적으로 조절하여, 성능 및 전력 소모를 최적화할 수 있는 반도체 메모리 장치 및 반도체 메모리 제어 방법을 제공하기 위한 것이다.
The present invention is to provide a semiconductor memory device and a semiconductor memory control method capable of optimizing performance and power consumption by dynamically adjusting the number of access restrictions to a row buffer.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 반도체 메모리 장치 제어 방법에 있어서, 상기 반도체 메모리 장치에 대한 메모리 요청 빈도율과, 제1임계값을 비교하는 단계; 상기 비교 결과에 따라, 로우 버퍼에 대한 접근 제한 횟수를 동적으로 조절하는 단계; 및 상기 메모리 요청에 따라 활성화된 제1행 주소에 대한 로우 버퍼에서, 상기 제1행 주소에 대한 메모리 요청을 상기 조절된 접근 제한 횟수 이내에서 우선적으로 처리하는 단계를 포함하는 반도체 메모리 장치 제어 방법을 제공한다.According to an aspect of the present invention, there is provided a method of controlling a semiconductor memory device, the method comprising: comparing a memory request frequency rate of the semiconductor memory device with a first threshold value; Dynamically adjusting the number of access restrictions to the row buffer according to the comparison result; And preferentially processing a memory request for the first row address within the controlled access limit number, in a low buffer for a first row address activated in response to the memory request, to provide.
또한 상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따르면, 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치에 대한 메모리 요청 빈도율과, 제1임계값을 비교하는 빈도수 비교부; 상기 메모리 요청에 따라 활성화되는 복수의 로우 버퍼; 및 상기 비교 결과에 따라, 상기 로우 버퍼에 대한 접근 제한 횟수를 동적으로 조절하는 접근 제한 횟수 조절부를 포함하며, 상기 복수의 로우 버퍼 중, 제1행 주소에 대한 로우 버퍼는 상기 제1행 주소에 대한 메모리 요청을 상기 조절된 접근 횟수만큼 우선적으로 처리하는 반도체 메모리 장치를 제공한다.According to another aspect of the present invention, there is provided a semiconductor memory device including: a frequency comparison unit comparing a memory request frequency rate of a semiconductor memory device with a first threshold value; A plurality of row buffers activated in response to the memory request; And an access restriction number adjuster for dynamically adjusting the access restriction count for the row buffer according to a result of the comparison, wherein, among the plurality of row buffers, the row buffer for the first row address is the first row address The memory access request is preferentially processed by the controlled access number.
또한 상기한 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따르면, 반도체 메모리 장치 제어 방법에 있어서, 상기 반도체 메모리 장치에 대한 메모리 요청 특성을 이용하여, 로우 버퍼에 대한 접근 제한 횟수를 동적으로 조절하는 단계; 상기 메모리 요청에 따라 활성화된 제1행 주소에 대한 로우 버퍼에서, 상기 메모리 요청을 상기 조절된 접근 제한 횟수 이내에서 우선적으로 처리하는 단계; 및 상기 제1행 주소에 대한 메모리 요청이 처리된 이후, 상기 메모리 요청에 따라 활성화된 제2행 주소에 대한 로우 버퍼에서 상기 제2행 주소에 대한 메모리 요청을 처리하는 단계를 포함하는 반도체 메모리 장치 제어 방법을 제공한다.
According to another aspect of the present invention, there is provided a method for controlling a semiconductor memory device, the method comprising the steps of: dynamically adjusting a number of access restrictions to a row buffer using a memory request characteristic of the semiconductor memory device; ; Processing, in a low buffer for a first row address activated in response to the memory request, the memory request within a predetermined number of controlled accesses; And processing a memory request for the second row address in a row buffer for a second row address activated in response to the memory request after a memory request for the first row address has been processed. Control method.
본 발명에 따르면, 메모리 요청 특성에 따라 로우 버퍼에 대한 접근 제한 횟수를 동적으로 조절하고, 조절된 접근 제한 횟수 이내에서 우선적으로 메모리 요청을 처리함으로써, 반도체 메모리 장치의 성능이 향상될 수 있다.
According to the present invention, the performance of the semiconductor memory device can be improved by dynamically adjusting the number of access restrictions to the row buffer according to the memory request characteristic and preferentially processing the memory request within the controlled access count.
도 1은 오픈 페이지 정책 및 FR-FCFS 스케줄링에 따른 종래의 반도체 메모리 제어 방법을 설명하기 위한 도면이다.
도 2는 본 발명에 따른 반도체 메모리 장치 제어 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치 제어 방법을 설명하기 위한 도면이다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치 제어 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 7은 본 발명에 따른 반도체 메모리 제어 방법의 결과를 설명하기 위한 도면이다.1 is a diagram for explaining a conventional semiconductor memory control method according to an open page policy and FR-FCFS scheduling.
2 is a diagram for explaining a semiconductor memory device control method according to the present invention.
3 is a diagram for explaining a semiconductor memory device control method according to an embodiment of the present invention.
4 and 5 are views for explaining a semiconductor memory device control method according to another embodiment of the present invention.
6 is a view for explaining a semiconductor memory device according to an embodiment of the present invention.
7 is a diagram for explaining a result of a semiconductor memory control method according to the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will herein be described in detail. It is to be understood, however, that the invention is not to be limited to the specific embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing.
이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.
Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 반도체 메모리 장치 제어 방법을 설명하기 위한 도면이다.2 is a diagram for explaining a semiconductor memory device control method according to the present invention.
로우 버퍼가 불필요하게 활성화되는 것을 막기 위해, 현재 활성화된 로우 버퍼에 대한 메모리 요청이 커맨트 큐에 존재하지 않거나, 또는 로우 버퍼에 대한 접근 제한 회수를 초과하여 존재하는 경우, 메모리 컨트롤러는 로우 버퍼를 비활성화시킨다. To prevent the low buffer from being unnecessarily activated, if the memory request for the currently active row buffer is not present in the commit queue, or exceeds the access limit for the row buffer, the memory controller deactivates the row buffer .
이 때, 어플리케이션의 메모리 요청 특성에 따라, 반도체 메모리 장치의 성능 및 소비 전력은 달라진다. 예를 들어, 단위 시간당 메모리 요청이 많은 어플리케이션의 경우, 커맨트 큐에 많은 명령이 존재하므로, 로우 버퍼가 활성화되어 있는 시간이 길어지게 되고 따라서 반도체 메모리 장치의 향상되는 성능 대비 많은 전력이 소비될 수 있다. 이와 반대로, 단위 시간당 메모리 요청이 적은 어플리케이션의 경우, 커맨트 큐가 비어있을 경우가 많아, 로우 버퍼가 비활성화되는 시간이 길어지므로, 반도체 메모리 장치의 전력 소비가 감소할 수 있다.At this time, the performance and the power consumption of the semiconductor memory device vary depending on the memory request characteristic of the application. For example, in the case of an application having a large number of memory requests per unit time, since there are many commands in the command queue, the time during which the row buffer is activated becomes long, and accordingly, a large amount of power can be consumed for the improved performance of the semiconductor memory device . On the contrary, in the case of an application having a small memory request per unit time, the command queue is often empty, and the time for which the row buffer is inactivated becomes long, so that the power consumption of the semiconductor memory device can be reduced.
도 2(a)는 SPEC CPU2006 벤치마크 중에서 상대적으로 메모리 요청 빈도가 높은 mcf 벤치마크의 실험 결과를 도시하며, 도 2(b)는 같은 환경에서 메모리 요청 빈도가 낮은 hmmer 벤치마크의 실험 결과를 도시한다. 도 2에서 PDP는 소비 전력 값(power)과 지연 값(latency)의 곱으로서, 반도체 메모리 장치의 성능을 나타낸다. 반도체 메모리 장치의 전력과 속도를 고려해야하는 환경에서, PDP 값이 적을수록 반도체 메모리 장치의 성능이 우수한 것으로 판단될 수 있다.FIG. 2 (a) shows an experimental result of an mcf benchmark with a relatively high memory request frequency among the SPEC CPU2006 benchmarks, and FIG. 2 (b) shows an experimental result of a hmmer benchmark with a low memory request frequency in the same environment do. 2, the PDP represents the performance of the semiconductor memory device as a product of a power consumption value and a latency value. In an environment where the power and speed of the semiconductor memory device must be taken into consideration, it can be judged that the performance of the semiconductor memory device is superior as the PDP value is smaller.
도 2에 도시된 바와 같이, 메모리 요청 빈도가 높은 경우 접근 제한 횟수가 적을수록 PDP 값이 적은 경향을 나타내며, 메모리 요청 빈도가 낮은 경우 접근 제한 횟수가 클수록 PDP 값이 적은 경향을 나타낸다.As shown in FIG. 2, when the frequency of the memory request is high, the PDP value tends to decrease as the number of access restrictions decreases. When the frequency of the memory request is low, the PDP value tends to decrease as the access restriction frequency increases.
결국, 메모리 요청 특성에 따라 접근 제한 횟수를 동적으로 설정할 경우 반도체 메모리 장치의 성능을 향상시킬 수 있으며, 본 발명은 메모리 요청 특성에 따라 접근 제한 횟수를 동적을 설정하여 로우 버퍼에서 메모리 요청을 처리하는 방법을 제안한다.As a result, when the number of access restrictions is set dynamically according to the memory request characteristics, the performance of the semiconductor memory device can be improved. In the present invention, the memory access request is processed in the low buffer by setting the access restriction number as dynamic Method.
본 발명에 따르면, 메모리 요청 특성에 따라 로우 버퍼에 대한 접근 제한 횟수를 동적으로 조절하고, 조절된 접근 제한 횟수 이내에서 우선적으로 메모리 요청을 처리함으로써, 반도체 메모리 장치의 성능이 향상될 수 있다. 보다 구체적으로, 본 발명은 메모리 요청 빈도율 또는 메모리 요청에 대한 로우 버퍼 히트율(row buffer hit rate)에 따라 접근 제한 횟수를 동적으로 조절할 수 있다. According to the present invention, the performance of the semiconductor memory device can be improved by dynamically adjusting the number of access restrictions to the row buffer according to the memory request characteristic and preferentially processing the memory request within the controlled access count. More specifically, the present invention can dynamically adjust the number of access restrictions according to a memory request rate or a row buffer hit rate for a memory request.
여기서, 메모리 요청 빈도율은 기 설정된 시간 동안의 메모리 요청 빈도수를 나타내며, 일실시예로서 반도체 메모리 장치의 동작 클럭의 1사이클 동안, 메모리 요청의 빈도수일 수 있다.Here, the memory request frequency rate represents the frequency of the memory request for a predetermined time, and may be the frequency of the memory request for one cycle of the operation clock of the semiconductor memory device as an embodiment.
그리고, 로우 버퍼 히트율은 로우 버퍼가 활성화된 이후, 활성화된 로우 버퍼에 연속적으로 접근하는 메모리 요청 횟수와 전체 메모리 요청 횟수의 비율을 나타낸다. 예를 들어, 전체 메모리 요청이 제1행 주소에 대해 5개, 제2행 주소에 대해 3개, 제3행 주소에 대해 2개일 경우, 제1행 주소에 대한 로우 버퍼는 최초 메모리 요청에 의해 활성화된 이후 연속적으로 4개의 메모리 요청을 처리할 수 있으며, 따라서 이경우 로우 버퍼 히트율은 0.7((4+2+1)/10)이 된다. 즉, 본 발명은 메모리 요청 중, 동일한 행 주소에 대한 메모리 요청의 빈도수에 따라 접근 제한 횟수를 조절할 수 있다.The low buffer hit ratio represents the ratio of the number of consecutive accesses to the active low buffer and the total number of memory requests since the low buffer is activated. For example, if the total memory request is 5 for the first row address, 3 for the second row address, and 2 for the third row address, then the row buffer for the first row address is After activation, four memory requests can be processed consecutively, so the low buffer hit rate in this case is 0.7 ((4 + 2 + 1) / 10). That is, the present invention can control the number of access restrictions according to the frequency of memory requests for the same row address during a memory request.
본 발명에 따른 반도체 메모리 장치는 일실시예로서, 디램일 수 있으며, DDR DRAM, 모바일 DRAM 등 모든 종류의 디램일 수 있다. 또한 메모리 요청은 액티베이션, 읽기/쓰기, 프리차지, 리프레시 등 로우 버퍼와 관련된 모든 메모리 요청을 포함한다.
The semiconductor memory device according to the present invention may be a DRAM, an DDR DRAM, a mobile DRAM, or any type of DRAM. Memory requests also include all memory requests associated with the low buffer, such as activation, read / write, precharge, and refresh.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치 제어 방법의 흐름도이다.3 is a flowchart of a semiconductor memory device control method according to an embodiment of the present invention.
본 발명에 따른 반도체 메모리 장치는, 반도체 메모리 장치에 대한 메모리 요청 특성에 따라, 로우 버퍼에 대한 접근 제한 횟수를 동적으로 조절(S310)한다. 보다 구체적으로, 접근 제한 횟수는 메모리 요청의 빈도율 또는 메모리 요청에 대한 로우 버퍼 히트율에 따라 조절될 수 있다. 실시예에 따라서, 반도체 메모리 장치는 메모리 요청의 빈도율 또는 로우 버퍼 히트율 별로 접근 제한 횟수를 조절하거나, 메모리 요청 빈도율 및 로우 버퍼 히트율을 모두 이용하여 조절할 수 있다.The semiconductor memory device according to the present invention dynamically adjusts the number of access restrictions to the row buffer according to a memory request characteristic of the semiconductor memory device (S310). More specifically, the number of access restrictions may be adjusted according to the frequency rate of the memory request or the low buffer hit rate for the memory request. Depending on the embodiment, the semiconductor memory device may adjust the frequency of access requests by the frequency of the memory request or by the low buffer hit rate, or by using both the memory request frequency rate and the low buffer hit rate.
단계 S310에서 접근 제한 횟수는 메모리 요청의 빈도율 또는 로우 버퍼 히트율과 임계값의 비교를 통해 이루어질 수 있는데, 도 4에서 보다 상세히 설명된다. In step S310, the number of access restrictions may be made through a comparison of the frequency of the memory request or the low buffer hit rate with the threshold, which will be described in more detail in FIG.
반도체 메모리 장치는, 메모리 요청에 따라 활성화된 제1행 주소에 대한 로우 버퍼에서, 메모리 요청을 조절된 접근 제한 횟수 이내에서 우선적으로 처리(S320)한다. 메모리 요청에 따라 로우 버퍼는 활성화 되어, 셀 어레이로부터 데이터를 전달받거나 셀 어레이로 데이터를 전달할 수 있다. 또는 저장된 데이터를 DQ 패드로 출력할 수 있다.The semiconductor memory device preferentially processes the memory request within the controlled access count number (S320) in the low buffer for the first row address activated in response to the memory request. Depending on the memory request, the row buffer is activated to receive data from the cell array or to transfer data to the cell array. Alternatively, the stored data can be output to the DQ pad.
그리고 반도체 메모리 장치는, 제1행 주소에 대한 메모리 요청이 처리된 이후, 메모리 요청에 따라 활성화된 제2행 주소에 대한 로우 버퍼에서 제2행 주소에 대한 메모리 요청을 처리(S330)한다.After the memory request for the first row address is processed, the semiconductor memory device processes (S330) a memory request for the second row address in the row buffer for the activated second row address according to the memory request.
여기서, 제1행 주소 및 제2행 주소는 서로 행주소가 다름을 나타내는 것으로서, 특정 행 주소를 지칭하는 것은 아니다.
Here, the first row address and the second row address indicate different row addresses from each other, and do not refer to a specific row address.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치 제어 방법을 설명하기 위한 도면이다.4 and 5 are views for explaining a semiconductor memory device control method according to another embodiment of the present invention.
본 발명에 따른 반도체 메모리 장치는, 반도체 메모리 장치에 대한 메모리 요청 빈도율과, 제1임계값을 비교(S410)하고, 비교 결과에 따라, 로우 버퍼에 대한 접근 제한 횟수를 동적으로 조절(S420)한다. The semiconductor memory device according to the present invention compares the memory request frequency rate with respect to the semiconductor memory device and the first threshold value at step S410 and dynamically adjusts the access frequency limit to the row buffer according to the comparison result at step S420. do.
단계 S420에서 메모리 요청 빈도율이 커질수록 접근 제한 횟수가 감소할 수 있는데, 보다 구체적으로 반도체 메모리 장치는 메모리 요청 빈도율이 제1임계값 미만인 경우, 접근 제한 횟수를 제1횟수로 결정하고, 메모리 요청 빈도율이 제1임계값 이상인 경우, 접근 제한 횟수를 제1횟수 이하인 제2횟수로 결정할 수 있다. In step S420, as the memory request frequency rate increases, the access restriction frequency may decrease. More specifically, when the memory request frequency rate is less than the first threshold value, the semiconductor memory device determines the first access frequency limit, When the requested frequency rate is equal to or greater than the first threshold value, the access limit frequency can be determined as the second frequency that is equal to or less than the first frequency.
이 때, 제2횟수는 로우 버퍼 히트율에 따라 세분화되어 결정될 수 있으며, 보다 구체적으로 반도체 메모리 장치는 메모리 요청에 대한 로우 버퍼 히트율과 제2임계값을 비교하여 제2횟수를 결정할 수 있다. 그리고 복수의 제2임계값과 로우 버퍼 히트율을 비교하여 제2횟수를 결정할 수 있다.In this case, the second number of times may be determined by subdivision according to the low buffer hit rate, and more specifically, the semiconductor memory device may determine the second number by comparing the low buffer hit rate with the second threshold value for the memory request. The second number of times can be determined by comparing the second threshold value with the low buffer hit rate.
본 발명에 따른 접근 제한 횟수는 일실시예로서 [표 1]과 같이 조절될 수 있다. 즉, 메모리 요청 빈도율이 0.05보다 작을 경우 제1횟수는 31로 결정될 수 있으며, 메모리 요청 빈도율이 0.05 이상일 경우, 제2횟수는 로우 버퍼 히트율에 따라 1 ~ 31 사이에서 결정될 수 있다.The number of access restrictions according to the present invention can be adjusted as shown in Table 1 as an embodiment. That is, if the memory request frequency rate is less than 0.05, the first number may be determined as 31. If the memory request frequency rate is 0.05 or more, the second number may be determined between 1 and 31 according to the low buffer hit rate.
반도체 메모리 장치는, 메모리 요청에 따라 활성화된 제1행 주소에 대한 로우 버퍼에서, 제1행 주소에 대한 메모리 요청을 조절된 접근 제한 횟수 이내에서 우선적으로 처리(S410)한다. 그리고 일실시예로서 메모리 요청이 제1행 주소에 대한 요청 및 제2행 주소에 대한 요청을 포함할 경우, 반도체 메모리 장치는 1행 주소에 대한 메모리 요청이 처리된 이후, 제2행 주소에 대한 로우 버퍼에서 제2행 주소에 대한 메모리 요청을 처리할 수 있다.The semiconductor memory device preferentially processes the memory request for the first row address within the controlled access count number (S410) in the row buffer for the first row address activated in response to the memory request. In one embodiment, if the memory request includes a request for a first row address and a request for a second row address, then the semiconductor memory device may, after the memory request for the one row address has been processed, And process the memory request for the second row address in the row buffer.
예를 들어, 메모리 요청 빈도율이 0.05보다 크고, 도 5에 도시된 바와 같이, 커맨드 큐에 제1행 주소(row1)에 대한 메모리 요청이 불연속적으로 10개, 그리고 제2행 주소(row2)에 대한 메모리 요청이 불연속적으로 4개 저장된 경우, 로우 버퍼 히트율은 약 70%정도가 되며, 따라서 접근 제한 횟수는 9로 조절된다. 이 때, 반도체 메모리 장치는 활성화된 제1행 주소(row1)에 대한 로우 버퍼에서 제1행 주소(row1)에 대한 메모리 요청 9개를 우선적으로 그리고 연속적으로 처리한다. 그리고 제2행 주소(row2)에 대한 로우 버퍼를 활성화시켜 제2행 주소(row2)에 대한 메모리 요청 4개를 처리한다.For example, if the memory request frequency rate is greater than 0.05 and memory requests for the first row address row1 are discontinuously 10 and the second row address row2 is stored in the command queue, If four memory requests are stored discretely, the low buffer hit rate is about 70%, so the number of access restrictions is adjusted to 9. At this time, the semiconductor memory device preferentially processes consecutively the nine memory requests for the first row address (row1) in the row buffer for the activated first row address row1. And processes the four memory requests for the second row address row2 by activating the row buffer for the second row address row2.
만일 실시예에 따라서, 접근 제한 횟수가 16으로 조절될 경우, 반도체 메모리 장치는 제1행 주소에 대한 메모리 요청 10개를 모두 우선적으로 처리하고 제2행 주소에 대한 메모리 요청을 처리할 수 있다.
If, according to an embodiment, the number of access restrictions is adjusted to 16, the semiconductor memory device may preferentially process all 10 memory requests for the first row address and process the memory request for the second row address.
도 6은 본 발명의 일실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.6 is a view for explaining a semiconductor memory device according to an embodiment of the present invention.
도 6에 도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치는 빈도율 비교부(610), 복수의 로우 버퍼(620) 및 접근 제한 횟수 조절부(630)를 포함하며, 도 2 내지 5에서 설명된 반도체 메모리 제어 방법에 따라 동작을 수행할 수 있다.6, the semiconductor memory device according to the present invention includes a frequency
빈도율 비교부(610)는 반도체 메모리 장치에 대한 메모리 요청 빈도율과, 제1임계값을 비교하고, 접근 제한 횟수 조절부(630)는 비교 결과에 따라, 로우 버퍼(620)에 대한 접근 제한 횟수를 동적으로 조절한다. 즉, 빈도율 비교부(610) 및 접근 제한 횟수 조절부(630)를 포함하는 메모리 컨트롤러는 메모리 요청 특성에 따라 접근 제한 횟수를 동적으로 조절한다.The frequency
로우 버퍼(620)는 메모리 요청에 따라 활성화되는데, 복수의 로우 버퍼 중, 제1행 주소에 대한 로우 버퍼(621)는 제1행 주소에 대한 메모리 요청을 조절된 접근 횟수만큼 우선적으로 처리한다.The
보다 구체적으로, 접근 제한 횟수 조절부(630)는 메모리 요청 빈도율이 제1임계값 미만인 경우, 접근 제한 횟수를 제1횟수로 결정하는 제1횟수 결정부 및 메모리 요청 빈도율이 제1임계값 이상인 경우, 접근 제한 횟수를 제1횟수 이하인 제2횟수로 결정하는 제2횟수 결정부를 포함할 수 있다.More specifically, the access-restriction-
그리고 제2횟수 결정부는 메모리 요청에 대한 로우 버퍼 히트율과 제2임계값을 비교하여, 제2횟수를 결정하거나, 메모리 요청 중, 동일한 행 주소에 대한 메모리 요청의 빈도수에 따라 제2횟수를 결정할 수 있다.The second number determination unit compares the second threshold value with the low buffer hit rate for the memory request to determine the second number or determines the second number according to the frequency of the memory request for the same row address during the memory request .
일실시예로서 메모리 요청이 제1행 주소에 대한 요청 및 제2행 주소에 대한 요청을 포함할 경우, 복수의 로우 버퍼 중, 제2행 주소에 대한 로우 버퍼(622)는 제1행 주소에 대한 메모리 요청이 처리된 이후, 제2행 주소에 대한 메모리 요청을 처리할 수 있다. In one embodiment, if the memory request includes a request for a first row address and a request for a second row address, the
실시예에 따라서, 빈도율 비교부(610) 및 접근 제한 횟수 조절부(630)는 별도의 반도체 메모리 컨트롤러에 포함될 수 있다.
According to the embodiment, the frequency
도 7은 본 발명에 따른 반도체 메모리 제어 방법의 결과를 설명하기 위한 도면으로서, SPEC CPU2006 벤치 마크에 대한 동적 접근 제한 횟수 조절 결과의 평균 PDP 값(DRBAL)과, 1~31 사이에서 고정된 접근 제한 횟수를 이용한 경우의 평균 PDP 값(conventional)을 나타낸다. 7 is a diagram for explaining a result of the semiconductor memory control method according to the present invention. The average PDP value (DRBAL) of the dynamic access restriction number adjustment result for the SPEC CPU2006 benchmark and the fixed access restriction And the average PDP value (conventional) when the number of times is used.
그리고 [표 2]는 이용된 벤치 마크에서의 본 발명에 따른 평균 PDP 값과, 고정된 접근 제한 횟수에 따른 PDP 값을 나타낸다.Table 2 shows the average PDP value according to the present invention in the benchmark used and the PDP value according to the fixed access restriction number.
도 7에 도시된 바와 같이, 본 발명에 따른 평균 PDP 값은 약 81.4로, 모든 접근 제한 횟수 대비 평균 5% 정도 PDP 값이 감소함을 알 수 있으며, 결국 본 발명에 따르면 반도체 메모리 장치의 성능이 향상되고 최적화될 수 있다.
As shown in FIG. 7, the average PDP value according to the present invention is about 81.4, which means that the PDP value decreases by about 5% on the average of all access limit times. As a result, according to the present invention, Can be improved and optimized.
앞서 설명한 기술적 내용들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예들을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 하드웨어 장치는 실시예들의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
The above-described technical features may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like, alone or in combination. The program instructions recorded on the medium may be those specially designed and constructed for the embodiments or may be available to those skilled in the art of computer software. Examples of computer-readable media include magnetic media such as hard disks, floppy disks, and magnetic tape; optical media such as CD-ROMs and DVDs; magnetic media such as floppy disks; Magneto-optical media, and hardware devices specifically configured to store and execute program instructions such as ROM, RAM, flash memory, and the like. Examples of program instructions include machine language code such as those produced by a compiler, as well as high-level language code that can be executed by a computer using an interpreter or the like. The hardware device may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
As described above, the present invention has been described with reference to particular embodiments, such as specific elements, and specific embodiments and drawings. However, it should be understood that the present invention is not limited to the above- And various modifications and changes may be made thereto by those skilled in the art to which the present invention pertains. Accordingly, the spirit of the present invention should not be construed as being limited to the embodiments described, and all of the equivalents or equivalents of the claims, as well as the following claims, belong to the scope of the present invention .
Claims (13)
상기 반도체 메모리 장치에 대한 메모리 요청 빈도율과, 제1임계값을 비교하는 단계;
상기 비교 결과에 따라, 로우 버퍼에 대한 접근 제한 횟수를 동적으로 조절하는 단계; 및
상기 반도체 메모리 장치에 대한 메모리 요청에 따라 활성화된 제1행 주소에 대한 로우 버퍼에서, 상기 제1행 주소에 대한 메모리 요청을 상기 조절된 접근 제한 횟수 이내에서 우선적으로 처리하는 단계
를 포함하는 반도체 메모리 장치 제어 방법.
A method for controlling a semiconductor memory device,
Comparing a memory request frequency rate for the semiconductor memory device with a first threshold value;
Dynamically adjusting the number of access restrictions to the row buffer according to the comparison result; And
In a low buffer for a first row address activated in response to a memory request for the semiconductor memory device, preferentially processing a memory request for the first row address within the controlled access count
And controlling the semiconductor memory device.
상기 접근 제한 횟수를 동적으로 조절하는 단계는
상기 메모리 요청 빈도율이 상기 제1임계값 미만인 경우, 상기 접근 제한 횟수를 제1횟수로 결정하는 단계; 및
상기 메모리 요청 빈도율이 상기 제1임계값 이상인 경우, 상기 접근 제한 횟수를 상기 제1횟수 이하인 제2횟수로 결정하는 단계
를 포함하는 반도체 메모리 장치 제어 방법.
The method according to claim 1,
The step of dynamically adjusting the access restriction number
Determining the access restriction number as a first number when the memory request frequency rate is less than the first threshold value; And
Determining a second number of times of the access restriction number equal to or less than the first number when the memory request frequency rate is equal to or greater than the first threshold value
And controlling the semiconductor memory device.
상기 접근 제한 횟수를 제2횟수로 결정하는 단계는
상기 메모리 요청에 대한 로우 버퍼 히트율과 제2임계값을 비교하는 단계; 및
상기 비교 결과에 따라, 상기 제2횟수를 결정하는 단계
를 포함하는 반도체 메모리 장치 제어 방법.
3. The method of claim 2,
Wherein the step of determining the access restriction number as the second number
Comparing a low buffer hit rate for the memory request with a second threshold; And
Determining the second number of times according to the comparison result,
And controlling the semiconductor memory device.
상기 접근 제한 횟수를 제2횟수로 결정하는 단계는
상기 메모리 요청 중, 동일한 행 주소에 대한 메모리 요청의 빈도수에 따라 상기 제2횟수를 결정하는
반도체 메모리 장치 제어 방법.
3. The method of claim 2,
Wherein the step of determining the access restriction number as the second number
Determining the second number of times of the memory request according to the frequency of memory requests for the same row address
A method of controlling a semiconductor memory device.
상기 메모리 요청은
상기 제1행 주소에 대한 요청 및 제2행 주소에 대한 요청을 포함하며,
상기 반도체 메모리 장치 제어 방법은
상기 제1행 주소에 대한 메모리 요청이 처리된 이후, 상기 제2행 주소에 대한 로우 버퍼에서 상기 제2행 주소에 대한 메모리 요청을 처리하는 단계
를 더 포함하는 반도체 메모리 장치 제어 방법.
The method according to claim 1,
The memory request
A request for the first row address and a request for a second row address,
The semiconductor memory device control method
Processing a memory request for the second row address in a row buffer for the second row address after a memory request for the first row address is processed
Further comprising the steps of:
상기 메모리 요청 빈도율은
상기 반도체 메모리 장치의 동작 클럭의 1사이클 동안, 상기 메모리 요청의 빈도수인
반도체 메모리 장치 제어 방법.
The method according to claim 1,
The memory request frequency rate
During one cycle of the operating clock of the semiconductor memory device, the frequency of the memory request
A method of controlling a semiconductor memory device.
상기 반도체 메모리 장치에 대한 메모리 요청 빈도율과, 제1임계값을 비교하는 빈도수 비교부;
상기 반도체 메모리 장치에 대한 메모리 요청에 따라 활성화되는 복수의 로우 버퍼; 및
상기 비교 결과에 따라, 상기 로우 버퍼에 대한 접근 제한 횟수를 동적으로 조절하는 접근 제한 횟수 조절부를 포함하며,
상기 복수의 로우 버퍼 중, 제1행 주소에 대한 로우 버퍼는 상기 제1행 주소에 대한 메모리 요청을 상기 조절된 접근 제한 횟수만큼 우선적으로 처리하는 반도체 메모리 장치.
A semiconductor memory device comprising:
A frequency comparing unit comparing a memory request frequency rate with respect to the semiconductor memory device and a first threshold value;
A plurality of row buffers activated in response to a memory request for the semiconductor memory device; And
And an access restriction number adjusting unit for dynamically adjusting the access restriction number for the row buffer according to the comparison result,
Wherein a row buffer for a first row address among the plurality of row buffers preferentially processes a memory request for the first row address by the adjusted access limit number.
상기 접근 제한 횟수 조절부는
상기 메모리 요청 빈도율이 상기 제1임계값 미만인 경우, 상기 접근 제한 횟수를 제1횟수로 결정하는 제1횟수 결정부; 및
상기 메모리 요청 빈도율이 상기 제1임계값 이상인 경우, 상기 접근 제한 횟수를 상기 제1횟수 이하인 제2횟수로 결정하는 제2횟수 결정부
를 포함하는 반도체 메모리 장치.
8. The method of claim 7,
The access restriction number adjusting unit
A first number determining unit that determines the access restriction number as a first number when the memory request frequency rate is less than the first threshold value; And
Determining a second number of times of the access restriction number equal to or less than the first number of times when the memory request frequency rate is equal to or greater than the first threshold value,
And a semiconductor memory device.
상기 제2횟수 결정부는
상기 메모리 요청에 대한 로우 버퍼 히트율과 제2임계값을 비교하여, 상기 제2횟수를 결정하는
반도체 메모리 장치.
9. The method of claim 8,
The second number determining unit
Comparing the low buffer hit rate for the memory request with a second threshold, and determining the second number
Semiconductor memory device.
상기 제2횟수 결정부는
상기 메모리 요청 중, 동일한 행 주소에 대한 메모리 요청의 빈도수에 따라 상기 제2횟수를 결정하는
반도체 메모리 장치.
9. The method of claim 8,
The second number determining unit
Determining the second number of times of the memory request according to the frequency of memory requests for the same row address
Semiconductor memory device.
상기 메모리 요청은
상기 제1행 주소에 대한 요청 및 제2행 주소에 대한 요청을 포함하며,
상기 복수의 로우 버퍼 중, 제2행 주소에 대한 로우 버퍼는
상기 제1행 주소에 대한 메모리 요청이 처리된 이후, 상기 제2행 주소에 대한 메모리 요청을 처리하는
반도체 메모리 장치.
8. The method of claim 7,
The memory request
A request for the first row address and a request for a second row address,
Of the plurality of row buffers, the row buffer for the second row address is
After the memory request for the first row address is processed, a memory request for the second row address is processed
Semiconductor memory device.
상기 반도체 메모리 장치에 대한 메모리 요청 특성에 따라, 로우 버퍼에 대한 접근 제한 횟수를 동적으로 조절하는 단계;
상기 반도체 메모리 장치에 대한 메모리 요청에 따라 활성화된 제1행 주소에 대한 로우 버퍼에서, 상기 메모리 요청을 상기 조절된 접근 제한 횟수 이내에서 우선적으로 처리하는 단계; 및
상기 제1행 주소에 대한 메모리 요청이 처리된 이후, 상기 메모리 요청에 따라 활성화된 제2행 주소에 대한 로우 버퍼에서 상기 제2행 주소에 대한 메모리 요청을 처리하는 단계
를 포함하는 반도체 메모리 장치 제어 방법.
A method for controlling a semiconductor memory device,
Dynamically adjusting the number of accesses to the row buffer according to a memory request characteristic of the semiconductor memory device;
Processing, in a low buffer for a first row address activated in response to a memory request for the semiconductor memory device, the memory request within a predetermined number of controlled accesses; And
Processing a memory request for the second row address in a row buffer for a second row address activated in response to the memory request after a memory request for the first row address is processed
And controlling the semiconductor memory device.
상기 접근 제한 횟수를 동적으로 조절하는 단계는
상기 메모리 요청의 빈도율 또는 상기 메모리 요청에 대한 로우 버퍼 히트율을 이용하여, 접근 제한 횟수를 조절하는
반도체 메모리 장치 제어 방법.
13. The method of claim 12,
The step of dynamically adjusting the access restriction number
The number of access restrictions is adjusted by using the frequency rate of the memory request or the low buffer hit rate for the memory request
A method of controlling a semiconductor memory device.
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Families Citing this family (3)
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|---|---|---|---|---|
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| KR102408350B1 (en) * | 2020-06-30 | 2022-06-10 | 연세대학교 산학협력단 | Memory controller of graphic processing unit capable of improving energy efficiency and method for controlling memory thereof |
| KR102602844B1 (en) * | 2023-04-12 | 2023-11-15 | 고려대학교 산학협력단 | A memory controller and method for controlling external memory based on warp executions of graphics processing units |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090055580A1 (en) | 2007-08-21 | 2009-02-26 | Microsoft Corporation | Multi-level dram controller to manage access to dram |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050160188A1 (en) * | 2004-01-20 | 2005-07-21 | Zohar Bogin | Method and apparatus to manage memory access requests |
| KR102105894B1 (en) * | 2013-05-30 | 2020-05-06 | 삼성전자주식회사 | Volatile memory device and sense amplifief control method thereof |
| KR20150017526A (en) * | 2013-08-07 | 2015-02-17 | 삼성전자주식회사 | Memory command schedular and method for memory command scheduling |
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