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KR101681360B1 - 전자부품 패키지의 제조방법 - Google Patents

전자부품 패키지의 제조방법 Download PDF

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KR101681360B1
KR101681360B1 KR1020130143761A KR20130143761A KR101681360B1 KR 101681360 B1 KR101681360 B1 KR 101681360B1 KR 1020130143761 A KR1020130143761 A KR 1020130143761A KR 20130143761 A KR20130143761 A KR 20130143761A KR 101681360 B1 KR101681360 B1 KR 101681360B1
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frame
package
forming
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semiconductor chip
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황영남
권현복
우승완
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삼성전기주식회사
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Abstract

본 개시는 전자부품 패키지의 제조방법에 관한 것이다.
본 개시에 따른 전자부품 패키지의 제조방법은 팬 아웃 형태의 웨이퍼레벨패키지를 기판 사이즈로 구현하여 대량 생산이 가능하도록 하기 위하여, 홀을 갖는 프레임을 이용하여 패키지를 제조한다.

Description

전자부품 패키지의 제조방법{Method for Manufacturing Electronic Component Package}
본 개시는 전자부품 패키지의 제조방법에 관한 것이다.
전자제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 추세에 대응하기 위하여 반도체 칩을 패키지화하는 기술이 개발되고 있다.
일반적인 반도체 패키지는 웨이퍼를 먼저 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리한 후 개개의 반도체 칩를 패키징하여 제작된다.
최근에는 웨이퍼를 먼저 절단하지 않고 웨이퍼 상태에서 패키징 공정을 실시한 후, 최종적으로 스크라이브 라인을 따라 절단하여 패키지를 제조하는 방안이 제시되고 있다.
웨이퍼 레벨 패키지(wafer level package: WLP) 또는 반도체 칩 스케일 패키지(chip scale package: CSP)는 직접 부착된 플립칩 장치에 대한 또 다른 해결책을 제공하기 위해 개발되었다.
웨이퍼 레벨 패키지(Wafer Level Package: WLP)기술은 소형화, 경량화, 고성능화 등을 실현 할 수 있는 기술이다.
임베디드 타입의 웨이퍼 레벨 패키지는 반도체 칩의 크기보다 큰 패키지에서 외부접속단자를 배치하는 것이 가능한 팬-아웃(fan-out) 형태의 웨이퍼 레벨 패키지를 제작하는 것을 가능하게 한다.
공개특허 WO 2009-035858 공보
본 개시의 여러 목적 중 하나는 팬 아웃 형태의 웨이퍼레벨패키지(Fan out WLP)를 기판 사이즈로 구현하여 대량 생산이 가능하도록 하는 것이다.
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본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 통상의 웨이퍼 대신 홀을 갖는 프레임을 이용하여 패키지를 제조하는 것이다.
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본 개시의 여러 효과 중 일 효과로서 대량생산이 가능하고, 제품 불량을 최소화할 수 있으며, 정합성과 몰딩 평탄도가 높은 패키지 및 이를 효율적으로 제조할 수 있는 방법을 얻을 수 있다.
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도 1 내지 도 8은 패키지의 개략적인 제조 공정 일례를 나타낸다.
본 개시의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본개시를 설명함에 있어서, 본 개시의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 일례에 따른 전자부품 패키지의 제조방법에 대하여 설명하기로 한다. 설명의 편의상 반도체 패키지로 설명하지만, 이미 공지된 바와 같이 패키지 대상인 소자가 반도체 칩에 한정되는 것은 아니다.
삭제
도 1 내지 도 8은 패키지의 개략적인 제조 공정 일례를 나타낸다. 도 1은 정면도이며, 도 2 내지 도 8은 단면도이다.
우선, 도 1을 참조하면,
도 1은, 일례에 따른 패키지의 프레임 정면도이다.
먼저, 다수의 홀을 갖는 프레임(10)을 준비한다. 홀은 예컨대 사각 홀일 수 있다. 또한, 프레임의 형상은 예컨대 사각 형상일 수 있다.
이때, 프레임(10) 사이즈는 대량생산에 용이하도록 다양한 사이즈로 제작 및 활용이 가능하다.
또한, 다수의 홀은 후술할 반도체 칩(30)이 들어갈 수 있는 적당한 사이즈로 제작되며, 반도체 칩(30)의 사이즈에 따라 홀의 사이즈도 변경 가능하다.
또한, 본 발명에 따른 프레임(10)은 후술할 몰딩부(40)와의 구별이 쉽도록 다른 색을 사용할 수 있다.
여기서, 프레임(10)의 재질은 에폭시 몰딩 컴파운드(EMC: Epoxy molding compound)일 수 있다. 그러나 본 발명에서는 이 재료에 한정하지 않고, 소잉공정에서 절삭을 쉽게 할 수 있는 재질이라면 사용이 가능하다.
이와 같은, 재료 사용은 웨이퍼 레벨 패키지의 제작 방법에 있어 기존 웨이퍼 레벨 사이즈가 아닌 일반 기판과 같은 큰 면적으로 제작한 뒤 마지막에 싱귤레이션할 때 절삭이 용이하다는 장점이 있다.
또한, 프레임(10) 재료를 강도가 높고 내구성이 우수한 금속, 세라믹 및 복합재료가 사용할 경우 반도체 칩(30)을 지지하는 프레임(10) 특성을 높일 수 있다.
또한, 패키지(100)의 정합 우수성을 높여주기 위해 프레임(10)에 마크(Mark)를 형성할 경우 분할 보정이 가능해 제작의 완성도를 높일 수 있다.
다음, 도 2 및 도 3을 참조하면,
점착 필름(20) 일면에 복수의 반도체 칩(30) 및 프레임(10)을 부착한다.
일정 수준의 접착력을 갖는 필름 형태의 점착 필름(20)를 준비하여 프레임(10) 및 반도체 칩(30)을 점착 필름(20)의 일면에 접합한다.
이때, 프레임(10)의 단면 높이는 반도체 칩(30)의 단면 높이보다 더 높을 수 있다.
또한, 프레임(10)의 단면 두께는 설계자가 원하는 데로 조절 가능하다.
이때, 마크가 형성된 프레임(10)을 먼저 접합 후 반도체 칩(30)을 접합함으로써, 개별 반도체 칩(30)이 접합될 위치에 정확하게 접합될 수 있다.
여기서, 반도체 칩(30)의 접속패드가 점착 필름(20)에 접합되도록 페이스-다운(face-down)으로 접합한다.
이는, 팬-아웃(fan-out) 형태로 웨이퍼 레벨 패키지를 제조하는데 유리하도록 제작하는 방법으로, 점착 필름(20)에 접합되는 반도체 칩(30)의 접속패드는 후술할 배선(61)에 의해 외부접속단자부(70), 예컨대 솔더볼과 연결된다.
상기 도면에서는 반도체 칩(30)의 기타 상세한 구성요소를 생략하고 개략적으로 나타내었으나, 당 업계에 공지된 모든 구조의 반도체 칩(30)이 특별히 한정되지 않고 본 발명에 적용될 수 있음을 당 업자라면 충분히 인식할 수 있을 것이다.
다음, 도 4를 참조하면,
반도체 칩(30) 및 프레임(10)이 커버되도록 점착 필름(20) 상에 몰딩부(40)를 형성한다.
몰딩부(40)는 점착 필름(20) 상에 채워지는 형태로 형성되며, 몰딩부(40)를 형성 한 뒤 경화함으로써 반도체 칩(30)이 잘 고정되도록 해준다.
또한, 몰딩부(40)를 형성함으로써 반도체 칩(30)의 열 차단이 효과적으로 이루어진다.
이때, 몰딩부(40) 재료로는 실리콘 겔(silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
다음, 도 5 및 도 7을 참조하면,
점착 필름(20)를 박리한 뒤, 점착 필름(20)가 제거된 부위에 절연층(50)을 형성한다.
이때, 절연층(50)은 단층이거나 복수층일 수 있다.
여기서 절연층(50)의 재료는 감광성 절연재 또는 수지 절연층이 사용될 수 있다.
상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 상기 형성된 절연층(50)에 반도체 칩(30)의 접속패드가 노출되도록 비아홀(60)을 형성한 뒤 비아(62) 및 외부랑 연결되도록 배선(61)을 형성한다.
이때, 비아(62) 및 배선(61)은 절연층(50)에 비아홀(60)을 형성한 뒤 상기 비아홀(60)을 도금 충진하여 형성한다.
여기서, 비아홀(60)을 형성하는 방법은 노광 및 현상하여 형성할 수 있으며, 레이저가공을 통해 형성할 수 있다.
이때, 레이저가공은 CO2 레이저를 사용하는 것이 바람직하지만, 본 발명에서는 레이저의 종류를 특별히 한정하지 않는다.
여기서, 비아홀(60)의 내벽은 절연재료로 통상적인 도금 방법인, 무전해도금 후 전해도금을 통하여 비아홀(60)을 도금 충진하여 배선(61)을 형성할 수 있다. 그 결과 소위 패키지 분야에서 일반적으로 알려진 재배선 층(50, 61, 62)이 형성된다. 이후, 패키지 분야에서 잘 알려진 바와 같이, 상기 배선(61)의 일부를 노출시키는 표면 보호층을 형성할 수 있다. 표면 보호층의 재료는 특별히 한정되지 않으며, 패키지 분야에서 공지인 감광성 절연재나 수지 절연재를 사용할 수 있다. 형성 방법 역시 패키지 분야에서 공지된 방법을 적용할 수 있다.
이후, 상기 노출된 배선(61) 상에 외부접속단자부(70), 예컨대 솔더 볼(Solder Ball)을 형성한다. 도면에 도시한 바와 같이, 외부접속단자부(70)는 적어도 팬-아웃 영역에 배치될 수 있다.
솔더볼(70)은 리플로우에 의하여 고정되지만, 솔더 접촉신뢰도가 저하되는 경향이 있기 때문에 솔더볼(70) 고정력을 강화하기 위해 솔더 볼 일부는 절연층에 매몰되고 나머지 부분은 외부로 노출 되도록 함으로써 신뢰도를 향상시킬 수도 있다.
마지막으로, 도 8을 참조하면,
소잉(Sawing)공정을 통해 개별적인 패키지(100)로 싱귤레이션하는 한다.
배선(61)과의 연결로 솔더볼(70)이 부착된 개별 반도체 칩(30)들을 프레임(10) 기준으로 절단하여 유닛 패키지(100)를 형성한다.
여기서, 상기 프레임(10) 및 상기 유닛 패키지(100) 사이의 더미부를 제거한다. 이때, 프레임(10)에 형성된 마크 및 프레임(10)의 재료는 절삭에 용이하다.
또한, 에폭시 몰딩 컴파운드(EMC: Epoxy molding compound)로 프레임(10)을 제작할 경우 유닛 패키지(100) 내에 프레임(10)이 포함될 경우 신뢰성에 문제없이 사용 가능한 장점이 있다.
따라서, 개별적으로 형성된 유닛 패키지(100)는 분리 방법에 따라서 프레임(10) 일부분과 몰딩부(40)로 이루어질 수도 있으며, 몰딩부(40) 만으로 이루어질 수도 있다.
본 개시의 실시 예에 따른 패키지(100)의 제조방법은 지지대 역할을 하는 프레임(10)을 사용함으로써 공정 진행 시 핸들링 문제로 생길 수 있는 제품 불량을 최소화할 수 있는 효과가 있다.
또한, 본 개시에 따른 패키지(100)의 제조방법에서 사용하는 마크가 형성된 프레임(10)을 통해 제작 시 반도체 칩(30)의 정합에 우수성이 있다.
또한, 기존에 웨이퍼 레벨 반도체 패키지의 크기보다 큰 면적으로 다량의 반도체 칩(30)을 몰딩함으로써 대량생산에 우수한 효과가 있다.
또한, 프레임(10)의 재질을 몰딩부(40)와 유사 재질로 제작함으로써, 소잉 공정 시 절단부위를 정확하게 제거하지 않아도 제품의 신뢰성에 영향을 주지 않아 불량이 최소화되고, 제조 단가가 절감되는 효과가 있다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 패키지
10: 프레임
20: 점착 필름
30: 소자
40: 몰딩부
50: 레진층
60: 비아홀
61: 배선
62: 비아
70: 외부접속단자부

Claims (12)

  1. 복수의 홀이 형성된 프레임을 준비하는 단계;
    상기 프레임의 일면에 점착필름을 부착하는 단계;
    상기 프레임의 복수의 홀을 통해 노출된 상기 점착필름 상에 복수의 반도체 칩 각각을 접속패드가 형성된 일면이 상기 점착필름에 부착되도록 배치하는 단계;
    상기 복수의 반도체 칩을 밀봉하도록 몰딩부를 형성하는 단계;
    상기 점착필름을 박리하는 단계; 및
    상기 점착필름이 제거된 상기 몰딩부 및 상기 복수의 반도체 칩의 일면에 재배선 층을 형성하는 단계; 를 포함하는 전자부품 패키지의 제조방법.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 프레임의 두께는 상기 반도체 칩의 두께보다 두꺼운 전자부품 패키지의 제조방법.
  5. 청구항 1에 있어서,
    상기 재배선 층을 형성하는 단계는,
    절연층을 형성하는 단계; 및
    상기 절연층에 비아 및 배선을 형성하는 단계;
    를 포함하는 전자부품 패키지의 제조방법.
  6. 청구항 5에 있어서,
    상기 재배선 층을 형성하는 단계 이후,
    상기 배선 상에 외부접속단자부를 형성하는 단계;
    를 더 포함하는 전자부품 패키지의 제조방법.
  7. 청구항 1에 있어서,
    상기 몰딩부는 에폭시 몰딩 컴파운드(EMC: Epoxy molding compound)인 전자부품 패키지의 제조방법.
  8. 청구항 1에 있어서,
    상기 프레임과 상기 몰딩부는 다른 색상을 갖는 전자부품 패키지의 제조방법.
  9. 청구항 1에 있어서,
    싱귤레이션을 통하여 복수의 유닛 패키지를 얻는 단계;
    를 더 포함하는 전자부품 패키지의 제조방법.
  10. 제 9 항에 있어서,
    상기 싱귤레이션은 상기 유닛 패키지의 측면에 프레임의 일부가 남도록 수행되는 것인 전자부품 패키지의 제조방법.
  11. 제 9 항에 있어서,
    상기 싱귤레이션은 상기 유닛 패키지의 측면에 프레임이 남지 않도록 수행되는 것인 전자부품 패키지의 제조방법.
  12. 삭제
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