KR101680282B1

KR101680282B1 - Radio Frequency Integrated Circuit

Info

Publication number: KR101680282B1
Application number: KR1020150034543A
Authority: KR
Inventors: 김남영; 왕종; 이양
Original assignee: 광운대학교 산학협력단
Priority date: 2015-03-12
Filing date: 2015-03-12
Publication date: 2016-11-28
Anticipated expiration: 2035-03-12
Also published as: KR20160109682A

Abstract

RF 집적회로는, 저항 영역, 커패시터 영역 및 인덕턴스 영역이 정의된 반도체 기판; 상기 반도체 기판 상에 배치되며, 제1 도전층 및 제2 도전층으로 이루어지는 도전 패턴; 상기 저항 영역에서 서로 이격되는 상기 제1 도전층의 제1 부분 및 제2 부분, 그리고 상기 제1 부분과 상기 제2 부분 사이에 배치되는 저항 물질층으로 이루어진 표면 실장 저항; 상기 커패시터 영역에서 양측 전극으로 기능하는 상기 제1 도전층의 제3 부분 및 상기 제2 도전층의 제1 부분, 그리고 상기 제1 도전층의 상기 제3 부분 및 상기 제2 도전층의 상기 제1 부분 사이에 배치되는 커패시터 유전층으로 이루어지는 커패시터; 상기 인덕턴스 영역에서 상기 제1 도전층의 제4 부분 및 상기 제1 도전층의 상기 제4 부분과 전기적으로 연결되는 상기 제2 도전층의 제2 부분으로 이루어지는 인덕터; 및 상기 제2 도전층의 상면을 커버하며, SU-8 포토레지스트 물질로 이루어진 패시베이션층;을 포함한다.An RF integrated circuit includes: a semiconductor substrate in which a resistance region, a capacitor region, and an inductance region are defined; A conductive pattern disposed on the semiconductor substrate and including a first conductive layer and a second conductive layer; A surface mount resistor comprising a first portion and a second portion of the first conductive layer spaced apart from each other in the resistance region and a layer of a resistive material disposed between the first portion and the second portion; A third portion of the first conductive layer and a first portion of the second conductive layer functioning as both side electrodes in the capacitor region and a second portion of the first portion of the first conductive layer, A capacitor comprising a capacitor dielectric layer disposed between the portions; An inductor comprising a fourth portion of the first conductive layer and a second portion of the second conductive layer in electrical connection with the fourth portion of the first conductive layer in the inductance region; And a passivation layer covering the upper surface of the second conductive layer, the passivation layer being made of an SU-8 photoresist material.

Description

An RF integrated circuit (Radio Frequency Integrated Circuit)

본 발명은 RF 집적 회로에 관한 것으로, 더욱 상세하게는 에어 브리지 구조의 인덕터를 포함하는 RF 집적 회로에 관한 것이다.The present invention relates to an RF integrated circuit, and more particularly, to an RF integrated circuit including an inductor of an air bridge structure.

무선 통신의 발전에 따라서, 수동 소자들로 구현되는 필터와 같은 RF 소자의 중요성이 높아지고 있다. 이에 따라 RF 소자를 집적 회로로 구현하기 위한 연구가 진행되고 있다. 그러나 RF 소자를 집적 회로로 구현하는 경우, 요구되는 성능을 실현하기에 어려운 점과 RF 집적 회로와 주변 회로 간의 간섭 문제가 발생할 수 있다.With the development of wireless communications, the importance of RF devices such as filters implemented with passive components is increasing. Accordingly, studies are being conducted to realize an RF device as an integrated circuit. However, when the RF device is implemented as an integrated circuit, it is difficult to realize the required performance and there may be an interference problem between the RF integrated circuit and the peripheral circuit.

본 발명의 기술적 과제는 상기 문제점을 해결하고자, 저비용 및 고효율이 가능하고 신뢰성이 우수한 RF 집적 회로를 제공하는 데에 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide an RF integrated circuit which can achieve low cost and high efficiency and is highly reliable in order to solve the above problems.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 RF 집적회로는, 저항 영역, 커패시터 영역 및 인덕턴스 영역이 정의된 반도체 기판; 상기 반도체 기판 상에 배치되며, 제1 도전층 및 제2 도전층으로 이루어지는 도전 패턴; 상기 저항 영역에서 서로 이격되는 상기 제1 도전층의 제1 부분 및 제2 부분, 그리고 상기 제1 부분과 상기 제2 부분 사이에 배치되는 저항 물질층으로 이루어진 표면 실장 저항; 상기 커패시터 영역에서 양측 전극으로 기능하는 상기 제1 도전층의 제3 부분 및 상기 제2 도전층의 제1 부분, 그리고 상기 제1 도전층의 상기 제3 부분 및 상기 제2 도전층의 상기 제1 부분 사이에 배치되는 커패시터 유전층으로 이루어지는 커패시터; 상기 인덕턴스 영역에서 상기 제1 도전층의 제4 부분 및 상기 제1 도전층의 상기 제4 부분과 전기적으로 연결되는 상기 제2 도전층의 제2 부분으로 이루어지는 인덕터; 및 상기 제2 도전층의 상면을 커버하며, SU-8 포토레지스트 물질로 이루어진 패시베이션층;을 포함한다.According to an aspect of the present invention, there is provided an RF integrated circuit including: a semiconductor substrate having a resistance region, a capacitor region, and an inductance region defined therein; A conductive pattern disposed on the semiconductor substrate and including a first conductive layer and a second conductive layer; A surface mount resistor comprising a first portion and a second portion of the first conductive layer spaced apart from each other in the resistance region and a layer of a resistive material disposed between the first portion and the second portion; A third portion of the first conductive layer and a first portion of the second conductive layer functioning as both side electrodes in the capacitor region and a second portion of the first portion of the first conductive layer, A capacitor comprising a capacitor dielectric layer disposed between the portions; An inductor comprising a fourth portion of the first conductive layer and a second portion of the second conductive layer in electrical connection with the fourth portion of the first conductive layer in the inductance region; And a passivation layer covering the upper surface of the second conductive layer, the passivation layer being made of an SU-8 photoresist material.

예시적인 실시예들에 있어서, 상기 표면 실장 저항, 상기 커패시터 및 상기 인덕터는 수동 RF 소자를 구성할 수 있다.In exemplary embodiments, the surface mount resistor, the capacitor, and the inductor may constitute a passive RF device.

예시적인 실시예들에 있어서, 상기 반도체 기판 및 상기 도전 패턴 사이에 형성되며, 무기 절연 물질을 포함하는 소자 분리층을 더 포함할 수 있다.In exemplary embodiments, the semiconductor device may further include an element isolation layer formed between the semiconductor substrate and the conductive pattern, the element isolation layer including an inorganic insulating material.

예시적인 실시예들에 있어서, 상기 인덕턴스 영역에, 상기 제2 도전층의 상기 제2 부분과 전기적으로 연결되며, 상기 제1 도전층의 상기 제4 부분과 이격되는 상기 제1 도전층의 제5 부분을 더 포함하며, 상기 제2 도전층의 상기 제2 부분은 상기 제1 도전층의 상기 제4 부분의 상측으로부터 상기 제5 부분의 상측까지 에어 브리지 구조를 가지며 연장될 수 있다.In exemplary embodiments, the inductance region is electrically connected to the second portion of the second conductive layer, and the fifth portion of the first conductive layer spaced from the fourth portion of the first conductive layer, And the second portion of the second conductive layer may extend from the top of the fourth portion of the first conductive layer to the top of the fifth portion with an air bridge structure.

예시적인 실시예들에 있어서, 상기 제2 도전층의 상기 제2 부분은 상기 제1 도전층의 상기 제5 부분과 수직으로 오버랩되며, 상기 제2 도전층의 상기 제2 부분이 상기 제1 도전층의 상기 제5 부분으로부터 이격되어 배치될 수 있다.In the exemplary embodiments, the second portion of the second conductive layer is vertically overlapped with the fifth portion of the first conductive layer, and the second portion of the second conductive layer contacts the first conductive Layer may be spaced apart from the fifth portion of the layer.

예시적인 실시예들에 있어서, 상기 제1 도전층은 평탄한 표면 모폴로지를 가질 수 있다.In exemplary embodiments, the first conductive layer may have a planar surface morphology.

예시적인 실시예들에 있어서, 상기 제1 도전층은 30 nm 이하의 RMS 거칠기(root mean square roughness)를 가질 수 있다.In exemplary embodiments, the first conductive layer may have a root mean square roughness (RMS) roughness of 30 nm or less.

예시적인 실시예들에 있어서, 상기 반도체 기판 상에 배치되는 트랜지스터를 포함하는 능동 RF 소자를 더 포함할 수 있다.In exemplary embodiments, the device may further include an active RF device including a transistor disposed on the semiconductor substrate.

본 발명에 따른 RF 집적회로는 SU-8 포토레지스트 물질을 포함하는 패시베이션층을 포함함에 따라 향상된 신뢰성을 가질 수 있다. 상기 RF 집적회로는 평탄도가 우수한 제1 도전층을 포함함에 따라 커패시터의 항복전압이 증가되고, 상기 제1 도전층을 포함하는 표면 실장 저항의 정밀도가 향상될 수 있다. 따라서, 상기 RF 집적회로는 우수한 RF 특성을 가질 수 있다.The RF integrated circuit according to the present invention can have improved reliability as it includes a passivation layer comprising an SU-8 photoresist material. As the RF integrated circuit includes the first conductive layer having excellent flatness, the breakdown voltage of the capacitor is increased and the precision of the surface mounting resistance including the first conductive layer can be improved. Thus, the RF integrated circuit can have excellent RF characteristics.

도 1은 예시적인 실시예들에 따른 RF 집적회로의 등가 회로도이다.
도 2a는 예시적인 실시예들에 따른 RF 집적회로를 나타내는 사시도이고, 도 2b는 도 2a의 2B 부분의 확대도이다.
도 3은 도 2a의 표면 실장 저항, 커패시터 및 인덕터에 대응되는 부분들의 단면도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 RF 집적회로의 표면 실장 저항, 커패시터 및 인덕터의 평면 레이아웃도이다.
도 5a 내지 도 5h는 예시적인 실시예들에 따른 RF 집적회로의 제조 방법을 나타내는 단면도들이다.
도 6은 RF 집적회로의 각 부분들을 나타내는 FIB(focused ion beam) 이미지들이다.
도 7a 및 도 7b는 실험예와 비교예에 따른 제1 도전층의 표면 모폴로지를 나타내는 AFM(atomic force microscopy) 이미지들이다.
도 8은 실험예와 비교예에 따른 인덕터의 Q-지수를 나타내는 그래프이다.
도 9는 실험예와 비교예에 따른 표면 실장 저항의 저항값 및 커패시터의 항복전압을 나타내는 그래프이다.
도 10은 실험예에 따른 RF 집적회로의 신뢰성 테스트 결과를 나타내는 그래프이다.1 is an equivalent circuit diagram of an RF integrated circuit according to exemplary embodiments.
2A is a perspective view showing an RF integrated circuit according to exemplary embodiments, and FIG. 2B is an enlarged view of a portion 2B in FIG. 2A.
3 is a cross-sectional view of portions corresponding to surface mount resistors, capacitors and inductors of FIG. 2A.
4A-4C are planar layouts of surface mount resistors, capacitors, and inductors of an RF integrated circuit according to exemplary embodiments.
5A to 5H are cross-sectional views illustrating a method of manufacturing an RF integrated circuit according to exemplary embodiments.
FIG. 6 is focused ion beam (FIB) images representing the parts of the RF integrated circuit.
FIGS. 7A and 7B are AFM (atomic force microscopy) images showing the surface morphology of the first conductive layer according to Experimental Examples and Comparative Examples.
8 is a graph showing the Q-factor of the inductor according to the experimental example and the comparative example.
9 is a graph showing resistance values of surface mount resistances and breakdown voltages of capacitors according to Experimental Examples and Comparative Examples.
10 is a graph showing a reliability test result of an RF integrated circuit according to an experimental example.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다. In order to fully understand the structure and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. It should be understood, however, that the description of the embodiments is provided to enable the disclosure of the invention to be complete, and will fully convey the scope of the invention to those skilled in the art. In the accompanying drawings, the components are enlarged for the sake of convenience of explanation, and the proportions of the components can be exaggerated or reduced.

어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다. It is to be understood that when an element is referred to as being "on" or "tangent" to another element, it is to be understood that other elements may directly contact or be connected to the image, something to do. On the other hand, when an element is described as being "directly on" or "directly adjacent" another element, it can be understood that there is no other element in between. Other expressions that describe the relationship between components, for example, "between" and "directly between"

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. The terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms may only be used for the purpose of distinguishing one element from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다. The singular forms "a", "an" and "the" include plural referents unless the context clearly dictates otherwise. The word "comprising" or "having ", when used in this specification, is intended to specify the presence of stated features, integers, steps, operations, elements, A step, an operation, an element, a part, or a combination thereof.

본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.The terms used in the embodiments of the present invention may be construed as commonly known to those skilled in the art unless otherwise defined.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings.

도 1은 예시적인 실시예들에 따른 RF 집적회로(100)의 등가 회로도이다.1 is an equivalent circuit diagram of an RF integrated circuit 100 according to exemplary embodiments.

도 1을 참조하면, RF 집적회로(100)는 집중 소자(lumped-element) 윌킨슨 전력 분배기(Wilkinson power divider)일 수 있다. 두 개의 출력 포트(OUT1, OUT2) 사이에 저항(R)이 연결되며, 입력 포트(IN)와 출력 포트(OUT1, OUT2) 사이에는 각각 인덕터(L)가 배치될 수 있다. 커패시터(C)는 다음의 두 가지 타입으로 구현될 수 있다. 2 개의 제1형 커패시터(도 2a의 C_1)는 인덕터(L)와 접지 단자(도 2a의 GR) 사이에 직렬로 연결될 수 있고, 2 개의 제2 커패시터(도 2a의 C_2)는 인덕터(L)와 접지 단자(GR) 사이에서 서로 병렬로 연결될 수 있다.Referring to FIG. 1, the RF integrated circuit 100 may be a lumped-element Wilkinson power divider. A resistor R is connected between the two output ports OUT1 and OUT2 and an inductor L may be disposed between the input port IN and the output ports OUT1 and OUT2. Capacitor C can be implemented in two types: 2A) may be connected in series between the inductor L and the ground terminal (GR in Fig. 2A), and two second capacitors (C_2 in Fig. 2A) may be connected in series between the inductor L and the ground terminal And the ground terminal GR in parallel with each other.

인덕터(L) 및 커패시터(C)는 다음의 수식 (1) 및 (2)와 같이 결정될 수 있다.The inductor L and the capacitor C can be determined as shown in the following equations (1) and (2).

-(1)

-(One)

-(2)

여기서, ω는 RF 집적회로(100)의 구동 주파수이고, Z₀은 특성 임피던스 값이다. 예를 들어, 구동 주파수가 2.4 GHz이고, 특성 임피던스 Z₀가 50 Ω일 때, L=5.65 nH, C=0.78 pF 일 수 있다. Here,? Is the driving frequency of the RF integrated circuit 100, and Z ₀ is the characteristic impedance value. For example, L = 5.65 nH and C = 0.78 pF when the driving frequency is 2.4 GHz and the characteristic impedance Z ₀ is 50 Ω.

도 2a는 예시적인 실시예들에 따른 RF 집적회로(100)를 나타내는 사시도이고, 도 2b는 도 2a의 2B 부분의 확대도이다. 도 3은 도 2a의 표면 실장 저항(R), 커패시터(C) 및 인덕터(L)에 대응되는 부분들의 단면도이다. 2A is a perspective view showing an RF integrated circuit 100 according to exemplary embodiments, and FIG. 2B is an enlarged view of a portion 2B in FIG. 2A. 3 is a cross-sectional view of portions corresponding to the surface mount resistor R, the capacitor C and the inductor L of FIG.

도 2a 내지 도 3을 참조하면, RF 집적 회로(100)는 반도체 기판(110), 반도체 기판(110) 상에 형성된 표면 실장 저항(R), 커패시터(C) 및 인덕터(L)로 이루어지는 수동 RF(Radio Frequency) 소자를 포함할 수 있다. 2A to 3, the RF integrated circuit 100 includes a semiconductor substrate 110, a surface mount resistor R formed on the semiconductor substrate 110, a passive RF circuit including a capacitor C and an inductor L, (Radio Frequency) device.

저항 영역(R-R)에는 표면 실장 저항(R)이 형성될 수 있다. 구체적으로, 저항물질층(210)을 사이에 두고, 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb)이 양 단자로 기능을 하여, 표면 실장 저항(R)이 이루어질 수 있다. 저항 단자 절연막(222)은 표면 실장 저항(R)의 양 단자, 즉 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb)이 서로 절연되도록 할 수 있다. 저항 단자 절연막(222)은 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb)의 마주보는 양측벽 및 저항물질층(210)의 노출되는 상면을 덮도록 연장될 수 있다. 패시베이션층(226) 중 저항 영역(R-R)에 형성되는 부분은 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb) 각각과 전기적으로 연결되는 제2 도전층(134)의 부분들이 서로 절연되도록 할 수 있다. 패시베이션층(226) 중 저항 영역(R-R)에 형성되는 부분은 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb) 각각과 전기적으로 연결되는 제2 도전층(134)의 부분들의 마주보는 양측벽 및 저항 단자 절연막(222)의 노출되는 상면을 덮도록 연장될 수 있다.A surface mount resistor R may be formed in the resistance region R-R. Specifically, the first portion 132-Ra and the second portion 132-Rb of the first conductive layer 132 function as both terminals with the resistance material layer 210 therebetween, (R) can be made. The resistance terminal insulating film 222 can be made such that the both terminals of the surface mount resistor R, that is, the first portion 132-Ra and the second portion 132-Rb of the first conductive layer 132 are insulated from each other . The resistance terminal insulating film 222 covers the exposed upper surfaces of the opposing sidewalls of the first portion 132-Ra and the second portion 132-Rb of the first conductive layer 132 and the resistance material layer 210 . A portion of the passivation layer 226 formed in the resistance region RR is electrically connected to the first portion 132-Ra and the second portion 132-Rb of the first conductive layer 132, The portions of layer 134 may be insulated from each other. A portion of the passivation layer 226 formed in the resistance region RR is electrically connected to the first portion 132-Ra and the second portion 132-Rb of the first conductive layer 132, To cover the exposed opposite side walls of the portions of the layer 134 and the exposed upper surface of the resistance terminal insulating layer 222. [

커패시터 영역(C-R)에는 커패시터(C)가 형성될 수 있다. 구체적으로, 제2 유전물질 패턴(224) 중 일부분이 커패시터 유전층(224C)이 되고, 제1 도전층(132)의 제3 부분(132-Ca)과 제4 부분(132-Cb)이 양측 전극으로 기능을 하여, 커패시터(C)가 이루어질 수 있다. 따라서 커패시터(C)는 표면 실장 커패시터일 수 있다.A capacitor C may be formed in the capacitor region C-R. Specifically, a portion of the second dielectric material pattern 224 becomes the capacitor dielectric layer 224C, and the third portion 132-Ca and the fourth portion 132-Cb of the first conductive layer 132 are electrically connected to the electrodes So that the capacitor C can be formed. Thus, the capacitor C may be a surface mount capacitor.

커패시터(C)의 일측 전극은 제1 도전층(132)의 제3 부분(132-Ca) 및 제1 도전층(132)의 제3 부분(132-Ca)과 전기적으로 연결되는 제2 도전층(134)의 부분이 해당될 수 있고, 타측 전극은 제1 도전층(132)의 제4 부분(132-Cb)과 제2 도전층(134)의 제1 부분(134-C)이 함께 해당될 수 있다. 또한, 커패시터(C)의 타측 전극을 이루는 제2 도전층(134)의 제1 부분(134-C)은 제1 도전층(132)의 제3 부분(132-Ca)과 제4 부분(132-Cb)의 사이에서 제2 유전물질 패턴(224C) 및 제2 도전층(134)의 제1 부분(134C)에 의하여 한정되는 공간인 제1 에어 브리지 공간(AS2C) 위로 연장되는 에어 브리지(air-bridge) 구조를 가질 수 있다. 즉 커패시터(C)의 타측 전극을 이루는 제2 도전층(134)의 제1 부분(134C)은 제1 도전층(132)의 제3 부분(132-Ca)의 상측으로부터 제1 도전층(132)의 제4 부분(132-Cb)의 상측까지 에어 브리지 구조를 가지며 연장될 수 있다. One electrode of the capacitor C is electrically connected to the third portion 132-Ca of the first conductive layer 132 and the second conductive layer 132-Ca electrically connected to the third portion 132-Ca of the first conductive layer 132. [ And the other electrode may correspond to the portion of the second conductive layer 134 and the fourth portion 132-Cb of the first conductive layer 132 and the first portion 134-C of the second conductive layer 134 . The first portion 134-C of the second conductive layer 134 constituting the other electrode of the capacitor C is connected to the third portion 132-Ca of the first conductive layer 132 and the fourth portion 132- Cb) extending over the first air bridge space (AS2C) which is a space defined by the second dielectric material pattern (224C) and the first portion (134C) of the second conductive layer (134) -bridge structure. The first portion 134C of the second conductive layer 134 constituting the other electrode of the capacitor C is electrically connected to the first conductive layer 132 from the upper side of the third portion 132- To an upper side of the fourth portion 132-Cb of the first portion 132a.

패시베이션층(226) 중 커패시터 영역(C-R)에 형성되는 부분은 제1 도전층(132)의 제3 부분(132-Ca), 제2 도전층(134)의 제1 부분(134C) 및 그 사이에 개재된 커패시터 유전층(224C) 측벽 상에 콘포말하게 형성될 수 있다. The portion of the passivation layer 226 formed in the capacitor region CR is formed by the third portion 132-Ca of the first conductive layer 132, the first portion 134C of the second conductive layer 134, May be formed conformally on the sidewalls of the capacitor dielectric layer 224C interposed in the capacitor dielectric layer 224C.

인덕턴스 영역(L-R)에는 인덕터(L)가 형성될 수 있다. 인덕터(L)는 제1 도전층(132)의 제5 부분(132-L1) 및 제1 도전층(132)의 제5 부분(132-L1)과 전기적으로 연결되는 제2 도전층(134)의 제2 부분(134L)으로 이루어질 수 있다. 또한 인덕터(L)는 제1 도전층(132)의 제6 부분(132-L2)을 통하여 코일을 형성하는 도전 라인으로 이루어질 수 있다. An inductor L may be formed in the inductance region L-R. The inductor L includes a second conductive layer 134 electrically connected to the fifth portion 132-L1 of the first conductive layer 132 and the fifth portion 132-L1 of the first conductive layer 132, And a second portion 134L of the second portion 134L. The inductor L may also be a conductive line forming a coil through the sixth portion 132-L2 of the first conductive layer 132. [

제2 도전층(134)의 제2 부분(134L)은 제1 도전층(132)의 제5 부분(132-L1)과 제1 도전층(134)의 제6 부분(134-L2) 사이에 제2 유전물질 패턴(224L) 및 제2 도전층(134)의 제2 부분(134L)에 의하여 한정되는 공간인 제2 에어 브리지 공간(AS2L) 위로 연장되는 에어 브리지 구조를 가질 수 있다. 제2 에어 브리지 공간(AS2L) 상에 위치하는 제2 도전층(134)의 제2 부분(134L)과 제1 도전층(134)의 제6 부분(134-L2)은 서로 제1 간격(S1)으로 이격되어 배치되며, 수직으로 오버랩될 수 있다. 예시적인 실시예들에 있어서, 제1 간격(S1)은 약 1 내지 5 ㎛일 수 있으나, 이에 한정되는 것은 아니다.The second portion 134L of the second conductive layer 134 is between the fifth portion 132-L1 of the first conductive layer 132 and the sixth portion 134-L2 of the first conductive layer 134 May have an air bridge structure extending over the second air bridge space AS2L which is a space defined by the second dielectric material pattern 224L and the second portion 134L of the second conductive layer 134. [ The second portion 134L of the second conductive layer 134 and the sixth portion 134-L2 of the first conductive layer 134 located on the second air bridge space AS2L are spaced apart from each other by a first distance S1 , And they can be vertically overlapped. In exemplary embodiments, the first spacing S1 may be from about 1 to about 5 占 퐉, but is not limited thereto.

패시베이션층(226) 중 인덕턴스 영역(L-R)에 형성되는 부분은 제2 도전층(134)의 제2 부분(134L) 상면을 컨포말하게 덮을 수 있다. 패시베이션층(226)은 표면 실장 저항(R), 커패시터(C) 및 인덕터(L)을 습기 또는 원치않는 산화 반응으로부터 보호하거나, 외부로부터 가해지는 기계적 충격으로부터 표면 실장 저항(R), 커패시터(C) 및 인덕터(L)를 보호하는 보호층으로 작용할 수 있다. 예시적인 실시예들에 있어서, 패시베이션층(226)은 SU-8 포토레지스트 물질을 포함할 수 있다. SU-8 포토레지스트 물질은 실리콘, 갈륨 비소, 인듐 포스파이드, 금속 물질 등 다양한 하부층 물질과의 우수한 접착성을 가질 수 있고, 또한 우수한 절연 특성을 가질 수 있다. 더구나, SU-8 포토레지스트 물질을 포함하는 패시베이션층(226)의 제조 공정이 용이하고, 패시베이션층(226)의 상기 제조 공정에서 기판(110) 또는 하부의 구성 요소들에 가해지는 물리적, 화학적 손상이 적으므로 RF 집적회로(100)의 전기적 성능이 향상될 수 있다.A portion of the passivation layer 226 formed in the inductance region L-R may conformally cover the upper surface of the second portion 134L of the second conductive layer 134. [ The passivation layer 226 protects the surface mount resistance R, the capacitor C and the inductor L from moisture or unwanted oxidation reactions or from the external impact of mechanical shock to the surface mount resistance R, the capacitor C ) And the inductor (L). In the exemplary embodiments, the passivation layer 226 may comprise an SU-8 photoresist material. SU-8 photoresist materials can have excellent adhesion with various lower layer materials such as silicon, gallium arsenide, indium phosphide, and metal materials, and can also have excellent insulating properties. Moreover, the process of fabricating the passivation layer 226 including the SU-8 photoresist material is easy and the physical and chemical damage to the substrate 110 or underlying components in the manufacturing process of the passivation layer 226 The electrical performance of the RF integrated circuit 100 can be improved.

도시하지는 않았으나, 반도체 기판(110)에는 표면 실장 저항(R), 커패시터(C) 및 인덕터(L)로 이루어지는 수동 RF 소자로부터 신호를 전달받는 주변 회로가 구현될 수 있다. Although not shown, a peripheral circuit that receives a signal from a passive RF device including a surface mount resistor R, a capacitor C, and an inductor L may be implemented on the semiconductor substrate 110.

아래에서는 RF 집적회로(100)의 평면 레이아웃에 대하여 설명하도록 한다.The planar layout of the RF integrated circuit 100 will be described below.

도 4a 내지 도 4c는 예시적인 실시예들에 따른 RF 집적회로(100)의 표면 실장 저항(R), 커패시터(C) 및 인덕터(L)의 평면 레이아웃도이다. Figs. 4A to 4C are plan layouts of the surface mount resistor R, the capacitor C and the inductor L of the RF integrated circuit 100 according to the exemplary embodiments. Fig.

도 4a를 참조하면, 표면 실장 저항(R)은 저항물질층(210)을 사이에 두고, 제1 도전층의 제1 부분(132-Ra)과 제2 부분(132-Rb)이 양 단자로 기능할 수 있다. 표면 실장 저항(R)은 저항물질층(210)의 폭(W1)과 제1 도전층의 제1 부분(132-Ra)과 제2 부분(132-Rb) 사이의 길이(L1), 저항물질층(210)의 비저항에 의하여 저항값이 결정될 수 있다. 4A, the surface-mount resistor R has a first portion 132-Ra and a second portion 132-Rb of the first conductive layer sandwiching the layer of resistive material 210 between both terminals Function. The surface mount resistance R is determined by the width W1 of the resistive material layer 210 and the length L1 between the first portion 132-Ra and the second portion 132-Rb of the first conductive layer, The resistance value can be determined by the resistivity of the layer 210.

도 4b를 참조하면, 커패시터(C)는 제1 도전층의 제3 부분(132-Ca)과 제2 도전층의 제1 부분(134C) 사이에 커패시터 유전층(224-C)이 배치될 수 있다. 커패시터(C)는 제1 도전층의 제3 부분(132-Ca)과 제2 도전층의 제1 부분(134C) 사이에 배치되는 커패시터 유전층(224-C)의 폭(W2)과 길이(L2) 및 커패시터 유전층(224-C)의 두께와 유전율에 따라서 커패시터 용량이 결정될 수 있다. 4B, the capacitor C may have a capacitor dielectric layer 224-C disposed between the third portion 132-Ca of the first conductive layer and the first portion 134C of the second conductive layer . The capacitor C has a width W2 and a length L2 of the capacitor dielectric layer 224-C disposed between the third portion 132-Ca of the first conductive layer and the first portion 134C of the second conductive layer. And the thickness and permittivity of the capacitor dielectric layer 224-C.

도 4c를 참조하면, 인덕터(L)는 제2 도전층의 제2 부분(134L), 이와 연결되는 제1 도전층의 제5 부분(132-L1) 및 제1 도전층의 제5 부분(132-L1)으로부터 연장되는 제1 도전층의 제6 부분(132-L2)으로 이어지는 도전 라인이 코일 형상을 이루면서 이루어질 수 있다. 인덕터(L)는 제2 도전층의 제2 부분(134L)의 폭(W3) 및 인접한 제2 도전층의 제2 부분(134L) 사이의 간격(S2)에 의해 인덕턴스 값이 결정될 수 있다. 4C, the inductor L includes a second portion 134L of the second conductive layer, a fifth portion 132-L1 of the first conductive layer and a fifth portion 132- And the sixth portion 132-L2 of the first conductive layer extending from the first conductive layer -L1 may be formed in a coil shape. The inductance value of the inductor L can be determined by the width W3 of the second portion 134L of the second conductive layer and the interval S2 between the second portion 134L of the adjacent second conductive layer.

예시적인 실시예들에 있어서, 인덕터(L)는 약 5 내지 30 ㎛ 의 폭(W3)을 가지며, 인접하게 배치되는 금속 라인과의 제2 간격(S2)이 약 5 내지 30 ㎛이도록 배치될 수 있다. 또한, 앞서 설명한 것과 같이, 제1 도전층의 제6 부분(132-L2)과 제2 도전층의 제2 부분(134L) 사이의 수직 이격거리인 제1 간격(S2)은 약 1 내지 5 ㎛일 수 있다. 그러나, 인덕터(L)의 폭(W3), 제2 간격(S2) 및 제1 간격(S1)이 이에 한정되는 것은 아니다.In exemplary embodiments, the inductor L may have a width W3 of about 5 to 30 microns and may be disposed such that the second spacing S2 from the adjacent disposed metal lines is about 5 to 30 microns have. Also, as described above, the first spacing S2, which is the vertical spacing distance between the sixth portion 132-L2 of the first conductive layer and the second portion 134L of the second conductive layer, is about 1 to 5 [ Lt; / RTI > However, the width W3 of the inductor L, the second gap S2, and the first gap S1 are not limited thereto.

예를 들어, 도 2a에 도시된 구조에서, 인덕터(L)는 약 15 ㎛의 폭(W3)을 가지며 인접한 금속 라인과 약 15 ㎛의 간격(S2)으로 이격되도록 나선형으로 배치될 수 있고, 또한, 제1 도전층의 제6 부분(132-L2)과 제2 도전층의 제2 부분(134L) 사이의 제1 간격(S1)은 2 ㎛ 일 수 있다. 이러한 구성에 의하여 2.4 GHz의 구동 주파수에서 약 28.5의 우수한 Q-지수(Q-factor)를 보일 수 있다. RF 집적회로(100)의 Q-지수는 이후 도 8을 참조로 상세히 설명하도록 한다.For example, in the structure shown in Fig. 2A, the inductor L may be spirally arranged to have a width W3 of about 15 [mu] m and be spaced by an interval S2 of about 15 [mu] m from adjacent metal lines, , The first spacing S1 between the sixth portion 132-L2 of the first conductive layer and the second portion 134L of the second conductive layer may be 2 [mu] m. This configuration allows a good Q-factor of about 28.5 at a driving frequency of 2.4 GHz. The Q-index of the RF integrated circuit 100 will be described later in detail with reference to FIG.

도 2a 내지 도 4c를 참조로 설명한 RF 집적회로(100)에 따르면, 표면 실장 저항(R)은 시드 금속층을 구비하지 않고, 제1 도전층(132)의 단일층으로 구성될 수 있다. 이에 따라, 상기 시드 금속층의 식각 공정 및 그에 뒤따르는 세정 공정들이 생략될 수 있어 표면 실장 저항(R)에 가해지는 기계적, 화학적 손상이 최소화될 수 있다. 따라서, 표면 실장 저항(R)의 저항값의 정밀도가 향상될 수 있다. According to the RF integrated circuit 100 described with reference to Figs. 2A to 4C, the surface mount resistance R may be composed of a single layer of the first conductive layer 132 without a seed metal layer. Thus, the etching process of the seed metal layer and the subsequent cleaning processes can be omitted, so that the mechanical and chemical damage to the surface mounting resistance R can be minimized. Therefore, the precision of the resistance value of the surface mount resistor R can be improved.

또한, 커패시터(C)는 제1 도전층(132)의 부분들(132-Ca, 132-Cb)을 포함하고, 제1 도전층(132)은 전자빔 증발 공정에 의해 형성되어 매끄러운 표면 모폴로지를 가질 수 있다. 따라서, 제1 도전층(132) 상에 형성되는 커패시터 유전층(224C)이 커버리지 특성이 우수할 수 있고, 이에 따라 커패시터(C)는 높은 항복전압(breakdown voltage)을 가질 수 있다. The capacitor C also includes portions 132-Ca and 132-Cb of the first conductive layer 132 and the first conductive layer 132 is formed by an electron beam evaporation process to have a smooth surface morphology . Thus, the capacitor dielectric layer 224C formed on the first conductive layer 132 may have excellent coverage characteristics, so that the capacitor C may have a high breakdown voltage.

또한, 표면 실장 저항(R), 커패시터(C) 및 인덕터(L) 상에 SU-8 포토레지스트 물질을 포함하는 패시베이션층(226)이 형성된다. 패시베이션층(226)은 하부의 구성 요소들의 물리적, 화학적 손상 없이 제조될 수 있는 한편, 우수한 절연 특성을 가지며, 습기 또는 원치 않는 산화 반응으로부터 하부의 구성 요소들을 보호할 수 있다. 따라서, RF 집적회로(100)의 전기적 성능 및 신뢰성이 향상될 수 있다.In addition, a passivation layer 226 comprising an SU-8 photoresist material is formed on the surface mount resistor R, the capacitor C, and the inductor L. [ The passivation layer 226 can be fabricated without physical or chemical damage to the underlying components while having good insulating properties and protecting underlying components from moisture or unwanted oxidation reactions. Therefore, the electrical performance and reliability of the RF integrated circuit 100 can be improved.

도 5a 내지 도 5h는 예시적인 실시예들에 따른 RF 집적회로(100)의 제조 방법을 나타내는 단면도들이다. 도 5a 내지 도 5h에는 도 2a에서 표면 실장 저항(R), 인덕터(L), 및 커패시터(C)가 형성되는 영역들에 대응되는 부분들의 단면들을 공정 순서에 따라 도시하였다. 5A to 5H are cross-sectional views illustrating a method of manufacturing the RF integrated circuit 100 according to exemplary embodiments. 5A to 5H illustrate sections of portions corresponding to areas where the surface mount resistor R, the inductor L, and the capacitor C are formed in FIG. 2A in accordance with the process order.

도 5a를 참조하면, 저항 영역(R-R), 커패시터 영역(C-R) 및 인덕턴스 영역(L-R)이 정의된 기판(110)이 제공된다. 기판(110)은 GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체 기판, 또는 실리콘(Si, silicon), 저머늄(Ge, germanium)과 같은 반도체 기판일 수 있다. 예를 들어, 기판(110)이 GaAs와 같은 화합물 반도체를 포함하는 경우, 도전성 기판을 사용하는 경우에 비하여 기생 커패시턴스 또는 기생 인덕턴스가 방지될 수 있다.Referring to FIG. 5A, a substrate 110 is defined in which a resistance region R-R, a capacitor region C-R, and an inductance region L-R are defined. The substrate 110 may be a semiconductor substrate such as gallium arsenide (GaAs), indium arsenide (InAs), indium phosphide (InP), or a semiconductor substrate such as silicon (Si), germanium have. For example, when the substrate 110 includes a compound semiconductor such as GaAs, parasitic capacitance or parasitic inductance can be prevented as compared with the case where a conductive substrate is used.

기판(110) 상에 소자 분리층(120)이 형성될 수 있다. 소자 분리층(120)은 예를 들어 실리콘 산화물 또는 실리콘 질화물을 사용하여 수 ㎚ 내지 수십 ㎚의 두께를 가지도록 형성될 수 있다. 소자 분리층(120)은 물리 기상 증착(physical vapor deposition, PVD) 공정, 화학 기상 증착(chemical vapor deposition, CVD) 공정 또는 스퍼터링(sputtering) 공정 등에 의해 형성될 수 있다. 예를 들어, 실리콘 질화물을 사용하여 플라즈마 향상 CVD 공정에 의해 약 200nm의 두께를 갖는 소자 분리층(120)이 형성될 수 있다. 소자 분리층(120)은 기판(110) 표면에 결함이 존재하거나, 또는 기판(110)의 러프니스(roughness)가 상대적으로 크더라도 기판(110) 상부에 형성될 구성요소들을 위하여 평탄한 상면을 제공할 수 있는 중간층으로 작용할 수 있다. The device isolation layer 120 may be formed on the substrate 110. The device isolation layer 120 may be formed to have a thickness of several nm to several tens nm using, for example, silicon oxide or silicon nitride. The device isolation layer 120 may be formed by a physical vapor deposition (PVD) process, a chemical vapor deposition (CVD) process, a sputtering process, or the like. For example, a device isolation layer 120 having a thickness of about 200 nm can be formed by a plasma enhanced CVD process using silicon nitride. The device isolation layer 120 provides a flat upper surface for components to be formed on the substrate 110 even if the substrate 110 has a defect on the surface of the substrate 110 or the roughness of the substrate 110 is relatively large It can act as an intermediate layer that can be formed.

저항 영역(R-R) 상의 소자 분리층(120) 상에는 저항물질층(210)이 형성될 수 있다. 저항물질층(210)을 형성하기 위하여, 저항물질층(210)이 형성되는 위치를 노출시키며 반도체 기판(110)의 상면을 덮는 마스크 패턴을 형성한 후, 저항물질이 기판(110)을 덮도록 한 후, 마스크 패턴을 제거하는 리프트 오프 방법을 이용할 수 있다. 또는 기판(110)의 상면을 덮는 저항물질을 형성한 후, 저항물질층(210)이 형성되는 위치를 덮는 마스크 패턴을 형성하여 식각 공정으로 상기 저항물질의 노출되는 부분을 제거하여, 저항물질층(210)을 형성할 수 있다. A resistive material layer 210 may be formed on the element isolation layer 120 on the resistance region R-R. After forming a mask pattern covering the upper surface of the semiconductor substrate 110, exposing the position where the resistive material layer 210 is formed, a resistive material covers the substrate 110 to form the resistive material layer 210 A lift-off method of removing the mask pattern can be used. Alternatively, a resist material covering the upper surface of the substrate 110 may be formed, and then a mask pattern may be formed to cover a position where the resistive material layer 210 is formed. Then, the exposed portion of the resistive material may be removed by an etching process, (210) can be formed.

저항물질층(210)은 예를 들면, 니켈-크롬(NiCr), 질화탄탈륨(TaN), 산화루세늄(RuO₂), 산화납(PbO), 루세늄산 비스무스(Bi₂Ru₂O₇) 이리듐산 비스무스(Bi₂Ir₂O₇) 등으로 이루어질 수 있다. 저항물질층(210)이 예를 들면, 수십 내지 수백 ㎚의 두께를 가지고, 수 내지 수십 ㎛의 길이를 가지도록 형성할 수 있다. 저항물질층(210)의 면저항, 폭, 길이를 고려하여, 저항물질층(210)으로 형성되는 저항의 저항값을 결정할 수 있다. 예시적으로, 저항물질층(210)을 75㎚의 두께로 형성하여, 250 Ω/□의 면저항을 가지는 경우, 저항물질층(210)의 길이를 10 ㎛ 내지 25 ㎛의 범위로 형성하고 저항물질층(210)의 폭을 수 ㎛ 내지 수십 ㎛의 범위에서 조절하면, 50 Ω 내지 500 Ω의 저항값을 가지는 저항을 형성할 수 있다. 도 5a에서, 저항물질층(210)의 수평 방향의 폭은 저항물질층(210)의 길이에 해당할 수 있다. 저항물질층(210)은 예를 들면, 전자빔 증발 공정(e-beam evaporation process)에 의하여 형성할 수 있다.Resistive material layer 210 is, for example, nickel-chromium (NiCr), tantalum nitride (TaN), oxide ruthenium (RuO _2), lead oxide (PbO), Lucero nyumsan bismuth (Bi _₂ Ru ₂ O ₇₎ iridium Bismuth (Bi ₂ Ir ₂ O ₇ ), or the like. The resistance material layer 210 may be formed to have a thickness of, for example, several tens to several hundreds of nanometers and a length of several to several tens of micrometers. The resistance value of the resistance formed in the resistance material layer 210 can be determined in consideration of the sheet resistance, the width, and the length of the resistance material layer 210. [ Illustratively, when the resistive material layer 210 is formed to a thickness of 75 nm and has a sheet resistance of 250 OMEGA / & squ &, the length of the resistive material layer 210 is formed in the range of 10 mu m to 25 mu m, When the width of the layer 210 is adjusted in the range of several 占 퐉 to several tens 占 퐉, a resistance having a resistance value of 50 Ω to 500 Ω can be formed. 5A, the width of the resistive material layer 210 in the horizontal direction may correspond to the length of the resistive material layer 210. In FIG. The resistive material layer 210 may be formed, for example, by an e-beam evaporation process.

도 5b를 참조하면, 소자 분리층(120)이 형성된 반도체 기판(110)의 상면 상에 제1 마스크(192)를 형성한다. 제1 마스크(192)는 저항 영역(R-R) 중 저항물질층(210)의 상면의 적어도 일부분을 제외한 부분을 노출시킬 수 있다. 제1 마스크(192)는 저항 영역(R-R)의 저항물질층(210)의 상면을 모두 덮고, 저항물질층(210)의 측면 상의 소자 분리층(120)을 모두 노출시키도록 형성시킬 수 있다. 그러나 공정 마진을 고려하여, 도 5b에 보인 것과 같이 제1 마스크(192)는, 저항 영역(R-R)의 저항물질층(210)의 상면 양단(도 4b에서 좌우 방향의 양단)에 인접하는 일부분을 노출시키며 저항물질층(210)의 상면의 중간 부분을 덮도록 형성될 수도 있다. Referring to FIG. 5B, a first mask 192 is formed on the upper surface of the semiconductor substrate 110 on which the device isolation layer 120 is formed. The first mask 192 may expose portions of the resistive material layer 210 except for at least a portion of the top surface of the resistive material layer 210 in the resistive region R-R. The first mask 192 may cover the entire upper surface of the resistance material layer 210 of the resistance region R-R and may be formed to expose all of the isolation layers 120 on the side surfaces of the resistance material layer 210. However, considering the process margin, as shown in FIG. 5B, the first mask 192 is formed so that a portion adjacent to both ends of the upper surface of the resistance material layer 210 of the resistance region RR (both ends in the left and right direction in FIG. 4B) And may be formed to cover an intermediate portion of the upper surface of the resistive material layer 210.

제1 마스크(192)는 커패시터 영역(C-R)의 중간 부분을 일부 덮고, 커패시터 영역(C-R)의 양단에 인접하는 부분을 노출시키도록 형성될 수 있다. 제1 마스크(192)는 인덕턴스 영역(L-R)의 일부분을 덮고 나머지 부분을 노출시키도록 형성될 수 있다. 제1 마스크(192)에 의하여 노출되는 인덕턴스 영역(L-R)의 부분들에는 인덕터, 즉 코일을 구성하기 위한 도전 라인이 형성될 수 있다. The first mask 192 may be formed to partially cover the middle portion of the capacitor region C-R and expose a portion adjacent to both ends of the capacitor region C-R. The first mask 192 may be formed to cover a portion of the inductance region L-R and to expose the remaining portion. The inductance region L-R exposed by the first mask 192 may be formed with an inductor, that is, a conductive line for constituting the coil.

그 외에도 제1 마스크(192)는 후속 공정에서 형성할 제1 도전층(도 6의 132)이 형성되지 않도록 할 영역을 덮도록 형성할 수 있다. 제1 마스크(192)는 예를 들면, 포토레지스트 패턴일 수 있다.In addition, the first mask 192 may be formed so as to cover the region where the first conductive layer 132 (FIG. 6) to be formed in the subsequent process is not formed. The first mask 192 may be, for example, a photoresist pattern.

도 5c를 참조하면, 제1 마스크(192)에 의하여 노출되는 소자 분리층(120) 상에 제1 도전층(132)을 형성한다. 제1 도전층(132)은 소정의 두께로 컨포말하게 형성될 수 있다.Referring to FIG. 5C, a first conductive layer 132 is formed on the device isolation layer 120 exposed by the first mask 192. The first conductive layer 132 may be conformally formed to a predetermined thickness.

예시적인 실시예들에 있어서, 제1 도전층(132)을 형성하기 위한 공정은 전자빔 증발 공정일 수 있다. 이 경우 제1 마스크(192) 상에 형성되는 제1 도전층의 부분(미도시)는 제1 마스크(192)를 제거할 때 리프트 오프 방법에 의하여 함께 제거될 수 있다. 제1 도전층(132)은 예를 들어 구리, 니켈 또는 금, 또는 이들의 조합을 사용하여 형성될 수 있다. In the exemplary embodiments, the process for forming the first conductive layer 132 may be an electron beam evaporation process. In this case, portions (not shown) of the first conductive layer formed on the first mask 192 may be removed together by a lift-off method when removing the first mask 192. The first conductive layer 132 may be formed using, for example, copper, nickel or gold, or a combination thereof.

제1 도전층(132)을 형성하기 위하여 전자빔 증발 공정을 사용하는 예시적 공정에서, 제1 도전층(132)의 형성 단계를 수행하기 전에 소스 금속(도시되지 않음) 와이핑(wiping) 단계, 상기 소스 금속의 프리멜팅(pre-melting) 단계, 및 상기 소스 금속의 증발 속도 조정 단계가 더 수행될 수 있다. 이에 따라 제1 도전층(132)의 평탄도가 향상될 수 있다. 예시적인 실시예들에 있어서, 제1 도전층(132)은 약 30 nm 이하의 RMS 거칠기(root mean square roughness)를 가질 수 있다. 상기 공정에 의해 형성된 제1 도전층(132)의 평탄도 향상 특성은 이후에 도 7a 및 도 7b를 참조로 상세히 설명한다. In an exemplary process using an electron beam evaporation process to form the first conductive layer 132, a source metal (not shown) wiping step is performed prior to performing the forming step of the first conductive layer 132, A pre-melting step of the source metal, and an evaporation rate adjusting step of the source metal may be further performed. Accordingly, the flatness of the first conductive layer 132 can be improved. In the exemplary embodiments, the first conductive layer 132 may have a root mean square roughness of about 30 nm or less. The flatness improving characteristics of the first conductive layer 132 formed by the above process will be described later in detail with reference to FIGS. 7A and 7B.

선택적으로, 제1 도전층(132)을 형성하기 전에 전자빔 증발 공정에 의하여 티타늄, 탄탈륨 및/또는 금을 사용하여 소정의 두께를 갖는 접착 금속층(도시되지 않음)을 더 형성할 수 있다. Alternatively, an adhesive metal layer (not shown) having a predetermined thickness may be further formed using titanium, tantalum, and / or gold by an electron beam evaporation process before forming the first conductive layer 132.

저항 영역(R-R)에는 저항물질층(210)의 양측에 접하며 서로 이격되는 적어도 한쌍의 제1 도전층(132)의 부분(132-Ra, 132-Rb)이 형성될 수 있다. 저항 영역(R-R)에 형성되는 제1 도전층(132)의 부분(132-Ra, 132-Rb)은 각각 제1 도전층(132)의 제1 부분(132-Ra) 및 제1 도전층(132)의 제2 부분(132-Rb)이라 호칭할 수 있다. 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb)은 저항 영역(R-R)에 형성된 제1 마스크(192)의 부분을 사이에 두고 서로 이격될 수 있다. In the resistance region R-R, at least a pair of first conductive layer 132 portions 132-Ra and 132-Rb that are in contact with both sides of the resistance material layer 210 and are spaced apart from each other may be formed. The portions 132-Ra and 132-Rb of the first conductive layer 132 formed in the resistance region RR are respectively connected to the first portion 132-Ra of the first conductive layer 132 and the first conductive layer 132- (132-Rb). The first portion 132-Ra and the second portion 132-Rb of the first conductive layer 132 may be spaced apart from each other across the portion of the first mask 192 formed in the resistance region RR .

커패시터 영역(C-R)에는 서로 이격되는 적어도 한쌍의 제1 도전층(132)의 부분(132-Ca, 132-Cb)이 형성될 수 있다. 커패시터 영역(C-R)에 형성되는 제1 도전층(132)의 부분(132-Ca, 132-Cb)은 각각 제1 도전층(132)의 제3 부분(132-Ca) 및 제1 도전층(132)의 제4 부분(132-Cb)이라 호칭할 수 있다. 제1 도전층(132)의 제3 부분(132-Ca)과 제4 부분(132-Cb)은 커패시터 영역(C-R)에 형성된 제1 마스크(192)의 부분을 사이에 두고 서로 이격될 수 있다. At least a pair of first conductive layer 132 portions 132-Ca and 132-Cb spaced apart from each other may be formed in the capacitor region C-R. The portions 132-Ca and 132-Cb of the first conductive layer 132 formed in the capacitor region CR are electrically connected to the third portion 132-Ca of the first conductive layer 132 and the first conductive layer 132- (132-Cb). The third portion 132-Ca and the fourth portion 132-Cb of the first conductive layer 132 may be spaced apart from each other across the portion of the first mask 192 formed in the capacitor region CR .

인덕턴스 영역(L-R)에는 인덕터를 구성하는 코일을 형성하기 위한 도전 라인을 이루도록 제1 도전층(132)의 부분(132-L1, 132L2)이 형성될 수 있다. 인덕턴스 영역(L-R)에 형성된 제1 도전층(132)의 부분(132-L1, 132-L2)은 서로 이격된 것으로 도시되었으나, 이는 코일을 형성하기 위하여 다른 부분으로 연장된 것으로 서로 일체를 이룰 수 있다. 다만, 인덕턴스 영역(L-R)에 형성된 제1 도전층(132)의 부분 중 일부(132-L2)는 후술할 제2 도전층과 전기적으로 연결되는 부분일 수 있다.Portions 132-L1 and 132L2 of the first conductive layer 132 may be formed in the inductance region L-R to form conductive lines for forming coils constituting the inductor. The portions 132-L1 and 132-L2 of the first conductive layer 132 formed in the inductance region LR are shown as being spaced apart from each other, but they may extend to other portions to form coils, have. However, a portion 132-L2 of the portion of the first conductive layer 132 formed in the inductance region L-R may be a portion electrically connected to the second conductive layer, which will be described later.

제1 도전층(132)을 형성한 후, 제1 마스크(192)는 제거될 수 있다.After forming the first conductive layer 132, the first mask 192 may be removed.

도 5d를 참조하면, 제1 도전층(132)이 형성된 기판(110) 상에 유전물질층(220)을 형성한다. 유전물질층(220)은 제1 도전층(132)들 사이의 공간을 메꾸지 않고, 그 내벽을 컨포말하게 덮도록 소정의 두께를 가지도록 형성할 수 있다.Referring to FIG. 5D, a dielectric material layer 220 is formed on a substrate 110 on which a first conductive layer 132 is formed. The dielectric material layer 220 may be formed to have a predetermined thickness so as to cover the inner wall of the first conductive layer 132 without covering the space between the first conductive layers 132.

유전물질층(220) 중 저항 영역(R-R)에 형성되는 부분은 제1 도전층(132)에 의하여 노출되는 저항물질층(210) 상을 덮도록 형성한다. 구체적으로, 유전물질층(220) 중 저항 영역(R-R)에 형성되는 부분은 저항물질층(210)에 접하는 서로 이격되는 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb)의 사이에서 저항물질층(210)에 의하여 한정되는 공간을 채우도록 형성한다.A portion of the dielectric material layer 220 formed in the resistance region R-R is formed to cover the resistance material layer 210 exposed by the first conductive layer 132. Specifically, a portion of the dielectric material layer 220 formed in the resistance region RR includes a first portion 132-Ra of the first conductive layer 132 spaced apart from each other in contact with the resistance material layer 210, Is formed to fill a space defined by the resistive material layer 210 between portions 132-Rb.

유전물질층(220)은 실리콘 산화물보다 큰 유전율을 가지는 물질로 이루어질 수 있다. 유전물질층(220)은 예를 들면, 실리콘 질화물(SiN_x), 바륨 티타늄 산화물(BaTiO), 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.The dielectric material layer 220 may be made of a material having a larger dielectric constant than silicon oxide. The dielectric material layer 220 may be formed of a material such as, for example, silicon nitride (SiN _x ), barium titanium oxide (BaTiO), hafnium oxide (HfO), hafnium silicate (HfSiO), hafnium oxide nitride (HfON), hafnium silicon oxynitride ), Lanthanum oxide (LaO), lanthanum aluminum oxide (LaAlO), zirconium oxide (ZrO), zirconium silicate (ZrSiO), zirconium oxide nitride (ZrON), zirconium silicon oxynitride (ZrSiON), tantalum oxide (Ta), barium strontium titanium oxide (BaSrTiO), strontium titanium oxide (SrTiO), yttrium oxide (YO), aluminum oxide (AlO), or lead scandium tantalum oxide (PbScTaO) .

유전물질층(220)을 형성한 후, 저항 영역(R-R), 커패시터 영역(C-R) 및 인덕턴스 영역(L-R)의 일부분에 제2 마스크(194)를 형성한다. 제2 마스크(194)는 예를 들면, 포토레지스트 패턴일 수 있다. After forming the dielectric material layer 220, a second mask 194 is formed in a portion of the resistance region R-R, the capacitor region C-R, and the inductance region L-R. The second mask 194 may be, for example, a photoresist pattern.

제2 마스크(194) 중 저항 영역(R-R)에 형성되는 부분은, 서로 이격되는 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb)의 사이에서 유전물질층(220)에 의하여 한정되는 공간을 채우도록 형성될 수 있다. The portion of the second mask 194 that is formed in the resistance region RR is formed between the first portion 132-Ra and the second portion 132-Rb of the first conductive layer 132, And may be formed to fill a space defined by the material layer 220.

제2 마스크(194) 중 커패시터 영역(C-R)에 형성되는 부분은 커패시터 영역(C-R)에 형성된 서로 이격되는 제1 도전층(132)의 제3 부분(132-Ca)과 제4 부분(132-Cb)에서 유전물질층(220)에 의하여 한정되는 공간을 채우도록 형성될 수 있다. 또한 제2 마스크(194) 중 커패시터 영역(C-R)에 형성되는 부분은 커패시터 영역(C-R)에 형성된 제1 도전층(132)의 부분들(132-Ca, 132-Cb) 중 적어도 하나, 예를 들면, 제3 부분(132-Ca) 상측의 일부분을 덮도록 형성될 수 있다. 제2 마스크(194) 중 커패시터 영역(C-R)에 형성되는 부분 중 커패시터 영역(C-R)에 형성된 제1 도전층(132)의 제3 부분(132-Ca)의 일부분을 덮는 부분에는 후속 공정을 통하여 커패시터가 형성될 수 있다. A portion of the second mask 194 formed in the capacitor region CR is divided into a third portion 132-Ca and a fourth portion 132- Cb may be formed to fill a space defined by the dielectric material layer 220. The portion of the second mask 194 formed in the capacitor region CR may include at least one of the portions 132-Ca and 132-Cb of the first conductive layer 132 formed in the capacitor region CR, , It may be formed so as to cover a part of the upper portion of the third portion 132-Ca. A portion of the second mask 194 covering a portion of the third portion 132-Ca of the first conductive layer 132 formed in the capacitor region CR among the portions formed in the capacitor region CR is subjected to a subsequent process A capacitor can be formed.

제2 마스크(194) 중 인덕턴스 영역(L-R)에 형성되는 부분은 인덕턴스를 구성하는 코일을 형성하기 위한 도전 라인을 덮기 위한 유전물질층(220)의 부분을 덮도록 형성될 수 있다. 예를 들면, 제2 마스크(194) 중 인덕턴스 영역(L-R)에 형성되는 부분은 인덕터를 구성하는 코일을 형성하기 위한 도전 라인의 양 단은 노출하고, 도전 라인이 연장되는 중간 부분은 덮도록 형성될 수 있다.A portion of the second mask 194 formed in the inductance region L-R may be formed to cover a portion of the dielectric material layer 220 for covering the conductive line for forming the coil constituting the inductance. For example, the portion of the second mask 194 formed in the inductance region LR is formed so that both ends of the conductive line for forming the coils constituting the inductor are exposed, and the intermediate portion where the conductive line is extended is formed .

도 5d 및 도 5e를 함께 참조하면, 제2 마스크(194)를 식각 마스크로, 제2 마스크(194)에 의하여 노출되는 유전물질층(220)의 부분을 제거하여 유전물질 패턴(222, 224)를 형성한다. 예를 들어, 노출되는 유전물질층(220)의 부분을 제거하기 위한 공정은 반응성 이온 식각 공정일 수 있다. 5D and 5E, the second mask 194 is used as an etch mask to remove portions of the dielectric material layer 220 exposed by the second mask 194 to form dielectric material patterns 222 and 224, . For example, the process for removing portions of the exposed dielectric material layer 220 may be a reactive ion etching process.

유전물질 패턴(222, 224)은 저항 영역(R-R)에 형성되는 제1 유전물질 패턴(222)과 커패시터 영역(C-R) 및 인덕턴스 영역(L-R)에 형성되는 제2 유전물질 패턴(224)을 포함할 수 있다. The dielectric material patterns 222 and 224 include a first dielectric material pattern 222 formed in the resistance region RR and a second dielectric material pattern 224 formed in the capacitor region CR and the inductance region LR can do.

제1 유전물질 패턴(222)은 후속 공정을 통하여 형성하고자 하는 저항의 양단자 사이를 절연시켜줄 수 있는 바, 저항 단자 절연막(222)으로 호칭될 수 있다. 저항 단자 절연막(222)은 저항 영역(R-R)에서 저항물질층(210)의 양측에 각각 접하는 제1 도전층(132)의 제1 부분(132-Ra) 및 제2 부분(132-Rb) 각각의 마주보는 측면을 덮으며 연장되도록 형성될 수 있다. 따라서 저항 영역(R-R)에 형성된 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb)의 사이에는 저항 단자 절연막(222)에 의하여 한정되는 공간이 형성된다. The first dielectric material pattern 222 may isolate between the terminals of the resistor to be formed through a subsequent process and may be referred to as a resistance terminal insulating film 222. [ The resistance terminal insulating film 222 has a first portion 132-Ra and a second portion 132-Rb of the first conductive layer 132 which are in contact with both sides of the resistance material layer 210 in the resistance region RR As shown in FIG. A space defined by the resistance terminal insulating film 222 is formed between the first portion 132-Ra and the second portion 132-Rb of the first conductive layer 132 formed in the resistance region RR .

제2 유전물질 패턴(224) 중 커패시터 영역(C-R)에 형성된 제1 도전층(132)의 하나의 부분(132-Ca) 상에 형성되는 유전물질 패턴의 부분(224C)은 후속 공정을 통하여 형성하고자 하는 커패시터의 양측 전극 사이에 배치되는 바, 커패시터 유전층(224C)으로 호칭될 수 있다. A portion 224C of the dielectric material pattern formed on one portion 132-Ca of the first conductive layer 132 formed in the capacitor region CR of the second dielectric material pattern 224 is formed through a subsequent process Which may be referred to as a capacitor dielectric layer 224C, disposed between both electrodes of the capacitor to be desired.

제2 유전물질 패턴(224)은 커패시터 영역(C-R) 및 인덕턴스 영역(L-R)에 형성된 제1 도전층(132)의 부분들(132-Ca, 132-Cb, 132-L1, 132-L2) 사이의 공간의 내벽을 덮되, 채우지 않도록 형성될 수 있다. 따라서 커패시터 영역(C-R) 및 인덕턴스 영역(L-R)에 형성된 제1 도전층(132)의 부분들(132-Ca, 132-Cb, 132-L1, 132-L2) 사이에는 제2 유전물질 패턴(224)에 의하여 한정되는 공간이 형성된다. The second dielectric material pattern 224 is formed between the portions 132-Ca, 132-Cb, 132-L1, 132-L2 of the first conductive layer 132 formed in the capacitor region CR and the inductance region LR But it can be formed so as not to fill. A second dielectric material pattern 224 is formed between the portions 132-Ca, 132-Cb, 132-L1, and 132-L2 of the first conductive layer 132 formed in the capacitor region CR and the inductance region LR Is formed.

제2 유전물질 패턴(224) 중 인덕턴스 영역(L-R)에 형성되는 부분(224L)은, 인덕터를 구성하는 코일을 형성하기 위한 도전 라인 중 연장되는 부분인 제1 도전층의 부분(132-L2)의 상면 및 측면을 모두 덮을 수 있다.The portion 224L formed in the inductance region LR of the second dielectric material pattern 224 is formed by the portion 132-L2 of the first conductive layer that is an extended portion of the conductive line for forming the coil constituting the inductor, It is possible to cover both the upper surface and the side surface.

도 5f를 참조하면, 커패시터 영역(C-R) 및 인덕턴스 영역(L-R)에서 제2 유전물질 패턴(224)에 의하여 한정되는 공간을 채우는 제1 더미 마스크(240)를 형성한다. 제1 더미 마스크(240)는 커패시터 영역(C-R)에서 제2 유전물질 패턴(224)에 의하여 한정되는 공간을 채우며 볼록한 형상으로 돌출되는 제1 부분(240a) 및 인덕턱스 영역(L-R)에서 제2 유전물질 패턴(224)에 의하여 한정되는 공간을 채우며 볼록한 형상으로 돌출되는 제2 부분(240b)으로 이루어질 수 있다. 예를 들면, 제1 더미 마스크(240)는 커패시터 영역(C-R) 및 인덕턴스 영역(L-R)에서 제2 유전물질 패턴(224)에 의하여 한정되는 공간들에 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 열처리 등에 의한 리플로우 공정을 하여 형성할 수 있다. 상기 마스크 패턴은 포토레지스트 패턴일 수 있다. Referring to FIG. 5F, a first dummy mask 240 is formed to fill a space defined by the second dielectric material pattern 224 in the capacitor region C-R and the inductance region L-R. The first dummy mask 240 includes a first portion 240a that protrudes in a convex shape and fills a space defined by the second dielectric material pattern 224 in the capacitor region CR and a second portion 240b that extends in the inductive- And a second portion 240b protruding in a convex shape to fill a space defined by the dielectric material pattern 224. [ For example, the first dummy mask 240 may form a mask pattern (not shown) in the spaces defined by the second dielectric material pattern 224 in the capacitor region CR and the inductance region LR, The mask pattern can be formed by a reflow process by heat treatment or the like. The mask pattern may be a photoresist pattern.

한편, 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb)의 사이에는 저항 단자 절연막(222)에 의하여 한정되는 공간을 채우는 제2 더미 마스크(242)가 더 형성될 수 있다. 제2 더미 마스크(242)는 제1 더미 마스크(240) 형성 공정과 동일한 공정에서 수행될 수 있다. 따라서, 제2 더미 마스크(232) 또한 볼록한 형상으로 돌출될 수 있다.A second dummy mask 242 filling a space defined by the resistance terminal insulating film 222 is formed between the first portion 132-Ra and the second portion 132-Rb of the first conductive layer 132, Can be further formed. The second dummy mask 242 may be performed in the same process as the first dummy mask 240 forming process. Therefore, the second dummy mask 232 can also protrude in a convex shape.

제1 및 제2 더미 마스크(240, 242)가 형성된 반도체 기판(110)의 상면을 덮는 예비 시드층(184a)을 형성한다. 예비 시드층(184a)은 제1 및 제2 더미 마스크(240, 242)의 상면을 덮도록 형성될 수 있다. 예비 시드층(184a)은 예를 들어 티타늄 및/또는 금을 사용하여 스퍼터링 공정에 의해 형성될 수 있다. A spare seed layer 184a is formed to cover the upper surface of the semiconductor substrate 110 on which the first and second dummy masks 240 and 242 are formed. The spare seed layer 184a may be formed to cover the upper surfaces of the first and second dummy masks 240 and 242. [ The spare seed layer 184a may be formed by a sputtering process using, for example, titanium and / or gold.

도 5g를 참조하면, 예비 시드층(184a) 상에 제3 마스크(196)를 형성할 수 있다. 제3 마스크(196)는 저항 영역(R-R)에서 제2 더미 마스크(242) 상에 형성될 수 있다. 제3 마스크(196)는 커패시터 영역(C-R)에서 제1 도전층(132)의 일부분을 더 덮도록 형성될 수 있다. 커패시터 영역(C-R)에서 제1 도전층(132)의 일부분을 덮는 제3 마스크(196)의 부분의 양측에는 커패시터의 양측 전극에 해당하는 제2 도전층(134)의 부분이 형성될 수 있다.Referring to FIG. 5G, a third mask 196 may be formed on the pre-seed layer 184a. A third mask 196 may be formed on the second dummy mask 242 in the resistive region R-R. The third mask 196 may be formed to further cover a portion of the first conductive layer 132 in the capacitor region C-R. A portion of the second conductive layer 134 corresponding to both electrodes of the capacitor may be formed on both sides of the portion of the third mask 196 covering the portion of the first conductive layer 132 in the capacitor region C-R.

다만, 제3 마스크(196)는 제1 더미 마스크(240)의 상측 및 커패시터 유전층(224C)의 상측은 덮지 않고 노출시키도록 형성된다. However, the third mask 196 is formed so as not to cover the upper side of the first dummy mask 240 and the upper side of the capacitor dielectric layer 224C.

도 5h를 참조하면, 제3 마스크(196)에 의하여 노출되는 예비 시드층(184a) 상에 제2 도전층(134)을 형성한다. 예시적인 실시예들에 있어서, 제2 도전층(134)은 구리, 니켈, 금 또는 은, 또는 이들의 조합을 사용하여 형성할 수 있다. 예를 들어, 제2 도전층(134)은 구리 및 금의 2층 구조로 형성할 수 있다. 제2 도전층(134)을 형성하기 위한 공정은 예비 시드층(184a)을 시드로 사용하는 전해 도금 공정, 또는 무전해 도금 공정일 수 있다.Referring to FIG. 5H, a second conductive layer 134 is formed on the pre-seed layer 184a exposed by the third mask 196. As shown in FIG. In the exemplary embodiments, the second conductive layer 134 may be formed using copper, nickel, gold or silver, or a combination thereof. For example, the second conductive layer 134 may have a two-layer structure of copper and gold. The process for forming the second conductive layer 134 may be an electrolytic plating process using the preliminary seed layer 184a as a seed, or an electroless plating process.

이후, 제1 및 제2 더미 마스크(240, 242) 및 제3 마스크(196)를 함께 제거할 수 있다. 제1 더미 마스크(240)가 제거되어, 커패시터 영역(C-R)에서 제1 도전층(132)의 제3 부분(132-Ca)과 제4 부분(132-Cb)의 사이에 제2 유전물질 패턴(224)에 의하여 한정되는 제1 에어 브리지 공간(AS2C)이 형성될 수 있다. 또한 인덕턴스 영역(L-R)에도 제1 도전층(132)들 사이에 제2 유전물질 패턴(224)에 의하여 한정되는 제2 에어 브리지 공간(AS2L)이 형성될 수 있다. 제2 에어 브리지 공간(AS2L)은 인덕터, 즉 코일을 구성하기 위한 도전 라인들 사이의 공간일 수 있다. 한편, 제2 더미 마스크(242)가 제거되어, 저항 영역(R-R)에서 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb) 사이에 제1 유전물질 패턴(222)에 의하여 한정되는 제1 리세스(AS2R)가 형성될 수 있다.Thereafter, the first and second dummy masks 240 and 242 and the third mask 196 may be removed together. The first dummy mask 240 is removed so that a second dielectric material pattern 140 is formed between the third portion 132-Ca and the fourth portion 132-Cb of the first conductive layer 132 in the capacitor region CR. A first air bridge space AS2C defined by the first air bridge space 224 may be formed. Also, a second air bridge space AS2L defined by the second dielectric material pattern 224 may be formed between the first conductive layers 132 in the inductance area L-R. The second air bridge space AS2L may be a space between the inductors, i.e., the conductive lines for constructing the coil. On the other hand, the second dummy mask 242 is removed so that a first dielectric material 132 is formed between the first portion 132-Ra and the second portion 132-Rb of the first conductive layer 132 in the resistance region RR. A first recess AS2R defined by the pattern 222 may be formed.

이후, 제3 마스크(196)의 제거에 의해 노출되는 예비 시드층(184a)의 부분을 제거하여 시드층(184)을 형성할 수 있다. 이를 통하여 제1 도전층(132)과 제2 도전층(134)으로 이루어지는 도전 패턴(130)을 형성할 수 있다. 시드층(184)의 측면은 제2 도전층(134)의 측면과 서로 정렬될(aligned) 수 있다. 이에 따라, 복수의 도전 패턴(130)들 각각이 인접한 도전 패턴(130)으로부터 전기적으로 분리될 수 있다. 예를 들어, 노출된 예비 시드층(도 5g의 184a) 부분을 제거하기 위한 공정은 반응성 이온 식각 공정일 수 있다. Thereafter, the portion of the pre-seed layer 184a exposed by the removal of the third mask 196 may be removed to form the seed layer 184. The conductive pattern 130 including the first conductive layer 132 and the second conductive layer 134 can be formed. The sides of the seed layer 184 may be aligned with the sides of the second conductive layer 134. Accordingly, each of the plurality of conductive patterns 130 can be electrically separated from the adjacent conductive patterns 130. For example, the process for removing the exposed portion of the pre-seed layer (184a in Figure 5G) may be a reactive ion etching process.

다시 도 3을 참조하면, 도전 패턴(130)이 형성된 반도체 기판(110) 상에 패시베이션층(226)을 형성할 수 있다. 패시베이션층(226)에 의해 커버되지 않은 도전 패턴(130) 부분은 본딩 와이어 또는 전선 등과 연결되는 패드로 이용될 수 있다. Referring again to FIG. 3, a passivation layer 226 may be formed on the semiconductor substrate 110 on which the conductive pattern 130 is formed. The portion of the conductive pattern 130 that is not covered by the passivation layer 226 may be used as a pad connected to a bonding wire, an electric wire, or the like.

예시적인 실시예들에 있어서, 패시베이션층(226)은 SU-8 포토레지스트 물질을 포함할 수 있다. SU-8 포토레지스트 물질은 실리콘, 갈륨 비소, 갈륨 질화물, 인듐 포스파이드, 글래스 또는 금속 물질들과의 접착력이 우수할 수 있고, 높은 전기적 절연 특성을 가질 수 있다. 따라서, 패시베이션층(226)은 습기 또는 원치 않는 산화 반응으로부터 구성요소들(즉, 표면 실장 저항(R), 커패시터(C) 및 인덕터(L))을 효과적으로 보호할 수 있다. In the exemplary embodiments, the passivation layer 226 may comprise an SU-8 photoresist material. The SU-8 photoresist material may have good adhesion to silicon, gallium arsenide, gallium nitride, indium phosphide, glass or metal materials, and may have high electrical insulating properties. Thus, the passivation layer 226 can effectively protect the components (i.e., surface mount resistor R, capacitor C, and inductor L) from moisture or unwanted oxidation reactions.

패시베이션층(226)을 형성하기 위한 예시적인 공정에서, 도전 패턴(130)이 형성된 반도체 기판(110) 상에 스핀 코팅을 이용하여 SU-8 포토레지스트 물질층을 도포 또는 퇴적하고, 상기 SU-8 포토레지스트 물질층을 소프트 베이킹(soft baking)할 수 있다. 이후, 상기 도포된 SU-8 포토레지스트 물질층 상에 노광 및 현상 공정이 수행되어 패시베이션층(226)이 패터닝될 수 있다. 특히, 패시베이션층(226)의 일부분이 제거되고 도전 패턴(130)의 상면이 노출될 수 있다.In an exemplary process for forming the passivation layer 226, a SU-8 photoresist material layer is applied or deposited on the semiconductor substrate 110 with the conductive pattern 130 formed thereon by spin coating, and the SU-8 The photoresist material layer may be soft baked. The passivation layer 226 may then be patterned by performing an exposure and development process on the applied SU-8 photoresist material layer. In particular, a portion of the passivation layer 226 may be removed and the top surface of the conductive pattern 130 exposed.

선택적으로, SU-8 포토레지스트 물질층을 도포 또는 퇴적하기 전에 SU-8 포토레지스트 물질을 소정의 온도(예를 들어 40 내지 80℃의 온도)에서 수 내지 수십 분간 열처리하는 방식으로 SU-8 포토레지스트 물질의 전처리(pre-treatment)가 수행될 수도 있다.Alternatively, the SU-8 photoresist material may be thermally treated at a predetermined temperature (for example, at a temperature of 40 to 80 DEG C) for several to several tens of minutes before applying or depositing the SU-8 photoresist material layer. Pre-treatment of the resist material may be performed.

선택적으로, 상기 SU-8 포토레지스트 물질층을 소프트 베이킹한 이후에 수 내지 수십 분간의 상온 냉각 공정이 더 수행될 수도 있다. 상기 상온 냉각 공정이 수행되어 패시베이션층(226) 내부의 응력 또는 이에 의한 크랙 발생이 방지될 수 있다. 선택적으로, 상기 현상 공정 이후에 경화(curing) 또는 하드 베이킹(hard baking) 공정이 수행될 수 있다. Optionally, a room temperature cooling process for several to several tens minutes may be further performed after soft-baking the SU-8 photoresist material layer. The room temperature cooling process may be performed to prevent stress in the passivation layer 226 or cracks caused thereby. Alternatively, a curing or hard baking process may be performed after the developing process.

전술한 공정을 수행하여 RF 집적회로(100)가 완성될 수 있다.The RF integrated circuit 100 can be completed by performing the above-described process.

상기 RF 집적회로(100)의 제조 방법에 따르면, 전자빔 증발 공정에 의해 우수한 평탄도를 갖는 제1 도전층(132)이 형성될 수 있다. 따라서, 제1 도전층(132) 상에 형성되는 커패시터 유전층(224C)의 커버리지 특성이 향상될 수 있고, 커버리지 불량에 의해 유발되는 전기적 단락 등이 방지되어 커패시터(C)는 높은 항복 전압을 가질 수 있다. According to the manufacturing method of the RF integrated circuit 100, the first conductive layer 132 having excellent flatness can be formed by the electron beam evaporation process. Thus, the coverage characteristics of the capacitor dielectric layer 224C formed on the first conductive layer 132 can be improved, and the electrical short circuit or the like caused by the poor coverage can be prevented, so that the capacitor C can have a high breakdown voltage have.

또한, 제1 도전층(132)은 시드 금속층을 구비하지 않고 전자빔 증발 공정에 의해 형성된 단일층으로 구성되므로, 종래와 같이 시드 금속층 및 상기 시드 금속층의 식각 공정 및/또는 세정 공정이 생략될 수 있다. 이에 따라 상기 시드 금속층의 형성을 위한 공정들에 의해 유발되는 표면 실장 저항(R)의 크기 산포가 감소될 수 있고, 이에 따라 표면 실장 저항(R)의 저항 정밀도가 향상될 수 있다.In addition, since the first conductive layer 132 is formed of a single layer formed by the electron beam evaporation process without the seed metal layer, the seed metal layer and the etching process and / or the cleaning process of the seed metal layer may be omitted . Accordingly, the size distribution of the surface mount resistance R caused by the processes for forming the seed metal layer can be reduced, and the resistance accuracy of the surface mount resistor R can be improved.

한편, 패시베이션층(226)이 SU-8 포토레지스트 물질을 포함함에 따라, 별도의 마스크 형성 없이 패시베이션층(226) 상에 직접 노광 및 현상 공정이 수행될 수 있다. 따라서, 패시베이션층(226)을 형성하기 위하여 일반적으로 수행되는 것과 같이 절연층의 증착 공정, 포토레지스트 마스크의 형성, 및 상기 포토레지스트 마스크를 식각 마스크로 사용한 식각 공정을 수행하는 대신, SU-포토레지스트 물질층의 도포 공정, 및 뒤따르는 노광 및 현상 공정에 의해 패시베이션층(226)이 형성될 수 있다. 이에 따라, 패시베이션층(226)의 제조를 위한 공정이 용이해질 수 있고, 제조 비용이 절감될 수 있다. 또한, 상기 절연층의 형성 및 식각 공정이 생략됨에 따라, 상기 절연층의 형성 및 식각 공정에서 하부의 구성 요소들에 가해지는 기계적, 화학적 손상들이 방지될 수 있다.On the other hand, as the passivation layer 226 includes SU-8 photoresist material, a direct exposure and development process can be performed on the passivation layer 226 without additional mask formation. Thus, instead of performing the deposition process of the insulating layer, the formation of the photoresist mask, and the etching process using the photoresist mask as an etch mask, as generally performed to form the passivation layer 226, The passivation layer 226 may be formed by an application process of the material layer, followed by an exposure and development process. Thus, the process for manufacturing the passivation layer 226 can be facilitated, and the manufacturing cost can be reduced. In addition, since the formation and etching processes of the insulating layer are omitted, mechanical and chemical damage to the lower components in the process of forming and etching the insulating layer can be prevented.

이하에서는 도 5a 내지 도 5h의 제조 방법에 의해 제조된 RF 집적회로(100)의 실험예에 대하여 설명하도록 한다.Hereinafter, an experimental example of the RF integrated circuit 100 manufactured by the manufacturing method of FIGS. 5A to 5H will be described.

도 6은 RF 집적회로(100)의 각 부분들을 나타내는 FIB(focused ion beam) 이미지들이다. 특히 도 6의 (a)는 RF 집적회로(100)의 전체 상면을 나타내는 이미지이며, 도 6의 (b) 및 (c)는 인덕터 부분의 확대 이미지들이다. FIG. 6 is focused ion beam (FIB) images representing the respective portions of the RF integrated circuit 100. Particularly, FIG. 6A is an image showing the entire upper surface of the RF integrated circuit 100, and FIGS. 6B and 6C are enlarged images of the inductor portion.

도 6을 참조하면, RF 집적회로(100)는 800 ㎛ × 610 ㎛의 칩 면적을 가지며, 인덕터의 하부 금속층 및 상부 금속층(예를 들어, 도 2a의 제1 도전층(132) 및 제2 도전층(134))이 약 1.8 ㎛의 간격으로 이격되도록 에어 브리지 구조를 갖는다.Referring to FIG. 6, the RF integrated circuit 100 has a chip area of 800 μm × 610 μm and includes a lower metal layer and an upper metal layer of the inductor (eg, the first conductive layer 132 and the second conductive layer Layer 134) is spaced apart by an interval of about 1.8 [mu] m.

도 7a 및 도 7b는 각각 실험예와 비교예에 따른 제1 도전층의 표면 모폴로지를 나타내는 AFM(atomic force microscopy) 이미지들이다. FIGS. 7A and 7B are AFM (atomic force microscopy) images showing the surface morphology of the first conductive layer according to Experimental Examples and Comparative Examples, respectively.

도 7a 및 도 7b를 참조하면, 실험예에 따른 제1 도전층(도 7a)은 약 1.790 nm의 RMS 거칠기(root mean square roughness)를 갖는 반면, 비교예에 따른 제1 도전층(도 7b)은 약 14.297 nm의 RMS 거칠기를 갖는다. 실험예에 따른 제1 도전층이 시드 금속층의 형성 없이 전자빔 증발 공정에 의하여 얻어진 금속 물질층을 포함하므로, 평탄한 표면 모폴로지를 가짐을 알 수 있다. 반면, 비교예에 따른 제1 도전층은 시드 금속 예비층을 형성하고, 포토 마스크 공정에 의해 상기 시드 금속 예비층을 패터닝하여 시드 금속층을 형성한 이후에, 상기 시드 금속층 상에 전해 도금 공정에 의해 금속층을 형성하는 방법으로 제조되었다. 상기 시드 금속층 및 전해 도금 공정에 의해 형성된 비교예에 따른 제1 도전층에 비하여, 최적화된 전자빔 증발 공정에 의해 형성된 실험예에 따른 제1 도전층이 현저히 평탄하고 매끄러운 표면 특성을 가짐을 확인할 수 있다.Referring to FIGS. 7A and 7B, the first conductive layer (FIG. 7A) according to the experimental example has a root mean square roughness of about 1.790 nm, while the first conductive layer (FIG. 7B) Has an RMS roughness of about 14.297 nm. It can be seen that the first conductive layer according to the experimental example has a flat surface morphology because it includes the metal material layer obtained by the electron beam evaporation process without forming the seed metal layer. On the other hand, the first conductive layer according to the comparative example forms a seed metal preliminary layer, and after the seed metal preliminary layer is patterned by a photomask process to form a seed metal layer, the seed metal layer is subjected to an electrolytic plating process To form a metal layer. It can be confirmed that the first conductive layer according to the experimental example formed by the optimized electron beam evaporation process has remarkably flat and smooth surface characteristics compared to the first conductive layer formed by the seed metal layer and the electrolytic plating process .

도 8은 실험예와 비교예에 따른 인덕터의 Q-지수를 나타내는 그래프이다. 8 is a graph showing the Q-factor of the inductor according to the experimental example and the comparative example.

도 8을 참조하면, 실험예에 따른 인덕터(810)는 비교예에 따른 인덕터(820)에 비하여 더 우수한 Q-지수를 보였다. 도시되지는 않았지만, 실험예에 따른 인덕터(810)는 비교예에 따른 인덕터(820)에 비하여 2.4GHz에서 약 28.5에 해당하는 설계값(designed value)에 따른 Q-지수에 더욱 가까운 값을 갖는다.Referring to FIG. 8, the inductor 810 according to the experimental example showed a better Q-index than the inductor 820 according to the comparative example. Although not shown, the inductor 810 according to the experimental example has a value closer to the Q-index according to a designed value corresponding to about 28.5 at 2.4 GHz, as compared with the inductor 820 according to the comparative example.

여기서, 비교예에 따른 RF 집적회로는 시드 금속층 및 전해 도금 공정에 의해 형성된 제1 도전층을 포함하며, 또한 실리콘 질화물을 포함하는 패시베이션층을 포함한다. 실험예에 따른 RF 집적회로는 전자빔 증발 공정에 의해 형성된 제1 도전층을 포함하며, SU-8 포토레지스트 물질을 포함하는 패시베이션층을 포함한다. 특히, 실험예에 따른 인덕터는 내부 직경 150 ㎛, 라인 폭 15 ㎛, 라인간 간격 15 ㎛, 회전수 5 회, 라인 높이 7.5 ㎛의 금속 라인으로 구성된 코일형 인덕터이며, 상기 금속 라인의 제1 도전층 및 제2 도전층 사이의 간격은 1.8 ㎛이다. Here, the RF integrated circuit according to the comparative example includes a seed metal layer and a first conductive layer formed by an electroplating process, and further includes a passivation layer including silicon nitride. An RF integrated circuit according to an experimental example includes a first conductive layer formed by an electron beam evaporation process and includes a passivation layer including an SU-8 photoresist material. Particularly, the inductor according to the experimental example is a coil type inductor composed of a metal line having an inner diameter of 150 mu m, a line width of 15 mu m, a lane spacing of 15 mu m, a number of revolutions of 5, and a line height of 7.5 mu m, The distance between the layer and the second conductive layer is 1.8 [mu] m.

도 9는 실험예와 비교예에 따른 표면 실장 저항의 저항값 및 커패시터의 항복전압을 나타내는 그래프이다. 9 is a graph showing resistance values of surface mount resistances and breakdown voltages of capacitors according to Experimental Examples and Comparative Examples.

도 9를 참조하면, 실험예에 따른 표면 실장 저항(910)은 비교예에 따른 표면 실장 저항(920)보다 현저히 낮은 저항값을 보임을 알 수 있다. 이는, 전술한 바와 같이 표면 실장 저항을 구성하는 제1 도전층의 형성 공정에서 시드 금속층 및 이의 식각 및 세정 공정들이 생략됨에 따라 상기 제1 도전층의 크기 산포가 감소하고, 저항 정밀도가 향상되기 때문임을 확인할 수 있다.Referring to FIG. 9, it can be seen that the surface mount resistor 910 according to the experimental example exhibits a significantly lower resistance than the surface mount resistor 920 according to the comparative example. This is because as the seed metal layer and its etching and cleaning processes are omitted in the step of forming the first conductive layer constituting the surface mounting resistance as described above, the size dispersion of the first conductive layer is reduced and the resistance precision is improved .

또한, 실험예에 따른 커패시터(930)는 비교예에 따른 커패시터(940)보다 현저히 높은 항복전압을 보임을 확인할 수 있다. 실험예에 따른 커패시터(930)는 평균적으로 약 20V 가량 높은 항복전압을 보인다. 또한, 실험예에 따른 커패시터(930)는 30개의 테스트 샘플들 중에서 전기적 단락이 발생한 샘플이 전혀 없는 반면, 비교예에 따른 커패시터(940)는 30개의 테스트 샘플들 중 4개의 테스트 샘플들에서 전기적 단락이 발생하였다. 이는, 전술한 바와 같이 제1 도전층의 표면 모폴로지가 평탄하여 제1 도전층 상부의 커패시터 유전층의 커버리지 특성이 우수할 수 있고, 이에 따라 커패시터 유전층 형성 과정에서 발생할 수 있는 전기적 단락이 방지될 수 있기 때문임을 확인할 수 있다.Also, it can be seen that the capacitor 930 according to the experimental example shows a significantly higher breakdown voltage than the capacitor 940 according to the comparative example. The capacitor 930 according to the experimental example shows a breakdown voltage as high as about 20V on average. In addition, the capacitor 930 according to the experimental example has no electrical short-circuiting sample among the 30 test samples, while the capacitor 940 according to the comparative example has electrical short circuit in four test samples out of 30 test samples. Lt; / RTI > This is because, as described above, the surface morphology of the first conductive layer is flat, so that the coverage characteristic of the capacitor dielectric layer over the first conductive layer can be excellent, so that electrical shorting that may occur during the formation of the capacitor dielectric layer can be prevented .

도 10은 실험예에 따른 RF 집적회로의 신뢰성 테스트 결과를 나타내는 그래프이다.10 is a graph showing a reliability test result of an RF integrated circuit according to an experimental example.

도 10을 참조하면, 가속 스트레스 테스트(highly accelerated stress test, HAST) 결과, 실험예에 따른 RF 집적회로의 장시간 가혹 환경에 노출되더라도 낮은 누설 전류를 보임을 확인할 수 있다.Referring to FIG. 10, a highly accelerated stress test (HAST) results in a low leakage current even when exposed to a long time harsh environment of an RF integrated circuit according to an experimental example.

가속 스트레스 테스트는 120℃의 온도, 85%의 습도, 2 atm의 압력 하에서 테스트 샘플들을 보관함에 의해 수행되었다. 샘플 1(C1) 및 샘플 2(C2)는 200 ㎛ × 200 ㎛ 면적을 갖는 커패시터이며, 샘플 3(C3) 및 샘플 4(C4)는 50 ㎛ × 50 ㎛ 면적을 갖는 커패시터들이다. 샘플들(C1, C2, C3, C4)은 720 시간 동안 가혹 환경에 노출되더라도 대략 1×10^-8 A의 낮은 누설 전류값을 보였으며, 이는 SU-8 포토레지스트 물질을 포함하는 패시베이션층이 가혹 환경에서도 습기 침투 또는 원치 않는 산화 반응 등을 효과적으로 방지하는 보호층으로 작용하기 때문이며, 이에 따라 RF 집적회로(100)는 향상된 신뢰성을 가짐을 확인할 수 있다. Accelerated stress testing was performed by storing test samples at a temperature of 120 DEG C, a humidity of 85%, and a pressure of 2 atm. Samples 1 (C1) and 2 (C2) are capacitors having a 200 占 퐉 占 200 占 퐉 area, and samples 3 (C3) and 4 (C4) are capacitors having a 50 占 퐉 占 50 占 퐉 area. The samples C1, C2, C3 and C4 exhibited a low leakage current value of approximately 1 x 10 < ^-8 > A even after exposure to the harsh environment for 720 hours, indicating that the passivation layer comprising SU- The RF integrated circuit 100 acts as a protective layer that effectively prevents moisture penetration or an undesirable oxidation reaction even in an environment. Thus, it can be confirmed that the RF integrated circuit 100 has improved reliability.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, This is possible.

100: RF 집적회로 110: 기판
120: 소자 분리층 130: 도전 패턴
132: 제1 도전층 134: 제2 도전층
184: 시드층 192, 194, 196: 마스크
222, 224: 유전물질 패턴 226: 패시베이션층
240, 242: 더미 마스크100: RF integrated circuit 110: substrate
120: element isolation layer 130: conductive pattern
132: first conductive layer 134: second conductive layer
184: Seed layer 192, 194, 196: mask
222, 224: dielectric material pattern 226: passivation layer
240, 242: dummy mask

Claims

A semiconductor substrate in which a resistance region, a capacitor region, and an inductance region are defined;
A conductive pattern disposed on the semiconductor substrate and including a first conductive layer and a second conductive layer on the first conductive layer; And
And a passivation layer covering the upper surface of the second conductive layer, the passivation layer being made of an SU-8 photoresist material,
Wherein the first conductive layer includes a first portion and a second portion that are spaced apart from each other in the resistance region, and the first portion, the second portion, and the semiconductor portion The layer of resistive material disposed on the substrate constitutes a surface mount resistance,
Wherein the first conductive layer further comprises a third portion disposed in the capacitor region and the second conductive layer includes a first portion disposed on the third portion of the first conductive layer in the capacitor region A first portion of the first conductive layer, a second portion of the second conductive layer, and a second portion of the first conductive layer, the third portion of the first conductive layer, the first portion of the second conductive layer, The dielectric layer constitutes a capacitor,
Wherein the first conductive layer further comprises a fourth portion disposed in the inductance region and the second conductive layer further comprises a second portion disposed on the fourth portion of the first conductive layer in the inductance region And the fourth portion of the first conductive layer and the second portion of the second conductive layer constitute an inductor.

The method according to claim 1,
Wherein the surface mount resistor, the capacitor, and the inductor constitute a passive RF device.

The method according to claim 1,
And an element isolation layer formed between the semiconductor substrate and the conductive pattern, the element isolation layer including an inorganic insulating material.

The method according to claim 1,
Wherein in the inductance region, the first conductive layer further includes a fifth portion disposed at the same level as the fourth portion of the first conductive layer,
Wherein the second portion of the second conductive layer is spaced apart in a direction perpendicular to the fifth portion of the first conductive layer and the second portion of the second conductive layer and the fifth And an air bridge space is disposed between the parts.

5. The method of claim 4,
And the portion of the passivation layer formed in the inductance region conformally covers the upper surface of the second portion of the second conductive layer.

The method according to claim 1,
Wherein the first conductive layer has a planar surface morphology.

The method according to claim 1,
Wherein the first conductive layer has a root mean square roughness (RMS) roughness of 30 nm or less.

The method according to claim 1,
Further comprising an active RF device including a transistor disposed on the semiconductor substrate.