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KR101679347B1 - Semiconductor device - Google Patents

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KR101679347B1
KR101679347B1 KR1020100060540A KR20100060540A KR101679347B1 KR 101679347 B1 KR101679347 B1 KR 101679347B1 KR 1020100060540 A KR1020100060540 A KR 1020100060540A KR 20100060540 A KR20100060540 A KR 20100060540A KR 101679347 B1 KR101679347 B1 KR 101679347B1
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에스케이하이닉스 주식회사
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Abstract

본 발명은 코어 영역과 페리 영역으로 구성되는 반도체 장치에 있어서, 상기 페리 영역에 설치된 전원 전압 패드와 접지 전압 패드에 공급된 전력을 상기 코어 영역 전체에 공급하는 외주 전원 배선과; 상기 코어 영역의 블록 내부의 각 회로에 전원을 공급하는 내부 회로 전원 배선과; 상기 외주 전원배선과 상기 내부 회로 전원 배선을 연결하는 내부 연결 전원 배선을 포함하며, 상기 외주 전원 배선에는 상기 코어 영역내에 초기 입력되는 노이즈를 차단하는 노이즈 필터가 설치되는 것을 특징으로 하는 반도체 장치를 제공한다.The present invention relates to a semiconductor device comprising a core region and a ferry region, the semiconductor device comprising: an outer power supply line for supplying power supplied to the power supply voltage pad and the ground voltage pad provided in the perry region to the entire core region; An internal circuit power supply line for supplying power to each circuit in the block of the core region; And an internal connection power supply line connecting the outer power supply line and the internal circuit power supply line, wherein a noise filter is installed in the outer power supply line line to block noise that is initially input into the core region. do.

Description

반도체 장치{SEMICONDUCTOR DEVICE}Technical Field [0001] The present invention relates to a semiconductor device,

본 발명은 반도체 장치에 관한 것으로, 보다 자세하게는 전원을 통한 노이즈 발생 또는 전파를 통한 노이즈 발생에 대해 보다 효율적으로 방지할 수 있는 반도체 장치에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device capable of more effectively preventing noise generation through electric power or noise generation through electric waves.

반도체 소자의 기술이 발전하면서 자연적인 현상에 의하여 집적접회로가 손상되는 연구가 진행되고, 이들이 산업기술에 적용되면서 집적회로에서 요구되는 조건이 많아지게 되었다. 이러한 흐름에서 씨디엠(CDM; Charge Device Model)이라는 정전방전(ESD; Electrostatic Discharge)에 대한 또 다른 형태의 조건이 연구되고 있다. ESD와 같이 외부의 정전기원으로부터 전하가 집적회로의 내부로 유입되는 것이 아닌 전장에 의해 집적회로의 내부에 충전된 전하가 외부의 그라운드로 방전이 일어나는 현상을 씨디엠이라고 규정하고 있다. 그런데, ESD와 달리 CDM은 전하의 방전을 모델링 했을 때 피크 전류에 이르는 상승시간이 아주 짧아서 그 해석도 어려우며, 그에 대한 내성을 향상시키는 것 또한 아주 세심한 고려가 필요하다. As the technology of semiconductor devices develops, researches have been conducted to damage integrated circuit due to natural phenomenon. As they have been applied to industrial technology, requirements for integrated circuits have increased. Another type of condition for electrostatic discharge (ESD) called CDM (Charge Device Model) is being studied in this flow. It is defined as CDM that a charge discharged from an external electrostatic source such as ESD does not flow into the inside of the integrated circuit but charges charged inside the integrated circuit due to the electric field are discharged to the external ground. However, unlike ESD, CDM is very difficult to interpret because the rise time to the peak current is very short when modeling the charge discharge, and it is also necessary to take very careful consideration to improve the immunity to it.

한편, 전자기 효과(Electromagnetic Interference; EMI)란 외부의 전기적 잡음에 의해 집적회로가 오동작을 일으키는 것으로 전기적 외부잡음이 집적회로 내부로 유입되는 경로는 다음의 2가지로 나누어 진다. 그 하나는 전파에 의하여 집적회로의 디바이스에 직접적으로 작용하게 되는 경우이며, 다른 하나는 외부와 연결되어 있는 즉 외부에서 집적회로 내부로의 신호전달을 담당하는 부분이나 전원단에서 발생하는 전기적 잡음에 의해 집적회로가 신호를 받은 것으로 인식하여 오동작을 일으키는 경우이다. On the other hand, electromagnetic interference (EMI) is a phenomenon in which an integrated circuit malfunctions due to an external electrical noise, and the path through which electrical external noise flows into the integrated circuit is divided into the following two types. One of them is a case of directly acting on a device of an integrated circuit by radio waves and the other is a case of being connected to the outside, that is, The integrated circuit recognizes that the signal is received and causes a malfunction.

정전기는 상기한 EMI를 일으키는 주요 원인 중의 하나로, 패키지화된 반도체 장치의 데이터 입/출력핀을 통해 인가되는 정전기는 반도체 장치내의 다이오드 또는 트랜지스터에 인가하여 이들 소자의 기능을 파괴하게 된다. 즉, 다이오드의 PN접합사이에 인가되어 접합 스파이크를 발생시키거나, 트랜지스터의 게이트 절연막을 파괴시켜 게이트와 드레인 및 소스를 단락시킴으로써 소자의 신뢰성에 큰 영향을 미치게 된다. Static electricity is one of the main causes of EMI, and static electricity applied through data input / output pins of a packaged semiconductor device is applied to a diode or a transistor in a semiconductor device to destroy functions of these elements. That is, a junction spike is generated between the PN junctions of the diode, or the gate insulating film of the transistor is broken to short-circuit the gate, the drain, and the source, thereby greatly affecting the reliability of the device.

최근들어 반도체 장치가 고집접화됨에 따라 반도체 소자의 두께는 점점 더 얇아지고 있는 실정이며, 이로 인하여 최근의 반도체 장치는 CDM 및 EMI에 대한 내성을 더욱더 향상 시키는데 주력하고 있다. 대부분의 반도체 장치는 이러한 정전기 손상으로부터 내부 회로를 보호하기 위해 패드와 반도체 내부 회로 사이에 정전기 방전회로를 설치한다. 정전기 방전회로는 정전기로 인해 순간적으로 흐르는 과전류를 방전하는 역할을 한다. 그러나, 반도체 장치의 외부에서 공급되는 전원을 통한 노이즈, 전파를 통한 노이즈에 대한 보다 정밀한 방지책에 대한 요구가 더욱 심각하게 요구되고 있는 실정이다.
In recent years, the thickness of semiconductor devices has become thinner as semiconductor devices have become more sophisticated, and as a result, recent semiconductor devices are focused on further improving resistance to CDM and EMI. Most semiconductor devices provide an electrostatic discharge circuit between the pad and the semiconductor internal circuitry to protect the internal circuitry from such electrostatic damage. The electrostatic discharge circuit discharges an instantaneous overcurrent due to static electricity. However, there is a demand for a more precise prevention against noise caused by a power source supplied from the outside of the semiconductor device and noise caused by radio waves.

본 발명은 코어 영역에 노이즈 필터를 설치하여 노이즈를 차단 내지는 열화시키는 반도체 장치를 제공한다.
The present invention provides a semiconductor device in which a noise filter is installed in a core region to block or deteriorate noise.

본 발명은 코어 영역과 페리 영역으로 구성되는 반도체 장치에 있어서, 상기 페리 영역에 설치된 전원 전압 패드와 접지 전압 패드에 공급된 전력을 상기 코어 영역 전체에 공급하는 외주 전원 배선과; 상기 코어 영역의 블록 내부의 각 회로에 전원을 공급하는 내부 회로 전원 배선과; 상기 외주 전원배선과 상기 내부 회로 전원 배선을 연결하는 내부 연결 전원 배선을 포함하며, 상기 외주 전원 배선에는 상기 코어 영역내에 초기 입력되는 노이즈를 차단하는 노이즈 필터가 설치되는 것을 특징으로 하는 반도체 장치를 제공한다.The present invention relates to a semiconductor device comprising a core region and a ferry region, the semiconductor device comprising: an outer power supply line for supplying power supplied to the power supply voltage pad and the ground voltage pad provided in the perry region to the entire core region; An internal circuit power supply line for supplying power to each circuit in the block of the core region; And an internal connection power supply line connecting the outer power supply line and the internal circuit power supply line, wherein a noise filter is installed in the outer power supply line line to block noise that is initially input into the core region. do.

또한, 코어 영역과 페리 영역으로 구성되는 반도체 장치에 있어서, 상기 페리 영역에 설치된 전원 전압 패드와 접지 전압 패드에 공급된 전력을 상기 코어 영역 전체에 공급하는 외주 전원 배선과; 상기 코어 영역의 블록 내부의 각 회로에 전원을 공급하는 내부 회로 전원 배선과; 상기 외주 전원배선과 상기 내부 회로 전원 배선을 연결하는 내부 연결 전원 배선을 포함하며, 상기 내부 연결 전원 배선에는 상기 코어 영역의 블록내에 초기 입력되는 노이즈를 차단하는 노이즈 필터가 설치되는 것을 특징으로 하는 반도체 장치를 제공한다.The semiconductor device includes a core region and a ferry region. The semiconductor device includes: an outer power supply line that supplies power supplied to the power supply voltage pad and the ground voltage pad provided in the ferrite region to the entire core region; An internal circuit power supply line for supplying power to each circuit in the block of the core region; And an internal connection power supply line for connecting the external power supply line and the internal circuit power supply line, wherein the internal connection power supply line is provided with a noise filter for blocking noise initially inputted into the block of the core region. Device.

또한, 본 발명은 코어 영역과 페리 영역으로 구성되는 반도체 장치에 있어서, 상기 페리 영역에 설치된 전원 전압 패드와 접지 전압 패드에 공급된 전력을 상기 코어 영역 전체에 공급하는 외주 전원 배선과; 상기 코어 영역의 블록 내부의 각 회로에 전원을 공급하는 내부 회로 전원 배선과; 상기 외주 전원배선과 상기 내부 회로 전원 배선을 연결하는 내부 연결 전원 배선을 포함하며, 상기 내부 회로 전원 배선에는 상기 코어 영역의 블록내에 입력되는 노이즈를 차단하는 노이즈 필터가 설치되는 것을 특징으로 하는 반도체 장치를 제공한다.
According to another aspect of the present invention, there is provided a semiconductor device comprising a core region and a ferry region, the semiconductor device comprising: a peripheral power supply line for supplying power to the power supply voltage pad and the ground voltage pad provided in the perry region; An internal circuit power supply line for supplying power to each circuit in the block of the core region; And an internal connection power supply interconnection connecting the external power supply interconnection and the internal circuit power interconnection, wherein the internal circuit power interconnection is provided with a noise filter for blocking noise inputted into the block of the core region. Lt; / RTI >

본 발명에 의해 코어 영역에 노이즈 필터를 설치함으로서, 노이즈 차단이 유리한 반도체 장치를 제공할 수 있다.
By providing the noise filter in the core region according to the present invention, it is possible to provide a semiconductor device which is advantageous in blocking noise.

도 1은 본 발명을 설명하기 위한 반도체 장치(100)의 전체 구성도이다.
도2는 본 발명의 일실시예에 따른 반도체 장치의 구성도이다.
도3은 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.
도4는 본 발명의 또다른 실시예에 따른 반도체 장치의 구성도이다.
도5는 본 발명의 또다른 실시예에 따른 반도체 장치의 구성도이다.
도6 본 발명의 또다른 실시예에 따른 앤드 캐패시터의 구성도이다.
도7은 본 발명의 또다른 실시예에 따른 멀티 레벨 캐패시터이다. Fig. 1 is an overall configuration diagram of a semiconductor device 100 for explaining the present invention.
2 is a configuration diagram of a semiconductor device according to an embodiment of the present invention.
3 is a configuration diagram of a semiconductor device according to another embodiment of the present invention.
4 is a configuration diagram of a semiconductor device according to another embodiment of the present invention.
5 is a configuration diagram of a semiconductor device according to another embodiment of the present invention.
6 is a configuration diagram of an endcap according to another embodiment of the present invention.
7 is a multi-level capacitor according to another embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. do.

도 1은 본 발명을 설명하기 위한 반도체 장치(100)의 전체 구성도이다. Fig. 1 is an overall configuration diagram of a semiconductor device 100 for explaining the present invention.

도1을 참조하여 살펴보면, 상기 반도체 장치(100)은 코어 영역(10)과 페리 영역(20)으로 구분된다. Referring to FIG. 1, the semiconductor device 100 is divided into a core region 10 and a ferrier region 20. As shown in FIG.

상기 코어 영역(10)은 반도체 장치(100)의 소정의 처리 기능을 갖는 회로로 구성되는 메인 영역으로 아날로그 블록(17)과 로직 블록(18), 외주 전원배선(11, 12)과, 내부 전원배선(13, 14, 15, 16)을 포함한다. The core region 10 is a main region constituted by a circuit having a predetermined processing function of the semiconductor device 100 and includes an analog block 17 and a logic block 18, outer power supply lines 11 and 12, And wirings 13, 14, 15, and 16.

상기 아날로그 블록(17)은 아날로그 회로로 구성되어 센서로 부터의 신호를 검출하거나 외부 기기를 구동 제어하는 동작을 행하는 블록이며, 블록내의 전원용 내부 공급 전원 배선(15), 접지용 내부 공급 전원 배선(16)에 전력이 공급됨으로써 동작하고, 소정의 기능을 실행한다. The analog block 17 is constituted by an analog circuit and is a block for detecting a signal from the sensor or for driving and controlling an external device. The block includes an internal supply power supply line 15 for power supply, a ground internal supply power supply line 16, and executes a predetermined function.

상기 로직 블록(18)은 비교적 고주파수의 클럭에 기초한 디지털 회로가 직접되어 각종 논리 동작을 행하는 블록이며, 블록내의 전원용 내부 공급 전원 배선(15), 접지용 내부 공급 전원 배선(16)에 전력이 공급됨으로써 동작하고, 소정의 기능을 실행한다. The logic block 18 is a block in which a digital circuit based on a relatively high frequency clock directly performs various logic operations and supplies power to the power supply internal power supply wiring 15 and the ground internal supply power supply wiring 16 And executes a predetermined function.

상기 외주 전원배선(11, 12)은 페리 영역에 설치된 전원 전압 패드(21)와 접지 전압 패드(22)에 공급된 전력을 반도체 장치(100)의 코어 영역 전체에 공급 가능하게 하기 위한 전원공급용 배선이다. 따라서, 외주 전원배선(11, 12)은 전원전압(VDD)를 공급하는 전원용 외주 전원배선(11)과, 접지전압(VSS)를 공급하는 접지전압용 외주 전원배선(12)을 구비한다. 상기 전원용 외주 전원배선(11)은 전원 전압 패드(21)에 접속되고, 접지전위용 외주배선(12)은 접지 전압 패드(22)에 접속된다. 상기 외주 전원배선(11, 12)은 코어 영역(10)에 전력을 공급하기 위한 배선이므로, 코어 영역(10)보다도 외측에 배치되고, 전원 전압 패드(21) 및 접지 전압 패드(22)의 근처에서, 코어 영역(10)으로의 전원공급을 행하기 쉬운 위치에 배치되는 것이 바람직하다. The outer power supply wirings 11 and 12 are connected to the power supply voltage pad 21 and the ground voltage pad 22 provided in the ferri region for supplying power to the entire core region of the semiconductor device 100. [ Wiring. Therefore, the outer power supply wirings 11 and 12 include the power supply outer power supply wiring 11 for supplying the power supply voltage VDD and the ground voltage outer power supply wiring 12 for supplying the ground voltage VSS. The power supply outer power supply wiring 11 is connected to the power supply voltage pad 21 and the ground potential outer wiring 12 is connected to the ground voltage pad 22. [ Since the outer power supply wirings 11 and 12 are wirings for supplying power to the core region 10, the outer power supply wirings 11 and 12 are disposed outside the core region 10 and are located near the power supply voltage pad 21 and the ground voltage pad 22 It is preferable to arrange the power supply in a position where it is easy to supply power to the core region 10.

상기 내부 전원배선(13, 14, 15, 16)은 로직 블록 또는 아날로그 블록의 내부의 각 회로에 전원을 공급하는 내부 회로 전원 배선(15, 16)과, 외주 전원배선(11, 12)과 블록내의 내부 회로 전원 배선(15, 16)을 연결하는 내부 연결 전원 배선(13, 14)으로 구성된다. 따라서, 상기 내부 연결 전원 배선(13, 14)은 외주 전원배선(11, 12)과 내부 회로 전원 배선(15, 16)을 전기적으로 접속한다. 또한, 상기 내부 연결 전원 배선(13, 14)은 전원용 내부 연결 전원 배선(13), 접지용 내부 연결 전원 배선(14)으로 구성되며, 상기 내부 회로 전원 배선(15, 16)은 전원용 내부 공급 전원 배선(15), 접지용 내부 회로 전원 배선(16)으로 구성된다. The internal power supply lines 13, 14, 15 and 16 include internal circuit power supply lines 15 and 16 for supplying power to each circuit in the logic block or analog block, external power supply lines 11 and 12, And internal connection power supply wirings 13 and 14 for connecting the internal circuit power supply wirings 15 and 16 in the semiconductor device. Therefore, the internal connection power supply lines 13 and 14 electrically connect the external power supply lines 11 and 12 and the internal circuit power supply lines 15 and 16, respectively. The internal connection power supply wirings 13 and 14 are composed of an internal connection power supply wiring 13 for power supply and an internal connection power supply wiring 14 for grounding, A wiring 15, and an internal circuit power supply wiring 16 for grounding.

상기 페리 영역(20)은, 반도체 장치(100)의 접속배선을 짧게 하고 반도체 장치(100)를 넓게 사용하기 위해 상기 코어 영역(10)을 둘러싼 형태로 외측에 배치되며, 전원 전압 패드(21)와 접지 전압 패드(22)를 포함한다. The ferrite region 20 is disposed outside the core region 10 in order to shorten the connection wiring of the semiconductor device 100 and widely use the semiconductor device 100, And a ground voltage pad 22.

상기 전원 전압 패드(21)와 접지 전압 패드(22)는 반도체 장치(100)의 외부전원과의 전기적 접속이 행해지기 위한 외부접속용의 단자이다. 반도체 장치(100)은 외부전원으로부터 전원 전압 패드(21)와 접지 전압 패드(22)에 전력이 공급됨으로써, 반도체 장치(100) 내의 전력공급이 행해진다. 전원 전압 패드(21)에는, 전원 전압(VDD)인 고전압이 공급된다. 한편, 접지 전압 패드(22)에는, 접지 전압(VSS)인 저전압이 공급된다. The power supply voltage pad 21 and the ground voltage pad 22 are external connection terminals for making electrical connection with an external power supply of the semiconductor device 100. Power is supplied to the power supply voltage pad 21 and the ground voltage pad 22 from the external power supply to the semiconductor device 100 so that the power supply in the semiconductor device 100 is performed. The power supply voltage pad 21 is supplied with a high voltage which is the power supply voltage VDD. On the other hand, the ground voltage pad 22 is supplied with a low voltage which is the ground voltage VSS.

도2는 본 발명의 일실시예에 따른 반도체 장치의 구성도이다.2 is a configuration diagram of a semiconductor device according to an embodiment of the present invention.

도2(a)를 참조하여 살펴보면, 전원 전압 패드(21)로부터 외주 전원배선(11, 12)을 통해 코어 영역(10)으로 입력되는 영역에 제1 차단부(210)를 설치한다. 또한, 외주 전원배선(11, 12)상의 영역에 제2 차단부(220)를 설치한다. 상기 제1 차단부(210)와 제2 차단부(220)는 캐패시터로 구성되며, 상기 캐패시터는 상기 외주 전원 배선(11, 12)이 갖는 출력용량 및 후술되는 코어 영역 내부의 제7 차단부의 커패시터 용량 보다 더 큰 용량을 가져야 하므로, 큰 용량의 캐패시터 또는 멀티 레벨 캐패시터로 구성하는 것이 바람직하다. 상기 제1 차단부(210)와 제2 차단부(220)는 코어 영역내에 초기 입력되는 노이즈를 완전차단하거나 줄여준다. 2A, a first blocking portion 210 is provided in a region input from the power supply voltage pad 21 to the core region 10 through the outer power supply wirings 11 and 12. Further, the second shielding portion 220 is provided in the region on the outer power supply wirings 11, 12. The first blocking unit 210 and the second blocking unit 220 are constituted by a capacitor and the capacitor is connected between the output capacitance of the outer power supply lines 11 and 12 and the output capacitance of the capacitor of the seventh blocking unit It is desirable to construct a capacitor having a large capacity or a multilevel capacitor. The first blocking unit 210 and the second blocking unit 220 completely block or reduce the noise initially input into the core region.

도2(b)를 참조하여 살펴보면, 전원 전압 패드(21)와 접지 전압 패드(22)는 코어 영역(10)의 블록들(17, 18)에 공급되는 전압이 상이한 경우, 각 블록들(17, 18)에 대응하여 독립하여 설치된다. 따라서, 전원 전압 패드(21)와 접지 전압 패드(22)는 용도에 따라 전기적으로 독립된 다수 개로 구성하여 상이한 전위의 전력을 독립적으로 공급할 수 있다. 따라서, 제1 전원 전압 패드(VDD1) 및 제1 접지 전압 패드(VSS1)는 제1 블록에 공급하는 전력을 받기 위한 단자 패드이며, 제2 전원 전압 패드(VDD2) 및 제2 접지 전압 패드(VSS2)는 제2 블록에 공급하는 전력을 받기 위한 단자 패드이다. 또한, 제3 전원 전압 패드(VDD3) 및 제3 접지 전압 패드(VSS3)는 제3 블록에 공급하는 전력을 받기 위한 단자 패드이다.2, the power supply voltage pad 21 and the ground voltage pad 22 are connected to the respective blocks 17 and 18 when the voltages supplied to the blocks 17 and 18 of the core region 10 are different from each other. And 18, respectively. Therefore, the power supply voltage pad 21 and the ground voltage pad 22 can be electrically independent of each other to supply power of different potentials independently. Accordingly, the first power supply voltage pad VDD1 and the first ground voltage pad VSS1 are terminal pads for receiving power supplied to the first block, and the second power voltage pad VDD2 and the second ground voltage pad VSS2 Is a terminal pad for receiving power supplied to the second block. The third power supply voltage pad VDD3 and the third ground voltage pad VSS3 are terminal pads for receiving power supplied to the third block.

도3은 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.3 is a configuration diagram of a semiconductor device according to another embodiment of the present invention.

도3를 참조하여 살펴보면, 코어 영역(10)보다도 외측에 배치되어 있는 외주 전원배선(11, 12)으로부터 코어 영역(10)의 로직 블록 또는 아날로그 블록 내로 들어가는 내부 연결 전원 배선(13, 14)에 제3 차단부(310, 330, 340)가 형성된다. 또한, 내부 연결 전원 배선(13, 14)상의 영역에 제4 차단부(320, 360, 370)가 각각 설치한다. 또한, 내부 연결 전원 배선(13, 14)들이 서로 연결되는 영역에 제5 차단부(350)가 각각 설치한다. 상기 제3 차단부(310, 330, 340), 제4 차단부(320, 360, 370)와 제5 차단부(350)는 캐패시터로 구성되며, 상기 캐패시터는 후술되는 코어 영역 내부의 제7 차단부의 커패시터 용량 보다 더 큰 용량을 가져야 하므로, 큰 용량의 캐패시터 또는 멀티 레벨 캐패시터로 구성하는 것이 바람직하다. 상기 제3 차단부(310, 330, 340), 제4 차단부(320, 360, 370)와 제5 차단부(350)는 아날로그 블록과 로직 블록내에 초기 입력되는 노이즈를 완전차단하거나 줄여준다. 특히 아날로그 블록의 내부에 내부 연결 전원 배선(13, 14)이 형성되는 제4 차단부(360, 370)의 경우, 내부 연결 전원 배선(13, 14)이 폐루프를 형성하고 있으므로, 상기 내부 연결 전원 배선(13, 14)의 라우팅 구조가 오실레이션되는 것을 막기 위해 끝단을 앤드 캐패시터(End Capacitor)로 하는 것이 바람직하다.3, external power supply wirings 11 and 12 disposed outside of the core region 10 are connected to internal connection power supply wirings 13 and 14 that enter the logic block or analog block of the core region 10 Third blocking portions 310, 330, and 340 are formed. In addition, fourth blocking portions 320, 360, and 370 are provided in regions on the internal connection power supply lines 13 and 14, respectively. Further, a fifth blocking portion 350 is provided in a region where the internal connection power supply lines 13 and 14 are connected to each other. The third blocking units 310, 330, and 340, the fourth blocking units 320, 360, and 370 and the fifth blocking unit 350 are formed of a capacitor. The capacitor is connected to the seventh blocking unit It is desirable to configure a capacitor of a large capacity or a multilevel capacitor because the capacitor must have a capacity larger than that of the negative capacitor. The third blocking units 310, 330, 340, the fourth blocking units 320, 360, 370 and the fifth blocking unit 350 completely block or reduce the noise initially input into the analog block and the logic block. Particularly, in the case of the fourth blocking portions 360 and 370 in which the internal connection power supply lines 13 and 14 are formed in the analog block, since the internal connection power supply lines 13 and 14 form a closed loop, It is preferable to use the end capacitor as an end capacitor in order to prevent the routing structure of the power supply lines 13 and 14 from being oscillated.

도4는 본 발명의 또다른 실시예에 따른 반도체 장치의 구성도이다.4 is a configuration diagram of a semiconductor device according to another embodiment of the present invention.

도4를 참조하여 살펴보면, 로직 블록 또는 아날로그 블록 내의 내부 입력단 내부 회로 전원 배선(15, 16)의 영역에 제6 차단부(410, 420, 430, 440)를 설치한다. 상기 제6 차단부(410, 420, 430, 440)는 캐패시터로 구성되며, 상기 캐패시터는 후술되는 코어 영역 내부의 제7차단부의 커패시터 용량 보다 더 큰 용량을 가져야 하므로, 큰 용량의 캐패시터 또는 멀티 레벨 캐패시터로 구성하는 것이 바람직하다. 상기 제6 차단부(410, 420, 430, 440)는 아날로그 블록 또는 로직 블록내에 입력되는 노이즈를 완전차단하거나 줄여준다.Referring to FIG. 4, sixth blocking portions 410, 420, 430, and 440 are provided in the regions of the internal input power supply lines 15 and 16 in the logic block or analog block. The sixth blocking units 410, 420, 430, and 440 are formed of capacitors, and the capacitors must have a larger capacity than the capacitors of the seventh blocking units in the core region described later. Therefore, It is preferable to constitute a capacitor. The sixth blocking units 410, 420, 430, and 440 completely block or reduce noise input into the analog block or the logic block.

도5는 본 발명의 또다른 실시예에 따른 반도체 장치의 구성도이다.5 is a configuration diagram of a semiconductor device according to another embodiment of the present invention.

도5를 참조하여 살펴보면, 로직 블록 또는 아날로그 블록 내의 내부 회로 전원 배선(15, 16)상에 제7 차단부(511, 512, 513, 514, 521, 522, 523, 524, 525, 526, 527, 528)를 설치한다. 상기 제7 차단부는 내부 회로 전원 배선(15, 16)에 격자 대칭구조인 배선을 구성하여 적정한 용량을 가지는 앤드 캐패시터를 형성한다. Referring to FIG. 5, the seventh blocking portions 511, 512, 513, 514, 521, 522, 523, 524, 525, 526, and 527 (not shown) are formed on the internal circuit power supply lines 15 and 16 in the logic block or analog block. , 528 are installed. The seventh blocking portion constitutes a wiring having a lattice symmetry structure in the internal circuit power supply lines (15, 16) to form an endcapacitor having an appropriate capacitance.

도6 본 발명의 또다른 실시예에 따른 앤드 캐패시터의 구성도이다.6 is a configuration diagram of an endcap according to another embodiment of the present invention.

도6a를 참조하여 살펴보면, 본 발명의 외주 전원배선(11, 12), 내부 연결 전원 배선(13, 14), 내부 회로 전원 배선(15, 16)은 전원 전압 패드로부터 배선이 연결됨에 따라 연결 접점으로부터 트리 구조로 연결되고 점차 배선의 넓이가 작게 되는 트리-트위그(Tree-twig)구조를 가지며, 이때, 앤드 캐패시터는 내부 회로 전원 배선(15, 16)에 격자 대칭구조인 배선의 입력단에 작은 용량의 앤드 캐패시터를 형성하고, 양 끝단에 앤드 캐패시터를 형성되도록 구성된다. 6A, the outer power supply lines 11 and 12, the inner connection power supply lines 13 and 14, and the inner circuit power supply lines 15 and 16 of the present invention are connected to a connection point And has a tree-twig structure in which the widths of the wirings are gradually reduced. In this case, the end capacitors are connected to the internal circuit power supply wirings 15 and 16 with a small capacity And an end capacitor is formed at both ends of the capacitor.

또한, 도6b를 참조하여 살펴보면, 본 발명의 외주 전원배선(11, 12), 내부 연결 전원 배선(13, 14), 내부 회로 전원 배선(15, 16)은 전원 전압 패드로부터 배선이 연결됨에 따라 그물 구조로 연결되고 점차 배선의 넓이가 작게 되는 메쉬-트위그(Mesh-twig)구조를 가지며, 이때, 앤드 캐패시터는 내부 회로 전원 배선(15, 16)에 그물 구조인 배선의 중간 부분을 절단하여 앤드 캐패시터를 형성한다. 상기와 같은 두가지 형태의 앤드 캐패시터 구조는 로직 블록 및 아날로그 블록에 동일하게 적용가능하다. 6B, the outer power supply lines 11 and 12, the inner connection power supply lines 13 and 14, and the inner circuit power supply lines 15 and 16 of the present invention are connected to the power supply voltage pads The mesa structure has a mesh-twig structure that is connected by a net structure and gradually becomes smaller in width. At this time, the end capacitor cuts the middle portion of the wiring, which is a net structure, to the internal circuit power supply lines 15 and 16, Thereby forming a capacitor. The two types of the above-described endcapacitor structure are equally applicable to the logic block and the analog block.

도7은 본 발명의 또다른 실시예에 따른 멀티 레벨 캐패시터이다. 7 is a multi-level capacitor according to another embodiment of the present invention.

도7a를 참조하여 살펴보면, 본 발명의 일실시예에 따른 멀티 레벨 캐패시터는 배선(L1,L2)으로부터 3개의 배선이 각각 분기되며, 분기된 첫 번째 배선에 다수의 캐패시터(c11~c14)가 병렬로 연결되고, 분기된 두 번째 배선에 다수의 커패시터(c21~c24)가 병렬로 연결되고, 분기된 세 번째 배선에 다수의 커패시터(c31~c34)가 병렬로 연결된다. 이때 다수의 캐패시터(c11~c34)는 c11=c21=c31, c12=c22=c32, c13=c23=c33, c14=c24=c34이므로, 첫 번째 배선에 병렬로 연결되는 다수의 캐패시터(c11~c14)와 두 번째 배선에 병렬로 연결되는 다수의 캐패시터(c21~c24)와 세 번째 배선에 병렬로 연결되는 다수의 캐패시터(c31~c34)는 서로 동일한 용량을 가진다. 여기서는 4개의 캐패시터를 예시적으로 도시하였지만, 다양한 수의 캐패시터가 병렬로 연결될 수 있다. Referring to FIG. 7A, in the multilevel capacitor according to the embodiment of the present invention, three wirings are branched from the wirings L1 and L2, and a plurality of capacitors c11 to c14 are connected in parallel to the first branched wirings A plurality of capacitors c21 to c24 are connected in parallel to the second branched wiring, and a plurality of capacitors c31 to c34 are connected in parallel to the branched third wiring. At this time, since the capacitors c11 to c34 are c11 = c21 = c31, c12 = c22 = c32, c13 = c23 = c33 and c14 = c24 = c34, a large number of capacitors c11 to c14 A plurality of capacitors c21 to c24 connected in parallel to the second wiring and a plurality of capacitors c31 to c34 connected in parallel to the third wiring have the same capacitance. Although four capacitors are illustrated here as an example, various numbers of capacitors may be connected in parallel.

도7b를 참조하여 살펴보면, 본 발명의 다른 실시예에 따른 멀티 레벨 캐패시터는 배선(L1,L2)에 병렬로 연결된 다수의 캐패시터(C1~C4)를 포함한다. 이때 다수의 캐패시터(C1~C4)는 각각 서로 다른 용량을 가진다. 여기서는 4개의 캐패시터를 예시적으로 도시하였지만, 다양한 수의 캐패시터가 병렬로 연결될 수 있다. Referring to FIG. 7B, a multilevel capacitor according to another embodiment of the present invention includes a plurality of capacitors C1 to C4 connected in parallel to wirings L1 and L2. At this time, the plurality of capacitors C1 to C4 have different capacities. Although four capacitors are illustrated here as an example, various numbers of capacitors may be connected in parallel.

이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be construed as limiting the scope of the present invention. I will understand. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined by the scope of the appended claims, as well as the appended claims.

Claims (20)

코어 영역과 페리 영역으로 구성되는 반도체 장치에 있어서,
상기 페리 영역에 설치된 전원 전압 패드와 접지 전압 패드에 공급된 전력을 상기 코어 영역 전체에 공급하는 외주 전원 배선과;
상기 코어 영역의 블록 내부의 각 회로에 전원을 공급하는 내부 회로 전원 배선과;
상기 외주 전원배선과 상기 내부 회로 전원 배선을 연결하는 내부 연결 전원 배선을 포함하며,
상기 외주 전원 배선에는 상기 코어 영역내에 초기 입력되는 노이즈를 차단하는 노이즈 필터가 설치되고,
상기 노이즈 필터는 단일 레벨 캐패시터 또는 멀티 레벨 캐패시터를 포함하며,
상기 단일 레벨 캐패시터 또는 상기 멀티 레벨 캐패시터는 상기 코어 영역 내부에 설치되는 노이즈 필터보다 더 큰 용량을 가지는 반도체 장치.
1. A semiconductor device comprising a core region and a ferry region,
An outer power supply wiring for supplying power to the entire power supply voltage pad and the ground voltage pad provided in the perry area;
An internal circuit power supply line for supplying power to each circuit in the block of the core region;
And an internal connection power line connecting the external power line and the internal circuit power line,
Wherein the outer power supply wiring is provided with a noise filter for blocking noise initially inputted into the core region,
Wherein the noise filter comprises a single level capacitor or a multilevel capacitor,
Wherein the single level capacitor or the multilevel capacitor has a larger capacitance than a noise filter provided inside the core region.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 외주 전원배선, 상기 내부 연결 전원 배선, 상기 내부 회로 전원 배선은 점차 배선의 넓이가 작게 되는 트리-트위그(Tree-twig)구조 또는 메쉬-트위그(Mesh-twig)구조를 가지는 것을 특징으로 하는 반도체 장치.
The method according to claim 1,
Wherein the outer power supply wiring, the inner connection power supply wiring, and the inner circuit power supply wiring have a tree-twig structure or a mesh-twig structure in which the width of the wiring gradually decreases. Device.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제 2 항에 있어서,
상기 노이즈 필터는 상기 전원 전압 패드로부터 외주 전원배선을 통해 코어 영역으로 입력되는 영역에 설치되는 제1 차단부와;
상기 외주 전원배선상의 영역에 설치되는 제2 차단부
를 포함하여 구성되는 것을 특징으로 하는 반도체 장치.
3. The method of claim 2,
Wherein the noise filter includes a first blocking portion provided in a region input from the power supply voltage pad to the core region via the outer power supply wiring;
A second blocking portion provided in a region on the outer power supply wiring,
The semiconductor device comprising: a semiconductor substrate;
청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제3항에 있어서,
상기 제1 차단부와 상기 제2 차단부는 상기 단일 레벨 캐패시터 또는 상기 멀티 레벨 캐패시터로 구성되는 것을 특징으로 하는 반도체 장치.
The method of claim 3,
Wherein the first blocking portion and the second blocking portion are constituted by the single level capacitor or the multilevel capacitor.
삭제delete 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 제 4 항에 있어서,
상기 멀티 레벨 캐패시터는 전원 배선에 분기되는 다수의 배선으로 구성되며, 상기 분기된 배선 각각에 다수의 캐패시터가 병렬로 연결되며, 각각 분기된 배선의 다수의 캐패시터들은 서로 동일한 용량을 가지는 것으로 구성되는 것을 특징으로 하는 반도체 장치.
5. The method of claim 4,
Wherein the multilevel capacitor is composed of a plurality of wirings branched to a power supply line, a plurality of capacitors are connected in parallel to each of the branched wirings, and a plurality of capacitors of the branched wirings have the same capacity .
코어 영역과 페리 영역으로 구성되는 반도체 장치에 있어서,
상기 페리 영역에 설치된 전원 전압 패드와 접지 전압 패드에 공급된 전력을 상기 코어 영역 전체에 공급하는 외주 전원 배선과;
상기 코어 영역의 블록 내부의 각 회로에 전원을 공급하는 내부 회로 전원 배선과;
상기 외주 전원배선과 상기 내부 회로 전원 배선을 연결하는 내부 연결 전원 배선을 포함하며,
상기 내부 연결 전원 배선에는 상기 코어 영역의 블록내에 초기 입력되는 노이즈를 차단하는 노이즈 필터가 설치되고,
상기 노이즈 필터는 단일 레벨 캐패시터 또는 멀티 레벨 캐패시터를 포함하며,
상기 단일 레벨 캐패시터 또는 상기 멀티 레벨 캐패시터는 상기 코어 영역 내부에 설치되는 노이즈 필터보다 더 큰 용량을 가지는 반도체 장치.
1. A semiconductor device comprising a core region and a ferry region,
An outer power supply wiring for supplying power to the entire power supply voltage pad and the ground voltage pad provided in the perry area;
An internal circuit power supply line for supplying power to each circuit in the block of the core region;
And an internal connection power line connecting the external power line and the internal circuit power line,
Wherein the internal connection power supply wiring is provided with a noise filter for blocking noise initially inputted into the block of the core region,
Wherein the noise filter comprises a single level capacitor or a multilevel capacitor,
Wherein the single level capacitor or the multilevel capacitor has a larger capacitance than a noise filter provided inside the core region.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 has been abandoned due to the setting registration fee. 제 7 항에 있어서,
상기 외주 전원배선, 상기 내부 연결 전원 배선, 상기 내부 회로 전원 배선은 점차 배선의 넓이가 작게 되는 트리-트위그(Tree-twig)구조 또는 메쉬-트위그(Mesh-twig)구조를 가지는 것을 특징으로 하는 반도체 장치.
8. The method of claim 7,
Wherein the outer power supply wiring, the inner connection power supply wiring, and the inner circuit power supply wiring have a tree-twig structure or a mesh-twig structure in which the width of the wiring gradually decreases. Device.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 제 8 항에 있어서,
상기 노이즈 필터는
상기 코어 영역보다도 외측에 배치되어 있는 상기 외주 전원배선으로부터 상기 코어 영역의 블록내로 들어가는 상기 내부 연결 전원 배선에 설치되는 제1 차단부와;
상기 내부 연결 전원 배선상의 영역에 설치되는 제2 차단부와;
상기 내부 연결 전원 배선들이 서로 연결되는 영역에 설치되는 제3 차단부
를 포함하여 구성되는 것을 특징으로 하는 반도체 장치.
9. The method of claim 8,
The noise filter
A first blocking portion provided on the internal connection power supply wiring that enters into the block of the core region from the outer power supply wiring disposed outside the core region;
A second blocking portion provided in an area on the internal connection power line;
A third interrupting portion provided in a region where the internal connection power supply lines are connected to each other,
The semiconductor device comprising: a semiconductor substrate;
청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 제9항에 있어서,
상기 제1 차단부와 상기 제2 차단부와 상기 제3 차단부는 상기 단일 레벨 캐패시터 또는 상기 멀티 레벨 캐패시터로 구성되는 것을 특징으로 하는 반도체 장치.
10. The method of claim 9,
Wherein the first blocking portion, the second blocking portion, and the third blocking portion are composed of the single level capacitor or the multilevel capacitor.
삭제delete 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee. 제 10 항에 있어서,
상기 멀티 레벨 캐패시터는 전원 배선에 분기되는 다수의 배선으로 구성되며, 상기 분기된 배선 각각에 다수의 캐패시터가 병렬로 연결되며, 각각 분기된 배선의 다수의 캐패시터들은 서로 동일한 용량을 가지는 것으로 구성되는 것을 특징으로 하는 반도체 장치.
11. The method of claim 10,
Wherein the multilevel capacitor is composed of a plurality of wirings branched to a power supply line, a plurality of capacitors are connected in parallel to each of the branched wirings, and a plurality of capacitors of the branched wirings have the same capacity .
청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 has been abandoned due to the set registration fee. 제 9 항에 있어서,
상기 내부 연결 전원 배선이 폐루프를 형성하고 있으면, 상기 제2차단부의 양 끝단에 앤드 캐패시터를 설치하는 것을 특징으로 하는 반도체 장치.
10. The method of claim 9,
And an end capacitor is provided at both ends of the second blocking portion when the internal connection power wiring forms a closed loop.
코어 영역과 페리 영역으로 구성되는 반도체 장치에 있어서,
상기 페리 영역에 설치된 전원 전압 패드와 접지 전압 패드에 공급된 전력을 상기 코어 영역 전체에 공급하는 외주 전원 배선과;
상기 코어 영역의 블록 내부의 각 회로에 전원을 공급하는 내부 회로 전원 배선과;
상기 외주 전원배선과 상기 내부 회로 전원 배선을 연결하는 내부 연결 전원 배선을 포함하며,
상기 내부 회로 전원 배선에는 상기 코어 영역의 블록내에 입력되는 노이즈를 차단하는 노이즈 필터가 설치되고,
상기 노이즈 필터는 상기 블록 내의 내부 입력단의 내부 회로 전원 배선의 영역에 설치되는 제1 차단부 및 상기 블록 내에 내부 회로 전원 배선 상에 설치되는 제2 차단부를 포함하며,
상기 제1 차단부는 상기 제2차단부 보다 캐패시터의 용량이 더 큰 반도체 장치.
1. A semiconductor device comprising a core region and a ferry region,
An outer power supply wiring for supplying power to the entire power supply voltage pad and the ground voltage pad provided in the perry area;
An internal circuit power supply line for supplying power to each circuit in the block of the core region;
And an internal connection power line connecting the external power line and the internal circuit power line,
Wherein the internal circuit power supply wiring is provided with a noise filter for blocking noise inputted into the block of the core region,
Wherein the noise filter includes a first blocking portion provided in an area of an internal circuit power wiring of an internal input terminal in the block and a second blocking portion provided on an internal circuit power wiring in the block,
Wherein the capacitance of the capacitor is larger in the first blocking portion than in the second blocking portion.
청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 is abandoned in the setting registration fee payment. 제 14 항에 있어서,
상기 외주 전원배선, 상기 내부 연결 전원 배선, 상기 내부 회로 전원 배선은 점차 배선의 넓이가 작게 되는 트리-트위그(Tree-twig)구조 또는 메쉬-트위그(Mesh-twig)구조를 가지는 것을 특징으로 하는 반도체 장치.
15. The method of claim 14,
Wherein the outer power supply wiring, the inner connection power supply wiring, and the inner circuit power supply wiring have a tree-twig structure or a mesh-twig structure in which the width of the wiring gradually decreases. Device.
삭제delete 청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 제14 항에 있어서,
상기 제1 차단부와 상기 제2 차단부는 단일 레벨 캐패시터 또는 멀티 레벨 캐패시터로 구성되는 것을 특징으로 하는 반도체 장치.
15. The method of claim 14,
Wherein the first blocking portion and the second blocking portion are composed of a single level capacitor or a multilevel capacitor.
삭제delete 청구항 19은(는) 설정등록료 납부시 포기되었습니다.Claim 19 is abandoned in setting registration fee. 제 17 항에 있어서,
상기 멀티 레벨 캐패시터는 전원 배선에 분기되는 다수의 배선으로 구성되며, 상기 분기된 배선 각각에 다수의 캐패시터가 병렬로 연결되며, 각각 분기된 배선의 다수의 캐패시터들은 서로 동일한 용량을 가지는 것으로 구성되는 것을 특징으로 하는 반도체 장치.
18. The method of claim 17,
Wherein the multilevel capacitor is composed of a plurality of wirings branched to a power supply line, a plurality of capacitors are connected in parallel to each of the branched wirings, and a plurality of capacitors of the branched wirings have the same capacity .
청구항 20은(는) 설정등록료 납부시 포기되었습니다.Claim 20 has been abandoned due to the setting registration fee. 제14 항에 있어서,
상기 제2차단부의 양 끝단에 앤드 캐패시터로 설치하는 것을 특징으로 하는 반도체 장치.
15. The method of claim 14,
And an end capacitor is provided at both ends of the second blocking portion.
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