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KR101675115B1 - 산화물 박막 트랜지스터 및 그 제조 방법 - Google Patents

산화물 박막 트랜지스터 및 그 제조 방법 Download PDF

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KR101675115B1
KR101675115B1 KR1020100002747A KR20100002747A KR101675115B1 KR 101675115 B1 KR101675115 B1 KR 101675115B1 KR 1020100002747 A KR1020100002747 A KR 1020100002747A KR 20100002747 A KR20100002747 A KR 20100002747A KR 101675115 B1 KR101675115 B1 KR 101675115B1
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gate insulating
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gate
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박준석
김태상
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삼성전자주식회사
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Abstract

산화물 박막 트랜지스터 및 그 제조 방법에 대해 개시된다. 바텀 게이트형 산화물 박막 트랜지스터에서 액티브 영역이 소스 및 드레인을 형성한 후 게이트 절연층과 소스 및 드레인 사이 영역에도 형성됨으로써 전기적 특성이 향상된 산화물 박막 트랜지스터를 구현할 수 있다.

Description

산화물 박막 트랜지스터 및 그 제조 방법{Oxide thin film transistor and manufacturing method of the same}
개시된 실시예는 산화물 박막 트랜지스터에 관한 것으로, 전기적 특성을 향상시키기 위하여 바텀 게이트 구조의 산화물 박막 트랜지스터에 있어서, 액티브 영역을 소스 및 드레인 하부에 형성시킨 산화물 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
현재 박막 트랜지스터(Thin film transistor)는 디스플레이 분야 등 다양한 분야에서 스위칭 및 구동 소자 등으로 이용되고 있으며, 크로스 포인트형 메모리 소자의 선택 스위치로 사용되고 있다.
현재 TV용 패널로서 액정디스플레이(LCD)가 주축을 이루고 있는 가운데, 유기발광 디스플레이도 TV로의 응용을 위해 많은 연구가 진행되고 있다. TV용 디스플레이 기술 개발은 시장에서 요구하는 바를 충족시키는 방향으로 발전하고 있다. 시장에서 요구하는 사항으로는 대형화된 TV 또는 DID(Digital Information Display), 저가격, 고화질 (동영상표현력, 고해상도, 밝기, 명암비, 색재현력) 등이 있다. 이와 같은 요구 사항에 대응하기 위해서는 유리 등의 기판의 대형화와 함께, 우수한 성능을 갖는 디스플레이의 스위칭 및 구동소자로 적용될 박막 트랜지스터(TFT)가 요구된다.
본 발명의 일측면에서는 게이트 절연층과 소스 및 드레인 사이에 형성된 채널 영역을 포함하는 산화물 박막 트랜지스터를 제공하고자 한다.
본 발명의 다른 측면에서는 전기적 특성을 향상시킨 산화물 박막 트랜지스터의 제조 방법을 제공하고자 한다.
산화물 박막 트랜지스터에 있어서,
기판;
상기 기판 상에 형성된 게이트;
상기 기판 및 상기 게이트 상에 형성된 게이트 절연층;
상기 게이트 절연층 상에 형성된 소스; 및 드레인;
상기 소스 및 드레인 사이의 상기 게이트 절연층 상에 형성된 것으로, 상기 소스 및 드레인의 하부로 연장되도록 형성된 액티브 영역;을 포함하는 산화물 박막 트랜지스터를 제공한다.
상기 게이트 절연층은 단층 또는 다층 구조로 형성된 것일 수 있다.
상기 게이트 절연층은 다층 구조로 형성된 것이며, 상기 게이트 절연층을 구성하는 층들은 식각 특성이 다를 수 있다.
상기 게이트 절연층은 제 1게이트 절연층 및 제 2게이트 절연층을 포함하며, 상기 제 1게이트 절연층은 Hf 산화물로 형성된 것일 수 있다.
상기 게이트 절연층은 제 1게이트 절연층 및 제 2게이트 절연층을 포함하며, 상기 제 2게이트 절연층은 Si 산화물 또는 질화물 중 하나 이상을 포함하여 형성된 것일 수 있다.
상기 소스 및 드레인의 하면과 상기 액티브 영역의 하면 사이의 거리는 20 내지 100nm일 수 있다.
상기 게이트 및 상기 액티브 영역 사이의 거리는 100 내지 400nm일 수 있다.
또한, 실시예에서는 산화물 박막 트랜지스터의 제조 방법에 있어서,
기판 상의 일영역에 게이트를 형성하는 단계;
상기 기판 및 상기 게이트 상에 게이트 절연층을 형성하고, 상기 게이트 절연층 상에 소스 및 드레인을 형성하는 단계;
상기 소스 및 상기 드레인 사이의 게이트 절연층을 식각하는 단계; 및
상기 게이트 절연층의 식각된 영역에 액티브 영역을 형성하는 단계;를 포함하는 산화물 박막 트랜지스터의 제조 방법을 제공한다.
상기 게이트 절연층은 다층 구조로 형성하며, 상기 게이트 절연층을 구성하는 층들은 식각 특성이 다를 수 있다.
상기 게이트 절연층은 제 1게이트 절연층 및 제 2게이트 절연층을 포함하도록 형성하며,
상기 게이트 절연층을 식각하는 단계는, 상기 제 2게이트 절연층에 대해서만 선택적으로 식각할 수 있다.
상기 게이트 절연층의 형성 방법은, 상기 기판 및 상기 게이트 상에 Hf 산화물을 포함하는 제 1게이트 절연층을 형성하는 단계; 및
상기 제 1게이트 절연층 상에 제 2게이트 절연층을 형성하는 단계;를 포함할 수 있다.
상기 게이트 절연층의 형성 방법은, 상기 기판 및 상기 게이트 상에 제 1게이트 절연층을 형성하는 단계; 및
상기 제 1게이트 절연층 상에 Si 산화물 또는 질화물을 포함하는 제 2게이트 절연층을 형성하는 단계;를 포함할 수 있다.
상기 게이트 절연층을 식각하는 단계는, 상기 BOE에 의해 상기 제 2게이트 절연층을 선택적으로 식각하는 것을 포함할 수 있다.
상기 게이트 절연층은 20 내지 100nm 깊이로 식각할 수 있다.
본 발명의 실시예에 따르면, 산화물 박막 트랜지스터의 액티브 영역을 소스 및 드레인의 일영역 하부에 연장되도록 형성함으로써 액티브 영역 내에 채널 형성을 용이하게 하여, 산화물 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 구조를 나타낸 단면도이다.
도 2는 다층 구조의 게이트 절연층을 포함하는 산화물 박막 트랜지스터의 구조를 나타낸 도면이다.
도 3a 내지 도 3e는 도 1에 나타낸 산화물 박막 트랜지스터의 제조 방법을 나타낸 도면이다.
도 4a 내지 도 4e는 도 2에 나타낸 산화물 박막 트랜지스터의 제조 방법을 나타낸 도면이다.
도 5a 및 도 5b는 산화물 박막 트랜지스터에 대해 게이트 전압을 10, 15, 20, 25 및 30V로 인가하는 경우, 드레인 전압(Vd)에 따른 드레인 전류(Id) 값을 나타낸 아웃풋(output) 그래프이다.
이하, 첨부된 도면을 참조하여 실시예에 따른 산화물 박막 트랜지스터 및 그 제조 방법에 대해 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
도 1은 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 구조를 나타낸 단면도이다.
도 1을 참조하면, 기판(10) 상의 일 영역에 게이트(11)가 형성되어 있으며, 기판(10) 및 게이트(11) 상에는 게이트 절연층(12)이 형성되어 있다. 게이트 절연층(12) 상에는 이격된 소스(14) 및 드레인(15)이 형성되어 있으며, 소스(14) 및 드레인(15) 사이에는 액티브 영역(13)이 형성되어 있으며, 액티브 영역(13)은 소스(14) 및 드레인(15) 하부에 연장되도록 형성되어 있다. 선택적으로, 액티브 영역(13), 소스(14) 및 드레인(15) 상에는 패시베이션층(16)이 더 형성될 수 있다.
액티브 영역(13)을 소스(14) 및 드레인(15) 사이 영역과 소스(14) 및 드레인(15) 하부에 연장되도록 형성됨으로써, 소자 구동 시 게이트(11)에서 발생하는 전계 필드가 소스(14) 및 드레인(15)의 오버랩(overlap)되는 영역(A)이 확대될 수 있다. 이에 따라 액티브 영역(13) 내부에 채널의 형성이 용이해져서 산화물 박막 트랜지스터의 전기적 특성이 향상될 수 있다. 액티브 영역(13)이 소스(14) 및 드레인(15) 사이의 영역에만 형성되는 경우에는 게이트(11) 전압에 의해 발생하는 전계 필드와 소스(14) 및 드레인(15)과의 오버랩되는 영역이 작기 때문에 액티브 영역(13)에 채널이 형성되는 것이 제한적이다.
결과적으로 본 발명의 실시예에 의한 산화물 박막 트랜지스터는 바텀 게이트 구조에서 소스(14) 및 드레인(15) 사이의 액티브 영역(13)이 소스(14) 및 드레인(15)의 하부의 일부 영역을 파고 든 구조가 되며, 소스(14) 및 드레인(15)의 하면과 액티브 영역(13)의 하면 사이의 거리(d1)는 20 내지 100nm 일 수 있으며, 게이트(11)와 액티브 영역(13)과의 거리(d2)는 100 내지 400nm일 수 있다.
실시예에 있어서, 게이트 절연층(12)은 단층 또는 다층 구조로 형성된 것일 수 있다. 도 2는 다층 구조의 게이트 절연층을 포함하는 산화물 박막 트랜지스터의 구조를 나타낸 도면이다.
도 2를 참조하면, 기판(10) 상의 일 영역에 게이트(11)가 형성되어 있으며, 기판(10) 및 게이트(11) 상에는 제 1게이트 절연층(12a) 상의 게이트(11)에 대응되는 영역 상에는 액티브 영역(13)이 형성되어 있으며, 액티브 영역(13) 측부의 제 1게이트 절연층(12a) 상에는 제 2게이트 절연층(12b)이 형성되어 있다. 제 2게이트 절연층(12b) 상에는 소스(14) 및 드레인(15)이 형성되어 있다. 도 1의 구조와 마찬가지로, 액티브 영역(13)은 소스(14) 및 드레인(15) 사이 및 소스(14) 및 드레인(15) 하부에 연장되도록 형성되어 있다. 제 2게이트 절연층(12b)의 두께는 20 내지 100nm일 수 있다. 그리고, 액티브 영역(13), 소스(14) 및 드레인(15) 상에는 패시베이션층(16)이 더 형성될 수 있다.
도 1 및 도 2에 나타낸 산화물 박막 트랜지스터를 형성하는 각 층의 형성 물질에 대해 설명하면 다음과 같다.
기판(10)은 일반적으로 반도체 소자에 사용되는 기판을 사용할 수 있으며, 예를 들어 Si, 글래스, 반도체 화합물 또는 유기물 재료로 형성된 것일 수 있다. 선택적으로 기판(10) 표면에는 절연층이 더 형성될 수 있으며, 예를 들어 실리콘 기판 표면을 열산화하여 실리콘 산화물이 더 형성될 수 있다.
게이트(11)는 기판(10)의 일영역 상에 전도성 물질로 형성된 것으로, 예를 들어 금속 또는 전도성 금속 산화물로 형성된 것일 수 있다.
게이트 절연층(12, 12a, 12b)는 일반적인 반도체 소자에 사용되는 절연 물질로 형성된 것일 수 있으며, 예를 들어 산화물 또는 질화물로 형성된 것일 수 있다. 구체적으로 SiO2, HfO2, Al2O3, Si3N4를 또는 이들의 혼합물을 사용할 수 있다. 여기서, 도 2에 나타낸 바와 같이 게이트 절연층(12a, 12b)을 다층 구조로 형성하는 경우에는 각 게이트 절연층(12a, 12b)을 서로 다른 물질로 형성할 수 있으며, 특히 서로 다른 식각 특성을 지닌 물질을 사용할 수 있다.
소스(14) 및 드레인(15)은 전도성 물질을 사용하여 형성할 수 있으며, 금속 또는 전도성 금속 산화물 등으로 형성할 수 있다. 구체적으로 예를 들면 Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 ITO(In-Tin-Oxide), IZO(InZnO), AZO(AlZnO)와 같은 금속 또는 전도성 산화물을 사용할 수 있다.
액티브 영역(13)은 산화물 박막 트랜지스터의 채널 물질로 사용되는 것으로 형성될 수 있으며, 제한이 없다. 예를 들어 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등과 여기에 유기물 등 다른 물질을 더 포함한 물질로 형성된 것일 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 제조 방법에 대해 설명하고자 한다.
도 3a 내지 도 3e는 도 1에 나타낸 산화물 박막 트랜지스터의 제조 방법을 나타낸 도면이다.
도 3a를 참조하면, 먼저 기판(10)을 마련하다. 여기서 기판(10)은 실리콘, 글래스, 기타 반도체 물질 또는 유기물 재료로 형성된 것일 수 있다. 또한, 기판(10)의 표면에는 절연층이 형성된 것일 수 있으며, 예를 들어 실리콘 기판 표면이 열산화하여 실리콘 산화물이 형성된 것일 수 있다. 그리고, 기판(10) 표면에 금속 또는 전도성 금속 산화물 등의 전도성 물질을 도포하고 이를 패터닝하여 게이트(11)를 형성한다. 게이트(11)는 50 내지 200nm 두께로 형성할수 있다.
도 3b를 참조하면, 기판(10) 및 게이트(11) 상에 절연 물질을 도포하여 게이트 절연층(12)을 형성한다. 게이트 절연층(12)은 SiO2, HfO2, Al2O3, Si3N4를 또는 이들의 혼합물로 형성된 것일 수 있다.
도 3c를 참조하면, 게이트 절연층(12) 상에 금속 또는 전도성 금속 산화물을 도포하고 패터닝하여 소스(14) 및 드레인(15)을 형성한다. 그리고, 도 3d를 참조하면, 소스(14) 및 드레인(15) 사이의 게이트 절연층(12)을 일부 식각한다. 여기서, 게이트 절연층(12)은 등방성 식각 공정에 의해 식각됨으로써 소스(14) 및 드레인(15)의 하부의 게이트 절연층(12)이 식각될 수 있다. 게이트 절연층(12)의 식각 깊이는 20 내지 100nm일 수 있다. 결과적으로 게이트 절연층(12)의 표면과 소스(14) 및 드레인(15) 하부의 일부 영역이 식각된 식각 영역(E1)을 얻을 수 있다. 그리고, 도 3e를 참조하면, 도 3d의 식각 영역(E1)의 게이트 절연층(12) 상에 액티브 영역(13)을 형성한다.
도 4a 내지 도 4e는 도 2에 나타낸 산화물 박막 트랜지스터의 제조 방법을 나타낸 도면이다. 여기서는 게이트 절연층(12)이 다층구조로 형성된 산화물 박막 트랜지스터의 제조 방법에 대해 설명하고자 한다.
도 4a를 참조하면, 먼저 기판(10)을 마련한다. 기판(10)은 실리콘, 글래스, 기타 반도체 물질 또는 유기물 재료로 형성된 것일 수 있으며, 기판(10)의 표면에는 절연층이 형성된 것일 수 있다. 그리고, 기판(10) 표면에 금속 또는 전도성 금속 산화물 등의 전도성 물질을 도포하고 패터닝함으로써 게이트(11)를 형성한다. 게이트(11)는 50 내지 200nm 두께로 형성할수 있다.
도 4b를 참조하면, 기판(10) 및 게이트(11) 상에 절연 물질을 도포하여 제 1게이트 절연층(12a) 및 제 2게이트 절연층(12b)을 순차적으로 형성한다. 게이트 절연층(12a, 12b)은 SiO2, HfO2, Al2O3, Si3N4를 또는 이들의 혼합물로 형성된 것일 수 있다. 제 1게이트 절연층(12a) 및 제 2게이트 절연층(12b)은 서로 다른 식각 특성을 지닌 물질일 수 있다. 예를 들어, 제 1게이트 절연층(12a)은 Hf 산화물로, 구체적으로 HfOx, HfInO, HfZnO로 형성된 것일 수 있으며, 제 2게이트 절연층(12b)은 Si 산화물 또는 Si 질화물 중 하나 이상을 포함하여 형성된 것일 수 있다. Hf 산화물과 Si 산화물 또는 질화물은 예를 들어 BOE(buffered oxide etchant)에 대한 식각 특성에 큰 차이가 있으며, Hf 산화물은 BOE에 의해 거의 식각이 안되지만, Si 산화물 또는 질화물은 BOE에 의해 쉽게 식각되는 특성을 지니고 있다. 제 2게이트 절연층(12b)은 20 내지 100nm의 두께로 형성할 수 있다.
도 4c를 참조하면, 제 2게이트 절연층(12b) 상에 금속 또는 전도성 금속 산화물을 도포한 후 패터닝함으로써 소스(14) 및 드레인(15)을 형성한다.
도 4d를 참조하면, 소스(14) 및 드레인(15) 사이의 제 2게이트 절연층(12b)을 식각한다. 여기서, 제 2게이트 절연층(12b)을 제 1게이트 절연층(12a)과 식각 특성이 다른 물질로 형성함으로써, 식각 공정에 의해 제 1게이트 절연층(12a)에는 영향을 주지 않고, 제 2게이트 절연층(12b)만 선택적으로 식각할 수 있다. 예를 들어, 제 1게이트 절연층(12a)을 Hf 산화물로 형성시키고, 제 2게이트 절연층(12b)을 Si 산화물 또는 질화물로 형성한 경우, BOE로 제 2게이트 절연층(12b)은 쉽게 식각되지만, 제 1게이트 절연층(12a)은 식각되지 않고 그대로 잔류할 수 있다. 소스(14) 및 드레인(15) 사이의 제 2게이트 절연층(12b)이 등방성 식각 공정에 의해 식각됨으로써 제 1게이트 절연층(12a)의 표면과 소스(14) 및 드레인(15) 하부의 일부 영역이 식각된 식각 영역(E2)을 얻을 수 있다.
그리고, 도 4e를 참조하면, 도 4d의 식각 영역(E2)의 제 1게이트 절연층(12a) 상에 액티브 영역(13)을 형성한다.
도 5a 및 도 5b는 산화물 박막 트랜지스터에 대해 게이트 전압을 10, 15, 20, 25 및 30V로 인가하는 경우, 드레인 전압(Vd)에 따른 드레인 전류(Id) 값을 나타낸 아웃풋(output) 그래프이다. 여기서, X축은 드레인 전압(Vd)을 나타내며, Y축은 드레인 전압(Id)을 나타낸다.
도 5a는 게이트 절연층을 식각하지 않고, 게이트 절연층 상에 소스 및 드레인을 형성하고, 그 사이에 액티브 영역을 형성한 산화물 박막 트랜지스터에 관한 그래프이다. 도 5a를 참조하면, 드레인 전압(Vd)을 약 0V 내지 2V 사이로 인가하는 경우, 데이타의 변화가 거의 나타나지 않은 것을 알 수 있다. 이러한 현상을 current crowing이라 하며, 이러한 거동을 나타내는 산화물 박막 트랜지스터를 디스플레이 구동 소자로 사용하는 경우 특히 계조(gradation) 표현이 어려운 문제가 발생할 수 있다.
도 5b는 액티브 영역을 형성하는 경우, 소스 및 드레인 사이의 게이트 절연층을 일부 식각하여 소스 및 드레인 하부의 일영역에도 액티브 영역을 형성한 산화물 박막 트랜지스터로부터 얻을 수 있는 예상 그래프이다. 도 5b를 참조하면, 드레인 전압(Vd)을 0V-2V로 인가하는 범위에서도 드레인 전류(Id)가 게이트 전압에 따라 명확하게 구분되게 측정되는 것을 알 수 있다. 이와 같은 거동을 나타내는 산화물 박막 트랜지스터를 디스플레이 구동 소자로 사용하는 경우 계조 표현이 용이해진다.
상기와 같은 실시예를 통해서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상에 의해 산화물 박막 트랜지스터를 이용하여 디스플레이 또는 크로스 포인트형 메모리 소자 등의 다양한 전자 소자를 제조할 수 있을 것이다. 본 발명의 실시예에 의한 산화물 박막 트랜지스터는 바텀 게이트형으로 사용될 수 있다. 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
10... 기판 11... 게이트
12, 12a, 12b... 게이트 절연층 13... 액티브 영역
14... 소스 15... 드레인
16... 패시베이션층

Claims (16)

  1. 산화물 박막 트랜지스터에 있어서,
    기판;
    상기 기판 상에 형성된 게이트;
    상기 기판 및 상기 게이트 상에 형성되며, 제 1게이트 절연층 및 상기 제 1게이트 절연층 상에 형성된 제 2게이트 절연층을 포함하는 게이트 절연층;
    상기 제 2게이트 절연층 상에 이격되어 형성된 소스; 및 드레인;
    상기 소스 및 드레인 사이의 상기 제 1게이트 절연층 상에 형성된 것으로, 상기 소스 및 드레인 사이에서 상기 소스 및 드레인의 측부와 접하며, 상기 소스 및 드레인의 하부로 연장되도록 형성된 액티브 영역;을 포함하며,
    상기 액티브 영역은 상기 제 1게이트 절연층 상에 형성되어 상기 제 1게이트 절연층의 상면과 접하며, 상기 제 2게이트 절연층이 식각된 상기 소스 및 드레인의 하부로 연장되어 형성되어, 상기 소스 및 드레인의 하면과 접하는 산화물 박막 트랜지스터.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제 1게이트 절연층 및 상기 제 2게이트 절연층은 식각 특성이 다른 산화물 박막 트랜지스터.
  4. 제 3항에 있어서,
    상기 제 1게이트 절연층은 Hf 산화물을 포함하는 산화물 박막 트랜지스터.
  5. 제 3항에 있어서,
    상기 제 2게이트 절연층은 Si 산화물 또는 질화물 중 하나 이상을 포함하는 산화물 박막 트랜지스터.
  6. 제 1항에 있어서,
    상기 소스 및 드레인의 하면과 상기 액티브 영역의 하면 사이의 거리는 20 내지 100nm인 산화물 박막 트랜지스터.
  7. 제 1항에 있어서,
    상기 게이트 및 상기 액티브 영역 사이의 거리는 100 내지 400nm인 산화물 박막 트랜지스터.
  8. 산화물 박막 트랜지스터의 제조 방법에 있어서,
    기판 상의 일영역에 게이트를 형성하는 단계;
    상기 기판 및 상기 게이트 상에 제 1게이트 절연층을 형성하고, 상기 제 1게이트 절연층 상에 제 2게이트 절연층을 순차적으로 형성함으로써 게이트 절연층을 형성하는 단계,
    상기 제 2게이트 절연층 상에 서로 이격된 소스 및 드레인을 형성하는 단계;
    상기 소스 및 상기 드레인 사이 및 상기 소스 및 드레인 하부의 일부 영역의 상기 제 2게이트 절연층을 선택적으로 식각하는 단계; 및
    상기 제 2게이트 절연층의 식각된 영역의 상기 제 1게이트 절연층 상에 액티브 영역을 형성하는 단계;를 포함하며,
    상기 액티브 영역은 상기 제 1게이트 절연층 상에 형성되어, 상기 제 1게이트 절연층 상면과 접하며, 상기 제 2게이트 절연층이 식각된 상기 소스 및 드레인의 하부로 연장되어 형성되어 상기 소스 및 드레인의 측부 및 상기 소스 및 드레인의 하면과 접하는 산화물 박막 트랜지스터의 제조 방법.
  9. 삭제
  10. 제 8항에 있어서,
    상기 제 1게이트 절연층 및 상기 제 2게이트 절연층은 식각 특성이 다른 산화물 박막 트랜지스터의 제조 방법.
  11. 삭제
  12. 제 8항에 있어서,
    상기 제 2게이트 절연층은 20 내지 100nm의 두께로 형성하는 산화물 박막 트랜지스터의 제조 방법.
  13. 제 10항에 있어서,
    상기 게이트 절연층을 형성하는 단계는,
    상기 기판 및 상기 게이트 상에 Hf 산화물을 포함하는 제 1게이트 절연층을 형성하는 단계; 및
    상기 제 1게이트 절연층 상에 상기 제 2게이트 절연층을 형성하는 단계;를 포함하는 산화물 박막 트랜지스터의 제조 방법.
  14. 제 10항에 있어서,
    상기 게이트 절연층을 형성하는 단계는,
    상기 기판 및 상기 게이트 상에 상기 제 1게이트 절연층을 형성하는 단계; 및
    상기 제 1게이트 절연층 상에 Si 산화물 또는 질화물을 포함하는 상기 제 2게이트 절연층을 형성하는 단계;를 포함하는 산화물 박막 트랜지스터의 제조 방법.
  15. 삭제
  16. 제 8항에 있어서,
    상기 게이트 절연층은 20 내지 100nm 깊이로 식각하는 산화물 박막 트랜지스터의 제조 방법.
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