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KR101636483B1 - Semiconductor system and data training method of the same - Google Patents

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KR101636483B1
KR101636483B1 KR1020160048775A KR20160048775A KR101636483B1 KR 101636483 B1 KR101636483 B1 KR 101636483B1 KR 1020160048775 A KR1020160048775 A KR 1020160048775A KR 20160048775 A KR20160048775 A KR 20160048775A KR 101636483 B1 KR101636483 B1 KR 101636483B1
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Abstract

반도체 시스템은 트래이닝 모드 신호에 응답하여 오류 신호를 생성하고, 상기 오류 신호를 오류 신호 핀을 통해 전송하도록 구성된 복수의 반도체 메모리; 강제로 자신이 원하는 타이밍에 상기 오류 신호를 활성화시키기 위한 상기 트래이닝 모드 신호를 생성하며, 상기 오류 신호 핀을 통해 수신한 상기 오류 신호를 이용하여 상기 복수의 반도체 메모리 중에서 어느 하나에 대한 데이터 트래이닝을 수행하도록 구성된 메모리 컨트롤러를 포함하고, 상기 데이터 트래이닝은 상기 메모리 컨트롤러가 데이터 패일을 방지하도록 2진 데이터 비트들을 갖는 데이터 패턴을 상기 반도체 메모리 기록하는 과정을 더 포함하며, 상기 오류 신호를 상기 오류 신호 핀을 통해 상기 메모리 컨트롤러로 전송함으로써 데이터 통신 오류가 발생하였음을 상기 메모리 컨트롤러에 경고하도록 구성될 수 있다.A semiconductor system includes a plurality of semiconductor memories configured to generate an error signal in response to a training mode signal and to transmit the error signal via an error signal pin; Generating the training mode signal for activating the error signal at a desired timing, and performing data trimming on any one of the plurality of semiconductor memories using the error signal received via the error signal pin Wherein the data processing further comprises writing the data pattern having binary data bits to the semiconductor memory such that the memory controller prevents data piling, To the memory controller to inform the memory controller that a data communication error has occurred.

Description

반도체 시스템 및 그 데이터 트래이닝 방법{SEMICONDUCTOR SYSTEM AND DATA TRAINING METHOD OF THE SAME}Technical Field [0001] The present invention relates to a semiconductor system and a data-

본 발명은 반도체 시스템에 관한 것으로서, 특히 반도체 시스템 및 그 데이터 트래이닝 방법에 관한 것이다.The present invention relates to a semiconductor system, and more particularly, to a semiconductor system and a data processing method thereof.

반도체 메모리의 동작이 고속화됨에 따라 반도체 메모리와 이를 제어하는 메모리 컨트롤러로 이루어진 반도체 시스템에서 정확하게 데이터를 주고 받기 위해서 데이터 트래이닝(Training)이 중요하게 되었다.As the operation speed of the semiconductor memory is increased, data training has become important in order to accurately transmit and receive data in a semiconductor system including a semiconductor memory and a memory controller for controlling the semiconductor memory.

종래의 기술에 따른 반도체 시스템의 데이터 트래이닝 방법을 도 1을 참조하여 설명하면 다음과 같다.A data processing method of a semiconductor system according to the related art will be described with reference to FIG.

먼저, 커맨드(CMD) 및 어드레스(ADD) 채널의 트래이닝을 수행한다.First, the command CMD and the address ADD channel are trained.

메모리 컨트롤러가 어드레스 채널을 이용하여 반도체 메모리의 멀티 퍼포즈 레지스터(Multi Purpose Register: MPR)에 특정 데이터 패턴(Data Pattern)을 라이트 한다.The memory controller writes a specific data pattern to the multipurpose register (MPR) of the semiconductor memory using the address channel.

메모리 컨트롤러가 반도체 메모리의 MPR에 기록된 데이터를 읽어 데이터 패턴과 일치하는지 여부를 판단하여 리드 데이터의 센터(Center)를 찾아 내는 리드 트래이닝을 수행한다.The memory controller reads the data recorded in the MPR of the semiconductor memory to determine whether or not the data matches the data pattern, and performs a lead-traing operation to find the center of the read data.

이어서 메모리 컨트롤러가 데이터 채널을 통해 데이터를 라이트하고, 라이트 데이터와 리드 데이터가 일치하는지 여부에 따라 라이트 데이터와 라이트 스트로브 신호(DQS)의 위치를 조정하는 라이트 트래이닝을 수행한다.Then, the memory controller writes the data through the data channel, and performs the light-processing for adjusting the position of the write data and the write strobe signal DQS according to whether or not the write data and the read data match each other.

이와 같은 트래이닝 과정이 완료된 후, 반도체 메모리와 메모리 컨트롤러 간의 정상적인 데이터 리드/라이트가 가능하게 된다.After such a training process is completed, normal data read / write between the semiconductor memory and the memory controller becomes possible.

그러나 상술한 종래 기술에 따르면, 반도체 메모리에 MPR이 필수적으로 구비되어 있어야 한다.However, according to the above conventional technology, MPR must be provided in the semiconductor memory.

따라서 MPR로 인한 반도체 메모리의 회로 면적이 증가하고, 데이터 패턴에 제약이 따르는 문제가 있다.Therefore, the circuit area of the semiconductor memory increases due to the MPR, and there is a problem that data patterns are restricted.

본 발명의 실시예는 MPR을 사용하지 않고도 데이터 트래이닝이 가능하도록 한 반도체 시스템 및 방법을 제공하고자 한다.An embodiment of the present invention is to provide a semiconductor system and method that enables data training without using MPR.

본 발명의 실시예는 트래이닝 모드 신호에 응답하여 오류 신호를 생성하고, 상기 오류 신호를 오류 신호 핀을 통해 전송하도록 구성된 복수의 반도체 메모리; 강제로 자신이 원하는 타이밍에 상기 오류 신호를 활성화시키기 위한 상기 트래이닝 모드 신호를 생성하며, 상기 오류 신호 핀을 통해 수신한 상기 오류 신호를 이용하여 상기 복수의 반도체 메모리 중에서 어느 하나에 대한 데이터 트래이닝을 수행하도록 구성된 메모리 컨트롤러를 포함하고, 상기 데이터 트래이닝은 상기 메모리 컨트롤러가 데이터 패일을 방지하도록 2진 데이터 비트들을 갖는 데이터 패턴을 상기 반도체 메모리 기록하는 과정을 더 포함하며, 상기 오류 신호를 상기 오류 신호 핀을 통해 상기 메모리 컨트롤러로 전송함으로써 데이터 통신 오류가 발생하였음을 상기 메모리 컨트롤러에 경고하도록 구성됨을 특징으로 한다.An embodiment of the present invention includes a plurality of semiconductor memories configured to generate an error signal in response to a training mode signal and to transmit the error signal via an error signal pin; Generating the training mode signal for activating the error signal at a desired timing, and performing data trimming on any one of the plurality of semiconductor memories using the error signal received via the error signal pin Wherein the data processing further comprises writing the data pattern having binary data bits to the semiconductor memory such that the memory controller prevents data piling, To the memory controller to inform the memory controller that a data communication error has occurred.

본 발명의 실시예는 메모리 컨트롤러 및 상기 메모리 컨트롤러에서 제공된 데이터 패턴의 오류 여부를 검사하여 생성한 오류 신호를 오류 신호 핀을 통해 상기 메모리 컨트롤러에 제공하는 복수의 반도체 메모리로 이루어진 반도체 시스템의 데이터 트래이닝 방법으로서, 상기 오류 신호 핀은 상기 복수의 반도체 메모리가 상기 오류 신호를 상기 오류 신호 핀을 통해 상기 메모리 컨트롤러로 전송함으로써 데이터 통신 오류가 발생하였음을 상기 메모리 컨트롤러에 경고하도록 구성되며, 상기 메모리 컨트롤러가 강제로 자신이 원하는 타이밍에 상기 오류 신호가 활성화되도록 하기 위한 트래이닝 모드 신호를 상기 복수의 반도체 메모리에 제공하는 단계; 상기 복수의 반도체 메모리 중에서 어느 하나가 상기 트래이닝 모드 신호에 응답하여 상기 오류 신호를 활성화시키는 단계; 및 상기 메모리 컨트롤러가 상기 오류 신호의 비활성화 구간을 검출하는 단계를 포함하며, 상기 비활성화 구간은 안정적인 데이터 라이트 동작이 수행되는 패스 존을 포함하고, 상기 메모리 컨트롤러는 라이트 스트로브 신호와 상기 데이터 패턴의 타이밍을 조정함으로써 상기 패스 존의 중간 타이밍을 검출하도록 구성을 다른 특징으로 한다.The embodiment of the present invention is a data processing method of a semiconductor system comprising a memory controller and a plurality of semiconductor memories for providing an error signal generated by checking whether or not a data pattern provided by the memory controller is erroneous to the memory controller via an error signal pin Wherein the error signal pin is configured to alert the memory controller that a data communication error has occurred by the plurality of semiconductor memories transmitting the error signal to the memory controller via the error signal pin, Providing a plurality of semiconductor memory with a training mode signal for causing the error signal to be activated at a timing desired by itself; Activating one of the plurality of semiconductor memories in response to the training mode signal; And the memory controller detects a deactivation period of the error signal, wherein the deactivation period includes a pass zone in which a stable data write operation is performed, and the memory controller controls the timing of the write strobe signal and the data pattern So that the intermediate timing of the pass zone is detected.

본 발명의 실시예는 오류 신호를 강제로 활성화시키는 동작과, 내부 오류 검사 값과 외부 오류 검사 값을 비교하여 상기 오류 신호를 활성화시키는 동작 중에서 하나를 트래이닝 모드 신호에 응답하여 수행하고, 상기 오류 신호를 오류 신호 핀을 통해 전송하도록 구성된 복수의 반도체 메모리; 데이터 패턴과 상기 데이터 패턴에 상응하는 상기 외부 오류 검사 값을 상기 복수의 반도체 메모리에 제공하고, 트래이닝 진행 여부에 따라 상기 복수의 반도체 메모리를 구분하여 상기 트래이닝 모드 신호를 제공하며, 상기 오류 신호 핀을 통해 수신한 상기 오류 신호를 이용하여 상기 복수의 반도체 메모리 중에서 어느 하나에 대한 데이터 트래이닝을 수행하도록 구성된 메모리 컨트롤러를 포함하며, 상기 데이터 트래이닝은 상기 메모리 컨트롤러가 데이터 패일을 방지하도록 2진 데이터 비트들을 갖는 데이터 패턴을 상기 반도체 메모리 기록하는 과정을 더 포함하고, 상기 오류 신호 핀은 상기 오류 신호를 상기 오류 신호 핀을 통해 상기 메모리 컨트롤러로 전송함으로써 데이터 통신 오류가 발생하였음을 상기 메모리 컨트롤러에 경고하도록 구성됨을 또 다른 특징으로 한다.In an embodiment of the present invention, an operation for forcibly activating an error signal and an operation for activating the error signal by comparing an internal error check value with an external error check value are performed in response to a training mode signal, A plurality of semiconductor memories configured to transmit through an error signal pin; And providing the plurality of semiconductor memories with the training mode signal according to whether the training data is progressed or not according to the progress of the training, Wherein the memory controller is configured to perform data tracing on any one of the plurality of semiconductor memories using the error signal received via the memory controller, wherein the memory controller has binary data bits Further comprising writing the data pattern to the semiconductor memory, wherein the error signal pin sends the error signal to the memory controller via the error signal pin to alert the memory controller that a data communication error has occurred Is another feature.

본 발명의 실시예는 오류 신호를 이용하여 라이트 트래이닝이 가능하므로 MPR을 사용하지 않아 회로 면적을 감소시킬 수 있음은 물론이고, 데이터 트래이닝 시 원하는 데이터 패턴을 사용할 수 있다.In the embodiment of the present invention, since light tracing is possible by using an error signal, the MPR is not used and the circuit area can be reduced. In addition, a desired data pattern can be used in data training.

도 1은 종래의 기술에 따른 데이터 트래이닝 방법을 나타낸 플로우 차트,
도 2는 본 발명의 실시예에 따른 반도체 시스템(100)의 블록도,
도 3은 도 3의 오류 검출 회로(310)의 내부 구성도,
도 4는 본 발명의 실시예에 따른 반도체 시스템의 데이터 트래이닝 방법을 나타낸 플로우 챠트,
도 5는 본 발명의 실시예에 따른 오류 신호 트래이닝 방법을 설명하기 위한 타이밍도,
도 6은 본 발명의 실시예에 따른 라이트 트래이닝 방법을 설명하기 위한 타이밍도,
도 7은 본 발명의 다른 실시예에 따른 반도체 시스템(101)의 블록도,
도 8은 도 7의 오류 검출 회로(311)의 내부 구성도이다.1 is a flowchart showing a data-training method according to a conventional technique,
2 is a block diagram of a semiconductor system 100 in accordance with an embodiment of the present invention.
3 is an internal configuration diagram of the error detection circuit 310 of FIG. 3,
4 is a flow chart illustrating a data processing method of a semiconductor system according to an embodiment of the present invention,
5 is a timing diagram for explaining a method of error signaling according to an embodiment of the present invention.
FIG. 6 is a timing chart for explaining a light processing method according to an embodiment of the present invention,
7 is a block diagram of a semiconductor system 101 in accordance with another embodiment of the present invention.
8 is an internal configuration diagram of the error detection circuit 311 of FIG.

본 발명의 실시예는 순환 중복 검사 기능(CRC: Cyclic Redundancy Check)과 같은 오류 검사 기능이 적용된 반도체 시스템에서 데이터 통신 오류를 알리기 위해 구성된 오류 신호 핀(CRC Alert Pin)을 이용함으로써 MPR 없이도 라이트 트래이닝이 가능하도록 한 것이다.The embodiment of the present invention uses a CRC Alert Pin configured to notify a data communication error in a semiconductor system to which an error checking function such as a cyclic redundancy check (CRC) function is applied, .

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 시스템(100)은 메모리 컨트롤러(200), 복수의 반도체 메모리(DRAM0, DRAM1), 제 1 통신 채널(230) 및 제 2 통신 채널(240)을 포함한다.2, a semiconductor system 100 according to an embodiment of the present invention includes a memory controller 200, a plurality of semiconductor memories (DRAM0, DRAM1), a first communication channel 230 and a second communication channel 240).

이때 복수의 반도체 메모리(DRAM0, DRAM1)는 제 1 반도체 메모리(DRAM0), 제 2 반도체 메모리(DRAM1)를 포함하는 예를 든 것이며, 반도체 메모리의 수는 메모리 용량 또는 회로 설계 방식 등에 따라 달라질 수 있다.In this case, the plurality of semiconductor memories (DRAM0 and DRAM1) include the first semiconductor memory (DRAM0) and the second semiconductor memory (DRAM1), and the number of semiconductor memories may vary depending on the memory capacity, .

메모리 컨트롤러(200)는 오류 신호(CRC_ALERT)의 천이 시점 변동을 이용하여 제 1 반도체 메모리(DRAM0) 및 제 2 반도체 메모리(DRAM1)에 대한 라이트 트래이닝 및 리드 트래이닝 동작을 제어하도록 구성된다.The memory controller 200 is configured to control the write-in and read-write operation for the first semiconductor memory (DRAM0) and the second semiconductor memory (DRAM1) by using the transition timing change of the error signal (CRC_ALERT).

메모리 컨트롤러(200)가 제 1 통신 채널(230) 및 제 2 통신 채널(240)을 통해 복수의 반도체 메모리(DRAM0, DRAM1)에 어드레스, 커맨드, 데이터 및 오류 검사 정보를 제공한다.The memory controller 200 provides address, command, data, and error checking information to the plurality of semiconductor memories (DRAM0 and DRAM1) through the first communication channel 230 and the second communication channel 240. [

복수의 반도체 메모리(DRAM0, DRAM1)가 제 1 통신 채널(230) 및 제 2 통신 채널(240)을 통해 메모리 컨트롤러(200)에 데이터를 제공한다.A plurality of semiconductor memories DRAM0 and DRAM1 provide data to the memory controller 200 through the first communication channel 230 and the second communication channel 240. [

또한 복수의 반도체 메모리(DRAM0, DRAM1)가 오류 신호 핀을 통해 메모리 컨트롤러(200)에 오류 신호(CRC_ALERT)를 제공한다.Also, a plurality of semiconductor memories (DRAM0, DRAM1) provide an error signal (CRC_ALERT) to the memory controller 200 via an error signal pin.

제 1 반도체 메모리(DRAM0) 및 제 2 반도체 메모리(DRAM1)는 메모리 컨트롤러(200)에서 제공된 데이터 패턴의 오류 발생 여부를 판단하여 오류 신호(CRC_ALERT)를 생성하도록 구성된다.The first semiconductor memory (DRAM0) and the second semiconductor memory (DRAM1) are configured to determine whether a data pattern provided by the memory controller 200 has failed and generate an error signal (CRC_ALERT).

제 1 반도체 메모리(DRAM0) 및 제 2 반도체 메모리(DRAM1)는 메모리 컨트롤러(200)의 제어에 응답하여 데이터를 기록하거나 기록된 데이터를 출력하도록 구성된다.The first semiconductor memory (DRAM0) and the second semiconductor memory (DRAM1) are configured to write data or output recorded data in response to control of the memory controller (200).

제 1 반도체 메모리(DRAM0)는 오류 검출 회로(310) 및 드라이버(320)를 포함한다.The first semiconductor memory (DRAM0) includes an error detection circuit 310 and a driver 320. [

오류 검출 회로(310)는 내부 오류 검사 값과 외부 오류 검사 값을 비교하여 내부 오류 신호(CRC_ALERT0)를 생성하도록 구성된다.The error detection circuit 310 is configured to compare an internal error check value with an external error check value to generate an internal error signal (CRC_ALERT0).

이때 내부 오류 검사 값은 오류 검출 회로(310)가 메모리 컨트롤러(200)에서 제공된 데이터 패턴에 대한 오류 검사 즉, CRC 연산을 수행하여 생성한 오류 검사 값이며, 외부 오류 검사 값은 메모리 컨트롤러(200)에서 데이터와 함께 제공된 오류 검사 값이다.At this time, the internal error check value is an error check value generated by the error detection circuit 310 performing an error check on the data pattern provided by the memory controller 200, that is, a CRC operation, Is the error check value provided with the data in

드라이버(320)는 내부 오류 신호(CRC_ALERT0)에 응답하여 오류 신호(CRC_ALERT) 출력단을 구동하도록 구성된다.Driver 320 is configured to drive an error signal (CRC_ALERT) output in response to an internal error signal (CRC_ALERT0).

드라이버(320)는 복수의 인버터 및 트랜지스터로 구성된다.The driver 320 is composed of a plurality of inverters and transistors.

제 2 반도체 메모리(DRAM1)는 오류 검출 회로(410) 및 드라이버(420)를 포함한다.The second semiconductor memory (DRAM1) includes an error detection circuit 410 and a driver 420. [

오류 검출 회로(410)는 내부 오류 검사 값과 외부 오류 검사 값을 비교하여 내부 오류 신호(CRC_ALERT1)를 생성하도록 구성된다.The error detection circuit 410 is configured to compare an internal error check value with an external error check value to generate an internal error signal (CRC_ALERT1).

이때 내부 오류 검사 값은 오류 검출 회로(410)가 메모리 컨트롤러(200)에서 제공된 데이터 패턴에 대한 오류 검사 즉, CRC 연산을 수행하여 생성한 오류 검사 값이며, 외부 오류 검사 값은 메모리 컨트롤러(200)에서 데이터와 함께 제공된 오류 검사 값이다.At this time, the internal error check value is an error check value generated by the error detection circuit 410 performing an error check on the data pattern provided by the memory controller 200, that is, a CRC operation, Is the error check value provided with the data in

드라이버(420)는 내부 오류 신호(CRC_ALERT1)에 응답하여 오류 신호(CRC_ALERT) 출력단을 구동하도록 구성된다.Driver 420 is configured to drive an error signal (CRC_ALERT) output in response to an internal error signal (CRC_ALERT1).

드라이버(420)는 복수의 인버터 및 트랜지스터로 구성된다The driver 420 is composed of a plurality of inverters and transistors

이때 제 1 반도체 메모리(DRAM0) 및 제 2 반도체 메모리(DRAM1)와 오류 신호(CRC_ALERT) 출력단은 공통 연결된다.At this time, the output terminals of the first semiconductor memory (DRAM0) and the second semiconductor memory (DRAM1) and the error signal (CRC_ALERT) are connected in common.

따라서 드라이버들(320, 420)은 내부 오류 신호들(CRC_ALERT0, CRC_ALERT1) 중에서 어느 하나가 비활성화되면(예를 들어, 로우 레벨), 해당 드라이버가 출력단과 전기적으로 분리되도록 구성된다.Accordingly, the drivers 320 and 420 are configured such that when one of the internal error signals (CRC_ALERT0, CRC_ALERT1) is deactivated (for example, low level), the driver is electrically disconnected from the output terminal.

도 3에 도시된 바와 같이, 오류 검출 회로(310)는 오류 검사 로직 즉, CRC 로직(314) 및 비교부(315)를 포함한다.3, error detection circuit 310 includes error checking logic, i.e., CRC logic 314 and a comparator 315. [

CRC 로직(314)은 데이터에 대한 CRC 연산을 수행하여 내부 오류 검사 값(CRC_CAL)을 생성하도록 구성된다.The CRC logic 314 is configured to perform a CRC operation on the data to generate an internal error check value (CRC_CAL).

비교부(315)는 메모리 컨트롤러(200)에서 제공한 외부 오류 검사 값(CRC_RX)과 내부적으로 생성한 내부 오류 검사 값(CRC_CAL)을 비교하여 내부 오류 신호(CRC_ALERT0)를 생성하도록 구성된다.The comparator 315 is configured to generate an internal error signal CRC_ALERT0 by comparing the external error check value CRC_RX provided by the memory controller 200 with the internally generated internal error check value CRC_CAL.

오류 검출 회로(410)는 도 3의 오류 검출 회로(310)와 동일하게 구성할 수 있다.The error detection circuit 410 can be configured the same as the error detection circuit 310 of FIG.

도 4에 도시된 바와 같이, 본 발명의 실시예의 데이터 트래이닝 동작은 커맨드(CMD) 및 어드레스(ADD) 채널 트래이닝, 오류 신호 트래이닝, 라이트 데이터 트래이닝 및 리드 데이터 트래이닝 순으로 이루어지며, 이를 상세히 설명하면 다음과 같다.As shown in FIG. 4, the data training operation of the embodiment of the present invention is performed in the order of command (CMD) and address (ADD) channel tracing, error signal tracing, write data training and read data training. Respectively.

이때 제 2 반도체 메모리(DRAM1)에 대하여 데이터 트래이닝을 수행하는 예를 들기로 한다.Herein, an example of performing data tracing on the second semiconductor memory (DRAM1) will be described.

먼저, 커맨드(CMD) 및 어드레스(ADD) 채널의 트래이닝을 수행한다.First, the command CMD and the address ADD channel are trained.

그리고 오류 신호 핀(CRC Alert Pin)의 트래이닝을 수행한다.Then, the CRC Alert Pin is trained.

오류 신호 핀의 트래이닝은 도 5와 같이, 데이터 패일(Fail) 발생 타이밍을 찾는 동작이다.Tracing of the error signal pin is an operation for finding the timing of data fail occurrence, as shown in FIG.

이때 패일 발생 타이밍을 찾는 동작은 제 2 반도체 메모리(DRAM1)가 메모리 컨트롤러(200)에서 출력된 데이터 패턴에 응답하여 오류 신호 핀을 통해 출력하는 오류 신호(CRC_ALERT)가 활성화되는 타이밍을 찾는 동작이다.At this time, the operation for finding the failure occurrence timing is an operation for finding the timing at which the second semiconductor memory (DRAM1) activates the error signal (CRC_ALERT) output through the error signal pin in response to the data pattern output from the memory controller 200.

오류 신호 핀의 트래이닝은 두 가지 방식에 의해 이루어질 수 있다.The error signal pin can be trained in two ways.

첫째, 메모리 컨트롤러(200)가 여러 가지 데이터 패턴들을 제 2 반도체 메모리(DRAM1)에 라이트하여 오류 신호(CRC_ALERT)를 활성화시키는 방식이다.First, the memory controller 200 writes various data patterns into the second semiconductor memory (DRAM1) to activate the error signal (CRC_ALERT).

둘째, 메모리 컨트롤러(200)가 데이터 패턴을 제 2 반도체 메모리(DRAM1)에 라이트하는 타이밍을 조정해가며 오류 신호(CRC_ALERT)를 활성화시키는 방식이다.Second, the memory controller 200 activates the error signal (CRC_ALERT) while adjusting the timing of writing the data pattern to the second semiconductor memory (DRAM1).

이어서 오류 신호(CRC_ALERT)를 이용하여 도 6과 같이, 라이트 데이터 트래이닝을 수행한다.Then, using the error signal (CRC_ALERT), the write data processing is performed as shown in FIG.

먼저, 메모리 컨트롤러(200)가 트래이닝이 수행되지 않는 제 1 반도체 메모리(DRAM0)에 모든 데이터 비트가 '0' 또는 '1'로 이루어진 데이터 패턴을 라이트하여 데이터 패일이 발생하지 않도록 한다. 즉, 내부 오류 신호(CRC_ALERT0)가 비 활성화되도록 한다.First, the memory controller 200 writes a data pattern in which all data bits are '0' or '1' in the first semiconductor memory (DRAM0) in which no tracing is performed, thereby preventing data fails. That is, the internal error signal (CRC_ALERT0) is deactivated.

이때 데이터 패일 발생 방지가 보다 안정적으로 이루어지도록 카스 라이트 레이턴시(CWL: CAS Write Latency) 앞 뒤에도 '0' 또는 '1'이 포함되도록 할 수 있다.In this case, '0' or '1' may be included before and after the CAS Write Latency (CWL) so as to prevent the occurrence of data failures more stably.

메모리 컨트롤러(200)는 상술한 오류 신호 핀의 트래이닝 과정을 통해 데이터 패일 발생 타이밍 즉, 오류 신호(CRC_ALERT)의 활성화 타이밍을 알고 있다.The memory controller 200 knows the timing of occurrence of data failures, that is, the activation timing of the error signal (CRC_ALERT), through the process of tracing the error signal pin.

따라서 메모리 컨트롤러(200)는 데이터 패턴을 카스 라이트 레이턴시(CWL) 근처에서 시프트(Shift) 시켜가며 오류 신호(CRC_ALERT)의 변동 즉, 내부 오류 신호(CRC_ALERT1)의 변동을 체크한다.Accordingly, the memory controller 200 shifts the data pattern in the vicinity of the cache line latency (CWL) and checks the variation of the error signal (CRC_ALERT), that is, the variation of the internal error signal (CRC_ALERT1).

이때 내부 오류 신호(CRC_ALERT1)가 하이 레벨로 활성화되면 도 2의 스위칭부(420)에 의해 오류 신호(CRC_ALERT)는 로우 레벨로 활성화된다.At this time, when the internal error signal CRC_ALERT1 is activated to the high level, the error signal (CRC_ALERT) is activated to the low level by the switching unit 420 of FIG.

데이터 패일이 발생한 타이밍부터 데이터 패턴을 시프트시킴에 따라 내부 오류 신호(CRC_ALERT1)의 비 활성화 구간 즉, 안정적인 데이터 라이트 동작이 가능한 패스 존(Pass Zone)이 형성된다.By shifting the data pattern from the timing at which the data fade occurs, a pass zone in which the internal error signal (CRC_ALERT1) is inactivated, that is, a stable data write operation is formed.

따라서 메모리 컨트롤러(200)가 패스 존의 중간 시점을 검출하여 데이터 패턴과 라이트 스트로브 신호(DQS)의 위치를 조정함으로써 라이트 데이터 트래이닝이 완료된다.Accordingly, the memory controller 200 detects the middle point of the pass zone and adjusts the positions of the data pattern and the write strobe signal DQS, thereby completing the write data tracing.

이때 트래이닝이 이루어지는 동안 메모리 컨트롤러(200)가 제공하는 데이터 패턴은 데이터 마스크 명령(DM: Data Mask)에 의해 제 1 반도체 메모리(DRAM0)와 제 2 반도체 메모리(DRAM1)의 메모리 블록에 저장되지 않도록 한다.At this time, the data pattern provided by the memory controller 200 during the tracing is not stored in the memory blocks of the first semiconductor memory (DRAM0) and the second semiconductor memory (DRAM1) by a data mask command (DM: Data Mask) .

즉, 트래이닝이 이루어지는 동안 제 1 반도체 메모리(DRAM0)와 제 2 반도체 메모리(DRAM1)에 제공되는 데이터 패턴은 오류 검출 회로(310, 410)에 제공될 뿐, 메모리 블록에 저장되지 않는다.That is, the data patterns provided to the first semiconductor memory (DRAM0) and the second semiconductor memory (DRAM1) during the training are provided to the error detection circuits 310 and 410, but are not stored in the memory blocks.

이후, 메모리 컨트롤러(200)는 제 2 반도체 메모리(DRAM1)의 메모리 블록에 기록된 데이터를 읽어 자신이 제공한 데이터 패턴과 일치하는지 여부를 판단하여 리드 데이터의 센터(Center)를 찾아 내는 리드 데이터 트래이닝을 수행한다.Thereafter, the memory controller 200 reads the data recorded in the memory block of the second semiconductor memory (DRAM1), determines whether or not it matches the data pattern provided by itself, and finds the center of the read data. .

본 발명의 다른 실시예는 오류 신호 핀(CRC Alert Pin)을 이용하여 MPR 없이도 라이트 트래이닝이 가능하도록 한 점에서는 도 2에 도시된 본 발명의 실시예와 동일하다.Another embodiment of the present invention is the same as the embodiment of the present invention shown in Fig. 2 in that it enables light traing without MPR using a CRC Alert Pin.

다만, 본 발명의 다른 실시예는 도 2에 도시된 본 발명의 실시예와는 달리 오류 신호 핀(CRC Alert Pin)의 트래이닝 과정을 수행하지 않고도 데이터 트래이닝이 가능하도록 한 것이다.However, unlike the embodiment of the present invention shown in FIG. 2, another embodiment of the present invention enables data tracing without performing a CRC Alert Pin training process.

도 7에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 시스템(101)은 메모리 컨트롤러(201), 복수의 반도체 메모리(DRAM0, DRAM1), 제 1 통신 채널(231) 및 제 2 통신 채널(241)을 포함한다.7, a semiconductor system 101 according to another embodiment of the present invention includes a memory controller 201, a plurality of semiconductor memories (DRAM0, DRAM1), a first communication channel 231, (241).

이때 복수의 반도체 메모리(DRAM0, DRAM1)는 제 1 반도체 메모리(DRAM0), 제 2 반도체 메모리(DRAM1)를 포함하는 예를 든 것이며, 반도체 메모리의 수는 메모리 용량 또는 회로 설계 방식 등에 따라 달라질 수 있다.In this case, the plurality of semiconductor memories (DRAM0 and DRAM1) include the first semiconductor memory (DRAM0) and the second semiconductor memory (DRAM1), and the number of semiconductor memories may vary depending on the memory capacity, .

메모리 컨트롤러(201)는 오류 신호(CRC_ALERT)의 천이 시점 변동을 이용하여 제 1 반도체 메모리(DRAM0) 및 제 2 반도체 메모리(DRAM1)에 대한 라이트 트래이닝 및 리드 트래이닝 동작을 제어하도록 구성된다.The memory controller 201 is configured to control the write-in and read-write operation for the first semiconductor memory (DRAM0) and the second semiconductor memory (DRAM1) by using the transition timing change of the error signal (CRC_ALERT).

메모리 컨트롤러(201)는 자신이 원하는 타이밍에 오류 신호(CRC_ALERT)를 활성화시키기 위한 트래이닝 모드 신호(MODE_TRN0, MODE_TRN1)를 생성하도록 구성된다.The memory controller 201 is configured to generate the training mode signals (MODE_TRN0, MODE_TRN1) for activating the error signal (CRC_ALERT) at a desired timing.

메모리 컨트롤러(201)가 제 1 통신 채널(231) 및 제 2 통신 채널(241)을 통해 복수의 반도체 메모리(DRAM0, DRAM1)에 어드레스, 커맨드, 데이터, 오류 검사 정보 및 트래이닝 모드 신호(MODE_TRN0, MODE_TRN1)를 제공한다.Command, data, error check information, and training mode signals (MODE_TRN0, MODE_TRN1, MODE_TRN1, MODE_TRN1, and MODE_TRN1) to the plurality of semiconductor memories (DRAM0 and DRAM1) through the first communication channel 231 and the second communication channel 241, ).

복수의 반도체 메모리(DRAM0, DRAM1)가 제 1 통신 채널(231) 및 제 2 통신 채널(241)을 통해 메모리 컨트롤러(201)에 데이터를 제공한다.A plurality of semiconductor memories (DRAM0, DRAM1) provide data to the memory controller 201 via the first communication channel 231 and the second communication channel 241. [

또한 복수의 반도체 메모리(DRAM0, DRAM1)가 오류 신호 핀을 통해 메모리 컨트롤러(201)에 오류 신호(CRC_ALERT)를 제공한다.Further, a plurality of semiconductor memories (DRAM0, DRAM1) provide an error signal (CRC_ALERT) to the memory controller 201 via an error signal pin.

제 1 반도체 메모리(DRAM0) 및 제 2 반도체 메모리(DRAM1)는 메모리 컨트롤러(201)에서 제공된 데이터 패턴의 오류 발생 여부를 판단하여 오류 신호(CRC_ALERT)를 생성하도록 구성된다.The first semiconductor memory (DRAM0) and the second semiconductor memory (DRAM1) are configured to generate an error signal (CRC_ALERT) by determining whether a data pattern provided by the memory controller 201 has failed.

제 1 반도체 메모리(DRAM0) 및 제 2 반도체 메모리(DRAM1)는 메모리 컨트롤러(200)의 제어에 응답하여 데이터를 기록하거나 기록된 데이터를 출력하도록 구성된다.The first semiconductor memory (DRAM0) and the second semiconductor memory (DRAM1) are configured to write data or output recorded data in response to control of the memory controller (200).

제 1 반도체 메모리(DRAM0)는 오류 검출 회로(311) 및 드라이버(320)를 포함한다.The first semiconductor memory (DRAM 0) includes an error detection circuit 311 and a driver 320.

오류 검출 회로(311)는 내부 오류 신호(CRC_ALERT0)를 강제로 활성화시키는 동작과, 내부적으로 생성한 오류 검사 값과 메모리 컨트롤러(201)에서 제공한 오류 검사 값을 비교하여 내부 오류 신호(CRC_ALERT0)를 활성화시키는 동작 중에서 하나를 트래이닝 모드 신호(MODE_TRN0)에 따라 수행하도록 구성된다.The error detection circuit 311 compares the error checking value generated internally with the error checking value provided by the memory controller 201 to compute the internal error signal (CRC_ALERT0) for the operation of forcibly activating the internal error signal (CRC_ALERT0) And one of the activating operations is performed in accordance with the training mode signal MODE_TRN0.

드라이버(320)는 내부 오류 신호(CRC_ALERT0)에 응답하여 오류 신호(CRC_ALERT) 출력단을 구동하도록 구성된다.Driver 320 is configured to drive an error signal (CRC_ALERT) output in response to an internal error signal (CRC_ALERT0).

드라이버(320)는 복수의 인버터 및 트랜지스터로 구성된다.The driver 320 is composed of a plurality of inverters and transistors.

제 2 반도체 메모리(DRAM1)는 오류 검출 회로(411) 및 드라이버(420)를 포함한다.The second semiconductor memory (DRAM1) includes an error detection circuit 411 and a driver 420. [

오류 검출 회로(411)는 내부 오류 신호(CRC_ALERT1)를 강제로 활성화시키는 동작과, 내부적으로 생성한 오류 검사 값과 메모리 컨트롤러(201)에서 제공한 오류 검사 값을 비교하여 내부 오류 신호(CRC_ALERT1)를 활성화시키는 동작 중에서 하나를 트래이닝 모드 신호(MODE_TRN1)에 따라 수행하도록 구성된다.The error detection circuit 411 compares the error checking value generated internally by the memory controller 201 with the operation of forcibly activating the internal error signal CRC_ALERT1 and compares the error checking value provided by the memory controller 201 with the internal error signal CRC_ALERT1 And one of the activating operations is performed in accordance with the training mode signal MODE_TRN1.

드라이버(420)는 내부 오류 신호(CRC_ALERT1)에 응답하여 오류 신호(CRC_ALERT) 출력단을 구동하도록 구성된다.Driver 420 is configured to drive an error signal (CRC_ALERT) output in response to an internal error signal (CRC_ALERT1).

드라이버(420)는 복수의 인버터 및 트랜지스터로 구성된다The driver 420 is composed of a plurality of inverters and transistors

이때 제 1 반도체 메모리(DRAM0) 및 제 2 반도체 메모리(DRAM1)와 오류 신호(CRC_ALERT) 출력단은 공통 연결된다.At this time, the output terminals of the first semiconductor memory (DRAM0) and the second semiconductor memory (DRAM1) and the error signal (CRC_ALERT) are connected in common.

따라서 드라이버들(320, 420)은 내부 오류 신호들(CRC_ALERT0, CRC_ALERT1) 중에서 어느 하나가 비활성화되면(예를 들어, 로우 레벨), 해당 드라이버가 출력단과 전기적으로 분리되도록 구성된다.Accordingly, the drivers 320 and 420 are configured such that when one of the internal error signals (CRC_ALERT0, CRC_ALERT1) is deactivated (for example, low level), the driver is electrically disconnected from the output terminal.

도 8에 도시된 바와 같이, 오류 검출 회로(311)는 오류 검사 로직 즉, CRC 로직(314), 비교부(315), 인버터 어레이(312) 및 다중화기(313)를 포함한다.8, the error detection circuit 311 includes error checking logic, i.e., CRC logic 314, a comparator 315, an inverter array 312, and a multiplexer 313. [

CRC 로직(314)은 데이터에 대한 CRC 연산을 수행하여 내부 오류 검사 값(CRC_CAL)을 생성하도록 구성된다.The CRC logic 314 is configured to perform a CRC operation on the data to generate an internal error check value (CRC_CAL).

인버터 어레이(312)는 내부 오류 검사 값(CRC_CAL)을 반전시켜 출력하도록 구성된다.The inverter array 312 is configured to output an inverted internal error check value (CRC_CAL).

다중화기(313)는 트래이닝 모드 신호(MODE_TRN0)에 응답하여 메모리 컨트롤러(201)에서 제공한 외부 오류 검사 값(CRC_RX) 또는 반전된 내부 오류 검사 값(CRC_CALB)을 출력하도록 구성된다.The multiplexer 313 is configured to output an external error check value (CRC_RX) or an inverted internal error check value (CRC_CALB) provided by the memory controller 201 in response to the training mode signal (MODE_TRN0).

다중화기(313)는 트래이닝 모드 신호(MODE_TRN0)가 로우 레벨 즉, '0'의 논리 값을 갖는 경우, 반전된 내부 오류 검사 값(CRC_CALB)을 출력한다.The multiplexer 313 outputs an inverted internal error check value (CRC_CALB) when the training mode signal MODE_TRN0 has a low level, that is, a logical value of '0'.

다중화기(313)는 트래이닝 모드 신호(MODE_TRN0)가 하이 레벨 즉, '1'의 논리 값을 갖는 경우, 메모리 컨트롤러(201)에서 제공한 외부 오류 검사 값(CRC_RX)을 출력한다.The multiplexer 313 outputs the external error check value CRC_RX provided by the memory controller 201 when the training mode signal MODE_TRN0 has a high level, that is, a logical value of '1'.

비교부(315)는 메모리 컨트롤러(200)에서 제공한 외부 오류 검사 값(CRC_RX)과 다중화기(313)의 출력을 비교하여 내부 오류 신호(CRC_ALERT0)를 생성하도록 구성된다.The comparator 315 compares the external error check value CRC_RX provided by the memory controller 200 with the output of the multiplexer 313 to generate an internal error signal CRC_ALERT0.

오류 검출 회로(411)는 도 8의 오류 검출 회로(311)와 동일하게 구성할 수 있다.The error detection circuit 411 can be constructed in the same manner as the error detection circuit 311 in Fig.

이와 같이 구성된 본 발명의 다른 실시예의 데이터 트래이닝 동작을 설명하면 다음과 같다.The data training operation of another embodiment of the present invention will be described below.

이때 본 발명의 다른 실시예의 데이터 트래이닝 동작은 오류 신호 핀(CRC Alert Pin)의 트래이닝을 생략하는 것을 제외하고는 도 6에 도시된 본 발명의 실시예에 따른 데이터 트래이닝 동작과 동일하게 수행할 수 있다.At this time, the data-training operation of another embodiment of the present invention can be performed in the same manner as the data-training operation according to the embodiment of the present invention shown in Fig. 6, except that the tracing of the CRC Alert Pin is omitted .

본 발명의 실시예에서는 도 5와 같이 오류 신호 핀의 트래이닝을 수행하였다.In the embodiment of the present invention, the error signal pin is trained as shown in FIG.

그러나 본 발명의 다른 실시예에서는 도 8과 같은 구성을 통해 오류 신호(CRC_ALERT)를 원하는 타이밍에 활성화시킬 수 있으므로 오류 신호 핀의 트래이닝을 생략할 수 있다.However, according to another embodiment of the present invention, since the error signal (CRC_ALERT) can be activated at a desired timing through the configuration as shown in FIG. 8, the error signal pin can be omitted from being trained.

제 1 반도체 메모리(DRAM0)에 대하여 데이터 트래이닝을 수행하는 것으로 가정하면, 메모리 컨트롤러(201)가 트래이닝 모드 신호(MODE_TRN0)를 로우 레벨로 출력하여 내부 오류 신호(CRC_ALERT1)를 강제로 활성화시킨다.Assuming that data is to be trained in the first semiconductor memory (DRAM0), the memory controller 201 outputs the training mode signal MODE_TRN0 at a low level to forcibly activate the internal error signal CRC_ALERT1.

즉, 도 8을 참조하면, 트래이닝 모드 신호(MODE_TRN0)가 로우 레벨이므로 다중화기(313)가 반전된 내부 오류 검사 값(CRC_CALB)을 출력한다.That is, referring to FIG. 8, the multiplexer 313 outputs an inverted internal error check value (CRC_CALB) because the training mode signal MODE_TRN0 is at a low level.

비교부(315)는 내부 오류 검사 값(CRC_CAL)과 반전된 내부 오류 검사 값(CRC_CALB)을 비교하여 내부 오류 신호(CRC_ALERT0)를 출력한다.The comparator 315 compares the internal error check value CRC_CAL with the inverted internal error check value CRC_CALB and outputs an internal error signal CRC_ALERT0.

이때 내부 오류 검사 값(CRC_CAL)과 반전된 내부 오류 검사 값(CRC_CALB)은 서로 반대의 위상을 가지므로 내부 오류 신호(CRC_ALERT0)는 하이 레벨로 활성화된다.At this time, since the internal error check value (CRC_CAL) and the inverted internal error check value (CRC_CALB) have opposite phases, the internal error signal (CRC_ALERT0) is activated to the high level.

이와 같이 메모리 컨트롤러(201)가 원하는 타이밍에 활성화시킨 오류 신호(CRC_ALERT)를 이용하여 라이트 데이터 트래이닝 및 리드 데이터 트래이닝을 수행할 수 있다.As described above, the memory controller 201 can perform write data processing and read data processing using the error signal (CRC_ALERT) activated at a desired timing.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Thus, those skilled in the art will appreciate that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

Claims (16)

트래이닝 모드 신호에 응답하여 오류 신호를 생성하고, 상기 오류 신호를 오류 신호 핀을 통해 전송하도록 구성된 복수의 반도체 메모리;
강제로 자신이 원하는 타이밍에 상기 오류 신호를 활성화시키기 위한 상기 트래이닝 모드 신호를 생성하며, 상기 오류 신호 핀을 통해 수신한 상기 오류 신호를 이용하여 상기 복수의 반도체 메모리 중에서 어느 하나에 대한 데이터 트래이닝을 수행하도록 구성된 메모리 컨트롤러를 포함하고,
상기 데이터 트래이닝은 상기 메모리 컨트롤러가 데이터 패일을 방지하도록 2진 데이터 비트들을 갖는 데이터 패턴을 상기 반도체 메모리 기록하는 과정을 더 포함하며,
상기 오류 신호를 상기 오류 신호 핀을 통해 상기 메모리 컨트롤러로 전송함으로써 데이터 통신 오류가 발생하였음을 상기 메모리 컨트롤러에 경고하도록 구성되는 반도체 시스템.A plurality of semiconductor memories configured to generate an error signal in response to the training mode signal and to transmit the error signal via an error signal pin;
Generating the training mode signal for activating the error signal at a desired timing, and performing data trimming on any one of the plurality of semiconductor memories using the error signal received via the error signal pin The memory controller comprising:
Wherein the data training further comprises writing the data pattern having binary data bits in the semiconductor memory so that the memory controller prevents data piling,
And send an error signal to the memory controller via the error signal pin to alert the memory controller that a data communication error has occurred. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 반도체 메모리는
내부 오류 신호를 강제로 활성화시키는 동작과, 내부 오류 검사 값과 상기 메모리 컨트롤러에서 제공한 외부 오류 검사 값을 비교하여 상기 내부 오류 신호를 활성화시키는 동작 중에서 하나를 상기 트래이닝 모드 신호에 따라 수행하도록 구성된 오류 검출 회로, 및
상기 내부 오류 신호에 응답하여 오류 신호 출력단을 구동함으로써 상기 오류 신호를 생성하도록 구성된 드라이버를 포함하는 반도체 시스템.The method according to claim 1,
The semiconductor memory
An operation for forcibly activating an internal error signal, and an operation for activating the internal error signal by comparing an internal error check value with an external error check value provided by the memory controller, Detection circuit, and
And a driver configured to generate the error signal by driving an error signal output stage in response to the internal error signal. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제 2 항에 있어서,
상기 오류 검출 회로는
상기 메모리 컨트롤러에서 제공한 데이터 패턴에 대한 오류 검사 연산을 수행하여 상기 내부 오류 검사 값을 생성하도록 구성된 오류 검사 로직,
상기 내부 오류 검사 값을 반전시켜 반전된 내부 오류 검사 값을 출력하도록 구성된 인버터 어레이,
상기 트래이닝 모드 신호에 응답하여 상기 외부 오류 검사 값 또는 상기 반전된 내부 오류 검사 값을 출력하도록 구성된 다중화기, 및
상기 외부 오류 검사 값과 상기 다중화기의 출력을 비교하여 상기 내부 오류 신호를 생성하도록 구성된 비교부를 포함하는 반도체 시스템.3. The method of claim 2,
The error detection circuit
An error checking logic configured to perform an error checking operation on a data pattern provided by the memory controller to generate the internal error checking value,
An inverter array configured to invert the internal error check value and output an inverted internal error check value,
A multiplexer configured to output the external error check value or the inverted internal error check value in response to the training mode signal;
And a comparator configured to compare the external error check value and the output of the multiplexer to generate the internal error signal. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 메모리 컨트롤러는
상기 오류 신호의 값의 변동을 이용하여 상기 복수의 반도체 메모리 중에서 어느 하나에 대한 데이터 트래이닝을 수행하도록 구성되는 반도체 시스템.The method according to claim 1,
The memory controller
And perform data tracing for any one of the plurality of semiconductor memories using a variation of the value of the error signal. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 메모리 컨트롤러는
상기 오류 신호의 비활성화 구간을 검출함으로써 상기 데이터 트래이닝을 수행하며,
상기 비활성화 구간은 안정적인 데이터 라이트 동작이 수행되는 패스 존을 포함하고,
상기 메모리 컨트롤러는 스트로브 신호와 상기 데이터 패턴의 타이밍을 조정함으로써 상기 패스 존의 중간 타이밍을 검출하도록 구성되는 반도체 시스템.The method according to claim 1,
The memory controller
Performing data tracing by detecting an inactivation period of the error signal,
Wherein the inactive section includes a pass zone in which a stable data write operation is performed,
And the memory controller is configured to detect an intermediate timing of the pass zone by adjusting a timing of the strobe signal and the data pattern. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 메모리 컨트롤러는
상기 복수의 반도체 메모리 중에서 트래이닝을 수행하지 않는 반도체 메모리에 특정 데이터 패턴을 제공함으로써, 상기 트래이닝을 수행하지 않는 반도체 메모리가 상기 오류 신호를 활성화시키지 못하도록 구성되는 반도체 시스템.The method according to claim 1,
The memory controller
Wherein a semiconductor memory that does not perform the traing is configured not to activate the error signal by providing a specific data pattern to the semiconductor memory that does not perform the traing among the plurality of semiconductor memories. 메모리 컨트롤러 및 상기 메모리 컨트롤러에서 제공된 데이터 패턴의 오류 여부를 검사하여 생성한 오류 신호를 오류 신호 핀을 통해 상기 메모리 컨트롤러에 제공하는 복수의 반도체 메모리로 이루어진 반도체 시스템의 데이터 트래이닝 방법으로서,
상기 오류 신호 핀은 상기 복수의 반도체 메모리가 상기 오류 신호를 상기 오류 신호 핀을 통해 상기 메모리 컨트롤러로 전송함으로써 데이터 통신 오류가 발생하였음을 상기 메모리 컨트롤러에 경고하도록 구성되며,
상기 메모리 컨트롤러가 강제로 자신이 원하는 타이밍에 상기 오류 신호가 활성화되도록 하기 위한 트래이닝 모드 신호를 상기 복수의 반도체 메모리에 제공하는 단계;
상기 복수의 반도체 메모리 중에서 어느 하나가 상기 트래이닝 모드 신호에 응답하여 상기 오류 신호를 활성화시키는 단계; 및
상기 메모리 컨트롤러가 상기 오류 신호의 비활성화 구간을 검출하는 단계를 포함하며,
상기 비활성화 구간은 안정적인 데이터 라이트 동작이 수행되는 패스 존을 포함하고,
상기 메모리 컨트롤러는 라이트 스트로브 신호와 상기 데이터 패턴의 타이밍을 조정함으로써 상기 패스 존의 중간 타이밍을 검출하도록 구성되는 반도체 시스템의 데이터 트래이닝 방법.A data processing method of a semiconductor system comprising a memory controller and a plurality of semiconductor memories for providing an error signal generated by checking whether a data pattern provided by the memory controller is erroneous to the memory controller via an error signal pin,
Wherein the error signal pin is configured to alert the memory controller that a data communication error has occurred by the plurality of semiconductor memories transmitting the error signal to the memory controller via the error signal pin,
Providing the plurality of semiconductor memories with a training mode signal for causing the memory controller to activate the error signal at a desired timing;
Activating one of the plurality of semiconductor memories in response to the training mode signal; And
The memory controller detecting an inactivation period of the error signal,
Wherein the inactive section includes a pass zone in which a stable data write operation is performed,
Wherein the memory controller is configured to detect an intermediate timing of the pass zone by adjusting a timing of the write strobe signal and the data pattern. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 has been abandoned due to the setting registration fee. 제 7 항에 있어서,
상기 복수의 반도체 메모리 중에서 트래이닝을 수행하지 않는 반도체 메모리에 특정 데이터 패턴을 제공하여 상기 트래이닝을 수행하지 않는 반도체 메모리가 상기 오류 신호를 활성화시키지 못하도록 하는 단계를 더 포함하는 반도체 시스템의 데이터 트래이닝 방법.8. The method of claim 7,
Further comprising the step of providing a specific data pattern to a semiconductor memory that does not perform the training among the plurality of semiconductor memories so that the semiconductor memory that does not perform the training does not activate the error signal. 오류 신호를 강제로 활성화시키는 동작과, 내부 오류 검사 값과 외부 오류 검사 값을 비교하여 상기 오류 신호를 활성화시키는 동작 중에서 하나를 트래이닝 모드 신호에 응답하여 수행하고, 상기 오류 신호를 오류 신호 핀을 통해 전송하도록 구성된 복수의 반도체 메모리;
데이터 패턴과 상기 데이터 패턴에 상응하는 상기 외부 오류 검사 값을 상기 복수의 반도체 메모리에 제공하고, 트래이닝 진행 여부에 따라 상기 복수의 반도체 메모리를 구분하여 상기 트래이닝 모드 신호를 제공하며, 상기 오류 신호 핀을 통해 수신한 상기 오류 신호를 이용하여 상기 복수의 반도체 메모리 중에서 어느 하나에 대한 데이터 트래이닝을 수행하도록 구성된 메모리 컨트롤러를 포함하며,
상기 데이터 트래이닝은 상기 메모리 컨트롤러가 데이터 패일을 방지하도록 2진 데이터 비트들을 갖는 데이터 패턴을 상기 반도체 메모리 기록하는 과정을 더 포함하고,
상기 오류 신호 핀은 상기 오류 신호를 상기 오류 신호 핀을 통해 상기 메모리 컨트롤러로 전송함으로써 데이터 통신 오류가 발생하였음을 상기 메모리 컨트롤러에 경고하도록 구성되는 반도체 시스템.An operation for forcibly activating an error signal, and an operation for activating the error signal by comparing an internal error check value with an external error check value, in response to a training mode signal, and transmitting the error signal through an error signal pin A plurality of semiconductor memories configured to transmit;
And providing the plurality of semiconductor memories with the training mode signal according to whether the training data is progressed or not according to the progress of the training, And a memory controller configured to perform data processing on any one of the plurality of semiconductor memories using the error signal received via the memory controller,
Wherein the data training further comprises writing the data pattern having binary data bits in the semiconductor memory so that the memory controller prevents data piling,
And the error signal pin is configured to alert the memory controller that a data communication error has occurred by sending the error signal to the memory controller via the error signal pin. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 제 9 항에 있어서,
상기 반도체 메모리는
상기 데이터 패턴에 대한 오류 검사 연산을 수행하여 상기 내부 오류 검사 값을 생성하도록 구성된 오류 검사 로직,
상기 내부 오류 검사 값을 반전시켜 반전된 내부 오류 검사 값을 출력하도록 구성된 인버터 어레이,
상기 트래이닝 모드 신호에 응답하여 상기 외부 오류 검사 값 또는 상기 반전된 내부 오류 검사 값을 출력하도록 구성된 다중화기,
상기 외부 오류 검사 값과 상기 다중화기의 출력을 비교하여 내부 오류 신호를 생성하도록 구성된 비교부, 및
상기 내부 오류 신호에 응답하여 상기 오류 신호를 활성화시키도록 구성된 드라이버를 포함하는 반도체 시스템.10. The method of claim 9,
The semiconductor memory
Error checking logic configured to perform an error checking operation on the data pattern to generate the internal error checking value;
An inverter array configured to invert the internal error check value and output an inverted internal error check value,
A multiplexer configured to output the external error check value or the inverted internal error check value in response to the training mode signal,
A comparison unit configured to compare the external error check value and the output of the multiplexer to generate an internal error signal,
And a driver configured to activate the error signal in response to the internal error signal. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 has been abandoned due to the set registration fee. 제 9 항에 있어서,
상기 메모리 컨트롤러는
상기 오류 신호의 값의 변동을 이용하여 상기 복수의 반도체 메모리 중에서 어느 하나에 대한 데이터 트래이닝을 수행하도록 구성되는 반도체 시스템.10. The method of claim 9,
The memory controller
And perform data tracing for any one of the plurality of semiconductor memories using a variation of the value of the error signal. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee. 제 9 항에 있어서,
상기 메모리 컨트롤러는
상기 오류 신호의 비활성화 구간을 검출함으로써 상기 데이터 트래이닝을 수행하도록 구성되며,
상기 비활성화 구간은 안정적인 데이터 라이트 동작이 수행되는 패스 존을 포함하고,
상기 메모리 컨트롤러는 라이트 스트로브 신호와 상기 데이터 패턴의 타이밍을 조정함으로써 상기 패스 존의 중간 타이밍을 검출하도록 구성되는 반도체 시스템.10. The method of claim 9,
The memory controller
And to perform the data training by detecting an inactivation period of the error signal,
Wherein the inactive section includes a pass zone in which a stable data write operation is performed,
And the memory controller is configured to detect an intermediate timing of the pass zone by adjusting a timing of the write strobe signal and the data pattern. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 has been abandoned due to the set registration fee. 제 9 항에 있어서,
상기 메모리 컨트롤러는
상기 복수의 반도체 메모리 중에서 트래이닝을 수행하지 않는 반도체 메모리에 특정 데이터 패턴을 제공함으로써, 상기 트래이닝을 수행하지 않는 반도체 메모리가 상기 오류 신호를 활성화시키지 못하도록 구성되는 반도체 시스템.10. The method of claim 9,
The memory controller
Wherein a semiconductor memory that does not perform the traing is configured not to activate the error signal by providing a specific data pattern to the semiconductor memory that does not perform the traing among the plurality of semiconductor memories. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 메모리 컨트롤러는
어드레스, 커맨드, 데이터 및 오류 검사 정보를 상기 복수의 반도체 메모리와 상기 메모리 컨트롤러 사이에 연결된 채널들 각각을 통해 상기 복수의 반도체 메모리에 제공하도록 구성되는 반도체 시스템.The method according to claim 1,
The memory controller
Address, command, data, and error check information to the plurality of semiconductor memories through each of the channels connected between the plurality of semiconductor memories and the memory controller. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 is abandoned in the setting registration fee payment. 제 7 항에 있어서,
상기 메모리 컨트롤러는
어드레스, 커맨드, 데이터 및 오류 검사 정보를 상기 복수의 반도체 메모리와 상기 메모리 컨트롤러 사이에 연결된 채널들 각각을 통해 상기 복수의 반도체 메모리에 제공하도록 구성되는 반도체 시스템의 데이터 트래이닝 방법.8. The method of claim 7,
The memory controller
Address, command, data, and error checking information to the plurality of semiconductor memories through each of the channels connected between the plurality of semiconductor memories and the memory controller. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee. 제 9 항에 있어서,
상기 메모리 컨트롤러는
어드레스, 커맨드, 데이터 및 오류 검사 정보를 상기 복수의 반도체 메모리와 상기 메모리 컨트롤러 사이에 연결된 채널들 각각을 통해 상기 복수의 반도체 메모리에 제공하도록 구성되는 반도체 시스템.10. The method of claim 9,
The memory controller
Address, command, data, and error check information to the plurality of semiconductor memories through each of the channels connected between the plurality of semiconductor memories and the memory controller.
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