KR101603093B1

KR101603093B1 - 스프레드 스펙트럼 클럭 생성기

Info

Publication number: KR101603093B1
Application number: KR1020140012123A
Authority: KR
Inventors: 김승진; 이인영; 길민수; 최정기; 고진호
Original assignee: 주식회사 파이칩스
Priority date: 2014-02-03
Filing date: 2014-02-03
Publication date: 2016-03-14
Anticipated expiration: 2034-02-03
Also published as: KR20150091648A

Abstract

본 발명의 실시예에 따른 스프레드 스펙트럼 클록 생성기는 N(N은 자연수)개의 단위 딜레이 셀을 포함하며, 상기 단위 딜레이 셀 각각은 상보적인 파형을 갖는 2개의 차동 위상을 생성하여, 2N개의 위상 배열을 생성하는 딜레이 셀 어레이; 및 상기 단위 딜레이 셀의 딜레이 값을 조절할 수 있는 교정 신호를 생성하는 디지털 위상 교정기;를 포함할 수 있다.

Description

스프레드 스펙트럼 클럭 생성기{SPREAD SPECTRUM CLOCK GENERATOR}

본 발명은 스프레드 스펙트럼 클럭 생성기에 관한 것으로, 보다 구체적으로 EMI를 감소시킬 수 있는 스프레드 스펙트럼 클럭 생성기에 관한 것이다.

CMOS(Complementary Metal Oxide Semiconductor) 기술의 출현으로 아날로그(analog) 회로, RF(Radio Frequency) 회로 및 디지털(digital) 회로를 SOC(System-On-Chip)로서 하나의 칩에 집적화하기 위한 연구들이 많이 진행되고 있다. 그 결과 외장 소자 감소로 인한 칩 제작 단가의 절감, 아날로그/디지털 연결성의 향상과 같은 장점을 얻을 수 있다. 하지만, 고 집적화된 VLSI(Very Large Scaled Integrated Circuit) 디지털 회로에서 방사되는 전자기 간섭(EMI:Electromagnetic Interference)에 의해 아날로그 및 RF 회로의 신호처리 신뢰성이 위협받게 되었다. 특히, 송수신기(TRX: Transceiver) 시스템에서 디지털 클럭(digital clock)으로 인한 EMI는 높은 간섭톤(spurious tone)을 발생시키고, 결과적으로 엄격한 스펙트럼 마스크(spectrum mask)의 규제를 통과하지 못하게 하는 문제점을 야기시킬 수 있다.

EMI를 감소시키기 위해서 차폐(shielding) 및 필터링(filtering)과 같은 다양한 방법들이 제시되어 왔다. 하지만, 이러한 방법들은 추가적인 외장 소자와 제작비용을 증가시켜 칩 단가를 높일 수 있다. 이외에 효과적인 방법으로서 EMI 방사량을 직접적으로 감소시킬 수 있는 스프레드 스펙트럼 클럭 발생기(SSCG: Spread Spectrum Clock Generator)가 이용되고 있다. 이러한 SSCG는 클럭의 주파수를 시간에 따라 연속적으로 변조시킴으로써 하나의 주파수에 집중되는 피크 파워(peak power)를 주변 주파수로 분산시키는 기능을 한다. 이에 따라 디지털 회로에서 방사되는 집중된 EMI 피크 파워가 완화되어 송수신기 회로로의 커플링(coupling) 현상이 감소되고 결과적으로 간섭 톤이 감소될 수 있다.

최근에 다양한 SSCG 구현 방법이 보고되고 있다. SSCG는 크게 위상 고정 루프(PLL: Phase Locked Loop)를 이용하여 주파수를 변조하는 방법과 딜레이 셀(delay cell)을 이용한 직접적인 위상 변조 방법으로 분류할 수 있다.

도1에서는 딜레이 셀 기반의 직접적인 위상 변조 SSCG에서 클럭 생성을 예시한다. 딜레이 셀 기반의 직접적인 위상 변조 SSCG는 다수의 이산적 위상 배열을 생성하고 필요한 클럭 에지(edge)를 합성함으로써 주파수를 생성한다. 딜레이의 단위 스텝(ΔT)과 딜레이 개수를 특정하여, 출력되는 위상의 조합을 조절해주면 시간에 따라 증가/감소하는 파형의 변조가 가능하다. 이러한 직접적인 위상 변조 방법은 PLL 기반의 주파수 변조 방식에 비해 상대적으로 수동 소자 루프 필터나 VCO(전압 제어 발진기: Voltage Controlled Oscillator)와 같은 PLL 구성요소를 요구하지 않아 집적화, 안정성 및 칩 면적 등의 측면에서 장점이 있다. 하지만, 전술한 직접적 위상 변조 방법의 경우 연속적으로 무한에 가까운 위상 배열을 요구하는 바 이러한 방법의 실현 가능성에 제한이 있다.

따라서, PVT(Process, Voltage, Temperature) 환경 및 동작조건 변화에 관계없이 항상 로버스트(robust)하고 연속적인 위상을 생성할 수 있는 스프레드 스펙트럼 클럭 발생기에 대한 필요성이 대두되고 있다.

본 발명은 종래 기술의 문제점 및 요구에 대응하여 안출된 것으로, PVT(Process, Voltage, Temperature) 환경 및 동작조건 변화에 관계없이 항상 로버스트(robust)하고 연속적인 위상을 생성할 수 있는 스프레드 스펙트럼 클럭 발생기를 제공하는 것을 목적으로 한다.

또한, 본 발명은 EMI를 감소시킬 수 있는 스프레드 스펙트럼 클럭 발생기를 제공하는 것을 목적으로 한다.

본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 발명의 실시형태에 따른 스프레드 스펙트럼 클록 생성기는 N(N은 자연수)개의 단위 딜레이 셀을 포함하며, 상기 단위 딜레이 셀 각각은 상보적인 파형을 갖는 2개의 차동 위상을 생성하여, 2N개의 위상 배열을 생성하는 딜레이 셀 어레이; 및 상기 단위 딜레이 셀의 딜레이 값을 조절할 수 있는 교정 신호를 생성하는 디지털 위상 교정기;를 포함할 수 있다.

또한, 상기 딜레이 셀 어레이는 m개 컬럼 및 n개 로우(m X n)로 배열되며, n개 로우 중 인접한 2개의 로우에서 상기 단위 딜레이 셀의 진행 방향이 서로 다르며, 여기서 m*n=N일 수 있다.

또한, 변조 코드에 따라 상기 딜레이 셀 어레이로부터 출력되는 위상을 선택할 수 있는 멀티플렉서를 더 포함할 수 있으며, 상기 멀티플렉서는: 상기 m개의 컬럼 중 하나의 컬럼을 활성화하는 컬럼 디코더; 상기 n개의 로우 중 하나의 로우를 활성화하는 로우 디코더; 및 상기 활성화된 컬럼과 로우의 교차지점에 위치한 상기 단위 딜레이 셀에서 출력되는 상기 2개의 차동 위상 중 하나를 선택하는 차동 스위치를 포함할 수 있다.

또한, 상기 단위 딜레이 셀은: 차동 쌍을 구성하는 제1및 제2 nMOS 트랜지스터; 차동 래치 로드를 구성하는 제1 및 제2 pMOS 트랜지스터; 및 상기 제1 및 제2pMOS 트랜지스터에 각각 병렬로 연결된 제3 및 제4pMOS 트랜지스터를 포함하며, 상기 제1 및 제2 pMOS 트랜지스터 각각의 드레인 단은 상기 제1 및 제2nMOS 트랜지스터 각각의 드레인단에 접속되고, 상기 단위 딜레이 셀로의 차동 입력은 상기 제1 및 제2 nMOS 트랜지스터의 게이트단에 각각 입력되며, 상기 단위 딜레이 셀의 딜레이 값은 상기 제3 및 제4 pMOS 트랜지스터 각각의 게이트단에 인가되는 제어 전압에 따라 조절될 수 있다.

또한, 상기 단위 딜레이 셀에서 생성된 상기 2개의 차동 위상은 상기 N개의 단위 딜레이 셀 중 상기 단위 딜레이 셀에 인접하며 상기 진행 방향에서 후속하는 단위 딜레이 셀의 차동 입력으로서 전달되고, 및 상기 2개의 차동 위상은 상기 단위 딜레이 셀에 포함된 캐스코드 버퍼에 입력되며, 상기 캐스코드 버퍼는 상기 n개의 로우 중 상기 단위 딜레이 셀이 위치하는 로우에 대한 상기 로우 디코더로부터의 로우 선택 신호에 따라 온 및 오프될 수 있다.

또한, 상기 딜레이 셀 어레이는 상기 m개의 컬럼 각각에 대응하는 로드 버퍼를 포함하며, 상기 m개의 컬럼 각각에 포함된 n개의 단위 딜레이 셀로부터의 상기 2개의 차동 위상이 상기 캐스코드 버퍼를 통해 해당 컬럼의 로드 버퍼에 전달될 수 있다.

또한, 상기 변조 코드를 생성하여 상기 멀티플렉서에 전달하는 변조 프로파일 생성기를 더 포함하며, 상기 변조 프로파일 생성기는 기울기 변조 방식을 이용하여 허시-키스 변조 파형에 대응하는 상기 변조 코드를 생성할 수 있다.

또한, 상기 디지털 위상 교정기는: 상기 딜레이 셀 어레이로부터 생성되는 제1위상과 제2위상을 입력받아 위상 차이에 따라 업신호 및 다운신호를 생성하는 위상 검출기; 상기 위상 검출기로부터 상기 업신호와 상기 다운신호가 동시에 입력되는 시간이 소정 시간 동안 유지되면 홀드 신호를 생성하는 록 검출기; 상기 위상 검출기로부터의 상기 업신호 및 상기 다운신호 그리고 상기 홀드 신호에 따라 크기가 증가, 감소 및 홀드되는 업/다운 카운터; 및 상기 업/다운 카운터에 따른 출력 신호에 따라 디지털적으로 제어되는 전류를 생성하는 전류원을 포함할 수 있다.

또한, 상기 위상 검출기는 상기 제1위상이 상기 제2위상보다 크면 상기 업신호, 작으면 상기 다운신호, 그리고 상기 위상 차이가 소정값 이하이면 상기 업신호 및 상기 다운신호를 생성할 수 있다. 여기서, 상기 제1위상은 상기 2N개의 위상 중 첫번째 위상이고 상기 제2위상은 상기 2N개의 위상 중 2N번째 위상일 수 있다.

또한, 상기 디지털적으로 제어되는 전류 신호는 상기 상기 단위 딜레이 셀의 딜레이 값을 조절할 수 있는 상기 교정 신호일 수 있다.

본 발명에 따르면 PVT(Process, Voltage, Temperature) 환경 및 동작조건 변화에 관계없이 항상 로버스트(robust)하고 연속적인 위상을 생성할 수 있는 스프레드 스펙트럼 클럭 발생기를 제공할 수 있다.

또한, 본 발명에 따르면 스프레드 스펙트럼 클럭 발생기에서 EMI를 감소시킬 수 있다.

도1에서는 딜레이 셀 기반의 직접적인 위상 변조 SSCG에서 클럭 생성을 예시한다.
도2는 본 발명의 실시예에 따른 SSCG의 구조도를 예시한다.
도3은 본 발명의 실시예에 따른 SSCG에서 딜레이 셀 어레이(100)의 구조를 예시한다.
도4는 본 발명의 실시예에 따른 단위 딜레이 셀(110)의 회로도를 예시한다.
도5는 본 발명의 실시예에 따른 로드 버퍼(130)의 회로도를 예시한다.
도6은 본 발명의 실시예에 따른 디글리치 회로(140)를 예시한다.
도7은 본 발명의 실시예에 따른 디글리치 회로(140)의 동작파형을 예시한다.
도8는 본 발명의 실시예에 따른 디지털 위상 교정기(200)의 동작 원리를 예시한다.
도9는 본 발명의 실시예에 따른 디지털 위상 교정기(200)에 포함되는 위상 검출기(210)와 록 검출기(220)의 회로도를 예시한다.
도10는 본 발명의 실시예에 따른 위상 검출기(210)에 따른 전달함수를 예시한다.
도11은 본 발명의 실시예에 따른 디지털 위상 교정기(200)에 포함되는 전류 소스(240)의 회로도를 예시한다.
도12는 변조 파형에 따라 본 발명의 실시예에 따른 SSCG(1000)에서 생성되는 클럭의 크기 변화를 예시한다.
도13은 본 발명의 실시예에 따른 변조 프로파일 생성기(300)에서 허시-키스 변조 파형을 구현하는 원리를 예시한다.
도14는 본 발명의 실시예에 따른 변조 프로파일 제어기(310)의 구조를 예시한다.
도15는 외부 입력에 따른 변조 프로파일 제어기(310) 내의 구성요소들의 동작 변화를 표로 예시한다.
도16은 본 발명의 실시예에 따른 스프레드 모드 제어기(311)의 출력 값에 따른 스프레드 파형 변화를 보여주는 시뮬레이션 결과를 예시한다.
도17은 오프셋과 단위 스텝의 변화에 따른 허시-키스 프로파일의 기울기 변화를 나타내는 시뮬레이션 결과를 예시한다.
도18은 본 발명의 실시예에 따른 델타 시그마 변조기(320: DSM: Delta Sigma Modulator)를 이용하여 오버샘플링한 시뮬레이션 결과를 예시한다.

이하, 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들 중 인용부호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 인용부호들로 표시됨을 유의해야 한다. 참고로 본 발명을 설명함에 있어서 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

도2는 본 발명의 실시예에 따른 SSCG의 구조도를 예시한다. 도2에 도시된 바와 같이, 본 발명의 실시예에 따른 SSCG(1000)는 복수개의 위상(phase)를 생성하는 딜레이 셀 어레이(100) 및 딜레이 셀의 제어 전압(V_CTRL: Control Voltage)을 조절하여 연속적인 위상배열을 보장해주는 디지털 위상 교정기(200: DPC: Digital Phase Calibrator)를 포함할 수 있다. 또한, 본 발명의 실시예에 따른 SSCG(1000)는 디지털 변조 코드(D_MOD)를 생성하는 변조 프로파일 생성기(300: MPG: Modulation Profile Generator)를 더 포함할 수 있다.

도3은 본 발명의 실시예에 따른 SSCG에서 딜레이 셀 어레이(100)의 구조를 예시한다. 도3에서 딜레이 셀 어레이(100)는 128개의 단위 딜레이 셀(110:D0 내지 D127: UDC: Unit Delay Cell)를 포함하여 256개의 위상(P)을 생성하는 것이 예시된다. 이하에서는 단위 딜레이 셀을 총칭하거나 개개의 단위 딜레이 셀을 도면부호 110으로 표시한다.

본 발명의 실시예에 따른 단위 딜레이 셀(110: D)은 차동 입력과 차동 출력을 가질 수 있다. 128개의 단위 딜레이 셀(D) 각각은 서로 상보적인 파형을 갖는 두 개의 위상을 생성할 수 있다. 예컨대, 단위 딜레이 셀(D_N)는 위상배열(P_N)과 이에 상보적인 파형을 갖는 위상배열(P_N+128)을 생성한다. 이때, 위상 P_N은 N이 0에서 127까지 증가할 때 연속적으로 단위 딜레이 시간(ΔT)만큼 증가하며 P_N과 P_N+128은 서로 상보적인 파형을 가질 수 있다.

도3에 도시된 바와 같이, 본 발명의 실시예에 따른 128개의 단위 딜레이 셀(110: D)은 16컬럼 X 8로우 (16column X 8row)로 배열될 수 있다. 각 로우의 끝과 다음 로우의 처음 사이에 발생하는 레이아웃(layout)에 기인한 딜레이 편차를 최소화하기 위해서 홀수 로우와 짝수 로우는 서로 반대의 진행 방향을 갖도록 배치된다. 예컨대, 첫번째 로우에서 단위 딜레이 셀 D0 내지 D15는 도3에서 우측 방향으로 진행하도록 배열된 반면 두번째 로우에서 단위 딜레이 셀 D16 내지 D31은 좌측 방향으로 진행하도록 배열될 수 있다. 이러한 배열은 8번째 로우까지 지속될 수 있다.

도2에 도시된 바와 같이, 본 발명의 실시예에 따른 딜레이 셀 어레이(100)로부터 출력되는 위상을 선택하는 멀티플렉서(120)을 포함할 수 있다. 본 발명의 실시예에 따른 멀티플렉서(120)는 변조 프로파일 생성기(300)로부터 생성된 변조 코드(D_MOD)를 입력받아 딜레이 셀 어레이(100)로부터 출력되는 위상을 선택할 수 있다. 도3에 도시된 바와 같이, 본 발명의 실시예에 따른 멀티플렉서(120)는 컬럼 디코더(121), 로우 디코더(122) 및 차동 스위치(123)로 세분화되어 구현될 수 있다.

본 발명의 실시예에 따른 멀티플렉서(120)는 예컨대 8 비트 멀티플렉서일 수 있다. 본 발명의 실시예에 따른 컬럼 디코더(121)는 8 비트 변조 코드(D_MOD)의 하위 4비트인 D_MOD<3:0>을 입력받아 디코딩하여 16개의 컬럼 중 하나를 활성화시킬 수 있다. 예컨대, 컬럼 디코더(121)는 4-16 디코더로서 4비트의 D_MOD<3:0>가 나타내는 값에 따라 Y0 내지 Y15의 신호를 각 컬럼의 로드 버퍼(130: LB: Load Buffer)에 전달하여 해당 값에 대응하는 로드 버퍼(130)를 활성화시킬 수 있다. 도면부호 130은 LB0 내지 LB15를 총칭하도록 또는 개개의 로드 버퍼를 지칭하도록 사용될 수 있다.

본 발명의 실시예에 따른 로우 디코더(122)는 8 비트 변조 코드(D_MOD)의 하위 4비트 이후의 3비트인 D_MOD<6:4>를 입력받아 디코딩하여 8개의 로우 중 하나를 활성화시킬 수 있다. 예컨대, 로우 디코더(122)는 3-8 디코더로서 3비트의 D_MOD<6:4>가 나타내는 값에 따라 X0 내지 X7를 출력하여 해당 값에 대응하는 로우를 활성화시킬 수 있다. 이와 같은 컬럼 디코더(121)와 로우 디코더(121)의 출력에 따라 활성화된 컬럼과 로우의 교차지점에 위치한 하나의 단위 딜레이 셀(100: D)이 활성화될 수 있다. 최종적으로 활성화된 하나의 단위 딜레이 셀(100: D)에서 생성되는 상보적인 차동 위상(P_N 및 P_N+128)이 해당 단위 딜레이 셀(100: D)과 동일한 컬럼에 위치한 로드 버퍼(130: LB)에 전달될 수 있다.

본 발명의 실시예에 따른 차동 스위치(123: 도5에 도시)는 8 비트 변조 코드(D_MOD)의 최상위 1비트인 D_MOD<7>를 입력받아 최종 활성화된 로드 버퍼(130: LB)에 전달된 상보적인 두 개의 차동 위상 중 하나를 선택할 수 있다. 예컨대, D_MOD<7>의 비트 값에 따라 로드 버퍼(130: LB)에 위치하는 상보적인 차동 위상(P_N 및 P_N+128) 중 하나가 선택되도록 기 설정될 수 있다.

본 발명의 실시예에 따른 8비트 변조 코드(D_MOD)에 의해 딜레이 셀 어레이(100)로부터 256개의 위상 중 하나가 출력으로 선택될 때, 스왑(swap)되기 이전 위상과 스왑된 이후의 위상 사이의 시간 정렬(timing alignment)에 의해 글리치(glitch)가 발생할 수 있다. 이를 제거하기 위해서, 도3에 도시된 바와 같이 본 발명의 실시예에 따른 딜레이 셀 어레이(100)는 디글리치 회로(140:deglitch circuit)를 포함할 수 있다. 본 발명의 실시예에 따른 디글리치 회로(140)는 딜레이 셀 어레이(100)로부터 클럭(CLK: Clock) 신호를 출력(f_SSC)으로 내보내기 전에 이러한 글리치를 제거하도록 구성될 수 있다.

도4는 본 발명의 실시예에 따른 단위 딜레이 셀(110)의 회로도를 예시한다. 본 발명의 실시예에 따른 단위 딜레이 셀(110)은 차동 쌍을 구성하는 제1 및 제2 nMOS(n-channel Metal Oxide Semiconductor) 트랜지스터(111 및 112)를 포함할 수 있다. 제1 및 제2 nMOS 트랜지스터(111 및 112) 각각의 게이트 단에 차동 입력(IN 및

)이 입력으로서 각각 입력된다.

본 발명의 실시예에 따른 단위 딜레이 셀(110)은 차동 래치 로드(differential latch load)를 구성하는 제1 및 제2 pMOS(p-channel Metal Oxide Semiconductor) 트랜지스터(113 및 114)를 포함할 수 있다. 제1 및 제2 pMOS 트랜지스터(113 및 114) 각각의 드레인 단은 제1 및 제2 nMOS 트랜지스터(111 및 112) 각각의 드레인단에 접속되어 있다. 이때, 제1 pMOS 트랜지스터(113)의 게이트단은 제2 pMOS 트랜지스터(114)의 드레인단에 접속되고 제2 pMOS 트랜지스터(114)의 게이트단은 제1 pMOS 트랜지스터(113)의 드레인단에 접속된다.

본 발명의 실시예에 따른 단위 딜레이 셀(110)의 차동 출력(OUT 및

)은 각각 제1 및 제2 nMOS 트랜지스터(111 및 112) 각각의 드레인단에서 생성될 수 있다. 이때, 차동 출력(OUT 및

)은 각각 다음 단위 딜레이 셀(110)의 입력으로서 연결됨과 동시에 제1캐스코드 버퍼(115 및 117) 및 제2캐스코드 버퍼(116 및 118)에 연결될 수 있다. 이때, 제1 및 제2 캐스코드 버퍼(115 내지 118)는 로우 디코더(122)로부터의 로우 선택 신호(X_N)에 따라 온/오프(on/off)될 수 있다.

제1캐스코드 버퍼에서 제3 nMOS 트랜지스터(115)의 드레인단과 제5 nMOS 트랜지스터(117)의 소스단이 접속되어 있다. 제3 nMOS 트랜지스터(115)의 게이트단에는 단위 딜레이 셀(110)의 반전 출력(

)이 인가되고 제5 nMOS 트랜지스터(117)의 게이트단에는 로우 선택 신호(X_N)가 인가될 수 있다. 이와 마찬가지로, 제2캐스코드 버퍼에서 제4 nMOS 트랜지스터(116)의 드레인단과 제6 nMOS 트랜지스터(118)의 소스단이 접속되어 있다. 제4 nMOS 트랜지스터(116)의 게이트단에는 단위 딜레이 셀(110)의 비반전 출력(OUT)이 인가되고 제6 nMOS 트랜지스터(118)의 게이트단에는 로우 선택 신호(X_N)가 인가될 수 있다.

이러한 구성으로 인해 외부 신호인 로우 선택 신호(X_N) 값에 변함이 없이 단위 딜레이 셀(110)이 동일한 로드(load)를 드라이브(drive)하게 되는 장점을 가질 수 있다.

본 발명의 실시예에 따른 단위 딜레이 셀(110)은 해당 단위 딜레이 셀(110)의 딜레이 값을 조절하기 위해서 차동 래치 로드를 구성하는 제1 및 제2 pMOS 트랜지스터(113 및 114)에 각각 병렬로 연결된 제3 pMOS 트랜지스터(113p) 및 제4 pMOS 트랜지스터(114p) 로드를 더 포함할 수 있다. 이때, 제3 pMOS 트랜지스터(113p) 및 제4 pMOS 트랜지스터(114p)각각의 게이트단 인가되는 제어 전압(V_CTRL)을 조절함으로써 딜레이 셀 어레이(100)의 위상 교정 역할을 수행할 수 있다. 즉, 제어 전압(VCTRL)이 변경되는 경우 제3 pMOS 트랜지스터(113p) 및 제4 pMOS 트랜지스터(114p)에 흐르는 전류 값이 달라질 수 있다. 이와 같이 변화되는 전류 값은 제1 nMOS 트랜지스터(111) 및 제2 nMOS 트랜지스터(112)의 게이트-투-드레인 딜레이(gate-to-drain delay)를 조절할 수 있다.

도4에 도시된 바와 같이, 본 발명의 실시예에 따른 단위 딜레이 셀(110)의 제1 내지 제4 nMOS 트랜지스터(111, 112, 115, 116)의 소스단은 그라운드(ground)에 접속되고 제1 내지 제4 pMOS 트랜지스터(113, 114, 113p, 114p)의 소스단은 전원전압에 접속될 수 있다.

도5는 본 발명의 실시예에 따른 로드 버퍼(130)의 회로도를 예시한다. 도5에서는 도3에 도시된 바와 같이 컬럼 디코더(121)를 거친 동일한 컬럼에 포함되는 8개의 단위 딜레이 셀(110)의 출력이 공통으로 연결되는 로드 버퍼(130)의 구성을 예시한다.

본 발명의 실시예에 따른 로드 버퍼(130)는 동일한 컬럼에 위치한 8개의 단위 딜레이 셀(110)에 포함된 캐스코드 버퍼의 출력(Z 및

)을 입력으로 받는 차동 래치를 구성하는 제5 및 제6 pMOS 트랜지스터(131 및 132)를 포함할 수 있다. 도4에서 캐스코드 버퍼의 출력으로서 도5에 입력으로 인가되는 신호인 Z 및

는 전류 형태를 가지므로 이를 적절한 전압으로 바꿔주기 위한 로드로서 제5 및 제6 pMOS 트랜지스터(131 및 132)가 이용된다. 따라서, 제5 및 제6 pMOS 트랜지스터(131 및 132)는 출력으로서 전압 형태의 차동 위상(Z 및

)을 생성할 수 있다. 본 발명의 실시예에 따른 로드 버퍼(130)에서 제5 pMOS 트랜지스터(131)의 게이트단은 제6 pMOS 트랜지스터(132)의 드레인단에 접속되고 제6 pMOS 트랜지스터(132)의 게이트단은 제5 pMOS 트랜지스터(131)의 드레인단에 접속된다.

본 발명의 실시예에 따른 로드 버퍼(130)는 제5 및 제6 pMOS 트랜지스터(131 및 132)에 각각 병렬로 연결된 제7 pMOS 트랜지스터(133) 및 제8 pMOS 트랜지스터(134)를 더 포함할 수 있다. 이때, 제7 pMOS 트랜지스터(133)의 게이트단은 제5 및 제7 pMOS 트랜지스터(131, 133)의 드레인단에 공통 접속될 수 있다. 제8 pMOS 트랜지스터(134)의 게이트단은 제6 및 제8 pMOS 트랜지스터(132, 134)의 드레인단에 공통 접속될 수 있다. 이와 같이 제7 pMOS 트랜지스터(133)와 제8 pMOS 트랜지스터(134)는 다이오드 커넥트된 로드(diode connected load)로 구성되어 저항과 같이 동작할 수 있다. 제7 pMOS 트랜지스터(133)와 제8 pMOS 트랜지스터(134)는 지속적인 전류 패스(path)를 생성함으로써 제5 및 제6 pMOS 트랜지스터(131, 132)의 동작을 도울 수 있다.

도3에서 컬럼 디코더(121)의 컬럼 선택 신호(Y0 내지 Y15)에 따라 16개의 로드 버퍼(130: LB0 내지 LB15) 중 하나만 스위치(135)를 통해서 딜레이 셀 어레이(100)의 출력으로 연결될 수 있다. 도5에 도시된 바와 같이, 차동 스위치(123)는 변조 코드의 최상위 비트(D_MOD<7>)의 값에 따라 2개의 차동 위상(Z 및

) 중 하나가 출력될 수 있다.

도6은 본 발명의 실시예에 따른 디글리치 회로(140)를 예시한다. 변조코드(D_MOD)에 따라서 순간적으로 하나의 위상에서 다른 위상으로 스왑이 일어나면, 위상과 스왑 신호의 타이밍에 따라 원치 않는 글리치가 생성될 수 있다. 본 발명의 실시예에 따른 디글리치 회로(140)는 이러한 글리치를 방지하도록 설계될 수 있다. 도6에 도시된 바와 같이, 본 발명의 실시예에 따른 디글리치 회로(140)는 D플립플랍(141: D flip flop), 딜레이부(142) 및 인버터(143:inverter)를 포함하여 구성될 수 있다.

도7은 본 발명의 실시예에 따른 디글리치 회로(140)의 동작파형을 예시한다. 도7을 참조하여 본 발명의 실시예에 따른 디글리치 회로(140)의 동작을 설명한다. 도7에서 P_A 신호에 딜레이 신호를 스왑함으로써 P_B와 같은 스왑된 신호가 생성되는 경우를 예시한다.

본 발명의 실시예에 따른 D플립플랍(141)에는, 데이터 신호(f_IN)가 딜레이부(142)를 거친 딜레이 데이터 신호(f_IN,D)가 클럭(CLK)으로서 입력된다. 이때, 딜레이부(142)에서 딜레이량은 글리치가 생길 수 있는 시간보다 더 긴 것이 바람직하다. 데이터 신호(f_IN)가 인버터(143)를 통해 반전된 반전 데이터 신호가 D플립플랍(141)의 리셋단자(R)에 입력된다. 이와 같이 디글리치 회로(140)를 구성함으로써, 딜레이 데이터 신호(f_IN,D)의 상승 에지(rising edge)에서 데이터 신호(f_IN)를 샘플링(sampling)하고, 데이터 신호(f_IN)의 하강 에지(falling edge)에서 D플립플랍(141)을 리셋(reset)하게 된다. 이를 통해 디글리치 회로(140)는 도7의 출력 신호(f_OUT) 파형과 같이 효과적으로 글리치를 제거할 수 있다.

도8는 본 발명의 실시예에 따른 디지털 위상 교정기(200)의 동작 원리를 예시한다. 본 발명의 실시예에 따른 N번째 단위 딜레이 셀(100)은 차동의 상보적인 위상 P_N과 P_N+128을 생성하도록 설계될 수 있으므로 이상적인 127개의 단위 딜레이 셀을 통한 증분적 딜레이는 D_i,0 내지 D_i,256다. D_i,0는 딜레이가 없는 경우이고 127개의 단위 딜레이 셀을 통해 D_i,256까지 증분될 수 있다. 이때, 이상적인 경우 D_i,256과 D_i,0 사이의 딜레이 차이는 1/f_CLK가 되어야 한다(ideal case). 실제 상황에서 127개의 단위 딜레이 셀을 통한 증분적 딜레이는 D_p.0 내지 D_p,256으로 표시될 수 있다. D_p.0은 딜레이가 없는 경우이고 127개의 단위 딜레이 셀을 통해 D_p,256까지 증분될 수 있다. 실제 상황에서 ΔT만큼 증분적으로 딜레이가 발생하는 경우, D_p,256와 D_p.0 사이의 딜레이 차이는 256 X ΔT로 나타낼 수 있다(practical case). 이때, 실제적인 경우가 하기와 같이 이상적인 경우로 교정될 수 있도록 교정된 증분적 딜레이(t_CAL)는 수학식(1)이 만족되어야 한다.

D_i,256-D_i,0= D_p,256- D_p.0

1/f_CLK=256*(t_CAL)

t_CAL=1/(256*f_CLK) 수학식(1)

따라서, 본 발명의 실시예에 따른 디지털 위상 교정기(200)는 실제 증분적 딜레이 값ΔT를 t_CAL 값으로 변경함으로써 실제 생성되는 위상을 이상적인 경우로 교정할 수 있다. 도8에서 D_C.0, D_C,1...은 본 발명의 디지털 위상 교정기(200)를 통해 교정된 후의 증분되는 딜레이를 나타낸다.

본 발명의 실시예에 따른 디지털 위상 교정기(200)의 교정은 각각의 단위 딜레이 셀(110)의 딜레이를 조절하여 128번째 위상이 50%의 듀티 사이클(duty cycle)을 갖는 입력 클럭의 절반 주기와 동일해지도록 만들 수 있다.

ΔT을 t_CAL가 되도록 교정하는 다양한 방법이 존재하나, 본 발명의 실시예에 따른 스프레드 스펙트럼 클럭 발생기(1000)는 간단하면서도 저전력으로 구현이 가능한 업/다운 카운터(230)를 이용해 교정을 수행할 수 있다. 본 발명의 실시예에 따른 디지털 위상 교정기(200)는 위상 검출기(210)를 통해 P₀과 P₂₅₆를 직접적으로 비교하고 그 출력을 바탕으로 업/다운 카운터(230)를 1스텝씩 증감시키는 원리를 이용한다.

본 발명의 실시예에 따른 업/다운 카운터(230)의 출력은 디지털적으로 제어되는 전류 소스(240: DCCS: Digitally Controlled Current Source)에 인가되어 단위 딜레이 셀(110)의 제어 전압을 조절함으로써 ΔT을 조절하게 된다. 이에 따라 ΔT가 t_CAL에 충분히 가까워지면 위상 검출기(210)는 록(lock) 신호를 내보내어 업/다운 카운터(230)가 갖는 값을 홀드(hold)시킴으로써 단위 딜레이 셀(110)의 바이어스 전압을 고정시킬 수 있다. 이에 대해서는 도11을 참조하여 상세히 설명된다.

수학식(1)에서 알 수 있는 바와 같이, 본 발명의 실시예에 따른 디지털 위상 교정기(200)는 256번째 위상을 비교하므로 ΔT와 t_CAL의 편차가 256(8-비트)배 증폭되어 나타난다. 따라서, 디지털 위상 교정기(200)는 적어도 8비트의 정확도를 갖도록 요구된다. 따라서, 본 발명의 실시예에 따른 디지털 위상 교정기(200)는 회로의 복잡성과 전력 소모를 고려하여 최소한의 요구사항인 8비트의 정확도를 갖도록 설계될 수 있다.

도2에 도시된 바와 같이, 본 발명의 실시예에 따른 디지털 위상 교정기(200)는 위상 검출기(210), 록 검출기(220), 업/다운 카운터(230) 및 전류 소스(240)을 포함하여 구성될 수 있다. 본 발명의 실시예에 따른 위상 검출기(210) 및 록 검출기(220)는 위상 차이 정보에 따라 출력 신호를 생성하고, 업/다운 카운터(230)는 위상 검출기(210)의 출력 신호에 따라 값을 증가 및/또는 감소시킨다. 디지털적으로 제어되는 전류 소스(240)은 업/다운 카운터(230)의 값을 이용해 바이어스 전압을 조절하도록 구성될 수 있다.

도9는 본 발명의 실시예에 따른 디지털 위상 교정기(200)에 포함되는 위상 검출기(210)와 록 검출기(220)의 회로도를 예시한다. 본 발명의 실시예에 따른 위상 검출기(210)는 뱅뱅 위상 검출기(Bang-Bang Phase Detector)로 구현될 수 있다. 도9에서 위상 검출기(210)는 아날로그 위상 고정 루프(PLL: Phase Locked Loop)에 사용되는 3상태 PFD(Tri-State Phase Frequency Detector)와 3상태 PFD로부터의 출력 값을 후속 처리하는 후속 처리부를 포함하여 하기 도10에 도시된 바와 같은 전달함수를 갖도록 구성될 수 있다. 3상태 PFD는 2 개의 D 플립플랍(211 및 212) 및 AND 게이트(213)을 포함하여 구성될 수 있고, 후속 처리부는 2개의 딜레이 셀(214 및 215) 및 2개의 D 플립플립(216 및 217)을 포함하여 구성될 수 있다. 도10은 본 발명의 실시예에 따른 위상 검출기(210)에 따른 전달함수를 예시한다.

도9에 도시된 위상 검출기(210)에는 2개의 위상 P_A와 P_B가 입력된다. 위상 검출기(210)에 입력되는 두 개의 위상 P_A 및 P_B는 도2에 도시된 바와 같이 P₀와 P₂₅₅일 수 있다. 즉, P_A 및 P_B는 딜레이 셀 어레이(100)의 첫번째 단위 셀 어레이(D₀)로부터 생성되는 첫번째 위상(P₀)와 마지막 단위 셀 어레이(D₁₂₇)로부터 생성되는 마지막 위상(P₂₅₅)일 수 있다. P_A가 P_B보다 크면 업(UP) 신호, 그리고 P_A가 P_B보다 작으면 다운(DOWN) 신호가 생성된다. P_A와 P_B신호의 차이가 기 설정된 t_DLY보다 작은 경우 업 신호 및 다운 신호를 모두 생성할 수 있다. 이때, t_DLY는 시뮬레이션상에서 정해질 수 있는 값으로서, 예컨대 단위 딜레이 셀(110)의 딜레이값(ΔT)의 절반 이하의 값으로 정해질 수 있다.

이때, 위상 검출기(210)에서 출력되는 업 신호와 다운 신호는 업/다운 카운터(230)로 바로 인가될 수 있다. 이와 동시에 업 신호와 다운 신호는 록 검출기(220)의 XNOR 게이트(221)로 연결되어 록(LOCK) 신호를 생성하는데 이용될 수 있다. XNOR 게이트(221)는 위상 검출기(210)의 출력인 업신호와 다운 신호가 모두 하이(high)가 되거나 모두 로우(low)가 될 때 그 출력을 하이가 되도록 동작한다. 본 발명의 실시예에 따른 록 검출기(220)는 XNOR 게이트(221), 인버터(222), D 플립플랍(223, 224, 225, 226, 227 및 229) 및 AND 게이트(228)를 포함하여 구성될 수 있다. 본 발명의 실시예에 따른 록 검출기(220)는 도9에 도시된 바와 같이 두 개의 위상(P_A 및 P_B)이 입력 클럭의 4주기가 지나는 동안에도 록 상태를 유지하는 경우에는 현재 코드 값(kcal)을 유지하는 홀드(hold) 신호를 생성하도록 구성될 수 있다. 상기 4주기는 실시예에 따라 다르게 설정될 수 있다. 즉, 본 발명의 실시예에 따른 록 검출기(220)는 두 개의 위상(P_A 및 P_B) 입력이 소정 시간 동안 록 상태를 유지하는 경우에 홀드 신호를 생성할 수 있다.

도11은 본 발명의 실시예에 따른 디지털 위상 교정기(200)에 포함되는 전류 소스(240)의 회로도를 예시한다. 본 발명의 실시예에 따른 업/다운 카운터(230)는 위상 검출기(210)의 출력 신호에 따라 1-스텝씩 출력 값을 증가 및/또는 감소하여 도11에 도시된 바와 같은 디지털적으로 제어되는 전류 소스(240)를 구동한다. 도11에 도시된 바와 같이, 전류 소스(240)의 상위 4-비트는 이진(binary)으로 구현되고, 하위 4-비트는 단조성을 보장하기 위해서 서마미터(thermometer)로 구현될 수 있다.

도11에서 트랜지스터(247_2, 246_2, 245_2, 244_2, 243_2, 242_2, 241_2) 우측에 각각 20W, 20W, W, 16W, 32W, 64W 및 128W가 표시되어 있다. 이는 해당 트랜지스터의 사이즈(size)를 나타내며 이들 비율에 따라 해당 트랜지스터가 포함된 브랜치(247 내지 241)에 흐르는 전류가 스케일링(scaling)되어 나타난다. 예컨대, 브랜치(243)에 흐르는 전류는 브랜치(244)에 흐르는 전류에 비해 2배(32W/16W) 크다.

예컨대, 업/다운 카운터(230)로부터 전달되는 8비트 교정 코드 k_CAL인 디지털 코드는 캐스코드(cascode)로 구현된 전류 미러(current mirror)를 구동시키고 이러한 전류 미러로부터 생성되는 전류 i_DCCS는 pMOS 부하 (도4의 113p 및 114p)를 만나 제어 전압을 조절한다. 이때, 본 발명의 실시예에 따른 전류 소스(240)로부터 생성되는 전류 i_DCCS의 값은 도11에 기재된 바와 같이 전류원(249)의 값에 0.5Xk_CAL<0.7>을 합한 값을 가질 수 있다. 이러한 제어 전압은 도4에 도시된 딜레이 셀 어레이(100)의 단위 딜레이 셀(110)에 포함된 pMOS 부하(113p 및 114p)에 연결되어 단위 딜레이 값을 조절하는데 이용될 수 있다.

도12는 변조 파형에 따라 본 발명의 실시예에 따른 SSCG(1000)에서 생성되는 클럭의 크기 변화를 예시한다. 본 발명의 실시예에 따른 딜레이 셀 어레이(100)로부터 생성되는 256개의 위상 신호를 이용하여 출력 스프레드 스펙트럼 클럭(SSC)을 합성하기 위해서는 적절한 변조 신호가 요구된다. 변조 파형, 스프레드 비율(δ), 변조 주파수(fm) 등을 변화시켜 스프레드 스펙트럼 클럭(SSC)의 파형을 얻기 위해서 본 발명의 실시예에 따른 변조 프로파일 생성기(300)가 제안된다.

도12의 (a)의 상단에 도시된 바와 같은 삼각파형 변조가 수행되는 경우 도12의 (a)의 하단에 도시된 바와 같이 스펙트럼의 에지 부분에 생기는 피킹(peaking)에 의해 EMI 감소 성능이 감소되는 단점이 존재한다. 따라서, 본 발명의 실시예에 따른 변조 프로파일 생성기(300)에서는 기울기 변조 방식을 이용해 도12의 (b) 상단에 도시된 바와 같이 허시-키스(HK: Hershey-kisses)와 같은 변조 파형을 구현하여 이용할 수 있다.

도13은 본 발명의 실시예에 따른 변조 프로파일 생성기(300)에서 허시-키스 변조 파형을 구현하는 원리를 예시한다. 본 발명의 실시예에 따른 변조 프로파일 생성기(300)는 도13에 도시된 바와 같은 2단계 변조 방법을 이용하여 허시-키스 파형을 구현할 수 있다. 우선, 도13 (a)에 도시된 바와 같이 2배의 fm으로 시간에 따라 증가/감소하는 슬로프 변조(slope modulation)을 생성한다. 이후 도13 (b)에 도시된 바와 같이 변조 주파수(fm)으로 적분하여 허시-키스 파형을 구현할 수 있다. 이때, 허시-키스 파형의 곡률(curvature)는 슬로프 변조시 사용되는 오프셋(offset)과 슬로프(slope)를 이용하여 조절할 수 있다. 또한, 증감 신호의 위상 조합을 이용하여 업/센터(center)/다운 스프레드 등의 동작 모드를 변경할 수 있다.

도2에 도시된 바와 같이, 본 발명의 실시예에 따른 변조 프로파일 생성기(300)는 세 부분으로 구성될 수 있다. 본 발명의 실시예에 따른 변조 프로파일 생성기(300)는 변조 주파수, 스프레드 비율, 파형 등을 조절하는 변조 프로파일 제어기(310: MPC: Modulation Profile Controller), 20-비트로 구성된 변조 프로파일 제어기(310)의 출력을 8-비트로 변환하는 델타 시그마 변조기(320: DSM: Delta Sigma Modulator) 및 코드 변조 정보를 위상 변조 정보로 변환시키는 축적기(accumulator)를 포함하여 구성될 수 있다. 본 발명의 실시예에 따른 변조 프로파일 생성기(300)에서 모든 구성요소는 베리로그 코드(Verilog code)로 구현될 수 있으며 표준 셀(standard cell)을 이용하여 자동 PNR(Place and Route)될 수 있다.

도14는 본 발명의 실시예에 따른 변조 프로파일 제어기(310)의 구조를 예시한다. 도14에서는 변조 프로파일 제어기(310)의 구조를 블록 다이어그램으로 예시한다. 입력 클럭을 분주하는 변조 주파수 생성기(316: MFG: Modulation Frequency Generator), 업/센터/다운 스프레드와 같은 스프레드 모드를 변경시켜주는 스프레드 모드 제어기(311: SMC: Spread Mode Controller), 허시-키스(H-K) 프로파일의 기울기 조절을 담당하는 슬로프 제어기(312: slope controller)와 합산기(313: adder), 삼각 프로파일을 허시-키스로 변경하여 주는 16 비트 축적기(314: accumulator), 및 삼각 프로파일과 허시-키스 프로파일을 선택할 수 있는 먹스(315: MUX: Multiplexer)로 구성될 수 있다.

도15는 외부 입력에 따른 변조 프로파일 제어기(310) 내의 구성요소들의 동작 변화를 표로 예시한다. 외부 입력은 I²C (Inter-Integrated Circuit) 버스를 통해 변조 프로파일 제어기(310)로 입력되는 조건일 수 있다. 도15에 도시된 표를 참조하여 변조 프로파일 제어기(310)의 동작을 보다 상세하게 살펴본다.

변조 주파수 생성기(316)가 변조 주파수(fm)을 생성할 때 그 값은 하기 수학시(2)를 통해서 정해질 수 있다.

f _m = 19.2MHz/divider/NFREFSEL/32 수학식(2)

여기서, Divider와 NREFSEL은 총4 및 3비트를 각각 가지므로 0~15및 0~7 범위에서 변화할 수 있다. 여기서, Divider 값은 입력 주파수를 어느 정도 분주할지를 결정하는데 이용되고 N_REF_SEL은 Divider로 분주된 복수개의 값들을 멀티플렉서를 이용하여 선택하여 끌어오는 것을 나타낸다. 이에 따라 변조 주파수(fm)은 19.2MHz의 입력 주파수에 대해서 5.7kHz 부터 600kHz까지 변화할 수 있다.

도16은 본 발명의 실시예에 따른 스프레드 모드 제어기(311)의 값에 따른 스프레드 파형 변화를 보여주는 시뮬레이션 결과를 예시한다. 도16은 spread<1:0>의 값에 따른 스프레드 파형의 변화를 나타낸다. 도16의 시뮬레이션 결과에서 알 수 있는 바와 같이 스프레드 값이 0 및 2인 경우 센터 스프레드, 스프레드 값이 1인 경우 다운 스프레드, 그리고 스프레드 값이 3인 경우 업 스프레드의 모양을 나타낼 수 있다.

허시-키스 프로파일은 도16에 도시된 삼각 프로파일을 구간별로 적분함으로써 획득할 수 있다. 이때, 삼각 프로파일의 초기값인 오프셋(offset)과 단위 스텝(step)을 조절함으로써 생성되는 허시-키스 프로파일의 기울기를 조절할 수 있다.

도17은 오프셋과 단위 스텝의 변화에 따른 허시-키스 프로파일의 기울기 변화를 나타내는 시뮬레이션 결과를 예시한다. 실제 환경에서 어떤 값이 최적의 값이 될 수 있을지에 대해서 미리 알 수 없으므로, 외부에서 20비트의 입력을 이용하여 오프셋과 단위 스텝 값을 조절할 수 있도록 구현되었다.

본 발명의 실시예에 따른 변조 프로파일 생성기(300)는 델타 시그마 변조기(320: DSM: Delta Sigma Modulator)를 포함할 수 있다. 예컨대, 총 16비트를 갖는 변조 프로파일 제어기(310)의 출력은 매우 높은 레졸루션(resolution)을 갖는 반면 설계 요구사항의 편차(δ)는 단위 딜레이 양에 의해 제한되어 있으므로 본원 발명의 실시예에서는 델타 시그마 변조기(320)를 이용한다. 예컨대,

1.5%의 편차를 갖는 스프레드 스펙트럼 클럭 생성기(1000)는 총 19.2MHz의 클럭을 움직여야 하므로 그에 상응하는 주기인 50.2ns를 50.2*(0.03)만큼 움직여야 한다. 하지만, 19.2MHz를 256개의 위상으로 나눈 딜레이 셀 어레이(100)의 단위 해상도는 50.2ns/256이므로 총 256*(0.03)=7.64칸을 움직여야 한다. 16비트의 해상도를 3비트가 채 안되는 7.64칸으로 줄이기 위해서 본 발명의 실시예에 따른 델타 시그마 변조기(320)를 통한 오버샘플링 기법이 이용될 수 있다.

도18은 본 발명의 실시예에 따른 델타 시그마 변조기(320: DSM: Delta Sigma Modulator)를 이용하여 오버샘플링한 시뮬레이션 결과를 예시한다. 도18에서는 델타 시그마 변조기(320)를 이용하여 총 16비트의 삼각 프로파일을 10칸으로 오버샘플링한 시뮬레이션 결과를 보여준다.

본 발명의 실시예에 따른 변조 프로파일 생성기(300)는 델타 시그마 변조기(320)를 통해서 생성된 코드 프로파일을 직접적인 위상 도메인의 선택 신호로 변경시키기 위해서 축적기(330: accumulator)를 포함할 수 있다. 본 발명의 실시예에 따른 축적기(330)는 위상 고정 루프 구조에서 전압 제어 발진기의 제어 전압을 출력 위상으로 변환시켜주는 것과 같은 이상적인 적분기(integrator)의 역할을 담당할 수 있다.

이상에서 살펴본, 본원 명세서에서 설명되는 본 발명의 실시예에 따른 스프레드 스펙트럼 클럭 발생기(SSCG)는 셀폰(cellular phone)과 같은 모바일(mobile) 기기에서 주로 사용되는 디지털 클럭인 19.2MHz 주파수를 스프레딩시키는 것을 예로서 설명되었다. 스프레드 비율(δ: spread ratio)와 변조 주파수(fm: modulation frequency)는 예컨대 디폴트(default)로서 3% 및 30kHz로 정해질 수 있으나 외부 SPI(Serial-to-Parallel Interface) 입력에 따라 가변 가능하며 스프레드 방식에 따라 업(up), 센터(center) 및 다운(down) 스프레드가 지원될 수 있다. 또한, 변조 방법으로는 삼각 프로파일(triangular profile)뿐 아니라 높은 EMI 감소 효과를 갖는 허시-키스(Hershey-Kisses)를 지원할 수 있다.

본 발명의 실시예에 따른 SSCG의 EMI 감소는 하기 수학식(3)을 통해 개략적으로 예측될 수 있다.

수학식(3)

수학식(2)에서 S는 EMI 감소량이며, δ는 스프레드 비율, fm은 변조 주파수, 그리고 f_CLK는 입력 캐리어 주파수(input carrier frequency)이다. δ는 3% 그리고 fm은 30kHz일 때, 수학식(2)로부터 EMI 감소량 S는 12.8dB로 예상될 수 있다.

이상에서 살펴본 바와 같이, 본 발명의 실시예에 따른 스프레드 스펙트럼 클럭 생성기(1000)는 디지털 클럭의 EMI를 줄이기 위한 직접 위상 변조 기술을 제공할 수 있다. 본 발명의 실시예에 따른 스프레드 스펙트럼 클럭 생성기(1000)는 딜레이 셀 어레이(100)를 이용하여 클럭을 256개의 위상으로 쪼갠 후 디지털 위상 교정기(200)를 이용하여 위상 균등화를 수행하며, 이들의 출력 조합은 변조 프로파일 생성기(300)에서 이용함으로써 다양한 변조 주파수(fm)와 스프레드 비율(δ)을 갖는 스프레드 스펙트럼 클럭(SSC)을 생성할 수 있다. 더욱이, 본 발명의 실시예에서는 위상 변조 방식으로 기울기 변조 방식을 이용한 허시-키스 프로파일 기능을 제공하고, 그 결과 최대 12.8dB의 EMI 감소 성능을 얻을 수 있다.

이상 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

1000: SSCG
100: 딜레이 셀 어레이
200: 디지털 위상 교정기
300: 변조 프로파일 생성기

Claims

N(N은 자연수)개의 단위 딜레이 셀을 포함하며, 상기 단위 딜레이 셀 각각은 상보적인 파형을 갖는 2개의 차동 위상을 생성하여, 2N개의 위상 배열을 생성하는 딜레이 셀 어레이; 및
상기 단위 딜레이 셀의 딜레이 값을 조절할 수 있는 교정 신호를 생성하는 디지털 위상 교정기;를 포함하며,
상기 디지털 위상 교정기는:
상기 딜레이 셀 어레이로부터 생성되는 제1위상과 제2위상을 입력받아 위상 차이에 따라 업신호 및 다운신호를 생성하는 위상 검출기;
상기 위상 검출기로부터 상기 업신호와 상기 다운신호가 동시에 입력되는 시간이 소정 시간 동안 유지되면 홀드 신호를 생성하는 록 검출기;
상기 위상 검출기로부터의 상기 업신호 및 상기 다운신호 그리고 상기 홀드 신호에 따라 크기가 증가, 감소 및 홀드되는 업/다운 카운터; 및
상기 업/다운 카운터에 따른 출력 신호에 따라 디지털적으로 제어되는 전류를 생성하는 전류원을 포함하는,
스프레드 스펙트럼 클록 생성기.
제1항에 있어서,
상기 딜레이 셀 어레이는 m개 컬럼 및 n개 로우(m X n)로 배열되며, 상기 n개 로우 중 인접한 2개의 로우에서 상기 단위 딜레이 셀의 진행 방향이 서로 다르며, 여기서 m*n=N인,
스프레드 스펙트럼 클록 생성기.
N(N은 자연수)개의 단위 딜레이 셀을 포함하며, 상기 단위 딜레이 셀 각각은 상보적인 파형을 갖는 2개의 차동 위상을 생성하여, 2N개의 위상 배열을 생성하는 딜레이 셀 어레이; 및
상기 단위 딜레이 셀의 딜레이 값을 조절할 수 있는 교정 신호를 생성하는 디지털 위상 교정기;를 포함하고,
상기 딜레이 셀 어레이는 m개 컬럼 및 n개 로우(m X n)로 배열되며, 상기 n개 로우 중 인접한 2개의 로우에서 상기 단위 딜레이 셀의 진행 방향이 서로 다르며, 여기서 m*n=N이며,
변조 코드에 따라 상기 딜레이 셀 어레이로부터 출력되는 위상을 선택할 수 있는 멀티플렉서를 더 포함하며,
상기 멀티플렉서는:
상기 m개의 컬럼 중 하나의 컬럼을 활성화하는 컬럼 디코더;
상기 n개의 로우 중 하나의 로우를 활성화하는 로우 디코더; 및
상기 활성화된 컬럼과 로우의 교차지점에 위치한 상기 단위 딜레이 셀에서 출력되는 상기 2개의 차동 위상 중 하나를 선택하는 차동 스위치를 포함하는,
스프레드 스펙트럼 클록 생성기.
N(N은 자연수)개의 단위 딜레이 셀을 포함하며, 상기 단위 딜레이 셀 각각은 상보적인 파형을 갖는 2개의 차동 위상을 생성하여, 2N개의 위상 배열을 생성하는 딜레이 셀 어레이; 및
상기 단위 딜레이 셀의 딜레이 값을 조절할 수 있는 교정 신호를 생성하는 디지털 위상 교정기;를 포함하고,
상기 딜레이 셀 어레이는 m개 컬럼 및 n개 로우(m X n)로 배열되며, 상기 n개 로우 중 인접한 2개의 로우에서 상기 단위 딜레이 셀의 진행 방향이 서로 다르며, 여기서 m*n=N이며,
상기 단위 딜레이 셀은:
차동 쌍을 구성하는 제1및 제2 nMOS 트랜지스터;
차동 래치 로드를 구성하는 제1 및 제2 pMOS 트랜지스터; 및
상기 제1 및 제2pMOS 트랜지스터에 각각 병렬로 연결된 제3 및 제4pMOS 트랜지스터를 포함하며,
상기 제1 및 제2 pMOS 트랜지스터 각각의 드레인 단은 상기 제1 및 제2nMOS 트랜지스터 각각의 드레인단에 접속되고,
상기 단위 딜레이 셀로의 차동 입력은 상기 제1 및 제2 nMOS 트랜지스터의 게이트단에 각각 입력되며,
상기 단위 딜레이 셀의 딜레이 값은 상기 제3 및 제4 pMOS 트랜지스터 각각의 게이트단에 인가되는 제어 전압에 따라 조절되는,
스프레드 스펙트럼 클록 생성기.
제3항에 있어서,
상기 단위 딜레이 셀에서 생성된 상기 2개의 차동 위상은 상기 N개의 단위 딜레이 셀 중 상기 단위 딜레이 셀에 인접하며 상기 진행 방향에서 후속하는 단위 딜레이 셀의 차동 입력으로서 전달되고, 및
상기 2개의 차동 위상은 상기 단위 딜레이 셀에 포함된 캐스코드 버퍼에 입력되며,
상기 캐스코드 버퍼는 상기 n개의 로우 중 상기 단위 딜레이 셀이 위치하는 로우에 대한 상기 로우 디코더로부터의 로우 선택 신호에 따라 온 및 오프될 수 있는,
스프레드 스펙트럼 클록 생성기.
제5항에 있어서,
상기 딜레이 셀 어레이는 상기 m개의 컬럼 각각에 대응하는 로드 버퍼를 포함하며,
상기 m개의 컬럼 각각에 포함된 n개의 단위 딜레이 셀로부터의 상기 2개의 차동 위상이 상기 캐스코드 버퍼를 통해 해당 컬럼의 로드 버퍼에 전달되는,
스프레드 스펙트럼 클록 생성기.
N(N은 자연수)개의 단위 딜레이 셀을 포함하며, 상기 단위 딜레이 셀 각각은 상보적인 파형을 갖는 2개의 차동 위상을 생성하여, 2N개의 위상 배열을 생성하는 딜레이 셀 어레이; 및
상기 단위 딜레이 셀의 딜레이 값을 조절할 수 있는 교정 신호를 생성하는 디지털 위상 교정기;를 포함하고,
상기 딜레이 셀 어레이는 m개 컬럼 및 n개 로우(m X n)로 배열되며, 상기 n개 로우 중 인접한 2개의 로우에서 상기 단위 딜레이 셀의 진행 방향이 서로 다르며, 여기서 m*n=N이며,
변조 코드에 따라 상기 딜레이 셀 어레이로부터 출력되는 위상을 선택할 수 있는 멀티플렉서; 및
상기 변조 코드를 생성하여 상기 멀티플렉서에 전달하는 변조 프로파일 생성기를 더 포함하며,
상기 변조 프로파일 생성기는 기울기 변조 방식을 이용하여 허시-키스 변조 파형에 대응하는 상기 변조 코드를 생성하는,
스프레드 스펙트럼 클록 생성기.
제3항 내지 제7항 중 어느 한 항에 있어서,
상기 디지털 위상 교정기는:
상기 딜레이 셀 어레이로부터 생성되는 제1위상과 제2위상을 입력받아 위상 차이에 따라 업신호 및 다운신호를 생성하는 위상 검출기;
상기 위상 검출기로부터 상기 업신호와 상기 다운신호가 동시에 입력되는 시간이 소정 시간 동안 유지되면 홀드 신호를 생성하는 록 검출기;
상기 위상 검출기로부터의 상기 업신호 및 상기 다운신호 그리고 상기 홀드 신호에 따라 크기가 증가, 감소 및 홀드되는 업/다운 카운터; 및
상기 업/다운 카운터에 따른 출력 신호에 따라 디지털적으로 제어되는 전류를 생성하는 전류원을 포함하는,
스프레드 스펙트럼 클록 생성기.
제8항에 있어서,
상기 위상 검출기는 상기 제1위상이 상기 제2위상보다 크면 상기 업신호, 작으면 상기 다운신호, 그리고 상기 위상 차이가 소정값 이하이면 상기 업신호 및 상기 다운신호를 생성하며, ,
상기 제1위상은 상기 2N개의 위상 중 첫번째 위상이고 상기 제2위상은 상기 2N개의 위상 중 2N번째 위상인,
스프레드 스펙트럼 클록 생성기.
제8항에 있어서,
상기 디지털적으로 제어되는 전류 신호는 상기 단위 딜레이 셀의 딜레이 값을 조절할 수 있는 상기 교정 신호인,
스프레드 스펙트럼 클록 생성기.
제1항에 있어서,
상기 위상 검출기는 상기 제1위상이 상기 제2위상보다 크면 상기 업신호, 작으면 상기 다운신호, 그리고 상기 위상 차이가 소정값 이하이면 상기 업신호 및 상기 다운신호를 생성하며, ,
상기 제1위상은 상기 2N개의 위상 중 첫번째 위상이고 상기 제2위상은 상기 2N개의 위상 중 2N번째 위상인,
스프레드 스펙트럼 클록 생성기.
제1항에 있어서,
상기 디지털적으로 제어되는 전류 신호는 상기 단위 딜레이 셀의 딜레이 값을 조절할 수 있는 상기 교정 신호인,
스프레드 스펙트럼 클록 생성기.