[go: up one dir, main page]

KR101598542B1 - 스핀 전계효과 트랜지스터를 이용한 논리소자 - Google Patents

스핀 전계효과 트랜지스터를 이용한 논리소자 Download PDF

Info

Publication number
KR101598542B1
KR101598542B1 KR1020090002719A KR20090002719A KR101598542B1 KR 101598542 B1 KR101598542 B1 KR 101598542B1 KR 1020090002719 A KR1020090002719 A KR 1020090002719A KR 20090002719 A KR20090002719 A KR 20090002719A KR 101598542 B1 KR101598542 B1 KR 101598542B1
Authority
KR
South Korea
Prior art keywords
channel
source
gate electrode
voltage
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020090002719A
Other languages
English (en)
Other versions
KR20100083375A (ko
Inventor
홍기하
김종섭
신재광
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090002719A priority Critical patent/KR101598542B1/ko
Priority to US12/654,349 priority patent/US8487358B2/en
Priority to JP2010004344A priority patent/JP5580059B2/ja
Priority to CN201010003917.9A priority patent/CN101794812B/zh
Priority to CN201410120822.3A priority patent/CN103915488B/zh
Publication of KR20100083375A publication Critical patent/KR20100083375A/ko
Priority to US13/915,272 priority patent/US8791515B2/en
Application granted granted Critical
Publication of KR101598542B1 publication Critical patent/KR101598542B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y25/00—Nanomagnetism, e.g. magnetoimpedance, anisotropic magnetoresistance, giant magnetoresistance or tunneling magnetoresistance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F1/00—Magnets or magnetic bodies characterised by the magnetic materials therefor; Selection of materials for their magnetic properties
    • H01F1/01—Magnets or magnetic bodies characterised by the magnetic materials therefor; Selection of materials for their magnetic properties of inorganic materials
    • H01F1/40—Magnets or magnetic bodies characterised by the magnetic materials therefor; Selection of materials for their magnetic properties of inorganic materials of magnetic semiconductor materials, e.g. CdCr2S4
    • H01F1/401—Magnets or magnetic bodies characterised by the magnetic materials therefor; Selection of materials for their magnetic properties of inorganic materials of magnetic semiconductor materials, e.g. CdCr2S4 diluted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/08—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers
    • H01F10/10—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition
    • H01F10/18—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition being compounds
    • H01F10/193—Magnetic semiconductor compounds
    • H01F10/1936—Half-metallic, e.g. epitaxial CrO2 or NiMnSb films
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/385—Devices using spin-polarised carriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/40—Devices controlled by magnetic fields

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Hall/Mr Elements (AREA)

Abstract

스핀 트랜지스터를 이용한 논리소자가 개시된다. 개시된 논리소자는, 게이트 전극; 상기 게이트 전극 상방에서 스핀분극된 전자를 선택적으로 통과시키는 자성물질의 채널; 상기 채널 상의 소스; 상기 소스로부터의 전자가 나가는 드레인 및 출력전극;을 구비한다. 상기 게이트 전극은 상기 소스로부터 상기 채널로 주입되는 전자를 선택적으로 통과시키기 위하여 상기 채널의 자화상태를 제어한다.

Description

스핀 전계효과 트랜지스터를 이용한 논리소자{Logic circuit device using spin field effect transistor}
스핀 전계효과 트랜지스터를 이용한 논리소자에 관한 것이다.
반도체 소자들을 나노 스케일로 제조시 캐리어 이동도의 증가율이 소자들의 증가율을 따라가지 못하며, 소자의 크기 감소에도 불구하고 파워 요구량이 감소하지 않는 문제가 발생될 수 있다. 이러한 문제를 해결하기 위해서 전자의 스핀을 이용하는 기술이 제안되고 있다.
스핀 트랜지스터는 스핀분극된 전자의 이동으로 문턱되는 소자이며, 전자의 이동에 소모되는 전력이 적고, 문턱되는 속도가 빠를 수 있다.
종래의 트랜지스터를 이용한 논리소자는 많은 수의 트랜지스터를 필요로 하며, 복잡한 구조를 가진다. 스핀 트랜지스터를 이용하여 새로운 구조의 논리소자를 구성시 구성요소를 줄일 수 있다.
본 발명의 일 실시예에 따르면, 스핀 트랜지스터를 이용한 논리소자를 제공 한다.
본 발명의 일 실시예에 따른 스핀 트랜지스터를 이용한 논리소자는:
게이트 전극;
상기 게이트 전극 상방에서 스핀분극된 전자를 선택적으로 통과시키는 자성물질의 채널;
상기 채널 상의 소스;
상기 소스로부터의 전자가 나가는 드레인 및 출력전극;을 구비하며,
상기 게이트 전극은 상기 소스로부터 상기 채널로 주입되는 전자를 선택적으로 통과시키기 위하여 상기 채널의 자화상태를 제어한다.
본 발명의 일 국면에 따르면, 상기 채널은 제1방향으로 스핀분극된 전자를 선택적으로 통과시키며,
상기 드레인 및 상기 출력전극은 각각 자성물질로 형성되며, 상기 드레인은 상기 제1방향과 반대방향인 제2방향으로 자화되고, 상기 출력전극은 상기 제1방향으로 자화된다.
본 발명에 따르면, 상기 채널 상의 터널배리어를 더 구비하며,
상기 소스, 상기 드레인 및 상기 출력전극은 상기 터널 배리어 상에 배치될 수 있다.
또한, 상기 채널 상부의 제1터널배리어 및 상기 채널 하부의 제2터널배리어를 더 구비하며,
상기 소스, 상기 드레인 및 상기 출력전극 중 둘은 상기 제1터널배리어 상에 형성되며,나머지 하나는 상기 제2터널배리어 상에 형성될 수 있다.
상기 채널은 하프메탈로 형성되며, 상기 제1방향에서 에너지 밴드갭이 형성된다.
상기 드레인 및 출력전극은, 각각 상기 터널배리어 상의 강자성층; 및
상기 강자성층 상의 메탈층;을 구비할 수 있다.
상기 드레인 및 출력전극은, 각각 상기 강자성층 및 상기 메탈층 사이에 반강자성층을 더 구비할 수 있다.
상기 게이트 전극에 입력단자가 연결되고, 상기 출력전압에 출력단자가 연결되며, 상기 게이트전극에 문턱전압이 인가시 상기 채널은 상기 제2방향의 스핀 전자를 통과하도록 반전되어서, 상기 출력단자의 출력전압은 낮으며, 상기 입력단자에 그라운드 전압이 인가시 상기 출력단자에는 상기 출력전극에 인가된 전압인 높은 전압이 검출되며, 상기 논리소자는 인버터회로이다.
본 발명의 다른 국면에 따르면, 상기 채널은 제1채널 및 상기 제1채널 상방의 제2채널을 구비하며, 상기 소스는 상기 제1채널 상에 형성되며, 상기 드레인은 상기 제2채널 상에 형성되며,
상기 게이트 전극은, 상기 제1채널 하방의 제1 게이트 전극; 및 상기 제2 채널 상방의 제2 게이트 전극;을 구비하며,
상기 드레인에 연결된 제1전압원;을 구비하며,
상기 출력전극은 상기 드레인 및 상기 제1전압원 사이에 연결되며,
상기 소스 및 상기 드레인은 제1방향으로 자화되며, 상기 제1채널 및 제2채널은 상기 제1방향과 반대방향인 제2방향으로 자화된 스핀전자를 통과시킨다.
상기 제1채널 및 제2채널 중 적어도 어느 하나가 제1방향으로 자화된 상태일 때, 상기 드레인 및 상기 출력전압 사이에 제1저항이 걸리고,
상기 제1채널 및 제2채널 모두 제1방향으로 자화된 상태일 때 상기 드레인 및 상기 출력전압 사이에 제2저항이 걸리며,
상기 제1전압원 및 상기 출력전극 사이의 제3저항은, 상기 제1저항 및 상기 제2저항의 사이이다.
상기 제1게이트 전극 및 제2게이트 전극은 각각 제1입력단자 및 제2입력단자에 전기적으로 연결되며, 상기 출력전극은 출력단자에 전기적으로 연결되며, 상기 제1게이트 전극 및 상기 제2게이트 전극에 각각 문턱 전압을 인가시 상기 제1채널 및 제2채널은 상기 제1방향 전자스핀을 통과하도록 반전되며, 상기 출력단자의 출력전압은 낮으며,
상기 제1게이트 전극 및 상기 제2게이트 전극 중 적어도 하나에 문턱전압 보다 낮은 전압이 인가시 상기 출력단자의 출력전압은 상기 제1전압원으로부터의 전압인 높은 전압이며, 상기 논리소자는 낸드회로이다.
본 발명의 다른 국면에 따르면, 상기 채널은 제1채널이며, 상기 제1채널 상의 제2채널 및 제3채널을 더 구비하며,
상기 게이트 전극은 상기 제2채널 상의 제1게이트 전극과, 상기 제3채널 상의 제2게이트 전극을 구비하며,
상기 드레인은 상기 제2채널 및 상기 제3채널 상에 각각 형성된 제1드레인 및 제2드레인을 구비하며,
상기 소스는 상기 채널 상에서 상기 제2채널 및 상기 제3채널과 이격되게 형성되며,
상기 제1드레인 및 상기 제2드레인에 병렬연결된 제1전압원;을 구비하며,
상기 출력전극은 상기 제1전압원 및 상기 제1드레인 사이에 연결된다.
상기 제1채널은 제1방향으로 자화되고, 상기 제2채널 및 상기 제3채널은 상기 제1방향과 반대방향인 제2방향으로 자화된다.
상기 제1채널의 하방에 배치되어 상기 제1채널의 자화방향을 제어하는 제3 게이트 전극을 더 구비할 수 있다.
본 발명의 다른 국면에 따르면, 상기 제1채널 내지 상기 제3채널은 동일한 제1방향으로 자화된다.
상기 제2채널 및 제3채널 중 적어도 어느 하나가 제1방향으로 자화된 상태일 때, 상기 드레인 및 상기 출력전극 사이에 제1저항이 걸리고,
상기 제1채널 및 제2채널 모두 제2방향으로 자화된 상태일 때 상기 드레인 및 상기 출력전극 사이에 제2저항이 걸리며,
상기 제1전압원 및 상기 출력전극 사이의 제3저항은, 상기 제1저항 및 상기 제2저항의 사이이다.
상기 제1게이트 전극 및 제2게이트 전극은 각각 제1입력단자 및 제2입력단자에 전기적으로 연결되며, 상기 출력전극은 출력단자에 전기적으로 연결되며, 상기 제1게이트 전극 및 상기 제2게이트 전극에 각각 문턱전압을 인가하면 상기 제1채널 및 제2채널은 상기 제1방향과 반대 방향인 제2방향의 전자스핀을 통과하도록 반전되며, 상기 출력단자의 출력전압은 높으며,
상기 제1게이트 전극 및 상기 제2게이트 전극 중 적어도 하나에 문턱전압 보다 낮은 전압이 인가시 상기 출력단자의 출력전압은 상기 상기 소스로 입력된 스핀전자가 상기 드레인을 통해서 상기 출력전극에서 검출되어 낮은 전압으로 출력되며, 상기 논리소자는 앤드회로이다.
본 발명의 다른 국면에 따르면, 상기 제1채널은 제1방향으로 자화되고, 상기 제2채널 및 상기 제3채널은 상기 제1방향과 반대방향인 제2방향으로 자화된다.
상기 제2채널 및 제3채널 중 적어도 어느 하나가 상기 제1방향으로 자화된 상태일 때, 상기 드레인 및 상기 출력전극 사이에 제1저항이 걸리고,
상기 제1채널 및 제2채널 모두 상기 제2방향으로 자화된 상태일 때 상기 드레인 및 상기 출력전극 사이에 제2저항이 걸리며,
상기 제1전압원 및 상기 출력전극 사이의 제3저항은, 상기 제1저항 및 상기 제2저항의 사이이다.
상기 제1게이트 전극 및 제2게이트 전극은 각각 제1입력단자 및 제2입력단자에 전기적으로 연결되며, 상기 출력전극은 출력단자에 전기적으로 연결되며, 상기 제1게이트 전극 및 상기 제2게이트 전극 중 적어도 하나에 문턱전압을 인가하면 해당 채널은 상기 제1방향의 전자스핀을 통과하도록 반전되며, 상기 소스로 입력된 스핀전자가 상기 드레인을 통해서 상기 출력전극에서 검출되어 낮은 전압으로 출력되며,
상기 제1게이트 전극 및 상기 제2게이트 전극에 문턱전압 보다 낮은 전압이 인가시 상기 출력단자의 출력전압은 상기 제1전압원으로부터의 전류가 검출되어 높으며, 상기 논리소자는 노아회로이다.
본 발명의 실시예에 따른 스핀 트랜지스터를 이용한 논리소자는 스핀 트랜지스터를 이용하므로 작동시간이 빠르며, 소비전력이 낮다. 또한, 간단한 구성으로 논리소자가 구성된다.
이하, 첨부된 도면들을 참조하여 본 발명의 예시적 실시예에 따른 스핀 트랜지스터를 이용한 논리소자를 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 본 발명의 실시예에 따른 스핀 트랜지스터를 이용한 인버터 회로(100)의 개략적 단면도이다.
도 1을 참조하면, 게이트 전극(110) 상에 게이트 옥사이드(112), 채널(120), 터널배리어(122)가 순차적으로 적층되어 있다. 터널배리어(122) 상에는 서로 이격된 소스(130), 드레인(140) 및 출력전극(150)이 형성되어 있다.
게이트 전극(110)은 알루미늄(Al) 또는 폴리 실리콘으로 형성될 수 있다. 게이트 옥사이드(112)는 실리콘 옥사이드로 형성될 수 있다.
터널배리어(122)는 TMR(tunneling magneto resistivity) 소자에서 양쪽 자화 층의 사이에 배치되는 물질과 같을 수 있다. 예컨대 MgO, 알루미늄 산화물(AlOx), 예컨대 Al2O3가 사용될 수 있다.
소스(130)는 금속층으로 형성될 수 있다. 소스(130)는 일반 금속으로 형성되는 경우, 업스핀과 다운스핀의 크기가 동일하게 형성될 수 있다.
드레인(140)은 자성물질, 예컨대 강자성 물질로 형성될 수 있다. 드레인(140)은 터널배리어(122) 상의 강자성층(142) 및 메탈층(146)을 구비할 수 있다. 드레인(140)은 강자성층(142) 및 메탈층(146) 사이에 반강자성층(144)을 더 구비할 수도 있다. 반강자성층(144)은 강자성층(142)의 스핀분극된 전자의 스핀방향을 고정한다.
출력전극(150)은 자성물질, 예컨대 강자성 물질로 형성될 수 있다. 출력전극(150)은 터널배리어(122) 상의 강자성층(152) 및 메탈층(156)을 구비할 수 있다. 출력전극(150)은 강자성층(152) 및 메탈층(156) 사이에 반강자성층(154)을 더 구비할 수도 있다.
강자성 금속으로는 NiFe 합금, CoFe 합금, CoFeB 합금, Fe, Co, Mn, 퍼몰로이 등이 사용될 수 있다. 강자성층(134, 144)은 일방향, 예컨대 업스핀 전자가 다운스핀 전자 보다 상태밀도(density of states: DOS)가 높게 형성될 수 있다. 이에 비해서, 일반금속은 업스핀 전자와 다운스핀 전자의 상태밀도(density of states: DOS)가 같으며, 소스(120)의 경우는 일반금속으로 형성될 수도 있다.
반강자성층(134, 144)은 FeMn, PtMn, PtCrMn 등으로 형성될 수 있다.
드레인(140) 및 출력전극(150)은 전자의 스핀 방향이 서로 다른 방향으로 우 세하게 형성된다.
채널(120)은 하프메탈로 형성될 수 있다. 채널(120)은 자성반도체 또는 강자성체로도 형성될 수 있다. 상기 채널(120)은, 자성 산화물, 자성 이중 페로브스카이트 구조(double perovskite structure) 물질, 자성 호이슬러 합금(Heusler alloy), 자성 반 호이슬러 합금(half Heaulser alloy) 및 하프메탈 성질을 가진 반도체로 형성될 수 있다.
상기 자성 산화물은 CrO2, Fe3O4, NiO, TiO2 일 수 있다.
상기 자성 이중 페로브스카이트 구조 물질은, 화학조성은 A2BB'O6으로 표현하며 A는 Ca, Sr, Ba 중 선택된 적어도 어느 하나이며, B는 3d 오비탈 전이금속, 예컨대 Fe 또는 Co이며, B'는 4d 오비탈 전이금속 예컨대, Mo 또는 Re에 해당한다. 예컨대, Sr2FeMoO6, Sr2FeReO6 등이 있다.
상기 자성 호이슬러 합금은 X2YZ, X2YZ', X2Y'Z, X2Y'Z' 로 이루어진 조성 중 선택된 적어도 하나로 이루어지며, X는 Co, Fe, Ru 중 선택된 적어도 어느 하나이며 Y는 Cr, Mn 중 하나이며, Z는 Si,Ge,Sn,Al,Ga,Sb,Pb 중 하나이다. 예컨대, Co2CrAl, Co2MnSi가 사용될 수 있다.
상기 자성 반 호이슬러 합금은 NiMnSb, PdMnSb, PtMnSb, CoMnSb, IrMnSb, NiCrSb, FeMnSb, CoCrSb, NiVSb, CoVSb, CoTiSb, NiMnSe, NiMnTe, CoFeSb, NiFeSb, RhMnSb 으로 이루어진 그룹 중 선택된 하나일 수 있다.
상기 하프메탈 성질을 나타내는 반도체는 CrAs, MnAs, CrSe 중 하나일 수 있 다.
상기 채널(120)은 반도체에 전이금속을 도핑해서 자성을 나타내게 만든 희석된 자성 반도체(dilute magnetic semiconductor) 물질로 형성될 수도 있다. 상기 희석된 자성 반도체는 (In,Mn)As, (Ga,Mn)As, (Zn,Co)O, (Zn,V)O, (Ga,Mn)N, (Ga,Cr)N, (Cd,Mn)GeP2, (Zn,Mn)GeP2, (Ti,Cr)O2, (Zn,Cr)Se 중 하나일 수 있다. 여기서, 괄호안의 전자는 모체이며, 후자는 도핑물질(또는 치환물질)이다. 이외에도 NiMnSb, La(1??x)AxMnO3 (A=Ca, Ba, Sr, 0.2< x <0.3)와 같은 망가나이트 (Manganite) 계열 및 Cu 도핑 GaN와 같은 전이금속 도핑 반도체(transition metal doped semiconductor) 등도 하프메탈의 특성을 가지고 있다.
채널(120)은 소스(130) 및 드레인(140) 사이와, 소스(130) 및 출력전극(150) 사이의 스핀 전자의 통로이다. 채널(120)은 소스(130)로부터 주입되는 특정한 방향, 예컨대 업스핀 방향 또는 다운스핀 방향의 스핀 전자를 선택적으로 통과시키는 필터 역할을 한다. 채널(120)은 출력전극(150)의 스핀전자의 방향과 동일한 방향으로 세트된다.
이러한 채널(120)의 필터 역할은 게이트 전극(110)에 걸리는 게이트전압(Vg)에 따라서 통과시키는 전자의 스핀 방향이 결정된다. 즉, 게이트 전극(110)에 걸린 게이트 전압(Vg)이 문턱전압 보다 높으면 채널(120)의 스핀방향이 반전되며, 따라서 채널(120)로 통과되는 스핀전자의 방향이 변경된다.
터널배리어(122)는 상기 채널(120)로 진입하는 원하지 않는 스핀방향을 가진 전자를 필터링하는 역할을 도와주며, 채널(120)로부터 드래인(140) 및 출력전극(150)으로 원하지 않는 스핀방향을 가진 전자가 통과하는 것을 필터링하는 역할을 한다.
본 발명의 일 실시예에 따른 스핀 트랜지스터(100)는 전계효과를 이용하는 트랜지스터가 된다.
하프 메탈은 다운 스핀 전자와 업 스핀 전자를 가지며, 하나의 스핀전자에서 페르미 레벨 주위에서 갭이 형성되어 반도체 성질을 가지며, 나머지 다른 스핀전자에서는 메탈 성질을 가진다. 채널(120)은 드레인(140)의 메인 스핀전자의 스핀방향에서 에너지 밴드 갭이 형성되도록 세트된다.
도 2 및 도 3은 도 1의 스핀 트랜지스터(100)의 구동방법을 설명하는 도면이다.
도 1의 스핀 트랜지스터(100)의 구동방법을 도 2 및 도 3을 참조하여 설명한다.
도 2를 참조하면, 소스(130)는 일반 금속층으로 형성된 경우, 업스핀 전자와 다운스핀 전자의 상태밀도가 동일하게 된다. 드레인(140)은 업스핀 전자가 우세하게 형성되어 있다. 채널(120)은 업스핀 전자에서 에너지 밴드갭이 형성되어서 다운스핀 전자를 선택하여 통과시킨다.
드레인(140)에 소정의 제1전압(V1)인 1 V 전압을 인가하면, 소스(130)로부터의 다운스핀전자는 채널(120)을 통과하나, 드레인(140)에는 업스핀 전자가 우세하므로, 드레인(140)으로는 전류가 잘 흐르지 않는다. 도 1을 참조하면, 채널(120)에 서의 전자스핀이 화살표 A 방향으로 형성되며, 채널(120)의 전자스핀과 드레인(140)의 전자스핀은 반평형(anti??parallel) 상태로 된다.
도 3을 참조하면, 게이트(110)에 문턱전압, 예컨대 0.5 V 인가하면, 채널(120)의 업스핀 전자의 컨덕션 밴드가 소스(130)의 페르미 레벨(EF)과 정렬된다. 도 1을 참조하면, 채널(120)에서의 전자스핀이 화살표 B 방향으로 형성되며, 채널(120)의 전자스핀과 드레인(140)의 전자스핀은 평형(parallel) 상태로 된다.
따라서, 업스핀 전자가 채널(120)을 통과하며, 업스핀 전자는 드레인(140)으로 잘 흐른다.
도 4를 참조하면, 출력전극(150)은 다운스핀 전자가 우세하게 형성되어 있다. 채널(120)은 업스핀 전자에서 에너지 밴드갭이 형성되어서 다운스핀 전자를 선택하여 통과시킨다.
출력전극(150)에 소정의 제2전압(V2)인 1 V 전압을 인가하면, 소스(130)로부터의 다운스핀전자는 채널(120)을 통과하여, 출력전극(150)으로 잘 흐른다. 도 1을 참조하면, 채널(120)에서의 전자스핀이 화살표 A 방향으로 형성되며, 채널(120)의 전자스핀과 출력전극(150)의 전자스핀은 평형(anti??parallel) 상태로 된다.
도 5를 참조하면, 게이트(110)에 문턱전압, 예컨대 0.5 V 인가하면, 채널(120)의 업스핀 전자의 컨덕션 밴드가 소스(130)의 페르미 레벨(EF)과 정렬된다. 도 1을 참조하면, 채널(120)에서의 전자스핀이 화살표 B 방향으로 형성 되며, 채널(120)의 전자스핀과 출력전극(150)의 전자스핀은 반평형(anti??parallel) 상태로 된다.
따라서, 업스핀 전자가 채널(120)을 통과하며, 업스핀 전자는 출력전극(150)으로는 잘 흐르지 않으며, 드레인 전극(140)으로 흐른다. 따라서, 출력전극(150)에서 측정한 전류는 낮게 된다.
도 6은 도 1의 논리소자의 진리표이다. 게이트 전극(110)이 입력단자에 전기적으로 연결되고, 출력전극(150)이 출력단자에 전기적으로 연결된다. 출력전극(150)에서 검출된 전류를 출력전류(Iout)라 한다. 출력전류(Iout)는 출력전압(Vout)으로 환산된다. 게이트 전압(Vg)이 문턱전압(Vth) 보다 높은 전압(일 때, 소스(130)로부터의 전자는 채널(120)과 평행한 드레인(140)으로 흐르며, 출력전극(150)에서 검출된 출력전류(Iout)는 상대적으로 낮은 전류(Ilow)가 된다. 게이트 전압(Vg)이 문턱전압(Vth) 보다 낮은 전압, 예컨대 그라운드 전압(V0)일 때, 소스(130) 로부터의 전자는 채널(120)과 평행한 출력전극(150)으로 흐르며, 출력전극(150)에서 검출된 출력전류(Iout)는상대적으로 높은 전류(Ihigh)가 검출된다. 따라서, 본 발명의 실시예에 따른 논리소자(100)는 인버터 회로가 될 수 있다. 인버터 논리소자(100)는 간단한 구성을 가진다.
도 7은 본 발명의 다른 실시예에 따른 인버터 회로(200)의 구성을 보여주는 단면도이다.
도 7을 참조하면, 채널(220)의 제1면 상에 게이트 옥사이드(212) 및 게이트 전극(210)과, 제1터널배리어(221) 및 드레인(240)이 형성되어 있다. 채널(220)의 제2면 상에 제2터널배리어(222)가 형성되며, 제2터널배리어(222) 상에는 서로 이격된 소스(230) 및 출력전극(250)이 형성되어 있다. 드레인(240) 및 출력전극(250)의 위치는 바뀔 수도 있다. 또한, 소스(230) 및 드레인(240)의 위치도 바뀔 수 있다.
게이트 전극(210)은 알루미늄(Al) 또는 폴리 실리콘으로 형성될 수 있다. 게이트 옥사이드(212)는 실리콘 옥사이드로 형성될 수 있다.
제1터널배리어(221) 및 제2터널배리어(222)는 TMR(tunneling magneto resistivity) 소자에서 양쪽 자화층의 사이에 배치되는 물질과 같을 수 있다. 예컨대 MgO, 알루미늄 산화물(AlOx), 예컨대 Al2O3가 사용될 수 있다.
소스(230)는 금속층으로 형성될 수 있다. 소스(230)는 일반 금속으로 형성되는 경우, 업스핀과 다운스핀의 크기가 동일하게 형성될 수 있다.
드레인(240)은 자성물질, 예컨대 강자성 물질로 형성될 수 있다. 드레인(240)은 제1터널배리어(221) 상의 강자성층(242) 및 메탈층(246)을 구비할 수 있다. 드레인(240)은 강자성층(242) 및 메탈층(246) 사이에 반강자성층(244)을 더 구비할 수도 있다. 반강자성층(244)은 강자성층(242)의 스핀분극된 전자의 스핀방향을 고정한다.
출력전극(250)은 자성물질, 예컨대 강자성 물질로 형성될 수 있다. 출력전극(250)은 제2터널배리어(222) 상의 강자성층(252) 및 메탈층(256)을 구비할 수 있다. 출력전극(250)은 강자성층(252) 및 메탈층(256) 사이에 반강자성층(254)을 더 구비할 수도 있다.
드레인(240) 및 출력전극(250)은 스핀 방향이 서로 다른 방향으로 우세하게 형성된다.
채널(220)은 예컨대 하프메탈로 형성될 수 있다.
본 발명의 실시예에 따른 스핀 트랜지스터(200)는 전계효과를 이용하는 트랜지스터가 된다. 스핀 트랜지스터(200)의 작용은 실질적으로 스핀 트랜지스터(100)의 작용과 동일하므로 상세한 설명은 생략한다.
도 8은 본 발명의 실시예에 따른 NAND 회로(300)의 구성을 보여주는 단면도이다.
도 8을 참조하면, 게이트 전극(310) 상에 게이트 옥사이드(312), 제1채널(320) 및 제1터널배리어(322)가 순차적으로 적층되어 있다. 제1터널배리어(322) 상에서 소스(330) 및 제2채널(360)이 이격되어 형성되어 있다. 제2채널(360) 상에는 게이트 옥사이드(372) 및 제2터널배리어(362)가 이격되어 형성되어 있다. 게이트 옥사이드(372) 상에는 제2게이트전극(370)이 형성되어 있으며, 제2터널배리어(362) 상에는 드레인(340)이 형성되어 있다.
소스(330)에는 그라운드 전압이 인가될 수 있다. 드레인(350)에는 제1전압원(390)이 연결되며, 드레인(350) 및 제1전압원(390) 사이에는 출력라인(280)이 연결된다. 출력라인(280)에서 소스(330)로부터 드레인(350)으로 흐르는 출력전류(Iout)가 측정될 수 있다. 제1게이트전극(310)에는 제1게이트 전압(Vg1)이 인가되며, 제2게이트 전극(370)에는 제2게이트 전압(Vg2)가 인가된다.
소스(330)는 제1터널배리어(322) 상에 순자적으로 적층된 강자성층(334), 반강자성층(334), 메탈층(336)을 구비할 수 있다.
드레인(350)은 제2터널배리어(362) 상에 순자적으로 적층된 강자성층(344), 반강자성층(344), 메탈층(346)을 구비할 수 있다.
소스(330) 및 드레인(340)의 강자성층(332, 342)은 각각 동일한 제1방향으로 자화된 메인 스핀전자를 구비한다. 제1채널(320) 및 제2채널(360)은 제1방향과 반대방향인 제2방향으로 자화된 스핀전자를 선택적으로 통과시키는 하프메탈로 이루어질 수 있다. 제1게이트 전극(310)에 소정의 제1문턱전압(Vth1)이 인가되면 제1채널(320)의 메인 스핀전자는 제2방향의 스핀전자로 된다. 제2게이트 전극(370)에 소정의 제2문턱전압(Vth2)이 인가되면 제2채널(360)의 메인 스핀전자는 제2방향의 스핀전자로 된다.
소스(330) 및 드레인(340) 사이에 제1전압(V1)을 인가하면, 소스(330)로부터 전자가 주입되어서 제1채널(320) 및 제2채널(360)을 통해서 드레인(350)으로 스핀전자가 이동한다.
소스(330)로부터 드레인(340) 사이의 저항은 소스(330) 및 제1채널(320)과, 드레인(340) 및 제2채널(360) 사이의 저항의 합으로 볼 수 있다. 소스(330) 및 제1채널(320) 사이의 전자스핀이 반평행일 때의 제1저항(R1)과 평행일 때의 제2저항(r1)이라 하고, 드레인(340) 및 제1채널(320) 사이의 전자스핀이 반평행일 때의 제3저항(R2)과 평행일 때의 제4저항(r2)인 경우, 소스(330) 및 드레인(340) 사이의 저항은 제1저항(R1)과 제3저항(R2)의 합이 된다. 제1전압원(390)의 저항(392)은 제2저항(r1)과 제4저항(r4)의 합 보다 크고, 제1저항(R1) 및 제4저항(r2)의 합이나, 제2저항(r1) 및 제3저항(R2)의 합 보다 작게 형성된다.
다시 도 8을 참조하면, 소스(330) 및 드레인(340) 사이에 소정의 제1전압(V1), 예컨대 1 V 전압을 인가하고, 제1게이트전극(310) 및 제2게이트전극(370)에 그라운드 전압을 인가한다. 소스(330)로부터 드레인(340)으로 흐르는 제1전류는 제1저항(R1) 및 제3저항(R3)의 합으로부터 제1전압원(390)으로부터 흐르는 제2전류 보다 낮게 되므로, 출력라인(280)에서 검출되는 전류는 제1전압(V1)으로부터의 제2전류가 된다. 제2전류는 제1전류 보다 높다.
제1게이트전극(310)에 제1문턱전압(Vth1) 이상의 제1게이트 전압을 인가하는 경우, 제1채널(320)은 도 9에서 보듯이 채널의 스핀방향이 반전된다. 따라서, 소스(330) 및 드레인(340) 사이의 저항은 제2저항(r1) 및 제3저항(R2)의 합으로 되나, 저항(392) 보다 크므로 출력라인(380)에서는 제2전류가 검출된다. 출력라인(380)은 출력전극으로 칭할 수 있다. 따라서 높은 전류가 검출된다. 제1게이트전극(310) 대신에 제2게이트전극(370)에 제2문턱전압(Vth2) 이상의 제2게이트 전압을 인가하는 경우도, 같은 결과가 나온다.
도 10을 참조하면, 제1게이트전극(310)에 제1문턱전압(Vth1) 이상의 제1게이트 전압을 인가하고, 제2 게이트 전극에 제2문턱전압(Vth2) 이상의 제2게이트 전압을 인가한다. 제1채널(320) 및 제2채널(360)의 통과 전자스핀의 방향이 소스(330) 및 드레인(340)의 메인 전자스핀과 평행하게 형성된다. 따라서, 소스(330) 및 드레인(340) 사이의 저항이 제2저항(r1) 및 제4저항(r4)의 합으로 저항(392) 보다 낮게 되며, 소스(330)로부터의 드레인(340)으로 흐르는 제1전류가 출력라인(280)에서 검출된다. 이 때의 전류값은 제2전류 보다 낮게 전류(Ilow)가 된다.
따라서, 제1게이트 전압 및 제2게이트 전압을 각각 제1입력단자 및 제2입력단자에 전기적으로 연결하고, 출력라인은 출력단자에 전기적으로 연결하며, 도 11과 같은 진리표가 얻어지되므로 본 발명의 실시예에 따른 NAND 논리소자의 작용이 증명된다.
도 12는 본 발명의 실시예에 따른 앤드 논리소자를 보여주는 사시도이다.
도 12를 참조하면, 절연 기판(402) 상에 제1채널(420) 및 제1터널배리어(422)가 적층되어 있다. 제1터널배리어(422) 상에는 소스(430), 제2채널(442) 및 제3채널(452)이 각각 형성되어 있다. 제2채널(442) 상에는 제2터널배리어(444) 및 제1게이트 옥사이드(412)가 형성되며, 제2터널배리어(444) 상에는 제1드레인(440)이 형성되고, 제1게이트 옥사이드(423) 상에는 제1게이트전극(410)이 형성되어 있다. 제3채널(452) 상에는 제3터널배리어(454) 및 제2게이트 옥사이드(472)가 형성되며, 제3터널배리어(454) 상에는 제2드레인(450)이 형성되고, 제2게이트 옥사이드(472) 상에는 제2게이트전극(470)이 형성되어 있다. 제1드레인(440) 및 제2드레인(450)에는 제1전압원(490)이 병렬연결되어 있다. 제1전압원(490) 및 제1드레인(440) 사이에는 출력라인(480)이 연결되어 있다. 참조번호 492는 제1전압원(490) 및 출력라인(480) 사이의 저항이다.
제1채널(420)은 하프메탈로 형성되며, 제1방향의 스핀전자를 통과하도록 자화되어 있다. 제2채널(442) 및 제3채널(452)은 제1방향의 스핀전자를 통과하도록 형성되어 있다.
본 발명의 실시예에 따른 논리소자의 작용을 도면을 참조하여 설명한다.
도 12를 참조하면, 소스(430)에 그라운드 전압을 인가하고, 제1전압원(490)에 제1전압(V1)을 인가하면, 소스(430)로부터 전자가 채널들(420, 442, 452)을 통과하여 드레인 방향으로 흐른다. 소스(430)가 일반 금속으로 형성된 경우, 제1방향의 스핀전자와 제2방향의 스핀전자의 양이 동일하다. 제1방향의 스핀전자가 채널들(420, 442, 452)을 통해서 제1드레인(440) 및 제2드레인(450)으로 흐르고, 이어서 출력라인(480)으로 흐른다. 출력라인(480)에서는 제1전류가 검출된다. 출력라인(480)은 출력전극으로 칭할 수도 있다.
제1게이트전극(410)에 제1문턱전압(Vth1) 이상의 제1게이트 전압(Vg1)을 인가하면, 도 13에서 보듯이 제2채널(442)의 스핀 전자방향이 제1채널(420)의 스핀 전자방향과 반평행이 되나, 제3채널(452)의 스핀전자는 제1채널(420)과 평행이 된다. 따라서, 제1전압원(490)에 제전압(V1)을 인가하면, 소스로부터의 제1방향 스핀전자는 저항이 낮은 제3채널(452)을 통해서 제2드레인(450)으로 흐르며, 출력라인(480)에서는 제1전류가 검출된다.
제1게이트전극(410) 대신에 제2게이트전극(470)에 제2문턱전압(Vth2) 이상의 제2게이트 전압(Vg2)을 인가한 경우에는 소스(430)로부터의 제1방향 스핀전자가 저항이 낮은 제2채널(442)을 통해서 제1드레인(440)으로 흐르며, 출력라인(480)에서는 제1전류가 검출된다.
도 14를 참조함하면, 제1게이트 전극(410) 및 제2게이트전극(470)에 각각 제1문턱 전압(Vth1) 및 제2문턱 전압(Vth2)을 인가하면, 제1채널(442)과 제2채널(452)은 각각 제1방향 스핀전자가 흐르지 않으며, 출력라인(480)에는 제1전압 원(490)으로부터의 전류가 흐르며, 제2전류가 검출된다. 제2전류는 제1전류 보다 크다.
도 15를 참조하면, 제1게이트 전극(410) 및 제2게이트 전극(470)을 각각 제1 제1입력단자 및 제2입력단자에 전기적으로 연결하고, 출력라인(480)은 출력단자에 전기적으로 연결하며, 도 15와 같은 진리표가 얻어지되므로 본 발명의 실시예에 따른 AND 논리소자의 작용이 증명된다.
도 16은 본 발명의 다른 실시예에 따른 노아 논리소자를 보여주는 사시도이다.
도 16을 참조하면, 절연 기판(502) 상에 제1채널(520) 및 제1터널배리어(522)가 적층되어 있다. 제1터널배리어(522) 상에는 소스(530), 제2채널(542) 및 제3채널(552)이 각각 형성되어 있다. 제2채널(542) 상에는 제2터널배리어(544) 및 제1게이트 옥사이드(512)가 형성되며, 제2터널배리어(544) 상에는 제1드레인(540)이 형성되고, 제1게이트 옥사이드(523) 상에는 제1게이트전극(510)이 형성되어 있다. 제3채널(552) 상에는 제3터널배리어(554) 및 제2게이트 옥사이드(572)가 형성되며, 제3터널배리어(554) 상에는 제2드레인(550)이 형성되고, 제2게이트 옥사이드(572) 상에는 제2게이트전극(570)이 형성되어 있다. 제1드레인(540) 및 제2드레인(550)에는 제1전압원(590)이 병렬연결되어 있다. 제1전압원(590) 및 제1드레인(540) 사이에는 출력라인(580)이 연결되어 있다. 참조번호 492는 제1전압원(590) 및 출력라인(580) 사이의 저항이다.
제1채널(520)은 하프메탈로 형성되며, 제1방향의 스핀전자를 통과하도록 자 화되어 있다. 제2채널(542) 및 제3채널(552)은 제2방향의 스핀전자를 통과하도록 자화되어 있다.
본 발명의 실시예에 따른 논리소자의 작용을 도면을 참조하여 설명한다.
도 16을 참조하면, 소스(530)에 그라운드 전압을 인가하고, 제1전압원(590)에 제1전압(V1)을 인가하면, 소스(530)로부터 전자가 채널들(520, 542, 552)을 통과하여 드레인 방향으로 흐른다. 소스(530)가 일반 금속으로 형성된 경우, 제1방향의 스핀전자와 제2방향의 스핀전자의 양이 동일하다. 제1채널(520)이 제2채널(542) 및 제3채널(552)의 스핀전자와 반평행이므로 소스(530) 및 드레인(540, 550) 사이의 저항이 저항(592) 보다 크게 형성되며, 따라서, 출력라인(580)에서는 제1전압원(590)으로부터의 제1전류가 검출된다.
제1게이트전극(510)에 제1문턱전압(Vth1) 이상의 제1게이트 전압(Vg1)을 인가하면, 도 17에서 보듯이 제2채널(542)의 스핀 전자방향이 제1채널(520)의 스핀 전자방향과 평행이 된다. 따라서, 제1전압원(590)에 제1전압(V1)을 인가하면, 소스(530)로부터의 제1방향 스핀전자는 저항이 낮은 제2채널(542)을 통해서 제1드레인(540)으로 흐르며, 출력라인(580)에서 제2전류가 검출된다. 제2전류는 제1전류 보다 낮은 전류이다.
제1게이트전극(510) 대신에 제2게이트전극(570)에 제2문턱전압(Vth2) 이상의 제2게이트 전압(Vg2)을 인가한 경우에는 소스(530)로부터의 제1방향 스핀전자가 저항이 낮은 제3채널(552)을 통해서 제2드레인(550)으로 흐르며, 출력라인(580)에서 제2전류가 검출된다.도 18을 참조하면, 제1게이트 전극(510) 및 제2 게이트전극(570)에 각각 제1문턱 전압(Vth1) 및 제2문턱 전압(Vth2)을 인가하면, 제1채널(542)과 제2채널(552)은 각각 제1방향 스핀전자가 잘 흐르며, 출력라인(580)에서 제2전류가 검출된다.도 19를 참조하면, 제1게이트 전극(510) 및 제2게이트 전극(570)을 각각 제1 제1입력단자 및 제2입력단자에 전기적으로 연결하고, 출력라인(580)은 출력단자에 전기적으로 연결하며, 도 19와 같은 진리표가 얻어지되므로 본 발명의 실시예에 따른 NOR 논리소자의 작용이 증명된다.
도 20은 본 발명의 다른 실시예에 의한 논리소자(600)를 보여주는 사시도이다.
도 20을 참조하면, 콘트롤 게이트(602) 상에 제3게이트 옥사이드(604)가 형성되어 있다. 제3게이트 옥사이드 상에 제1채널(620) 및 제1터널배리어(622)가 적층되어 있다. 제1터널배리어(622) 상에는 소스(630), 제2채널(642) 및 제3채널(652)이 각각 형성되어 있다. 제2채널(642) 상에는 제2터널배리어(644) 및 제1게이트 옥사이드(612)가 형성되며, 제2터널배리어(644) 상에는 제1드레인(640)이 형성되고, 제1게이트 옥사이드(623) 상에는 제1게이트전극(610)이 형성되어 있다. 제3채널(652) 상에는 제3터널배리어(654) 및 제2게이트 옥사이드(672)가 형성되며, 제3터널배리어(654) 상에는 제2드레인(650)이 형성되고, 제2게이트 옥사이드(672) 상에는 제2게이트전극(670)이 형성되어 있다. 제1드레인(640) 및 제2드레인(650)에는 제1전압원(690)이 병렬연결되어 있다. 제1전압원(690) 및 제1드레인(640) 사이에는 출력라인(680)이 연결되어 있다. 참조번호 692는 제1전압원(690) 및 출력라인(680) 사이의 저항이다.
제1채널(620)은 하프메탈로 형성되며, 제1방향의 스핀전자를 통과하도록 자화되어 있다. 제2채널(642) 및 제3채널(652)은 제1방향의 스핀전자를 통과하도록 형성되어 있다.
콘트롤 게이트(602)에 제3문턱전압 이상의 제3게이트 전압(Vg3)이 인가되면, 제1채널(620)의 스핀전자방향이 반전되어서 제2방향의 스핀전자를 통과시킨다. 이에 따라 제1채널(620)은 제2채널(642) 및 제3채널(652)와 반평행이 되며, 이는 도 16의 논리소자(500)와 같은 노아 논리소자가 된다.
콘트롤 게이트(602)에 제3문턱전압 보다 낮은 제3게이트 전압(Vg3)이 인가되면, 제1채널(620)의 제2채널(642) 및 제3채널(652)와 평행이 되며, 이는 도 12의 논리소자(400)와 같은 앤드 논리소자가 된다.
따라서, 논리소자(600)는 제3게이트 전압(Vg3)에 따라서 앤드 논리소자와 노아 논리소자 사이에서 변경가능한 논리소자가 된다.
본 발명은 도면을 참조하여 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.
도 1은 본 발명의 실시예에 따른 스핀 트랜지스터를 이용한 인버터 회로(100)의 개략적 단면도이다.
도 2 내지 도 5는 도 1의 스핀 트랜지스터의 구동방법을 설명하는 도면이다.
도 6은 도 1의 논리소자의 진리표이다.
도 7은 본 발명의 다른 실시예에 따른 인버터 회로의 구성을 보여주는 단면도이다.
도 8은 본 발명의 실시예에 따른 NAND 회로(300)의 구성을 보여주는 단면도이다.
도 9 및 도 10은 본 발명의 실시예에 따른 NAND 회로(300)의 동작을 설명하는 도면이다.
도 11은 도 8의 논리소자의 진리표이다.
도 12는 본 발명의 실시예에 따른 앤드 논리소자를 보여주는 사시도이다.
도 13 및 도 14는 본 발명의 실시예에 따른 앤드 논리소자의 동작을 설명하는 도면이다.
도 15는 도 12의 앤드 논리소자의 진리표이다.
도 16은 본 발명의 다른 실시예에 따른 노아 논리소자를 보여주는 사시도이다.
도 17 및 도 18은 본 발명의 실시예에 따른 노아 논리소자의 동작을 설명하는 도면이다.
도 19는 도 16의 노아 논리소자의 진리표이다.
도 20은 본 발명의 다른 실시예에 의한 논리소자를 보여주는 사시도이다.

Claims (24)

  1. 게이트 전극;
    상기 게이트 전극 상방에서 스핀분극된 전자를 선택적으로 통과시키는 자성물질의 채널;
    상기 채널 상의 소스;
    상기 소스로부터의 전자가 나가는 드레인 및 출력전극;을 구비하며,
    상기 게이트 전극은 상기 소스로부터 상기 채널로 주입되는 전자를 선택적으로 통과시키기 위하여 상기 채널의 자화상태를 제어하는 스핀 전계효과 트랜지스터를 이용한 논리소자.
  2. 제 1 항에 있어서, 상기 채널은 제1방향으로 스핀분극된 전자를 선택적으로 통과시키며,
    상기 드레인 및 상기 출력전극은 각각 자성물질로 형성되며, 상기 드레인은 상기 제1방향과 반대방향인 제2방향으로 자화되고, 상기 출력전극은 상기 제1방향으로 자화된 스핀 전계효과 트랜지스터를 이용한 논리소자.
  3. 제 2 항에 있어서,
    상기 채널 상의 터널배리어를 더 구비하며,
    상기 소스, 상기 드레인 및 상기 출력전극은 상기 터널 배리어 상에 배치된 스핀 전계효과 트랜지스터를 이용한 논리소자.
  4. 제 2 항에 있어서,
    상기 채널 상부의 제1터널배리어 및 상기 채널 하부의 제2터널배리어를 더 구비하며,
    상기 소스, 상기 드레인 및 상기 출력전극 중 둘은 상기 제1터널배리어 상에 형성되며,나머지 하나는 상기 제2터널배리어 상에 형성된 논리소자.
  5. 제 2 항에 있어서,
    상기 채널은 하프메탈로 형성되며, 상기 제1방향에서 에너지 밴드갭이 형성된 스핀 전계효과 트랜지스터를 이용한 논리소자.
  6. 제 3 항에 있어서
    상기 드레인 및 출력전극은, 각각 상기 터널배리어 상의 강자성층; 및
    상기 강자성층 상의 메탈층;을 구비한 스핀 전계효과 트랜지스터를 이용한 논리소자.
  7. 제 6 항에 있어서
    상기 드레인 및 출력전극은, 각각 상기 강자성층 및 상기 메탈층 사이에 반강자성층을 더 구비한 스핀 전계효과 트랜지스터를 이용한 논리소자.
  8. 제 2 항에 있어서
    상기 게이트 전극에 입력단자가 연결되고, 상기 출력전극에 출력단자가 연결되며,
    상기 게이트전극에 문턱전압이 인가시 상기 채널은 상기 제2방향의 스핀 전자를 통과하도록 반전되어서, 상기 출력단자의 출력전압은 제1전압이며, 상기 입력단자에 그라운드 전압이 인가시 상기 출력단자에는 제2전압이 검출되며, 상기 제2전압은 상기 제1전압 보다 높으며, 상기 논리소자는 인버터회로인 스핀 전계효과 트랜지스터를 이용한 논리소자.
  9. 제 1 항에 있어서,
    상기 채널은 제1채널 및 상기 제1채널 상방의 제2채널을 구비하며, 상기 소스는 상기 제1채널 상에 형성되며, 상기 드레인은 상기 제2채널 상에 형성되며,
    상기 게이트 전극은, 상기 제1채널 하방의 제1 게이트 전극; 및 상기 제2 채널 상방의 제2 게이트 전극;을 구비하며,
    상기 드레인에 연결된 제1전압원;을 구비하며,
    상기 출력전극은 상기 드레인 및 상기 제1전압원 사이에 연결되며,
    상기 소스 및 상기 드레인은 제1방향으로 자화되며, 상기 제1채널 및 제2채널은 상기 제1방향과 반대방향인 제2방향으로 자화된 스핀전자를 통과시키는 스핀 전계효과 트랜지스터를 이용한 논리소자.
  10. 제 9 항에 있어서,
    상기 제1채널 상에서 상기 소스 및 상기 제2채널 하부에 형성된 제1 터널 배리어;
    상기 제2채널 상에서 상기 드레인 및 상기 출력전극 하부에 형성된 제2 터널배리어;를 더 구비한 스핀 전계효과 트랜지스터를 이용한 논리소자.
  11. 제 10 항에 있어서
    상기 제1채널 및 상기 제2채널은 하프메탈로 형성된 스핀 전계효과 트랜지스터를 이용한 논리소자.
  12. 제 11 항에 있어서
    상기 소스 및 상기 드레인은, 각각 상기 터널배리어 상의 강자성층; 및
    상기 강자성층 상의 메탈층;을 구비한 스핀 전계효과 트랜지스터를 이용한 논리소자.
  13. 제 10 항에 있어서
    상기 제1채널 및 제2채널 중 적어도 어느 하나가 상기 제2방향으로 자화된 상태일 때, 상기 소스 및 상기 출력전극 사이에 제1저항이 걸리고,
    상기 제1채널 및 제2채널 모두 제1방향으로 자화된 상태일 때 상기 소스 및 상기 출력전극 사이에 제2저항이 걸리며,
    상기 제1전압원 및 상기 출력전극 사이의 제3저항은, 상기 제1저항 및 상기 제2저항의 값을 가지는 스핀 전계효과 트랜지스터를 이용한 논리소자.
  14. 제 13 항에 있어서
    상기 제1게이트 전극 및 제2게이트 전극은 각각 제1입력단자 및 제2입력단자에 전기적으로 연결되며, 상기 출력전극은 출력단자에 전기적으로 연결되며, 상기 제1게이트 전극 및 상기 제2게이트 전극에 각각 문턱 전압을 인가시 상기 제1채널 및 제2채널은 상기 제1방향 전자스핀을 통과하도록 반전되며, 상기 출력단자에서는 상기 소스로부터의 제1전류가 제1전압으로 검출되며,
    상기 제1게이트 전극 및 상기 제2게이트 전극 중 적어도 하나에 문턱전압 보다 낮은 전압이 인가시 상기 출력단자에서는 상기 제1전압원으로부터의 제2전류가 제2전압으로 검출되며, 상기 제2전압은 상기 제1전압 보다 높으며, 상기 논리소자는 낸드회로인 스핀 전계효과 트랜지스터를 이용한 논리소자.
  15. 제 1 항에 있어서,
    상기 채널은 제1채널이며, 상기 제1채널 상의 제2채널 및 제3채널을 더 구비하며,
    상기 게이트 전극은 상기 제2채널 상의 제1게이트 전극과, 상기 제3채널 상의 제2게이트 전극을 구비하며,
    상기 드레인은 상기 제2채널 및 상기 제3채널 상에 각각 형성된 제1드레인 및 제2드레인을 구비하며,
    상기 소스는 상기 제1 채널 상에서 상기 제2채널 및 상기 제3채널과 이격되게 형성되며,
    상기 제1드레인 및 상기 제2드레인에 병렬연결된 제1전압원;을 구비하며,
    상기 출력전극은 상기 제1전압원 및 상기 제1드레인 사이에 연결된 논리소자.
  16. 제 15 항에 있어서,
    상기 제1채널의 하방에 배치되어 상기 제1채널의 자화방향을 제어하는 제3 게이트 전극을 더 구비하는 논리소자.
  17. 제 15 항에 있어서,
    상기 제1채널 상에서 상기 소스, 상기 제2채널 및 상기 제3채널 하부에 형성된 제1 터널 배리어;
    상기 제2채널 및 상기 제1드레인 사이에 형성된 제2 터널배리어;
    상기 제3채널 및 상기 제2드레인 사이에 형성된 제3 터널배리어;를 더 구비한 스핀 전계효과 트랜지스터를 이용한 논리소자.
  18. 제 15 항에 있어서
    상기 제1채널 내지 상기 제3채널은 하프메탈로 형성된 스핀 전계효과 트랜지스터를 이용한 논리소자.
  19. 제 15 항에 있어서,
    상기 제1채널 내지 상기 제3채널은 동일한 제1방향으로 자화된 논리소자
  20. 제 19 항에 있어서
    상기 제2채널 및 제3채널 중 적어도 어느 하나가 제1방향으로 자화된 상태일 때, 상기 소스 및 상기 출력전극 사이에 제1저항이 걸리고,
    상기 제1채널 및 제2채널 모두 제2방향으로 자화된 상태일 때 상기 소스 및 상기 출력전극 사이에 제2저항이 걸리며,
    상기 제1전압원 및 상기 출력전극 사이의 제3저항은, 상기 제1저항 및 상기 제2저항의 사이의 값을 가지는 스핀 전계효과 트랜지스터를 이용한 논리소자.
  21. 제 20 항에 있어서
    상기 제1게이트 전극 및 제2게이트 전극은 각각 제1입력단자 및 제2입력단자에 전기적으로 연결되며, 상기 출력전극은 출력단자에 전기적으로 연결되며, 상기 제1게이트 전극 및 상기 제2게이트 전극에 각각 문턱전압을 인가하면 상기 제1채널 및 제2채널은 상기 제1방향과 반대 방향인 제2방향의 전자스핀을 통과하도록 반전되며, 상기 제1전압원으로부터의 제1전류는 상기 출력단자에서 제1전압으로 측정되며,
    상기 제1게이트 전극 및 상기 제2게이트 전극 중 적어도 하나에 해당 문턱전압 보다 낮은 전압이 인가시 상기 소스로부터의 제2전류가 상기 출력단자에서 제2전압으로 측정되며, 상기 제1전압은 상기 제2전압 보다 크며, 상기 논리소자는 앤드회로인 스핀 전계효과 트랜지스터를 이용한 논리소자.
  22. 제 15 항에 있어서,
    상기 제1채널은 제1방향으로 자화되고, 상기 제2채널 및 상기 제3채널은 상기 제1방향과 반대방향인 제2방향으로 자화된 논리소자.
  23. 제 22 항에 있어서
    상기 제2채널 및 제3채널 중 적어도 어느 하나가 상기 제1방향으로 자화된 상태일 때, 상기 소스 및 상기 출력전극 사이에 제1저항이 걸리고,
    상기 제1채널 및 제2채널 모두 상기 제2방향으로 자화된 상태일 때 상기 소스 및 상기 출력전극 사이에 제2저항이 걸리며,
    상기 제1전압원 및 상기 출력전극 사이의 제3저항은, 상기 제1저항 및 상기 제2저항의 사이의 값을 가지는 스핀 전계효과 트랜지스터를 이용한 논리소자.
  24. 제 23 항에 있어서
    상기 제1게이트 전극 및 제2게이트 전극은 각각 제1입력단자 및 제2입력단자에 전기적으로 연결되며, 상기 출력전극은 출력단자에 전기적으로 연결되며, 상기 제1게이트 전극 및 상기 제2게이트 전극 중 적어도 하나에 문턱전압을 인가하면 해당 채널은 상기 제1방향의 전자스핀을 통과하도록 반전되며, 상기 소스로 입력된 스핀전자가 상기 출력단자에서 제1전압으로 측정되며,
    상기 제1게이트 전극 및 상기 제2게이트 전극에 해당 문턱전압 보다 낮은 전압이 인가시 상기 출력단자에서 상기 제1전압원으로부터의 전류가 제2전압으로 검출되며, 상기 제2전압은 상기 제1전압 보다 높으며, 상기 논리소자는 노아회로인 스핀 전계효과 트랜지스터를 이용한 논리소자.
KR1020090002719A 2009-01-13 2009-01-13 스핀 전계효과 트랜지스터를 이용한 논리소자 Active KR101598542B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020090002719A KR101598542B1 (ko) 2009-01-13 2009-01-13 스핀 전계효과 트랜지스터를 이용한 논리소자
US12/654,349 US8487358B2 (en) 2009-01-13 2009-12-17 Spin field effect logic devices
JP2010004344A JP5580059B2 (ja) 2009-01-13 2010-01-12 スピン電界効果論理素子
CN201010003917.9A CN101794812B (zh) 2009-01-13 2010-01-13 自旋场效应逻辑装置
CN201410120822.3A CN103915488B (zh) 2009-01-13 2010-01-13 自旋场效应逻辑装置
US13/915,272 US8791515B2 (en) 2009-01-13 2013-06-11 Spin field effect logic devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090002719A KR101598542B1 (ko) 2009-01-13 2009-01-13 스핀 전계효과 트랜지스터를 이용한 논리소자

Publications (2)

Publication Number Publication Date
KR20100083375A KR20100083375A (ko) 2010-07-22
KR101598542B1 true KR101598542B1 (ko) 2016-02-29

Family

ID=42318431

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090002719A Active KR101598542B1 (ko) 2009-01-13 2009-01-13 스핀 전계효과 트랜지스터를 이용한 논리소자

Country Status (4)

Country Link
US (2) US8487358B2 (ko)
JP (1) JP5580059B2 (ko)
KR (1) KR101598542B1 (ko)
CN (2) CN101794812B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20250082834A (ko) 2023-11-30 2025-06-09 포항공과대학교 산학협력단 스핀분극상태의 전기적 제어 방법, 스핀분극상태를 이용한 전기적 스위칭 방법 및 스위치 장치

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199320A (ja) * 2009-02-25 2010-09-09 Tdk Corp シリコンスピン伝導素子の製造方法及びシリコンスピン伝導素子
JP5273810B2 (ja) * 2009-06-22 2013-08-28 独立行政法人科学技術振興機構 トンネル磁気抵抗素子およびスピントランジスタ
KR101016437B1 (ko) * 2009-08-21 2011-02-21 한국과학기술연구원 스핀 축적과 확산을 이용한 다기능 논리 소자
KR101084019B1 (ko) * 2010-05-12 2011-11-16 한국과학기술연구원 상보성 스핀 트랜지스터 논리회로
JP2011243716A (ja) * 2010-05-18 2011-12-01 Toshiba Corp スピントランジスタ及び集積回路
KR101725848B1 (ko) * 2010-10-27 2017-04-11 삼성전자 주식회사 산화막 제거 방법과 이 방법에 사용된 스퍼터링 장치, 산화막 제거 방법을 이용한 전자소자의 제조방법 및 산화막 제거 방법이 적용되어 형성된 전자소자
US8766383B2 (en) * 2011-07-07 2014-07-01 Samsung Electronics Co., Ltd. Method and system for providing a magnetic junction using half metallic ferromagnets
US8988109B2 (en) * 2012-11-16 2015-03-24 Intel Corporation High speed precessionally switched magnetic logic
KR101417956B1 (ko) * 2012-12-05 2014-08-14 한국과학기술연구원 스핀토크를 이용한 측면형 스핀 소자
CN103022345B (zh) * 2012-12-27 2014-09-17 河北工业大学 一种隧穿磁电阻多层膜材料
KR101435549B1 (ko) * 2013-03-14 2014-09-02 한국과학기술연구원 스핀을 이용한 상보성 소자 및 그 구현 방법
JP6037050B2 (ja) * 2013-11-20 2016-11-30 Tdk株式会社 磁気抵抗効果素子、Ｓｐｉｎ−ＭＯＳＦＥＴ、磁気センサ及び磁気ヘッド
JP6436476B2 (ja) * 2014-09-17 2018-12-12 国立大学法人東京工業大学 ５層磁気トンネル接合素子及び磁気メモリ装置
JP6437265B2 (ja) * 2014-10-01 2018-12-12 株式会社東芝 磁気ヘッド、磁気記録再生装置、および磁気ヘッドの製造方法
DE102015221521A1 (de) * 2015-11-03 2017-05-04 Forschungszentrum Jülich GmbH Tunneldiode und -transistor
US9564523B1 (en) * 2015-12-11 2017-02-07 International Business Machines Corporation Non-linear spin-orbit interaction devices and methods for current-to-spin conversion and amplification of spin-polarizations
US10944399B2 (en) 2015-12-24 2021-03-09 Intel Corporation Multi-level spin logic
CN109075210A (zh) * 2016-09-14 2018-12-21 Tdk株式会社 磁阻效应装置以及磁阻效应模块

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060017080A1 (en) 2002-09-05 2006-01-26 Japan Science And Technology Agency Field-effect transistor
WO2006100835A1 (ja) 2005-03-24 2006-09-28 Japan Science And Technology Agency 論理回路および単電子スピントランジスタ
US20080061332A1 (en) 2006-09-08 2008-03-13 Kabushiki Kaisha Toshiba Spin mosfet

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5416431A (en) * 1994-03-21 1995-05-16 At&T Corp. Integrated circuit clock driver having improved layout
JPH0974183A (ja) * 1995-09-05 1997-03-18 Matsushita Electric Ind Co Ltd 回路素子
DE10114963A1 (de) * 2001-03-20 2002-10-02 Infineon Technologies Ag Halbleiterelement mit einem semimagnetischen Kontakt
KR100511077B1 (ko) 2003-03-14 2005-08-30 한국과학기술연구원 하이브리드형 자성체/반도체 스핀소자 및 그 제조방법
WO2004088753A1 (ja) 2003-03-31 2004-10-14 Japan Science And Technology Agency スピン依存伝達特性を有するトンネルトランジスタ及びそれを用いた不揮発性メモリ
US7492022B2 (en) * 2004-02-27 2009-02-17 University Of Iowa Research Foundation Non-magnetic semiconductor spin transistor
US7315041B2 (en) 2004-05-21 2008-01-01 The Regents Of The University Of California Switching devices based on half-metals
US7411235B2 (en) 2004-06-16 2008-08-12 Kabushiki Kaisha Toshiba Spin transistor, programmable logic circuit, and magnetic memory
JP2006237304A (ja) * 2005-02-25 2006-09-07 Osaka Industrial Promotion Organization 強磁性伝導体材料およびその製造方法、並びに磁気抵抗素子、電界効果トランジスタ
JP4528660B2 (ja) * 2005-03-31 2010-08-18 株式会社東芝 スピン注入ｆｅｔ
WO2008005719A2 (en) * 2006-07-07 2008-01-10 The Regents Of The University Of California Spin injector
JP2008047706A (ja) * 2006-08-16 2008-02-28 Nec Lcd Technologies Ltd 半導体回路及びそれを用いた半導体装置
US7993959B2 (en) * 2006-09-14 2011-08-09 The Johns Hopkins University Methods for producing multiple distinct transistors from a single semiconductor
CN101315948B (zh) * 2007-05-29 2010-05-26 中国科学院物理研究所 一种自旋晶体管
JP5157268B2 (ja) * 2007-06-13 2013-03-06 株式会社日立製作所 スピン蓄積磁化反転型のメモリ素子及びスピンｒａｍ
US7936028B2 (en) * 2007-11-09 2011-05-03 Samsung Electronics Co., Ltd. Spin field effect transistor using half metal and method of manufacturing the same
JP2009277857A (ja) * 2008-05-14 2009-11-26 Toshiba Corp 電磁作用によるトランジスタ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060017080A1 (en) 2002-09-05 2006-01-26 Japan Science And Technology Agency Field-effect transistor
WO2006100835A1 (ja) 2005-03-24 2006-09-28 Japan Science And Technology Agency 論理回路および単電子スピントランジスタ
US20080061332A1 (en) 2006-09-08 2008-03-13 Kabushiki Kaisha Toshiba Spin mosfet

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20250082834A (ko) 2023-11-30 2025-06-09 포항공과대학교 산학협력단 스핀분극상태의 전기적 제어 방법, 스핀분극상태를 이용한 전기적 스위칭 방법 및 스위치 장치

Also Published As

Publication number Publication date
CN103915488A (zh) 2014-07-09
US8487358B2 (en) 2013-07-16
CN101794812A (zh) 2010-08-04
KR20100083375A (ko) 2010-07-22
US8791515B2 (en) 2014-07-29
US20100176428A1 (en) 2010-07-15
US20130277722A1 (en) 2013-10-24
CN103915488B (zh) 2017-01-04
CN101794812B (zh) 2014-08-20
JP5580059B2 (ja) 2014-08-27
JP2010166050A (ja) 2010-07-29

Similar Documents

Publication Publication Date Title
KR101598542B1 (ko) 스핀 전계효과 트랜지스터를 이용한 논리소자
JP6438532B2 (ja) スピンフィルタ構造体を含む磁気トンネル接合素子
JP5339468B2 (ja) スピントランジスタ及びその駆動方法
US9276040B1 (en) Majority- and minority-gate logic schemes based on magneto-electric devices
KR100832583B1 (ko) 누설자장을 이용한 스핀 트랜지스터
JP5121793B2 (ja) スピン依存伝達特性を有する電界効果トランジスタ及びそれを用いた不揮発性メモリ
CN108123028B (zh) 巨磁致电阻器件、磁子场效应晶体管和磁子隧道结
CN101140952A (zh) 自旋金属氧化物半导体场效应晶体管
JP2015061045A (ja) スピンｍｏｓｆｅｔ
CN101127352B (zh) 半导体电路以及使用该半导体电路的半导体器件
KR101873695B1 (ko) 스핀필터 구조체를 포함하는 자기 터널 접합 소자
CN108352446B (zh) 磁隧道二极管和磁隧道晶体管
RU2392697C1 (ru) Туннельный магниторезистивный элемент
Inokuchi et al. Reconfigurable characteristics of spintronics-based MOSFETs for nonvolatile integrated circuits
KR20100121942A (ko) 스핀 트랜지스터

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20090113

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20131226

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20090113

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20150529

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20151127

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20160223

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20160224

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20190116

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20190116

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20200120

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20200120

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20210119

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20220119

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20230118

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20240119

Start annual number: 9

End annual number: 9