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KR101576576B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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KR101576576B1
KR101576576B1 KR1020090011970A KR20090011970A KR101576576B1 KR 101576576 B1 KR101576576 B1 KR 101576576B1 KR 1020090011970 A KR1020090011970 A KR 1020090011970A KR 20090011970 A KR20090011970 A KR 20090011970A KR 101576576 B1 KR101576576 B1 KR 101576576B1
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recess
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삼성전자 주식회사
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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 반도체 장치는, 기판 내에 형성된 리세스 트렌치와, 리세스 트렌치의 측벽 하부 및 바닥면을 덮도록 형성되고 제1 두께를 가지는 제1 부위, 및 리세스 트렌치의 측벽 상부를 덮도록 형성되고 제1 두께보다 두꺼운 제2 두께를 가지는 제2 부위를 포함하는 게이트 절연막과, 리세스 트렌치를 매립하는 게이트 전극과, 제1 농도를 가지고 게이트 전극 양측에 배치된 제1 불순물 영역과, 제1 농도보다 큰 제2 농도를 가지고 제2 부위에 상응하도록 제1 불순물 영역 상부에 배치된 제2 불순물 영역을 포함한다.
누설 전류, 게이트 절연막, 리세스 트렌치

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating thereof}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 전기적 특성이 향상된 반도체 장치 및 이의 제조 방법에 관한 것이다.
일반적으로, 비휘발성 반도체 장치, 예를 들어 디스플레이 드라이버 IC(DDI: Display Driver IC)에서는 적어도 12V 이상의 전압에서 동작할 수 있는 고전압용 트랜지스터가 요구된다.
또한, 비휘발성 반도체 장치에는 저전압용 트랜지스터도 요구될 수 있으며, 고전압용 트랜지스터도 사용 전압의 세기나 기능에 따라 리세스 트렌치 채널을 가지는 고전압용 트랜지스터 및 평판 채널을 가지는 고전압용 트랜지스터로 구분될 수 있다.
특히, 리세스 채널을 가지는 고전압용 트랜지스터의 경우 소스/드레인을 구성하는 불순물 영역(junction)의 높은 항복 전압(Breakdown Voltage)을 확보하기 위해서 고농도의 불순물 영역을 저농도의 불순물 영역으로 감싸는 방법이 연구되어 왔다.
또한, 게이트 절연막의 두께 및 위치, 및 불순물 영역의 농도와 위치에 따라 고전압용 리세스 트렌치 트랜지스터의 누설 전류 및 문턱 전압 등 전기적 특성이 달라질 수 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 상기 전기적 특성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 내에 형성된 리세스 트렌치와, 상기 리세스 트렌치의 측벽 하부 및 바닥면을 덮도록 형성되고 제1 두께를 가지는 제1 부위, 및 상기 리세스 트렌치의 측벽 상부를 덮도록 형성되고 상기 제1 두께보다 두꺼운 제2 두께를 가지는 제2 부위를 포함하는 게이트 절연막과, 상기 리세스 트렌치를 매립하는 게이트 전극과, 제1 농도를 가지고 상기 게이트 전극 양측에 배치된 제1 불순물 영역과, 상기 제1 농도보다 큰 제2 농도를 가지고 상기 제2 부위에 상응하도록 상기 제1 불순물 영역 상부에 배치된 제2 불순물 영역을 포함한다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 소자 분리 영역에 의해 분리되어 기판 내에 정의된 제1 영역, 제2 영역, 및 제3 영 역과, 상기 제1 영역에 형성된 리세스 트렌치와, 상기 리세스 트렌치의 측벽 하부 및 바닥면을 덮도록 형성되고 제1 두께를 가지는 제1 부위 및 상기 리세스 트렌치의 측벽 상부를 덮도록 형성되고 상기 제1 두께보다 두꺼운 제2 두께를 가지는 제2 부위를 포함하는 제1 게이트 절연막, 상기 리세스 트렌치를 매립하는 고전압용 리세스 게이트 전극, 제1 농도를 가지고 상기 고전압용 리세스 게이트 전극 양측에 배치된 제1 불순물 영역, 및 상기 제1 농도보다 큰 제2 농도를 가지고 상기 제2 부위에 상응하도록 상기 제1 불순물 영역 상부에 배치된 제2 불순물 영역을 포함하는 고전압용 리세스 채널 트랜지스터와, 상기 기판의 상기 제2 영역 표면 상에 형성되고 상기 제1 두께보다 얇은 제3 두께를 가지는 제2 게이트 절연막, 상기 제2 게이트 절연막 상부에 형성된 저전압용 게이트 전극, 및 상기 저전압용 게이트 전극의 양측에 형성된 제3 불순물 영역을 포함하는 저전압용 평면 채널 트랜지스터와, 상기 기판의 제3 영역에 형성된 고전압용 평면 채널 트랜지스터를 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 내에 리세스 트렌치를 형성하고, 상기 리세스 트렌치의 측벽 하부 및 바닥면을 덮고 제1 두께를 가지는 제1 부위, 및 상기 리세스 트렌치의 측벽 상부를 덮고 상기 제1 두께보다 두꺼운 제2 두께를 가지는 제2 부위를 포함하는 게이트 절연막을 형성하고, 상기 리세스 트렌치를 매립하는 게이트 전극을 형성하고, 제1 농도를 가지고 상기 제1 부위에 상응하도록 상기 게이트 전극 양측에 배치된 제1 불순물 영역 및 상기 제1 농도보다 큰 제2 농도를 가지고 상기 제2 부위에 상응하도록 상기 제1 불순물 영역 상부에 배치된 제2 불순물 영역을 형성하는 것을 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 기판 내에 제1 영역, 제2 영역, 및 제3 영역을 정의하는 소자 분리 영역, 및 상기 제1 영역에 리세스 트렌치를 형성하고, 상기 리세스 트렌치의 측벽 하부 및 바닥면을 덮고 제1 두께를 가지는 제1 부위 및 상기 리세스 트렌치의 측벽 상부를 덮고 상기 제1 두께보다 두꺼운 제2 두께를 가지는 제2 부위를 포함하는 제1 게이트 절연막, 상기 리세스 트렌치를 매립하는 고전압용 리세스 게이트 전극, 제1 농도를 가지고 상기 제1 부위에 상응하도록 상기 고전압용 리세스 게이트 전극 양측에 제1 불순물 영역, 및 상기 제1 농도보다 큰 제2 농도를 가지고 상기 제2 부위에 상응하도록 상기 제1 불순물 영역 상부에 제2 불순물 영역을 포함하는 고전압용 리세스 채널 트랜지스터, 상기 기판의 상기 제2 영역 표면 상에 상기 제1 두께보다 얇은 제3 두께를 가지는 제2 게이트 절연막, 상기 제2 게이트 절연막 상부에 저전압용 게이트 전극, 및 상기 저전압용 게이트 전극의 양측에 제3 불순물 영역을 포함하는 저전압용 평면 채널 트랜지스터, 및 상기 기판의 제3 영역에 고전압용 평면 채널 트랜지스터를 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태 로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대하여 상세히 설명한다. 도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 장치는 소자 분리 영역(107)에 의해 분리되어 기판(100) 내에 정의된 제1 영역(I), 제2 영역(II), 및 제3 영역(III)을 포함한다.
소자 분리 영역(107)은 소자 분리 영역용 트렌치를 예를 들어 STI(Shallow Trench Isolation: STI)용 산화물 또는 FOX(Field Oxide)로 충전하여 형성될 수 있다.
제1 영역(I), 제2 영역(II), 및 제3 영역(III)에는 각각 고전압용 리세스 채널 트랜지스터(105), 저전압용 평면 채널 트랜지스터(205), 및 고전압용 평면 채널 트랜지스터(305)가 배치된다.
여기서, 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나, 폴리이미드(polyimide), 폴리에틸렌 테레프탈레이트(PET: PolyEthylene Terephthalate), 폴리에틸렌 나프탈레이트(PEN: PolyEthylene Naphthalate), 폴리 메틸메타크릴레이트(PMMA: Poly Methyl MethAcrylate), 폴리카보네이트(PC: PolyCarbonate), 폴리에테르술폰(PES), 폴리에스테르(Polyester) 등의 가요성 플라스틱 기판일 수 있다.
고전압용 리세스 채널 트랜지스터(105)는 기판(100) 표면으로부터 기판(100) 내부로 리세스된 리세스 트렌치(110), 기판(100)의 표면과 리세스 트렌치(110)의 측벽 및 바닥면에 형성되고 제1 두께(d1)를 가지는 제1 부위(121) 및 제1 두께(d1)보다 두꺼운 제2 두께(d2)를 가지는 제2 부위(130)를 가지는 제1 게이트 절연막(15, 75, 121, 130), 제1 게이트 절연막(15, 75, 121, 130) 상에 형성되어 리세스 트렌치(110)를 충전시키는 고전압용 리세스 게이트 전극(140), 제1 농도를 가지고 고전압용 리세스 게이트 전극(140)의 양측에 배치된 제1 불순물 영역(150)과 제1 농도보다 큰 제2 농도를 가지고 제2 부위(130)에 상응하도록 제1 불순물 영역(150) 상부에 배치된 제2 불순물 영역(160)으로 구성된 소스/드레인을 포함한다.
리세스 트렌치(110)는 고전압용 리세스 채널 트랜지스터(105)의 채널 길이가 충분하도록 소정의 깊이(h1)로 형성할 수 있다. 리세스 트렌치(110)의 깊이(h1)는 소자 분리 영역(107)보다 얕거나 동일할 수 있다.
제1 게이트 절연막(15, 75, 121, 130)은 상술한 바와 같이 제1 부위(121), 제2 부위(130) 및 제3 부위(15, 75)를 포함한다. 제1 게이트 절연막 제1 부위(121)는 리세스 트렌치(110)의 측벽 하부 및 바닥면을 덮도록 형성되고, 제1 게이트 절연막 제2 부위(130)는 리세스 트렌치(110)의 측벽 상부를 덮도록 형성된다. 제1 게이트 절연막 제3 부위(15, 75)는 기판(100)의 표면 상에 형성될 수 있다.
제1 게이트 절연막 제1 부위(121)는 제1 두께(d1)로 형성될 수 있고, 제1 게이트 절연막 제2 부위(130)는 제1 두께(d1)보다 두꺼운 제2 두께(d2)로 형성될 수 있다. 고전압용 리세스 채널 트랜지스터(105)의 전기적 특성을 고려하여, 제1 두께(d1)는, 예를 들어 200 ~ 300Å일 수 있고, 제2 두께(d2)는, 예를 들어 0.1 ~ 0.2㎛일 수 있다.
제1 게이트 절연막 제1 부위(121)는 산화막으로 이루어질 수 있고, 질화물과의 식각 선택비가 있는 한 산질화막도 사용될 수 있다. 제1 게이트 절연막 제1 부위(121)는 예를 들어 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전 절연막, 이들의 조합물 또는 이들이 차례로 적층된 적층막등이 사용될 수 있다. 고유전 절연막은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 예로 들수 있다.
제1 게이트 절연막 제2 부위(130)는 리세스 트렌치(110)의 측벽 상부에 형성된 제1 게이트 절연막 제2 부위 예비부(1150) 및 제1 게이트 절연막 제2 부위 예비부(1150) 상의 고전압용 절연막(120)을 포함한다. 여기서, 제1 게이트 절연막 제2 부위 예비부(1150)는 소자 분리 영역(107)에 충전된 물질과 동일한 절연물로 이루어질 수 있다. 고전압용 절연막(120)은 제1 게이트 절연막 제1 부위(121)와 동일한 물질로 이루어질 수 있다.
한편, 제1 게이트 절연막 제3 부위(15, 75)는 기판(100) 표면 상에 형성되며 제1 두께(d1)보다 두꺼운 두께를 가질 수 있다.
고전압용 리세스 채널 트랜지스터(105)의 항복 전압 및 문턱 전압 등의 전기적 특성을 고려하여, 기판(100)의 표면으로부터 제1 게이트 절연막 제2 부위(130)의 최하부까지의 깊이(h3) 대 기판(100)의 표면으로부터 리세스 트렌치(110)의 바닥면까지의 깊이(h1)의 비는 0.65 ~ 0.8일 수 있다. 이에 대해서는 이후에 상세히 설명한다.
고전압용 리세스 게이트 전극(140)은 리세스 트렌치(110)를 매립하도록 제1 게이트 절연막(15, 75, 121, 130) 상에 형성된다. 고전압용 리세스 게이트 전극(140)은 리세스 트렌치(110)를 전부 충전하고, 일부는 기판(100) 상부로 돌출될 수 있다.
고전압용 리세스 게이트 전극(140)은 폴리 실리콘으로 이루어지거나 폴리 실리콘 및 텅스텐과 금속 물질이 적층되어 형성될 수 있다. 폴리 실리콘 상에는 N형 또는 P형 불순물이 도핑될 수 있다. P형 불순물로서 예를 들어 붕소(B), 붕소 불화물(BF2), 인듐(In) 등이 사용될 수 있고, N형 불순물로서 예를 들어 인(P) 또는 비소(As) 등이 사용될 수 있다.
고전압용 리세스 게이트 전극(140)의 양측의 기판(100) 내에는 제1 농도를 가지는 제1 불순물 영역(150), 및 제1 농도보다 큰 제2 농도를 가지고 제1 게이트 절연막 제2 부위(130)에 상응하도록 제1 불순물 영역(150) 상부에 배치된 제2 불순물 영역(160)으로 구성된 소스/드레인을 포함한다. 예를 들어 제1 불순물 영역(150)에는 N- 불순물이 이온 주입 될 수 있고, 제2 불순물 영역(160)에는 N+ 불순물이 이온 주입될 수 있다. 리세스 게이트 전극(140)의 일측에 형성된 제1 불순물 영역(150) 및 제2 불순물 영역(160)이 소스로 정의될 경우 타측에 형성된 불순물 영역들은 드레인으로 정의될 수 있다.
제1 불순물 영역(150)의 최하부는 제1 게이트 절연막 제1 및 제2 부위(121, 130)의 경계보다 상부에 배치될 수 있다. 즉, 제1 불순물 영역(150)은 제1 게이트 절연막(15, 75, 121, 130) 중 상대적으로 얇은 두께(d1)를 가지는 제1 부위(121)에 인접하게 배치될 수 있다. 이 경우 드레인 포화 전류 특성이 향상될 수 있다.
제2 불순물 영역(160)의 최하부는 제1 게이트 절연막 제1 및 제2 부위(121, 130)의 경계보다 상부에 배치된다. 즉, 제2 불순물 영역(160)은 제1 게이트 절연막(15, 75, 121, 130) 중 상대적으로 두꺼운 두께(d2)를 가지는 제2 부위(130)에만 인접하게 배치되고 제1 게이트 절연막 제1 부위(121)와 이격되도록 배치된다. 항복 전압 및 문턱 전압 등의 전기적 특성을 고려하여 제1 게이트 절연막 제1 및 제2 부위(121, 130)의 경계와 제2 불순물 영역(160)의 최하부의 이격 거리(h2)는 0.32 ~ 0.42㎛일 수 있다. 이에 대하여 이후에 상세히 설명한다.
고전압용 리세스 게이트 전극(140)의 양측벽에는 스페이서(170)가 형성될 수 있다. 스페이서(170)는 질화막(SiN) 또는 산화막(SiO2)으로 형성될 수 있다.
저전압용 평면 채널 트랜지스터(205)는 기판의 제2 영역(II) 표면 상에 형성된다. 저전압용 평면 채널 트랜지스터(205)는 제1 두께(d1)보다 얇은 제3 두께(d3)를 가지는 제2 게이트 절연막(85), 제2 게이트 절연막(85) 상부에 형성된 저전압용 게이트 전극(240), 및 저전압용 게이트 전극(240)의 양측에 형성된 제3 불순물 영역(260)을 포함한다.
제2 게이트 절연막(85)은 저전압 특성에 적합하도록 저전압용 산화물로 이루어질 수 있다. 제3 두께(d3)는 저전압 특성을 고려하여 50 ~ 60Å일 수 있다.
저전압용 게이트 전극(240)은 제2 게이트 절연막(85) 상에 형성되고, 기판(100) 내로 리세스되지 않을 수 있다. 저전압용 게이트 전극(240)은 고전압용 리 세스 게이트 전극(140)과 동일한 물질로 이루어질 수 있다.
제3 불순물 영역(260)은 저전압용 게이트 전극(240) 양측의 기판(100) 내에 배치될 수 있다.
제3 불순물 영역(260)의 일측은 저전압용 게이트 전극(240)의 하부와 오버랩될 수 있다. 제3 불순물 영역(260)은 N+ 불순물이 이온 주입되어 형성될 수 있다. 제3 불순물 영역(260)의 불순물 농도는 특별한 제한이 없으며, 제3 불순물 영역(260)에는 N- 불순물이 이온 주입될 수도 있다.
고전압용 리세스 게이트 전극(140)과 마찬가지로 저전압용 게이트 전극(240)의 양측벽에도 스페이서(270)가 형성될 수 있다.
고전압용 평면 채널 트랜지스터(305)는 기판의 제3 영역(III)에 형성된다. 고전압용 평면 채널 트랜지스터(305)는 기판(100)의 표면에 형성된 제3 게이트 절연막(76), 제3 게이트 절연막(76) 상부에 형성된 고전압용 게이트 전극(340), 및 고전압용 게이트 전극(340)의 양측에 형성된 제4 불순물 영역(350, 360)을 포함한다.
평면 채널이 형성되는 고전압용 평면 채널 트랜지스터(305)의 전기적 특성에 적합하도록 제3 게이트 절연막(76)은 제1 두께(d1)와 동일한 두께를 가질 수 있다.
고전압용 게이트 전극(340)은 제3 게이트 절연막(76) 상부에 형성되고, 기판(100) 내로 리세스되지 않을 수 있다. 고전압용 게이트 전극(340)도 고전압용 리세스 게이트 전극(140)과 동일한 물질로 이루어질 수 있다.
제4 불순물 영역(350, 360)은 고전압용 게이트 전극(340) 양측의 기판(100) 내에 배치될 수 있다. 제4 불순물 영역(350, 360)은 제3 농도를 가지는 제4 불순물 영역 제1 부위(350), 및 제3 농도보다 큰 제4 농도를 가지고 제4 불순물 영역 제1 부위(350) 상부에 배치된 제4 불순물 영역 제2 부위(360)를 포함한다.
제4 불순물 영역 제1 부위(350)의 일측은 고전압용 게이트 전극(340)의 하부와 오버랩될 수 있다. 제4 불순물 영역 제2 부위(360)는 고전압용 게이트 전극(340)과 소정 간격 이격되어 배치될 수 있다.
고전압용 리세스 게이트 전극(140)과 마찬가지로 고전압용 게이트 전극(340)의 양측벽에는 스페이서(370)가 형성될 수 있다.
이하, 도 1 및 도 2 내지 도 6을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치의 전기적 특성에 대하여 상세히 설명한다. 도 2 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 전기적 특성을 나타낸 그래프 또는 사진이다.
본 발명의 제1 실시예에 따른 반도체 장치의 전기적 특성을 측정하기 위하여, 리세스 트렌치(110)의 깊이, 리세스 트렌치(110)의 폭, 제1 게이트 절연막 제2 부위(130)의 두께(d2), 제1 불순물 영역(150) 및 제2 불순물 영역(160)의 깊이를 일정하게 하고, 기판(100)의 표면으로부터 제1 게이트 절연막 제2 부위(130)의 최하부까지의 깊이(h3)를 변화시키면서 본 발명의 제1 실시예에 따른 반도체 장치의 전기적 특성을 측정하였다.
여기서, 리세스 트렌치(110)의 깊이, 즉 기판(100)의 표면으로부터 리세스 트렌치(110)의 상기 바닥면까지의 깊이(h1)는 0.75㎛이고, 기판(100)의 표면에서의 리세스 트렌치(110)의 폭은 0.5㎛이고, 제1 게이트 절연막 제2 부위(130)의 두 께(d2)는 0.15㎛이고, 기판(100)으로부터 제1 불순물 영역(150)의 최하부까지의 깊이는 0.38㎛이고, 기판(100)으로부터 제2 불순물 영역(160)의 최하부까지의 깊이는 0.18㎛로 일정하였다. 이와 같은 조건 하에서 기판(100)의 표면으로부터 제1 게이트 절연막 제2 부위(130)의 최하부까지의 깊이(h3)를 점점 증가시키면서 고전압용 리세스 채널 트랜지스터(105)의 전기적 특성을 측정하여 표 1에 나타내었다.
[표 1]
h3[㎛] Vth[V] Idsat
[㎂/ ㎛]		 BV[V] h3/h1 h2[㎛]
s1 0.13 1.904 655 15.8 0.173 -0.05
s2 0.21 1.902 648 16.5 0.28 0.03
s3 0.31 1.896 622 18 0.413 0.13
s4 0.41 1.882 573 19.8 0.547 0.23
s5 0.5 1.873 515 20.6 0.67 0.32
s6 0.6 1.863 478 20.79 0.8 0.42
s7 0.75 2.404 420 20.88 1 0.57
여기서, Vth는 문턱 전압, Idsat은 드레인 포화 전류, BV는 항복 전압을 의미한다.
도 2 및 표 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치에 포함되는 고전압용 리세스 채널 트랜지스터(105)의 문턱 전압(Vth)은 기판(100)의 표면으로부터 제1 게이트 절연막 제2 부위(130)의 최하부까지의 깊이(h3)가 깊어지더라도 큰 변화는 없으나, 기판(100)의 표면으로부터 제1 게이트 절연막 제2 부위(130)의 최하부까지의 깊이(h3)가 너무 깊어져 리세스 트렌치(110)의 깊이와 동일해지면 문턱 전압(Vth)이 급격히 상승하는 불량이 나타남을 확인할 수 있다.
도 3a 내지 도 3f는 표 1의 s1 내지 s6의 충격 이온화(impact ionization) 경향을 나타낸 것이다. 구체적으로 도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 및 도 3f 는 각각 s1, s2, s3, s4, s5, 및 s6의 충격 이온화 정도를 나타낸 SEM(Scanning Electron Microscope) 사진이다. 여기서, 붉은색 계열은 충격 이온화 경향이 큰 것을 의미하고, 청색 계열로 갈수록 충격 이온화 경향이 낮은 것을 의미한다.
도 3a를 참조하면, 제1 게이트 절연막 제1 부위(121)와 제1 게이트 절연막 제2 부위(130)의 경계 부근에 형성된 붉은색 영역 및 주황색 영역을 확인할 수 있다. 또한, 도 3b에서도 제1 게이트 절연막 제1 부위(121)와 제1 게이트 절연막 제2 부위(130)의 경계 부근에 형성된 주황색 영역을 확인할 수 있다. 이에 반해 도 3a로부터 도 3f측으로 갈수록 청색 계열의 영역이 나타나며 충격 이온화 경향이 작아짐을 확인할 수 있다. 즉, s1 및 s2는 충격 이온화 경향이 매우 크며, 즉 s1으로부터 s6측으로 갈수록 충격 이온화 경향이 작아진다. 충격 이온화 경향이 크다는 것은 항복 전압이 작다는 것을 의미하며, s6에서 s1측으로 갈수록 항복 전압 특성이 나빠진다고 예상할 수 있다.
도 4a 내지 도 4f는 표 1의 s1 내지 s6의 터널링(BTBT:Band to Band Tunneling) 경향을 나타낸 것이다. 구체적으로 도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 및 도 4f는 각각 s1, s2, s3, s4, s5, 및 s6의 터널링 정도를 나타낸 SEM(Scanning Electron Microscope) 사진이다. 여기서, 붉은색 계열은 터널링 경향이 큰 것을 의미하고, 청색 계열로 갈수록 터널링 경향이 낮은 것을 의미한다.
도 4a를 참조하면, 제1 게이트 절연막 제1 부위(121)와 제1 게이트 절연막 제2 부위(130)의 경계 부근에 형성된 붉은색 영역 및 주황색 영역을 확인할 수 있다. 불순물 농도가 상대적으로 높은 제2 불순물 영역(160)이 상대적으로 얇은 두께 를 가지는 제1 게이트 절연막 제1 부위(121)에 인접하게 배치되는 경우 터널링 현상이 유발될 확률이 커지며 항복 전압이 작아지는 것을 의미한다. 이에 반해, 도 4a로부터 도 4f로 갈수록 청색 계열의 영역의 면적이 넓어지고, 터널링 현상이 유발될 확률이 작아지고 항복 전압이 커진다.
도 5a 내지 도 5f는 표 1의 s1 내지 s6의 전기장(electric field) 분포를 나타낸 것이다. 구체적으로 도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 및 도 5f는 각각 s1, s2, s3, s4, s5, 및 s6의 전기장 분포를 나타낸 SEM(Scanning Electron Microscope) 사진이다. 여기서, 붉은색 계열은 전기장의 세기가 큰 것을 의미하고, 청색 계열로 갈수록 전기장의 세기가 작은 것을 의미한다.
도 5a를 참조하면, 제1 게이트 절연막 제1 부위(121)와 제1 게이트 절연막 제2 부위(130)의 경계 부근에 형성된 붉은색 영역 및 주황색 영역을 확인할 수 있다. 즉, s1의 경우 전기장이 집중된 영역을 확인할 수 있으며, 이 부위의 항복 전압은 낮을 것으로 예상할 수 있다. 도 5a에서 도 5f로 갈수록 청색 계열의 영역의 면적이 넓어지거나 진해짐을 확인할 수 있다. 즉, s1 에서 s6측으로 갈수록 전기장이 집중되는 영역이 적어지는 것을 확인할 수 있으며 항복 전압은 점점 커질 것으로 예상할 수 있다.
도 6 및 표 1을 참조하면, s1으로부터 s7으로 갈수록 항복 전압은 점점 커지는 것을 확인할 수 있으며, s5 내지 s7에서는 항복 전압이 포화됨을 확인할 수 있다.
문턱 전압(Vth) 및 항복 전압(BV) 등의 전기적 특성을 고려하면, 항복 전압 특성이 양호한 s5 내지 s7 중 문턱 전압 특성(Vth)이 열악한 s7을 제외하면 s5 내지 s6의 범위에서 반도체 장치의 전기적 특성이 양호해짐을 확인할 수 있다.
양호한 전기적 특성을 달성할 수 있도록 기판(100)의 표면으로부터 제1 게이트 절연막 제2 부위(130)의 최하부까지의 깊이 대 기판(100)의 표면으로부터 리세스 트렌치(110)의 바닥면까지의 깊이의 비는 0.67 ~ 0.8일 수 있다. 또한, 제2 불순물 영역(160)의 최하부는 제1 게이트 절연막 제1 및 제2 부위(121, 130)의 경계보다 상부에 배치될 수 있다. 구체적으로, 제1 게이트 절연막 제1 및 제2 부위(121, 130)의 경계와 제2 불순물 영역(160)의 최하부의 이격 거리는 0.32 ~ 0.42㎛일 수 있다. 즉, 제2 불순물 영역(160)의 최하부는 우수한 전기적 특성을 달성하기 위하여 상대적으로 두꺼운 제2 두께(d2)를 가지는 제1 게이트 절연막 제2 부위(130)에 상응하도록 배치될 수 있다.
이하, 도 1 및 도 7 내지 도 20을 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대하여 상세히 설명한다. 도 7 내지 도 20은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 공정 단계별로 나타낸 단면도이다. 이하의 실시예들에서는 이전의 실시예와 동일한 구성 요소에 대해서는 동일한 참조 번호를 부여하고, 설명을 생략하거나 간략화한다.
도 7을 참조하면, 기판(100) 상에 패드 산화막(10)을 형성한다. 패드 산화막(10)은 예를 들어 산화 공정(oxidation process)으로 형성할 수 있으며, 약 400℃의 온도에서 형성된 MTO(Medium Temperature Oxide)막으로 형성될 수 있다. 패드 산화막(10)은 약 100Å의 두께로 형성할 수 있다.
패드 산화막(10) 상부에는 마스크막(20, 30)이 형성될 수 있다. 마스크막(20, 30)은 예를 들어 화학 기상 증착법에 의해 형성할 수 있으며, 예를 들어, SiN 및 SiON 등을 적층하여 형성할 수 있다.
이어서, 패드 산화막(10) 및 마스크막(20, 30)을 패터닝하고, 이 패턴을 식각 마스크로 이용하여 기판(100)을 식각하여 소자 분리 영역용 예비 트렌치(103)를 형성한다. 이에 따라 기판(100) 내에 제1 영역(I), 제2 영역(II), 및 제3 영역(III)이 형성될 영역이 정의된다.
이어서, 도 8을 참조하면, 포토레지스트 패턴(미도시)을 이용하여 패드 산화막(10) 및 마스크막(20, 30)을 패터닝하여 리세스 트렌치(110)가 형성될 영역을 정의하고, 소자 분리 영역용 예비 트렌치(103) 및 기판(100)을 동시에 식각하여 소자 분리 영역용 트렌치(105) 및 리세스 트렌치(110)를 동시에 형성한다. 소자 분리 영역용 트렌치(105)는 기판(100) 내에 제1 영역(I), 제2 영역(II), 및 제3 영역(III)을 정의한다. 리세스 트렌치(110)는 제1 영역(I)에 형성될 수 있다. 소자 분리 영역용 예비 트렌치(103)를 형성한 후 이를 추가 식각하여 소자 분리 영역용 트렌치(105) 및 리세스 트렌치(110)를 동시에 형성함으로써 리세스 트렌치(110)와 소자 분리 영역용 트렌치(105) 사이에 규소 펜스(Si fence)가 발생하는 것을 방지할 수 있다. 또한, 이 경우 소자 분리 영역용 트렌치(105)의 깊이가 리세스 트렌치(110)의 깊이보다 깊어져서 분리된 영역간의 커플링 현상이 감소할 수 있다.
이어서, 도 9를 참조하면, 리세스 트렌치(110) 및 소자 분리 영역용 트렌치(105)에 동시에 절연층(1110)을 충전한다. 구체적으로 기판(100) 및 리세스 트렌 치(110) 및 소자 분리 영역용 트렌치(105)에 STI(Shallow Trench Isolation: STI)용 절연막 또는 FOX(Field Oxide)를 충전하고 화학기계적 평탄화(CMP: Chemical Mechanical Planarization)하여 소자 분리 영역(107) 및 절연막(1110)이 충전된 리세스 트렌치(110)를 형성한다. 이 경우 마스크막(20, 30)이 함께 제거될 수 있다.
이어서, 도 10을 참조하면, 제1 영역(I), 제2 영역(II), 및 제3 영역(III)에 불순물 이온을 주입하여 웰(well)(미도시)을 형성할 수 있다. 이어서, 패드 산화막(10) 상에 예를 들어 SiN 및 SiON으로 이루어진 하드 마스크막(40, 50)을 전면 증착하고, 리세스 트렌치(110)의 폭(w1)보다 작은 폭(w2)을 가지는 개구부(45)를 형성한다.
이어서, 도 10 및 도 11을 참조하면, 개구부(45)의 폭(w2)에 상응하는 폭으로 충전된 절연막(1110)을 리세스 트렌치(110)의 깊이보다 작은 제1 깊이(h4)로 제거하고, 하드 마스크막(40, 50) 및 제1 깊이(h4)로 제거된 절연막(1120) 상에 질화막(60)을 형성한다. 질화막(60)은 예를 들어 100 ~ 200Å의 두께로 형성될 수 있다.
이어서, 도 11 및 도 12를 참조하면, 질화막(60)을 에치백한다. 이에 따라 절연막(1130)의 바닥면은 노출된다. 질화막(62)은 하드 마스크막(40, 50)과 패드 산화막(10)의 측벽 및 절연막(1130) 내에 형성된 내측벽에만 잔류한다. 또한, 기판(100) 상의 질화막(60)도 제거된다.
이어서, 도 12 및 도 13을 참조하면, 질화막(62) 및 하드 마스크막(40, 50)을 식각 마스크로 이용하여 바닥면이 노출된 절연막(1130)의 하부 영역을 식각하여 리세스 트렌치(110)의 바닥면 일부 및 측벽에만 절연막(1140)을 잔류시킨다. 질화막(62)은 절연막(1130)과 높은 식각 선택비를 가지므로 식각되지 않으며, 질화막(62)에 의해 커버된 리세스 트렌치(110)의 측벽에 위치하는 절연막(1140)도 식각되지 않는다. 이 경우 식각은 건식 식각을 이용하여 이방성 식각하므로 개구부(45)의 폭(w2)보다 외측에 위치하는 절연막(1140)들은 질화막(62)에 의해 직접 커버되지 않더라도 식각되지 않고 잔류한다.
이어서, 도 13 및 도 14를 참조하면, 질화막(62)을 식각 마스크로 이용하여 리세스 트렌치(110)의 측벽 하부의 절연막(1140)을 습식 식각한다. 습식 식각에 의해 등방성 식각이 이루어지므로 질화막(62)에 의해 직접 커버된 제2 부위 예비부(1150)를 제외한 절연막(1140)은 전부 제거된다. 이어서, 하드 마스크막(40, 50) 중 상부 하드 마스크막(50)을 제거한다.
이어서, 도 14 및 도 15를 참조하면, 하드마스크막(40) 및 질화막(62)을 식각하여 제거한다.
이어서, 도 15 및 도 16을 참조하면, 제2 영역(II) 및 제3 영역(III)의 패드 산화막(10)을 제거하고 제1 영역(I)의 패드 산화막(15)만 잔류시킨다.
이어서, 도 16 및 도 17을 참조하면, 기판(100) 표면, 제2 부위 예비부(1150), 및 리세스 트렌치(110) 측벽 하부 및 바닥면을 덮도록 제1 두께(d1)로 고전압용 절연막(70, 75, 76, 120, 121)을 형성한다. 제1 영역(I)에서, 고전압용 절연막(70, 75, 76, 120, 121)은 패드 산화막(15) 상에 형성된다. 고전압용 절연막(70, 75, 76, 120, 121)은 화학 기상 증착법에 의해 형성될 수 있다. 이에 따라 리세스 트렌치(110) 측벽 하부 및 바닥면을 덮고 제1 두께(d1)를 가지는 제1 부위(121), 및 리세스 트렌치(110)의 측벽 상부를 덮고 제1 두께(d1)보다 두꺼운 제2 두께(d2)를 가지는 제2 부위(130)를 포함하는 제1 게이트 절연막(15, 75, 121, 130)이 형성된다. 제1 영역(I)의 기판(100) 상에는 패드 산화막(15)이 형성되어 있었으므로 제1 영역(I)의 기판(100) 표면 상의 고전압용 절연막(15, 70)의 두께는 제3 영역(III)의 기판(100) 표면 상의 고전압용 절연막(70)의 두께보다 두꺼울 수 있다. 제3 영역(III)의 기판(100) 표면 상의 고전압용 절연막(70)의 두께는 리세스 트렌치(110) 내의 제1 게이트 절연막 제1 부위(121)의 두께(d1)와 동일하다.
이어서, 도 17 및 도 18을 참조하면, 제2 영역(II)의 고전압용 절연막(70)을 제거하여 제1 영역(I) 및 제3 영역(II)의 기판(100)의 표면 및 리세스 트렌치(110) 내부에만 고전압용 절연막(75, 76, 120, 121)을 잔류시킨다.
이어서, 도 18 및 도 19를 참조하면, 제2 영역(II)에 제3 두께(d3)로 저전압용 절연막으로 이루어진 제2 게이트 절연막(85)을 형성한다. 제2 게이트 절연막(85)의 제3 두께(d3)는 고전압용 절연막(75)의 제1 두께(d1)보다 얇을 수 있다. 저전압용 절연막(85)은, 예를 들어 열산화법(thermal oxidation)에 의해 형성할 수 있다.
이어서, 도 19 및 도 20을 참조하면, 고전압용 절연막(75, 76) 및 제2 게이트 절연막(85) 상에 도전성 물질(90)을 증착한다. 이 경우, 도전성 물질(90)은 리세스 트렌치(110) 내에도 충전된다.
마지막으로, 도 20 및 도 1을 참조하면, 도전성 물질(90)을 패터닝하여 제1 영역(I)에 고전압용 리세스 게이트 전극(140), 제2 영역(II)에 저전압용 게이트 전극(240), 및 제3 영역(III)에 고전압용 게이트 전극(340)을 형성한다. 이어서, 제1 영역(I)의 고전압용 리세스 게이트 전극(140) 양측에 제1 농도를 가지는 제1 불순물 영역(150)을 형성한다. 제1 불순물 영역(150)은 제1 게이트 절연막 제1 부위(121)에 상응하도록 형성할 수 있다. 이어서, 제1 영역(I)의 고전압용 리세스 게이트 전극(140), 제2 영역(II)의 저전압용 게이트 전극(240), 및 제3 영역(III)의 고전압용 게이트 전극(340)의 각 측벽 양측에 스페이서(170, 270, 370)를 형성한다.
이어서, 제1 영역(I)의 고전압용 리세스 게이트 전극(140), 제2 영역(II)의 저전압용 게이트 전극(240), 및 제3 영역(III)의 고전압용 게이트 전극(340)의 각 스페이서(170, 270, 370) 양측에 불순물을 이온 주입하여 각각 제2 불순물 영역(160), 제3 불순물 영역(260), 및 제4 불순물 영역(350, 360)을 형성할 수 있다.
이하, 도 1, 도 21 내지 도 24를 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법에 대하여 상세히 설명한다. 도 21 내지 도 24는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 21을 참조하면, 기판(100) 상에 패드 산화막(10), 및 식각 속도 제어막(21, 31, 41)을 순차로 형성한다. 식각 속도 제어막(21, 31, 41)은 식각 선택비가 서로 다른 두 종류 이상의 물질이 적층되어 형성될 수 있다.
식각 속도 제어막(21, 31, 41)은, 예를 들어 식각 속도 제어 제1 질화막(21), 식각 속도 제어 산화막(31), 및 식각 속도 제어 제2 질화막(41)이 연속으 로 증착되어 형성될 수 있다. 식각 속도 제어 제1 질화막(21)과 식각 속도 제어 제2 질화막(41)은 동일한 물질, 예를 들어 SiN으로 이루어질 수 있다. 식각 속도 제어 제1 질화막(21)은 기판(100)과 식각 선택비를 가질 수 있다. 식각 속도 제어 제1 질화막(21), 식각 속도 제어 산화막(31)은 이전 실시예의 마스크막(20, 30)에 상응한다.
이어서, 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여, 식각 속도 제어 제2 질화막(41)을 패터닝하여 소자 분리 영역용 트렌치(도 24의 105 참조)가 형성될 제1 개구부(42)를 형성한다. 이에 따라 기판(100) 내에 제1 영역(I), 제2 영역(II), 및 제3 영역(III)이 형성될 영역이 정의된다.
이어서, 도 22를 참조하면, 포토레지스트 패턴에 제2 개구부(43)가 형성될 영역을 추가로 정의하고 포토레지스트 패턴을 식각 마스크로 이용하여 식각 속도 제어 제2 질화막(41)을 식각하여 제2 개구부(43)를 형성하고, 이미 형성된 제1 개구부(42)의 식각 속도 제어 산화막(31) 및 식각 속도 제어 제1 질화막(21)을 식각하여 제1 개구부(42)의 깊이를 깊게 한다. 이 경우 제2 개구부(43)의 형성과 제1 개구부(42)의 깊이 증가 공정은 동시에 수행한다.
이어서, 도 23을 참조하면, 도 22의 포토레지스트 패턴을 이용하여 식각 공정을 계속하여 패드 산화막(10) 및 기판(100)을 식각하여 소자 분리 영역용 예비 트렌치(103)를 형성한다. 이 경우 제2 개구부(43)의 식각 속도 제어 산화막(31)도 식각되어 제거된다. 이 경우 식각 속도 제어 제2 질화막(41)도 일부 제거되어 두께가 감소할 수는 있으나, 제2 개구부(43)의 기판(100)은 식각되지 않는다. 이는 기 판(100)과 식각 속도 제어 제2 질화막(41)의 식각 선택비가 크기 때문으로, 기판(100)을 식각하여 소자 분리 영역용 예비 트렌치(103)를 형성하는 동안 제2 개구부(43)에 의해 노출된 식각 속도 제어 제2 질화막(41)은 식각 선택비에 의해 거의 식각되지 않는다. 이에 따라 이후에 형성될 소자 분리 영역용 트렌치(105)를 리세스 트렌치(110)에 비해 깊게 형성할 수 있다.
이어서, 도 24를 참조하면, 제2 개구부(43)의 식각 속도 제어 제1 질화막(21)을 제거하고, 제1 개구부(42) 및 제2 개구부(43)를 동시에 식각한다. 이에 따라, 제1 개구부(42) 하부에는 소자 분리 영역용 트렌치(105)가 형성되고, 제2 개구부(43) 하부에는 리세스 트렌치(110)가 형성된다. 이 경우 소자 분리 영역용 트렌치(105) 및 리세스 트렌치(110)를 동시에 형성함으로써, 소자 분리 영역용 트렌치(105) 및 리세스 트렌치(110) 사이에 규소 펜스가 형성되는 것을 방지할 수 있다.
이어서, 식각 속도 제어 제2 질화막(41)을 제거한다.
이어서, 도 8 내지 도 20에서 설명한 공정을 이용하여, 도 1에 도시한 반도체 장치를 완성한다.
이하, 도 25 내지 도 36을 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 상세히 설명한다. 도 25 내지 도 36은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 25을 참조하면, 본 실시예에서는 소자 분리 영역(107)을 먼저 형성하여 기판(100) 내에 제1 영역(I), 제2 영역(II), 및 제3 영역(III)을 정의한다. 이전 실시예에서는 리세스 트렌치(도 8의 110 참조)와 소자 분리 영역용 트렌치(도 8의 105 참조)를 동시에 형성하였으나, 본 실시예에서는 리세스 트렌치를 형성하기 이전에 먼저 소자 분리 영역(107)을 형성한다.
이어서, 기판(100) 상부에 예를 들어 산화 공정을 이용하여 패드 산화막(10)을 형성한다.
이어서, 도 26를 참조하면, 패드 산화막(10) 상부에 마스크막(20, 30)을 형성하고 패터닝하여, 제1 영역(I)에 리세스 트렌치(도 29의 114 참조)가 형성될 영역을 정의한다.
이어서, 마스크막(20, 30)을 식각 마스크로 이용하여 제2 깊이(h5)로 예비 리세스 트렌치(112)를 형성한다. 예비 리세스 트렌치(112)의 제2 깊이(h5)는 리세스 트렌치의 깊이보다 작게 형성한다.
이어서, 도 27을 참조하면, 기판(100) 표면 및 예비 리세스 트렌치(112) 상에 예비 절연막(1112, 1150, 1152)을 콘포말(conformal)하게 형성한다. 예비 절연막(1112, 1150, 1152)은 MTO(Medium Temperature Oxide)막을 성장시키거나 화학 기상 증착법에 의해 형성될 수 있다.
이어서, 도 27 및 도 28를 참조하면, 예비 절연막(1112, 1150, 1152)을 에치백하여, 예비 리세스 트렌치(112)의 바닥면 및 기판(100)의 표면에 위치한 예비 절연막(1112, 1150)을 제거하고 예비 리세스 트렌치(112)에만 예비 절연막(1152)을 잔류시킨다.
이어서, 도 28 및 도 29를 참조하면, 마스크막(20, 30)을 식각 마스크로 이 용하여 예비 리세스 트렌치(112)의 바닥면을 식각하여 리세스 트렌치(114)를 형성한다. 이 경우 리세스 트렌치(114)의 측벽 상부에는 예비 절연막(1152)이 잔류한다.
이어서, 도 29 및 도 30을 참조하면, 마스크막(20, 30)을 제거한다.
이어서, 도 30 및 도 31을 참조하면, 포토레지스트 패턴(미도시)을 이용하여 제2 영역(II) 및 제3 영역(III)의 패드 산화막(10)을 제거한다. 이에 따라 제1 영역(I)에는 패드 산화막(15)이 잔류한다.
이어서, 도 31 및 도 32을 참조하면, 기판(100) 표면, 패드 산화막(15), 제2 부위 예비부(1150), 리세스 트렌치(114) 측벽 하부 및 바닥면을 덮도록 고전압용 절연막(70, 75, 76, 120, 121)을 형성한다. 고전압용 절연막(70, 75, 76, 120, 121)은 이전 실시예와 동일한 방식을 이용하여 동일한 두께로 형성될 수 있다.
이어서, 도 32 및 도 33를 참조하면, 제2 영역(II)의 고전압용 절연막(70)을 제거하여 제1 영역(I) 및 제3 영역(II)의 기판(100)의 표면 및 리세스 트렌치(114) 내부에만 고전압용 절연막(75, 76, 120, 121)을 잔류시킨다.
이어서, 도 33 및 도 34을 참조하면, 제2 영역(II)에 저전압용 절연막으로 이루어진 제2 게이트 절연막(85)을 형성한다. 제2 게이트 절연막(85)의 형성 방법 및 두께 등은 이전 실시예와 동일하다.
이어서, 도 34 및 도 35을 참조하면, 고전압용 절연막(75, 76) 및 제2 게이트 절연막(85) 상에 도전성 물질(90)을 증착한다.
마지막으로, 도 35 및 도 36을 참조하면, 도전성 물질(90)을 패터닝하여 제1 영역(I)에 고전압용 리세스 게이트 전극(140), 제2 영역(II)에 저전압용 게이트 전극(240), 및 제3 영역(III)에 고전압용 게이트 전극(340)을 형성한다. 본 실시예의 경우 제1 영역(I)의 리세스 트렌치(114)의 측벽 상부에 예비 절연막(1152)이 콘포말하게 형성된 점 및 리세스 트렌치(114)의 깊이가 소자 분리 영역(107)과 실질적으로 동일한 점을 제외하고는 이전 실시예의 반도체 장치의 구조와 동일하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 2 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 전기적 특성을 나타낸 그래프 또는 사진이다.
도 7 내지 도 20은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 21 내지 도 24는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 25 내지 도 36은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 공정 단계별로 나타낸 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
100: 기판 110: 리세스 트렌치
120: 게이트 절연막 제1 부위 130: 게이트 절연막 제2 부위
140: 고전압용 리세스 게이트 전극
150: 제1 불순물 영역 160: 제2 불순물 영역
240: 저전압용 게이트 전극 340: 고전압용 게이트 전극

Claims (27)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 소자 분리 영역에 의해 분리되어 기판 내에 정의된 제1 영역, 제2 영역, 및 제3 영역;
    상기 제1 영역에 형성된 리세스 트렌치;
    상기 리세스 트렌치의 측벽 하부 및 바닥면을 덮도록 형성되고 제1 두께를 가지는 제1 부위 및 상기 리세스 트렌치의 측벽 상부를 덮도록 형성되고 상기 제1 두께보다 두꺼운 제2 두께를 가지는 제2 부위를 포함하는 제1 게이트 절연막, 상기 리세스 트렌치를 매립하는 고전압용 리세스 게이트 전극, 제1 농도를 가지고 상기 고전압용 리세스 게이트 전극 양측에 배치된 제1 불순물 영역, 및 상기 제1 농도보다 큰 제2 농도를 가지고 상기 제2 부위에 상응하도록 상기 제1 불순물 영역 상부에 배치된 제2 불순물 영역을 포함하는 고전압용 리세스 채널 트랜지스터;
    상기 기판의 상기 제2 영역 표면 상에 형성되고 상기 제1 두께보다 얇은 제3 두께를 가지는 제2 게이트 절연막, 상기 제2 게이트 절연막 상부에 형성된 저전압 용 게이트 전극, 및 상기 저전압용 게이트 전극의 양측에 형성된 제3 불순물 영역을 포함하는 저전압용 평면 채널 트랜지스터; 및
    상기 기판의 제3 영역에 형성된 고전압용 평면 채널 트랜지스터를 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 고전압용 평면 채널 트랜지스터는,
    상기 기판의 상기 제3 영역 표면 상에 형성되고 제1 두께를 가지는 제3 게이트 절연막, 상기 제3 게이트 절연막 상부에 형성된 고전압용 게이트 전극, 및 상기 고전압용 게이트 전극의 양측에 형성된 제4 불순물 영역을 포함하는 반도체 장치.
  8. 제 6항에 있어서,
    상기 제2 불순물 영역의 최하부는 상기 제1 및 제2 부위의 경계보다 상부에 배치되는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 및 제2 부위의 경계와 상기 제2 불순물 영역의 최하부의 이격 거리는 0.32 ~ 0.42㎛인 반도체 장치.
  10. 제 6항에 있어서,
    상기 기판의 표면으로부터 상기 제1 게이트 절연막 제2 부위의 최하부까지의 깊이 대 상기 기판의 표면으로부터 상기 리세스 트렌치의 상기 바닥면까지의 깊이의 비는 0.67 ~ 0.8인 반도체 장치.
  11. 제 6항에 있어서,
    상기 제1 불순물 영역의 최하부는 상기 제1 및 제2 부위의 경계보다 하부에 배치되는 반도체 장치.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 기판 내에 제1 영역, 제2 영역, 및 제3 영역을 정의하는 소자 분리 영역, 및 상기 제1 영역에 리세스 트렌치를 형성하고,
    상기 리세스 트렌치의 측벽 하부 및 바닥면을 덮고 제1 두께를 가지는 제1 부위 및 상기 리세스 트렌치의 측벽 상부를 덮고 상기 제1 두께보다 두꺼운 제2 두께를 가지는 제2 부위를 포함하는 제1 게이트 절연막, 상기 리세스 트렌치를 매립하는 고전압용 리세스 게이트 전극, 제1 농도를 가지고 상기 제1 부위에 상응하도록 상기 고전압용 리세스 게이트 전극 양측에 제1 불순물 영역, 및 상기 제1 농도보다 큰 제2 농도를 가지고 상기 제2 부위에 상응하도록 상기 제1 불순물 영역 상부에 제2 불순물 영역을 포함하는 고전압용 리세스 채널 트랜지스터, 상기 기판의 상기 제2 영역 표면 상에 상기 제1 두께보다 얇은 제3 두께를 가지는 제2 게이트 절연막, 상기 제2 게이트 절연막 상부에 저전압용 게이트 전극, 및 상기 저전압용 게이트 전극의 양측에 제3 불순물 영역을 포함하는 저전압용 평면 채널 트랜지스터, 및 상기 기판의 제3 영역에 고전압용 평면 채널 트랜지스터를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  24. 제 23항에 있어서,
    상기 고전압용 평면 채널 트랜지스터를 형성하는 것은 상기 기판의 상기 제3 영역 표면 상에 상기 제1 두께를 가지는 제3 게이트 절연막, 상기 제3 게이트 절연막 상부에 고전압용 게이트 전극, 및 상기 고전압용 게이트 전극의 양측에 제4 불순물 영역을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  25. 삭제
  26. 제 24항에 있어서,
    상기 제1 게이트 절연막을 형성하는 것은, 상기 리세스 트렌치의 내부 중 측벽 상부에만 제2 부위 예비부를 형성하고, 상기 기판 표면, 상기 제2 부위 예비부, 및 상기 리세스 트렌치 측벽 하부 및 바닥면을 덮도록 고전압용 절연막을 형성하여 상기 제1 부위 및 상기 제2 부위를 형성하는 것을 포함하고,
    상기 고전압용 절연막을 형성한 이후 상기 제2 영역의 상기 고전압용 절연막을 제거하고, 상기 제2 영역에 저전압용 절연막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  27. 제 26항에 있어서,
    상기 고전압용 절연막 및 상기 저전압용 절연막 상에 도전성 물질을 증착하고,
    상기 도전성 물질을 패터닝하여 상기 제1 영역에 상기 고전압용 리세스 게이트 전극, 상기 제2 영역에 저전압용 게이트 전극, 및 상기 제3 영역에 고전압용 게이트 전극을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
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