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KR101575903B1 - 플래시 메모리 소자 및 그 제조 방법 - Google Patents

플래시 메모리 소자 및 그 제조 방법 Download PDF

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KR101575903B1 KR1020080137868A KR20080137868A KR101575903B1 KR 101575903 B1 KR101575903 B1 KR 101575903B1 KR 1020080137868 A KR1020080137868 A KR 1020080137868A KR 20080137868 A KR20080137868 A KR 20080137868A KR 101575903 B1 KR101575903 B1 KR 101575903B1
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Abstract

실시예에 따른 플래시 메모리 소자는 반도체 기판에 형성된 소자분리막 및 활성영역(active area); 상기 활성영역 상에 형성된 메모리 게이트; 상기 메모리 게이트를 포함하는 상기 반도체 기판 상에 형성된 제어 게이트; 및 상기 제어 게이트를 포함하는 상기 반도체 기판에 형성된 공통 소스라인 컨택을 포함하며, 공통 소스라인 컨택이 형성되는 영역의 활성영역인 소스 플레이트는 비트라인의 활성영역과 동일한 간격으로 형성되며, 상기 소스 플레이트에 형성되는 상기 공통 소스라인 컨택은 상기 활성영역을 가로지르는 방향으로 길이가 긴 부팅 컨택(butting contact)으로 형성된 것을 포함한다.
비휘발성 메모리 소자

Description

플래시 메모리 소자 및 그 제조 방법{Flash memory device and manufacturing method the same}
실시예는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다.
이에 따라, 플래시 메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.
플래시 메모리 소자에 있어서, 플로팅 게이트(floating gate)를 사용하는 스택 게이트 타입(stack gate type)과 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이용한 반도체 소자가 사용되고 있다.
플래시 메모리 소자는 좁은 영역에 단위 셀을 밀집시켜야 경쟁력을 얻을 수 있어, 소스(source)에 각각 컨택(contact)을 형성하기 보다는 공통 소스 라인(common source line)을 형성하여 사용한다.
이때, 공통 소스 라인은 비트라인(bit line)보다 크게 형성하고 있으나, 불규칙한 크기를 가지는 라인으로 인해 인접한 비트라인의 형성시 영향을 미치기 때문에, 균일한 패턴 형성이 어려워진다.
실시예는 비트라인과 동일한 간격으로 공통소스라인을 형성하여 메모리 소자의 신뢰성을 향상시킬 수 있는 플래시 메모리 소자 및 그 제조 방법을 제공한다.
실시예에 따른 플래시 메모리 소자는 반도체 기판에 형성된 소자분리막 및 활성영역(active area); 상기 활성영역 상에 형성된 메모리 게이트; 상기 메모리 게이트를 포함하는 상기 반도체 기판 상에 형성된 제어 게이트; 및 상기 제어 게이트를 포함하는 상기 반도체 기판에 형성된 공통 소스라인 컨택을 포함하며, 공통 소스라인 컨택이 형성되는 영역의 활성영역인 소스 플레이트는 비트라인의 활성영역과 동일한 간격으로 형성되며, 상기 소스 플레이트에 형성되는 상기 공통 소스라인 컨택은 상기 활성영역을 가로지르는 방향으로 길이가 긴 부팅 컨택(butting contact)으로 형성된 것을 포함한다. 상기 공통 소스라인 컨택이 형성되는 상기 소스 플레이트는 복수개의 확장영역이 형성될 수 있다. 상기 확장영역은 이웃하는 상기 소스 플레이트를 향해 돌출되도록 형성될 수 있다. 상기 이웃하는 소스 플레이트의 확장영역은 상호간에 이격될 수 있다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판에 소자분리막을 형성하여 활성영역(active area)을 정의하는 단계; 상기 활성영역을 포함하는 상기 반도체 기판 상에 메모리 게이트를 형성하는 단계; 상기 메모리 게이트를 포함하는 상기 반도체 기판 상에 제어 게이트를 형성하는 단계; 및 상기 제어 게이트를 포함하는 상기 반도체 기판에 공통 소스라인 컨택을 형성하는 단계를 포함하며, 상기 공통 소스라인 컨택이 형성되는 영역의 활성영역인 소스 플레이트는 비트라인의 활성영역과 동일한 간격으로 형성되며, 상기 소스 플레이트에 형성되는 상기 공 통 소스라인 컨택은 상기 활성영역을 가로지르는 방향으로 길이가 긴 부팅 컨택(butting contact)으로 형성된 것을 포함한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 소스 컨택이 형성되는 소스 플레이트(source plate)도 비트라인 영역과 동일한 간격으로 활성영역을 형성하여 상기 소스 플레이트와 인접한 비트 라인의 변동폭을 줄일 수 있다.
또한, 소스 컨택이 형성되는 영역의 소스 플레이트에 확장 영역을 형성하여, 상기 확장영역을 포함하는 소스 플레이트에 부팅 컨택(butting contact)을 형성하여 메모리 소자의 특성을 안정화시킬 수 있다.
또한, 상기 소스 플레이트의 활성영역과 비트라인 영역의 활성영역의 간격이 동일하므로, 마스크(mask)의 제작이 간단해지며, 소자분리막 형성을 위한 절연물질의 갭필(gap-fill)에 용이할 수 있다.
이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 내지 도 3은 제1실시예에 따른 플래시 메모리 소자의 공정 평면도이다.
도 1에 도시된 바와 같이, 반도체 기판(100)에 소자분리막(5)을 형성하여 활성영역(10)을 정의한다.
소자분리막(5)은 반도체 기판(100)에 트렌치를 형성한 후, 절연물질을 매립하여 형성할 수 있다.
이때, 공통 소스 라인 컨택(common source line contact)이 형성되는 활성영역(10)인 소스 플레이트(15)는 비트 라인(bit line)의 활성 영역과 동일한 간격으로 형성될 수 있다.
상기 소스 플레이트(15)의 활성영역과 비트라인 영역의 활성영역의 간격이 동일하므로, 마스크(mask)의 제작이 간단해지며, 소자분리막 형성을 위한 절연물질의 매립이 용이해 질 수 있다.
상기 소스 플레이트(15)가 상기 비트 라인 컨택과 동일한 간격으로 형성되기 때문에, 상기 소스 플레이트(15)는 복수개의 활성영역(10)으로 형성된다.
상기 확장영역(25)은 소자분리막(5) 형성과 동시에 형성될 수 있으며, 소자분리막(5)의 트렌치 형성을 위한 포토 공정시, 트렌치를 비트라인과 동일한 간격으로 형성할 수 있다.
그리고, 도시하지는 않았지만, 상기 확장영역(25)을 포함하는 활성영역(10) 을 형성한 후, 반도체 기판(100)에 메모리 게이트(memory gate)를 형성할 수 있다.
메모리 게이트는 스택 게이트 타입(stack gate type)일 때는 폴리실리콘으로 형성된 플로팅 게이트(floating gate)가 형성될 수 있다.
그러나, 메모리 게이트는 이에 한정되지 않고, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 타입의 메모리 구조로 형성될 수도 있다.
이어서, 도 2에 도시된 바와 같이, 메모리 게이트가 형성된 반도체 기판 상에 제어게이트(control gate, 20)를 형성한다.
상기 제어게이트(20)는 폴리실리콘(polysilicon)으로 형성될 수 있으며, 상기 활성영역(10)과 교차하도록 형성될 수 있다.
그리고, 도시하지는 않았지만, 상기 반도체 기판(100)에 소스(source) 및 드레인(drain) 형성을 위한 이온주입 등의 공정을 더 진행할 수도 있다.
이어서, 도 3에 도시된 바와 같이, 상기 반도체 기판(100)의 상기 소스 플레이트(15)에 형성된 공통 소스라인(40)에 공통 소스라인 컨택(30)을 형성한다.
상기 공통 소스라인 컨택(30)은 X축 방향인, 상기 활성영역(10)과 교차하는 방향으로 길이가 긴 부팅 컨택(butting contact)으로 형성될 수 있다.
즉, 상기 소스 플레이트(15)의 활성영역(10)도 상기 비트라인의 활성영역(10)과 동일한 간격으로 형성되기 때문에, 서로 분리되어 형성된 복수개의 상기 소스 플레이트(15)를 연결시키기 위해, 가로축으로 길게 형성되는 부팅 컨택으로 형성한다.
상기 공통 소스라인 컨택(30)은 상기 반도체 기판(100) 상에 층간절연막을 형성한 후, 컨택 형성 공정을 진행하여, 공통 소스라인 컨택을 형성할 수 있다.
상기 소스 플레이트(15)에 형성된 상기 소스라인 컨택(30)은 N개의 비트 라인(bit line) 단위 별로 공통 소스라인(40)에 공통으로 전압을 인가할 수 있도록 형성된다.
도 4 내지 도 6은 제2실시예에 따른 플래시 메모리 소자의 공정 평면도이다.
도 4에 도시된 바와 같이, 반도체 기판(100)에 소자분리막(5)을 형성하여 활성영역(10)을 정의한다.
소자분리막(5)은 반도체 기판(100)에 트렌치를 형성한 후, 절연물질을 매립하여 형성할 수 있다.
이때, 공통 소스 라인 컨택(common source line contact)이 형성되는 활성영역(10)인 소스 플레이트(15)는 비트 라인(bit line)의 활성영역과 동일한 간격으로 형성될 수 있다.
그리고, 상기 공통 소스 라인 컨택이 형성되는 영역의 상기 소스 플레이트(15)에는 상기 활성영역(10)이 돌출된 확장영역(25)이 형성된다.
상기 확장영역(25)은 상기 소스 플레이트(15) 사이의 거리가 더욱 가까워지도록 서로 이웃하는 상기 소스 플레이트(15)를 향해 돌출되도록 형성된다.
상기 확장영역(25)은 소자분리막(5) 형성과 동시에 형성될 수 있으며, 소자분리막(5)의 트렌치 형성을 위한 포토 공정시, 트렌치를 비트라인과 동일한 간격으로 형성하되, 공통 소스라인 컨택이 형성될 영역은 이웃하는 활성영역(10) 사이에 상기 확장영역(25)이 형성되도록 남겨둠으로써 형성될 수 있다.
이때, 확장영역(25)은 상기 소스 플레이트(15)에 복수개가 형성될 수 있으며, 상시 소스 플레이트(15) 사이에 상기 확장영역(25)이 마주보도록 형성된다.
또한, 확장영역(25)은 적어도 두 개 이상의 이웃하는 활성영역(10)의 사이에 형성될 수 있다.
그리고, 도시하지는 않았지만, 상기 확장영역(25)을 포함하는 활성영역(10)을 형성한 후, 반도체 기판(100)에 메모리 게이트(memory gate)를 형성할 수 있다.
메모리 게이트는 스택 게이트 타입(stack gate type)일 때는 폴리실리콘으로 형성된 플로팅 게이트(floating gate)가 형성될 수 있다.
그러나, 메모리 게이트는 이에 한정되지 않고, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 타입의 메모리 구조로 형성될 수도 있다.
이어서, 도 5에 도시된 바와 같이, 메모리 게이트가 형성된 반도체 기판 상에 제어게이트(control gate, 20)를 형성한다.
상기 제어게이트(20)는 폴리실리콘(polysilicon)으로 형성될 수 있으며, 상기 활성영역(10)과 교차하도록 형성될 수 있다.
그리고, 도시하지는 않았지만, 상기 반도체 기판(100)에 소스(source) 및 드레인(drain) 형성을 위한 이온주입 등의 공정을 더 진행할 수도 있다.
이어서, 도 6에 도시된 바와 같이, 상기 반도체 기판(100)의 상기 소스 플레이트(15)에 형성된 상기 확장영역(25)에 공통 소스라인 컨택(30)을 형성한다.
이때, 상기 확장영역(25)은 공통 소스라인(40)의 상기 소스 플레이트(15)에 형성될 수 있다.
상기 공통 소스라인 컨택(30)은 X축 방향인, 상기 활성영역(10)과 교차하는 방향으로 길이가 긴 부팅 컨택(butting contact)으로 형성될 수 있다.
즉, 상기 소스 플레이트(15)의 활성영역(10)도 상기 비트라인의 활성영역(10)과 동일한 간격으로 형성되기 때문에, 서로 분리되어 형성된 복수개의 상기 소스 플레이트(15)를 연결시키기 위해, 가로축으로 길게 형성되는 부팅 컨택으로 형성한다.
상기 공통 소스라인 컨택(30)은 상기 반도체 기판(100) 상에 층간절연막을 형성한 후, 컨택 형성 공정을 진행하여, 공통 소스라인 컨택을 형성할 수 있다.
상기 확장영역(25)을 포함하는 상기 소스 플레이트(15)에 형성된 상기 소스라인 컨택(30)은 N개의 비트 라인(bit line) 단위 별로 공통 소스라인(40)에 공통으로 전압을 인가할 수 있도록 형성된다.
이상에서 설명한 실시예에 따른 플래시 메모리 소자의 제조 방법은 소스 컨택이 형성되는 소스 플레이트(source plate)도 비트라인 영역과 동일한 간격으로 활성영역을 형성하여 상기 소스 플레이트와 인접한 비트 라인의 변동폭을 줄일 수 있다.
또한, 소스 컨택이 형성되는 영역의 소스 플레이트에 확장 영역을 형성하여, 상기 확장영역을 포함하는 소스 플레이트에 부팅 컨택(butting contact)을 형성하여 메모리 소자의 특성을 안정화시킬 수 있다.
또한, 상기 소스 플레이트의 활성영역과 비트라인 영역의 활성영역의 간격이 동일하므로, 마스크(mask)의 제작이 간단해지며, 소자분리막 형성을 위한 절연물질 의 갭필(gap-fill)에 용이할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 3은 제1실시예에 따른 플래시 메모리 소자의 공정 평면도이다.
도 4 내지 도 6은 제2실시예에 따른 플래시 메모리 소자의 공정 평면도이다.

Claims (12)

  1. 반도체 기판에 형성된 소자분리막 및 활성영역(active area);
    상기 활성영역 상에 형성된 메모리 게이트;
    상기 메모리 게이트를 포함하는 상기 반도체 기판 상에 형성된 제어 게이트; 및
    상기 제어 게이트를 포함하는 상기 반도체 기판에 형성된 공통 소스라인 컨택을 포함하며,
    공통 소스라인 컨택이 형성되는 영역의 활성영역인 소스 플레이트는 비트라인의 활성영역과 동일한 간격으로 형성되며,
    상기 소스 플레이트에 형성되는 상기 공통 소스라인 컨택은 상기 활성영역을 가로지르는 방향으로 길이가 긴 부팅 컨택(butting contact)으로 형성된 것을 포함하며,
    상기 공통 소스라인 컨택이 형성되는 상기 소스 플레이트는 복수개의 확장영역이 형성되며,
    상기 확장영역은 이웃하는 상기 소스 플레이트를 향해 돌출되도록 형성되며,
    상기 이웃하는 소스 플레이트의 확장영역은 상호간에 이격된 것을 특징으로 하는 플래시 메모리 소자.
  2. 제 1항에 있어서,
    상기 부팅 컨택은 상기 소스 플레이트에 형성된 적어도 두 개 이상의 활성영역을 연결시키는 것을 포함하는 플래시 메모리 소자.
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서,
    상기 확장영역은 상기 소자분리막 형성과 동시에 형성된 것을 포함하는 플래시 메모리 소자.
  6. 제 1항에 있어서,
    상기 부팅 컨택은 이웃하는 상기 소스 플레이트에 형성된 서로 인접한 상기 확장영역과 동시에 연결된 것을 포함하는 플래시 메모리 소자.
  7. 반도체 기판에 소자분리막을 형성하여 활성영역(active area)을 정의하는 단계;
    상기 활성영역을 포함하는 상기 반도체 기판 상에 메모리 게이트를 형성하는 단계;
    상기 메모리 게이트를 포함하는 상기 반도체 기판 상에 제어 게이트를 형성하는 단계; 및
    상기 제어 게이트를 포함하는 상기 반도체 기판에 공통 소스라인 컨택을 형성하는 단계를 포함하며,
    상기 공통 소스라인 컨택이 형성되는 영역의 활성영역인 소스 플레이트는 비트라인의 활성영역과 동일한 간격으로 형성되며,
    상기 소스 플레이트에 형성되는 상기 공통 소스라인 컨택은 상기 활성영역을 가로지르는 방향으로 길이가 긴 부팅 컨택(butting contact)으로 형성된 것을 포함하며,
    상기 공통 소스라인 컨택이 형성되는 상기 소스 플레이트는 복수개의 확장영역이 형성되며,
    상기 확장영역은 이웃하는 상기 소스 플레이트를 향해 돌출되도록 형성되며,
    상기 이웃하는 소스 플레이트의 확장영역은 상호간에 이격된 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 부팅 컨택은 상기 소스 플레이트에 형성된 적어도 두 개 이상의 활성영역을 연결시키는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  9. 삭제
  10. 삭제
  11. 제 7항에 있어서,
    상기 확장영역은 상기 소자분리막 형성과 동시에 형성된 것을 포함하는 플래시 메모리 소자의 제조 방법.
  12. 제 7항에 있어서,
    상기 부팅 컨택은 이웃하는 상기 소스 플레이트에 형성된 서로 인접한 상기 확장영역과 동시에 연결된 것을 포함하는 플래시 메모리 소자의 제조 방법.
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