KR101575851B1

KR101575851B1 - 불 휘발성 메모리 장치 및 그것의 프로그램 방법

Info

Publication number: KR101575851B1
Application number: KR1020090021735A
Authority: KR
Inventors: 이승원
Original assignee: 삼성전자주식회사
Priority date: 2009-03-13
Filing date: 2009-03-13
Publication date: 2015-12-10
Anticipated expiration: 2029-03-13
Also published as: US20100232227A1; US8149635B2; KR20100103222A

Abstract

여기에 제공되는 불 휘발성 메모리 장치는 메모리 셀 어레이와; 프로그램될 데이터에 따라 상기 메모리 셀 어레이의 비트 라인들을 비트 라인 전압으로 구동하는 읽기/쓰기 회로와; 상기 프로그램될 데이터의 양에 따라 변화되는 비트 라인 셋업 시간을 각 프로그램 루프에서 측정하는 비트 라인 셋업 시간 측정 회로와; 그리고 상기 각 프로그램 루프에서 측정된 비트 라인 셋업 시간들에 의거하여 상기 메모리 셀 어레이의 선택된 워드 라인으로 인가되는 프로그램 전압을 제어하는 제어 로직을 포함한다.

Description

불 휘발성 메모리 장치 및 그것의 프로그램 방법{NON-VOLATILE MEMORY DEVICE AND PROGRAM METHOD THEREOF}

본 발명은 불 휘발성 메모리 장치에 관한 것으로, 좀 더 구체적으로는 전기적으로 소거 및 프로그램 가능한 불 휘발성 메모리 장치에 관한 것이다.

반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.

MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.

불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.

본 발명은 프로그램 시간을 줄일 수 있는 불 휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.

본 발명은 프로그램될 데이터의 양에 따라 프로그램 루프 시간을 제어하는 불 휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.

예시적인 실시예의 일 특징은 메모리 셀 어레이와; 프로그램될 데이터에 따라 상기 메모리 셀 어레이의 비트 라인들을 비트 라인 전압으로 구동하는 읽기/쓰기 회로와; 상기 프로그램될 데이터의 양에 따라 변화되는 비트 라인 셋업 시간을 각 프로그램 루프에서 측정하는 비트 라인 셋업 시간 측정 회로와; 그리고 상기 각 프로그램 루프에서 측정된 비트 라인 셋업 시간들에 의거하여 상기 메모리 셀 어레이의 선택된 워드 라인으로 인가되는 프로그램 전압을 제어하는 제어 로직을 포함하는 불 휘발성 메모리 장치를 제공하는 것이다.

예시적인 실시예의 다른 특징은 불 휘발성 메모리 장치를 프로그램하는 방법을 제공하는 것이며, 이 방법은 프로그램될 데이터에 따라 비트 라인들을 비트 라인 전압으로 구동하고, 상기 비트 라인들이 상기 비트 라인 전압으로 구동되는 비트 라인 셋업 시간을 측정하고, 상기 측정된 비트 라인 셋업 시간과 기준 셋업 시간 사이의 차가 기준 시간보다 작은 지의 여부에 따라 프로그램 조건을 제어하는 것을 포함한다.

예시적인 실시예들에 의하면, 프로그램될 데이터의 양에 따라 프로그램 루프 시간을 제어함으로써 프로그램 시간을 줄일 수 있다.

이하, 예시적인 실시예들가 참조 도면들에 의거하여 상세히 설명될 것이다.

도 1은 예시적인 실시예들에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이고, 도 2는 도 1에 도시된 메모리 셀 어레이의 예시적인 실시예를 보여주는 회로도이다.

도 1을 참조하면, 예시적인 실시예들에 따른 불 휘발성 메모리 장치는 데이터 정보를 저장하고, 행들과 열들로 배열된 메모리 셀들을 구비한 메모리 셀 어레이(100)를 포함한다. 메모리 셀들 각각은 불 휘발성 메모리 셀이며, 플로팅 게이트(floating gate)나 전하 트랩층(charge trap layer)과 같은 전하 저장층을 갖는 메모리 셀, 가변 가능한 저항을 갖는 메모리 셀, 또는 그와 같은 것으로 구성될 것이다. 메모리 셀들은 단일-비트 데이터 그리고/또는 멀티-비트 데이터를 저장할 수 있다. 메모리 셀들은 단층 어레이 구조(single-layer array structure) 또는 다층 어레이 구조(multi-layer array structure)를 갖도록 배열될 수 있다. 메모리 셀 어레이(100)의 예시적인 실시예를 보여주는 도 2에는 메모리 셀 어레이(100)로서 하나의 메모리 블록(MB)이 도시되어 있다. 하지만, 메모리 셀 어레이(100)가 도 2에 도시된 것과 동일하게 구성된 복수의 메모리 블록들을 더 포함함은 잘 이해될 것이다.

도 2에 도시된 바와 같이, 메모리 블록(MB)은 비트 라인들(BL0∼BLn-1)에 각각 대응하는 낸드 스트링 유니트들(NAND string units)(또는, '낸드 스트링들' 또는 '스트링들'이라 불림)(101)로 구성된다. 각 낸드 스트링 유니트는 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터(SST), 접지 선택 라인(GSL)에 연결된 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연 결되고 대응하는 워드 라인들(WL0∼WLm-1)에 각각 연결된 메모리 셀들(MC0∼MCm-1)을 갖는다. 비록 도면에는 도시되지 않았지만, 메모리 셀들이 노어 구조를 갖도록 배열될 수도 있음은 잘 이해될 수 있다.

다시 도 1을 참조하면, 행 디코더 회로(110)는 어드레스 정보(미도시되)에 응답하여 메모리 셀 어레이(100)의 행들을 선택하도록 구성될 것이다. 또한, 행 디코더 회로(110)는 선택된 행 및 비선택된 행들을 대응하는 워드 라인 전압들(프로그램 전압, 소거 전압, 읽기 전압, 패스 전압, 등)로 각각 구동하도록 구성될 것이다. 워드 라인 전압 발생 회로(120)는 제어 로직(130)의 제어에 따라 행 디코더 회로(110)로 워드 라인 전압들을 공급하도록 구성될 것이다. 읽기/쓰기 회로(150)는 읽기 동작시 메모리 셀 어레이(100)로부터 데이터를 읽도록 그리고 프로그램 동작시 메모리 셀 어레이(100)에 데이터를 프로그램하도록 구성될 것이다. 특히, 읽기/쓰기 회로(150)는, 프로그램 동작시, 프로그램될 데이터에 따라 메모리 셀 어레이(100)의 비트 라인들을 비트 라인 전압(Vneg)으로 선택적으로 구동할 것이다. 이는 이후 상세히 설명될 것이다. 패스/페일 점검 회로(160)는 읽기/쓰기 회로(150)를 통해 읽혀진 데이터에 의거하여 프로그램 패스/페일을 판별하고, 판별 결과를 제어 로직(130)으로 제공한다.

여기서, 패스/페일 점검 회로(160)는 읽혀진 데이터 비트들을 동시에 점검하는 와이어드-오어 방식(wire-OR manner)과 읽혀진 데이터 비트들을 일정 단위로 순차적으로 점검하는 열 스캔 방식(column scan manner) 중 하나로 구현될 것이다. 예시적인 실시예에 있어서, 패스/페일 점검 회로(160)는 읽혀진 데이터 비트들을 동시에 점검하는 와이어드-오어 방식으로 구현된다. 하지만, 패스/페일 점검 회로(160)의 구현이 여기에 개시된 것에 국한되지 않음은 잘 이해될 수 있다.

계속해서 도 1을 참조하면, 비트 라인 전압 발생 회로(170)는 비트 라인들을 셋업하는 데 사용되는 비트 라인 전압(Vneg)을 생성하도록 구성될 것이다. 비트 라인 전압(Vneg)은 0V보다 낮은 음의 전압이며, 읽기/쓰기 회로(150)를 통해 프로그램될 메모리 셀의 비트 라인으로 공급된다. 프로그램 금지된 메모리 셀의 비트 라인은, 예를 들면, 읽기/쓰기 회로(150)를 통해 접지될 것이다(또는, 전원 전압으로 구동될 것이다). 목표 전압 검출 회로(180)는 비트 라인 전압(Vneg)이 목표 전압(예를 들면, -5V)에 도달하였는 지의 여부를 검출하고, 검출 결과로서 검출 신호(DET)를 발생한다. 카운터(190)는 제어 로직(1300으로부터의 제어 신호(BLSTU)에 응답하여 카운트 동작을 시작하고 검출 신호(DET)에 응답하여 카운트 동작을 중지한다. 제어 신호(BLSTU)는 비트 라인 셋업 구간의 개시를 알려주는 플로그램 신호일 것이다. 카운터(190)에 의해서 카운트된 값(T)(비트 라인 셋업 시간)은 제어 로직(130)으로 제공된다. 카운트된 값(T)은 비트 라인 셋업 구간의 개시 이후 비트 라인 전압(Vneg)이 목표 전압에 도달하는 데 걸리는 시간을 나타낸다.

제어 로직(130)은 불 휘발성 메모리 장치의 동작을 전반적으로 제어하도록 구성될 것이다. 제어 로직(130)은 프로그램 동작의 비트 라인 셋업 구간의 개시를 나타내는 제어 신호(BLSTU)를 발생한다. 제어 로직(130)은 카운터(190)로부터 출력된 카운트 값(T)을 저장하는 레지스터부(131)를 갖는다. 레지스터부(131)는 이전의 카운트 값과 현재의 카운트 값을 저장한다. 프로그램 루프의 반복에 따라 이전의 카운트 값은 현재의 카운트 값으로 갱신된다. 제어 로직(130)은 기준값으로 이전의 카운트 값과 현재의 카운트 값의 차이를 구하고, 이전의 카운트 값과 현재의 카운트 값의 차가 미리 설정된 기준 시간 이하인 여부를 판별한다. 제어 로직(130)은 판별 결과에 따라 프로그램 조건을 변경한다. 예를 들면, 제어 로직(130)은 판별 결과에 따라 선택된 워드 라인으로 공급되는 워드 라인 전압의 레벨 또는 인가 시간을 변경할 것이다.

예시적인 실시예에 있어서, 목표 전압 검출 회로(180)와 카운터(190)는 프로그램될 데이터의 양에 따라 변화되는 비트 라인 셋업 시간을 각 프로그램 루프에서 측정하는 비트 라인 셋업 시간 측정 회로를 구성할 것이다.

잘 알려진 바와 같이, 프로그램 동작은 프로그램 루프들을 통해 행해지며, 각 프로그램 루프는 비트 라인 셋업 구간, 프로그램 실행 구간, 그리고 검증 구간을 갖는다. 일반적으로, 각 프로그램 루프는 최악의 경우에 대한 프로그램 동작을 수행하는 데 필요한 시간으로 동일하게 설정된다. 예를 들면, 선택된 메모리 셀들을 모두 프로그램하는 데 걸리는 시간이 프로그램 루프를 실행하는 데 필요한 시간으로 설정될 수 있다. 프로그램될 메모리 셀들의 수(또는, 프로그램될 데이터의 양)이 증가함에 따라, 프로그램될 메모리 셀들의 비트 라인들을 비트 라인 전압(Vneg)으로 충전하는 데 필요한 시간(이는 '비트 라인 셋업 시간'이라 불림)은 증가될 것이다. 이에 반해서, 프로그램될 메모리 셀들의 수(또는, 프로그램될 데이터의 양)가 감소함에 따라, 프로그램될 메모리 셀들의 비트 라인들을 비트 라인 전압(Vneg)으로 충전하는 데 필요한 시간은 감소될 것이다. 즉, 비트 라인들을 비트 라인 전압(Vneg)으로 충전하는 데 필요한 시간은 프로그램될 데이터의 양에 따라 가변된다. 예시적인 실시예에 따른 불 휘발성 메모리 장치의 경우, 앞서 언급된 바와 같이, 매 프로그램 루프의 비트 라인 셋업 시간을 측정하고 측정된 비트 라인 셋업 시간을 이용하여 프로그램 조건을 변경함으로써 (또는, 프로그램될 데이터의 양에 따라 프로그램 조건을 변경함으로써) 프로그램 환경을 최적화하는 것이 가능하다. 이는 이후 상세히 설명될 것이다.

도 3은 도 1에 도시된 제어 로직(130)의 일부를 개략적으로 보여주는 블록도이다.

도 3을 참조하면, 제어 로직(130)은 레지스터들(131a, 131b), 판별부(132), 그리고 프로그램/소거/읽기 제어기(133)를 포함한다. 레지스터(131a)는 도 1의 카운터(190)로부터 출력된 카운트 값(즉, 비트 라인 셋업 시간)을 저장하는 데 사용되고, 레지스터(131b)는 레지스터(131a)에 저장된 카운트 값을 기준값(또는, 기준 셋업 시간)으로 저장하는 데 사용된다. 다시 말해서, 레지스터(131b)는 이전의 프로그램 루프에서 측정된 카운트 값을 저장하는 데 사용되고, 레지스터(131a)는 현재의 프로그램 루프에서 측정된 카운트 값을 저장하는 데 사용된다. 레지스터(131b)에 저장된 카운트 값은 현재의 프로그램 루프가 종료될 때 레지스터(131a)에 저장된 카운트 값으로 갱신될 것이다.

판별부(132)는 레지스터들(131a, 131b)에 저장된 카운트 값들(T1, T2)의 차를 구하고, 구해진 차가 기준 시간 이하 인지의 여부를 판별한다. 판별부(132)는 판별 결과를 나타내는 플래그 신호(C_OK)를 발생한다. 구해진 차가 기준 시간 이상 임을 플래그 신호(C_OK)가 나타낼 때, 제어 로직(130) 즉, 프로그램/소거/읽기 제어기(133)는 다음의 프로그램 루프의 프로그램 조건이 변경되지 않은 상태에서 수행되도록 프로그램 동작을 제어한다. 구해진 차가 기준 시간 이하임을 플래그 신호(C_OK)가 나타낼 때, 제어 로직(130) 즉, 프로그램/소거/읽기 제어기(133)는 다음의 프로그램 루프의 프로그램 조건이 변경된 상태에서 수행되도록 프로그램 동작을 제어한다.

결과적으로, 제어 로직(130)은 이전 및 현재 프로그램 루프들의 비트 라인 셋업 시간들의 차가 기준 시간 이하일 때(또는, 프로그램될 데이터의 양이 기준 데이터 양 이하로 감소할 때) 프로그램 조건을 변경한다.

예시적인 실시예에 있어서, 구해진 차가 기준 시간 이하임을 플래그 신호(C_OK)가 나타낼 때, 프로그램/소거/읽기 제어기(133) 즉, 제어 로직(130)은 다음의 프로그램 루프에서 사용되는 프로그램 전압의 증가분이 커지도록 워드 라인 전압 발생 회로(120)를 제어할 것이다. 또는, 구해진 차가 기준 시간 이하임을 플래그 신호(C_OK)가 나타낼 때, 프로그램/소거/읽기 제어기(133) 즉, 제어 로직(130)은 프로그램 전압이 워드 라인에 인가되는 시간이 증가되도록 워드 라인 전압 발생 회로(120)를 제어할 것이다. 프로그램 조건의 변경이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.

도 4는 예시적인 실시예들에 따른 불 휘발성 메모리 장치의 프로그램 동작을 보여주는 흐름도이고, 도 5는 예시적인 실시예들에 따른 불 휘발성 메모리 장치의 프로그램 동작시 비트 라인 전압 및 워드 라인 전압의 변화를 보여주는 파형도이 며, 도 6은 예시적인 실시예들에 따른 불 휘발성 메모리 장치의 프로그램 동작시 바이어스 조건을 보여주는 도면이다. 이하, 예시적인 실시예들에 따른 불 휘발성 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.

설명에 앞서, 불 휘발성 메모리 장치의 프로그램 동작은 프로그램 루프들을 통해 행해지며, 각 프로그램 루프는 비트 라인 셋업 구간(BLSETUP), 프로그램 실행 구간(PGM), 그리고 검증 구간(VFY)으로 구성된다. 설명의 편의상, 프로그램 루프를 행하는 데 걸리는 시간을 '프로그램 루프 시간'이라 칭한다. 앞서 언급된 바와 같이, 비트 라인들을 셋업하는 데 걸리는 시간은 프로그램될 데이터의 양에 의존한다. 예시적인 실시예에 따른 불 휘발성 메모리 장치의 경우, 프로그램될 데이터의 양에 따라 프로그램 조건(프로그램 전압의 증가분, 프로그램 전압의 인가 시간, 등)이 변경되고, 각 프로그램 루프 시간이 변화될 것이다.

도 4를 참조하면, S100 단계에서, 읽기/쓰기 회로(150)에는 프로그램될 데이터가 로드된다. 프로그램될 데이터가 로드된 후, 프로그램 루프가 행해질 것이다. 좀 더 구체적으로 설명하면 다음과 같다.

S110 단계에서, 읽기/쓰기 회로(150)는 프로그램될 데이터에 따라 비트 라인들(BL0∼BLn-1)을 비트 라인 전압(Vneg)으로 구동한다. 예를 들면, 프로그램될 데이터가 논리 '0'일 때, 도 6에 도시된 바와 같이, 읽기/쓰기 회로(150)는 비트 라인(예를 들면, BL0)(선택된 비트 라인이라 불림)을 비트 라인 전압(Vneg)으로 구동한다. 프로그램될 데이터가 논리 '1'일 때, 도 6에 도시된 바와 같이, 읽기/쓰기 회로(150)는 비트 라인(예를 들면, BL1)(비선택된 비트 라인이라 불림)을 0V(또는, 전원 전압)으로 구동한다. 이와 동시에, 카운터(190)는 카운트 개시 신호로서 제어 신호(BLSTU)에 응답하여 카운트 동작을 시작하고, 목표 전압 검출 회로(180)는 비트 라인 전압(Vneg)이 목표 전압에 도달하였는 지의 여부를 판별한다. 즉, S120 단계에서, 비트 라인 셋업 시간이 목표 전압 검출 회로(180)와 카운터(190)를 통해 측정될 것이다. 만약 비트 라인 전압(Vneg)이 목표 전압에 도달하였음을 검출 신호(DET)가 나타내면, 카운터(190)는 카운트 종료 신호로서 검출 신호(DET)에 응답하여 카운트 동작을 종료할 것이다. 카운터(190)의 카운트 값은 비트 라인 셋업 시간으로서 제어 로직(130)의 레지스터(131a)에 저장된다.

S130 단계에서, 제어 로직(130)은 측정된 카운트 값(T1)과 기준값(T2) 사이의 차가 기준 시간 이하인 지의 여부를 판별한다. 여기서, 현재의 프로그램 루프가 첫 번째 프로그램 루프인 경우, 제어 로직(130)의 레지스터(131b)에 저장된 카운트 값 즉, 기준값(T2)은 '0'일 것이다. 측정된 카운트 값(T1)과 기준값(T2) 사이의 차가 기준 시간을 초과하는 것으로 판별되면, 절차는 S150 단계로 진행할 것이다. 측정된 카운트 값(T1)과 기준값(T2) 사이의 차가 기준 시간을 초과하지 않는 것으로 판별되면, 절차는 S140 단계로 진행할 것이다.

S140 단계에서는 프로그램 조건이 변경될 것이다. 예시적으로, 프로그램 조건은 프로그램 전압(Vpgm)의 증가분을 변경함으로써 변경될 것이다. 도 5에 도시된 바와 같이, 프로그램 전압(Vpgm)의 증가분이 △V1에서 △V2로 변경되며, △V1은 △V2보다 작다. 예를 들면, 측정된 카운트 값(T1)과 기준값(T2) 사이의 차가 기준 시간을 초과한 것으로 판별되면, 제어 로직(130)은 프로그램 전압(Vpgm)의 증가분이 △V1에서 △V2로 변경되도록 워드 라인 전압 발생 회로(120)를 제어한다. 이는 프로그램 속도가 가속됨을 의미한다.

이후, S150 단계에서, 그렇게 결정된 프로그램 조건에 따라 선택된 메모리 셀들(예를 들면, 도 6 참조, WL2에 연결된 메모리 셀들)이 프로그램될 것이다. 예시적인 실시예에 따른 프로그램 동작 동안, 도 6에 도시된 바와 같이, 논리 '0'에 대응하는 비트 라인은 음의 전압인 비트 라인 전압(Vneg)으로 구동되고, 선택된 워드 라인(WL2)은 프로그램 전압(Vpgm)(예를 들면, 약 10V)으로 구동되며, 비선택된 워드 라인들(WL0, WL1, WL3∼WLm-1)은 패스 전압(Vpass)(예를 들면, 약 5V)으로 구동된다. 이때, 논리 '1'에 대응하는 비트 라인은 접지되고, 벌크는 비트 라인 전압과 같은 음의 전압으로 구동될 것이다. 프로그램 전압(Vpgm)은 프로그램 루프들의 반복시 주어진 증가분(△V1)만큼 증가될 것이다.

프로그램 동작이 수행된 후, S170 단계에서, 검증 읽기 동작이 수행될 것이다. 검증 읽기 동작에 의하면, 읽기/쓰기 회로(150)는 선택된 메모리 셀들로부터 데이터 비트들을 읽고, 패스/페일 점검 회로(160)는 읽혀진 데이터 비트들에 응답하여 프로그램 패스/페일을 판별한다. S170 단계에서, 제어 로직(130)은 패스/페일 점검 회로(160)의 출력에 의거하여, 프로그램 동작이 완료되었는 지의 여부를 판별한다. 만약 프로그램 동작이 완료된 것으로 판별되면, 절차는 종료될 것이다. 만약 프로그램 동작이 완료되지 않은 것으로 판별되면, 절차는 S120 단계로 진행할 것이다.

도 5에서 알 수 있듯이, 프로그램 실행 구간들과 검증 구간들은 각 프로그램 루프에서 동일하게 유지되는 반면에, 비트 라인 셋업 구간들은 각 프로그램 루프에서 다르다. 이는 프로그램 루프들의 반복에 따라 프로그램될 데이터의 양이 감소함을 의미한다. 프로그램될 데이터의 양이 감소함에 따라, 비트 라인들을 셋업하는 데 걸리는 시간은 감소한다. 비트 라인 셋업 시간들의 차가 크지 않음은 프로그램되지 않은 셀들의 프로그램 특성이 상대적으로 나쁨을 의미한다. 다시 말해서, 프로그램 특성이 나쁜 메모리 셀들로 인해 프로그램 루프가 불필요하게 수행될 수 있다. 프로그램 루프의 불필요한 수행은 총 프로그램 시간의 증가를 초래할 수 있다. 하지만, 예시적인 실시예에 따른 불 휘발성 메모리 장치의 경우, 프로그램 조건을 변경함으로써 그러한 메모리 셀들의 프로그램 속도를 가속시킬 수 있다. 따라서, 총 프로그램 시간을 줄이는 것이 가능하다.

예시적인 실시예에 있어서, 각 프로그램 루프의 프로그램 실행은 비트 라인들이 비트 라인 전압으로 셋업된 후 행해질 것이다. 다시 말해서, 각 프로그램 루프의 프로그램 실행은 비트 라인 셋업 시간들의 차가 결정되는 것에 응답하여 행해질 것이다.

도 7은 예시적인 실시예에 따른 불 휘발성 메모리 장치를 포함한 집적 회로 카드를 개략적으로 보여주는 블록도이다.

도 7을 참조하면, 집적 회로 카드(예를 들면, 스마트카드)는 불 휘발성 메모리 장치(1000)와 제어기(2000)를 포함한다. 불 휘발성 메모리 장치(1000)는 도 1에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 제어기(2000)는 불 휘발성 메모리 장치(1000)를 제어하며, CPU(2100), ROM(2200), RAM(2300), 그리고 입출력 인터페이스(2400)를 포함한다. CPU(2100)는 ROM(2200)에 저장되는 다양한 프로그램들에 의거하여 집적 회로 카드의 동작을 전반적으로 제어하며, 입출력 인터페이스(2400)는 외부와의 인터페이스를 제공한다.

도 8은 도 1의 불 휘발성 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.

도 8을 참조하면, 컴퓨팅 시스템은 버스(3401)에 전기적으로 연결된 마이크로프로세서(3410), 사용자 인터페이스(3420), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(3430), 제어기(3440), 그리고 저장 매체(3450)를 포함한다. 저장 매체(3450)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 저장 매체(3450)에는 마이크로프로세서(3410)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 제어기(3440)를 통해 저장될 것이다. 저장 매체(3450)가 메모리에 국한되지 않음은 잘 이해될 것이다. 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(2460)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 자명하다. 제어기(3440)와 저장 매체(3450)는 반도체 디스크(Solid State Disk/drive:SSD)로서 또는 메모리 카드로서 구성될 수 있다.

저장 매체 그리고/또는 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 저장 매체 그리고/또는 제어기는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

도 1은 예시적인 실시예들에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.

도 2는 도 1에 도시된 메모리 셀 어레이의 예시적인 실시예를 보여주는 회로도이다.

도 4는 예시적인 실시예들에 따른 불 휘발성 메모리 장치의 프로그램 동작을 보여주는 흐름도이다.

도 5는 예시적인 실시예들에 따른 불 휘발성 메모리 장치의 프로그램 동작시 비트 라인 전압 및 워드 라인 전압의 변화를 보여주는 파형도이다.

도 6은 예시적인 실시예들에 따른 불 휘발성 메모리 장치의 프로그램 동작시 바이어스 조건을 보여주는 도면이다.

Claims

메모리 셀 어레이;

상기 메모리 셀 어레이의 각각의 비트 라인들을 프로그램될 데이터에 따라 선택된 비트 라인 전압으로 구동하는 읽기/쓰기 회로;

각각의 프로그램 루프의 비트 라인 셋업 시간을 측정하는 비트 라인 셋업 시간 측정 회로; 그리고

상기 측정된 각각의 프로그램 루프의 비트 라인 셋업 시간들에 기초하여 상기 메모리 셀 어레이의 선택된 워드 라인으로 인가되는 프로그램 전압을 제어하는 제어 로직을 포함하되,

상기 비트 라인 셋업 시간은 프로그램될 데이터의 양에 따라 변화하고, 상기 제어 로직은 이전의 프로그램 루프에서 측정된 제 1 비트 라인 셋업 시간과 현재의 프로그램 루프에서 측정된 제 2 비트 라인 셋업 시간의 차가 기준 시간을 초과하는지 여부에 기초하여 상기 프로그램 전압을 제어하는 불 휘발성 메모리 장치.
삭제
제 1 항에 있어서,

상기 시간차가 상기 기준 시간보다 작을 때, 상기 제어 로직은 상기 이전의 프로그램 루프의 상기 프로그램 전압의 증가분보다 커지도록 상기 현재의 프로그램 루프의 상기 프로그램 전압의 증가분을 제어하는 불 휘발성 메모리 장치.
제 1 항에 있어서,

상기 시간차가 상기 기준 시간보다 작을 때, 상기 제어 로직은 상기 이전의 프로그램 루프의 상기 프로그램 전압의 인가 시간보다 길어지도록 상기 현재의 프로그램 루프의 상기 프로그램 전압의 인가 시간을 제어하는 불 휘발성 메모리 장치.
제 1 항에 있어서,

상기 비트 라인 셋업 시간 측정 회로는:

상기 비트 라인 전압이 음의 목표 전압에 도달하였는지 여부를 검출하는 검출 회로; 그리고

비트 라인 셋업 구간을 알리는 제어 신호에 응답하여 카운트 동작을 수행하고 상기 검출 회로의 검출 결과에 응답하여 카운트 동작을 종료하는 카운터를 포함하되,

상기 카운터에 의해 출력된 카운트 값은 프로그램 루프의 상기 측정된 비트 라인 셋업 시간인 불 휘발성 메모리 장치.
불 휘발성 메모리 장치를 프로그램하는 방법에 있어서:

비트 라인들을 프로그램될 데이터에 따라 선택된 비트 라인 전압으로 구동하는 단계;

상기 비트 라인들이 상기 선택된 비트 라인 전압으로 구동되는 현재의 비트 라인 셋업 시간을 측정하는 단계; 그리고

상기 측정된 현재의 비트 라인 셋업 시간과 기준 셋업 시간사이의 차가 기준 시간보다 작은 지의 여부에 따라 프로그램 조건을 제어하는 단계를 포함하되,

상기 측정된 현재의 비트 라인 셋업 시간은 현재의 프로그램 루프의 상기 측정된 비트 라인 셋업 시간이고, 상기 기준 셋업 시간은 이전의 프로그램 루프의 상기 측정된 비트 라인 셋업 시간인 방법.
삭제
제 6 항에 있어서,

상기 비트 라인 셋업 시간의 측정하는 단계는:

비트 라인 셋업 구간의 시작을 알리는 제어 신호에 응답하여 카운트 동작을 시작하는 단계;

상기 비트 라인 전압이 목표 전압에 도달하였는지 여부를 검출하는 단계; 그리고

상기 검출 결과에 응답하여 상기 카운트 동작을 종료하는 단계를 포함하되,

상기 카운트된 값은 상기 측정된 비트 라인 셋업 시간인 방법.
제 8 항에 있어서,

상기 프로그램 조건을 제어하는 단계는 상기 시간차가 상기 기준 시간보다 작을 때 이전의 프로그램 루프의 증가분보다 커지도록 현재의 프로그램 루프의 프로그램 전압의 증가분을 제어하는 단계를 포함하는 방법.
불휘발성 메모리 장치의 프로그래밍 방법에 있어서:

ISPP 루프의 프로그램 실행 동작 내의 비트 라인 셋업 시간을 측정하는 것에 기초하여 프로그램될 데이터의 양을 검출하는 단계; 그리고

상기 검출 결과에 기초하여 다음의 ISPP 증가분의 프로그램 조건을 제어하는 단계를 포함하되,

상기 프로그램 조건은 상기 측정된 비트 라인 셋업 시간과 기준 셋업 시간의 차이에 기초하여 제어되는 방법.