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KR101567976B1 - 반도체 소자 - Google Patents

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KR101567976B1
KR101567976B1 KR1020090067407A KR20090067407A KR101567976B1 KR 101567976 B1 KR101567976 B1 KR 101567976B1 KR 1020090067407 A KR1020090067407 A KR 1020090067407A KR 20090067407 A KR20090067407 A KR 20090067407A KR 101567976 B1 KR101567976 B1 KR 101567976B1
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resistance conductive
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정현우
김현기
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삼성전자주식회사
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Abstract

반도체 소자를 제공한다. 이 소자에 따르면, 소자분리 패턴에 의하여 정의된 활성부 내에 도핑 영역이 형성되고, 저저항 도전 패턴이 도핑 영역과 접촉된다. 저저항 도전 패턴은 활성부의 상면보다 낮은 바닥면을 갖는 함몰 영역 내에 배치된다. 채널 필라가 활성부의 상면과 접촉되고 도핑 영역과 연결되고, 게이트 전극이 채널 필라의 측벽을 둘러싼다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화에 최적화된 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화되고 고속으로 동작하는 반도체 소자를 제공하는 데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자를 제공한다. 이 소자는 반도체 기판에 형성되어 활성부를 정의하는 소자분리 패턴; 상기 활성부 내에 형성된 도핑 영역; 상기 활성부의 상면보다 낮은 바닥면을 갖는 함몰 영역 내에 배치되어 상기 도핑 영역과 접촉된 저저항 도전 패턴; 상기 활성부의 상면과 접촉되고, 상기 도핑 영역과 연결된 채널 필라(channel pillar); 상기 채널 필라의 측벽을 둘러싸는 게이트 전극; 및 상기 게이트 전극 및 채널 필라의 측벽 사이에 개재된 게이트 유전막을 포함한다. 상기 저저항 도전 패턴은 상기 도핑 영역에 비하여 낮은 비저항을 갖는 도전물질을 포함한다.
일 실시예에 따르면, 상기 도핑 영역, 함몰 영역 및 저저항 도전 패턴은 제1 방향을 따라 나란히 연장될 수 있으며, 상기 게이트 전극은 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 연장될 수 있다.
일 실시예에 따르면, 상기 소자분리 패턴은 상면 및 리세스된 면(recessed surface)을 포함할 수 있다. 상기 소자분리 패턴의 리세스된 면은 상기 소자분리 패턴의 상면 및 상기 활성부의 상면보다 낮고, 상기 함몰 영역의 바닥면은 상기 소자분리 패턴의 리세스된 면을 포함할 수 있다.
일 실시예에 따르면, 상기 함몰 영역은 상기 활성부 내로 옆으로 확장되어, 상기 활성부는 상기 활성부의 상면보다 낮은 리세스된 면을 가질 수 있다. 상기 함몰 영역의 바닥면은 상기 소자분리 패턴의 리세스된 면 및 상기 활성부의 리세스된 면을 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 소자는 상기 함몰 영역 내에 배치된 측벽 스페이서를 더 포함할 수 있다. 상기 함몰 영역은 상기 활성부의 상면 및 리세스된 면을 연결하는 측벽을 포함하는 제1 내측벽, 및 상기 소자분리 패턴의 상면 및 리세스된 면을 연결하는 측벽을 포함하는 제2 내측벽을 포함할 수 있다. 상기 측벽 스페이서는 상기 제1 내측벽 및 상기 저저항 도전 패턴 사이, 및 상기 제2 내측벽 및 상기 저저항 도전 패턴 사이에 개재되고, 상기 저저항 도전 패턴은 상기 측벽 스페이서와 상기 소자분리 패턴의 리세스된 면 사이에 위치한 상기 활성부의 리세스된 면과 접촉될 수 있다.
일 실시예에 따르면, 상기 활성부는 상기 활성부의 상면보다 낮은 리세스된 면을 포함할 수 있으며, 상기 함몰 영역의 바닥면은 상기 활성부의 리세스된 면을 포함할 수 있다.
일 실시예에 따르면, 상기 함몰 영역 및 저저항 도전 패턴은 제1 방향으로 연장될 수 있으며, 상기 게이트 전극은 상기 제1 방향에 수직한 제2 방향으로 연장될 수 있다. 이때, 상기 도핑 영역 및 활성부는 상기 제1 방향에 비수직하고 비평행한 제3 방향으로 연장될 수 있다. 이 경우에, 상기 소자분리 패턴은 상면 및 리세스된 면을 포함할 수 있다. 상기 소자분리 패턴의 리세스된 면은 상기 소자분리 패턴의 상면 및 활성부의 상면보다 낮고, 상기 함몰 영역의 바닥면은 상기 소자분리 패턴의 리세스된 면을 포함할 수 있다. 일 실시예에 따르면, 상기 저저항 도전 패턴은 상기 활성부의 일부분의 일 측벽에 접촉될 수 있으며, 상기 활성부의 전체는 하나의 평탄한 상면을 가질 수 있다. 일 실시예에 따르면, 상기 함몰 영역 및 저저항 도전 패턴은 상기 제1 방향으로 연장되어 상기 활성부를 관통할 수 있다. 이 경우에, 상기 활성부는 상기 활성부의 상면보다 낮은 리세스된 면을 포함하고, 상기 함몰 영역의 바닥면은 상기 활성부의 리세스된 면을 더 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 소자는 상기 게이트 전극 및 상기 활성부 사이, 및 상기 게이트 전극 및 상기 저저항 도전 패턴 사이에 개재된 절연막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 소자는 상기 활성부의 상면 상에 배치된 하드마스크 패턴을 더 포함할 수 있다. 상기 채널 필라는 상기 하드마스크 패턴을 관통하여 상기 활성부의 상면에 접촉되고, 상기 하드마스크 패턴의 상면은 상기 저저항 도전 패턴의 상면 및 상기 소자분리 패턴의 상면과 공면을 이룰 수 있다.
일 실시예에 따르면, 상기 게이트 전극은 일 방향으로 연장될 수 있으며, 상기 게이트 전극의 제1 부분은 상기 채널 필라를 둘러싸고 상기 일 방향에 수직한(perpendicular) 방향으로 제1 폭을 가질 수 있다. 상기 게이트 전극의 제1 부분 옆에 위치한 상기 게이트 전극의 제2 부분은 상기 수직한 방향으로 상기 제1 폭보다 작은 제2 폭을 가질 수 있다.
일 실시예에 따르면, 상기 도핑 영역의 바닥면은 상기 함몰 영역의 바닥면 보다 낮을 수 있다.
일 실시예에 따르면, 상기 반도체 소자는 상기 채널 필라의 상면에 전기적으로 접속된 데이터 저장 요소를 더 포함할 수 있다.
상술한 반도체 소자에 따르면, 상기 채널 필라는 상기 활성부의 상면에 접촉됨으로써, 단결정 상태로 구현될 수 있다. 또한, 상기 채널 필라의 하면과 연결되는 상기 도핑 영역은 상기 활성부의 상면보다 낮은 바닥면을 갖는 상기 함몰 영역 내의 저저항 도전 패턴과 접촉된다. 상기 저저항 도전 패턴에 의하여 상기 도핑 영역의 저항이 감소된다. 이로써, 우수한 특성을 갖고 고속으로 동작하는 수직형 전계 효과 트랜지스터를 구현할 수 있다. 상기 수직형 전계 효과 트랜지스터는 고집적화에 매우 유리하다. 결과적으로, 상기 수직형 전계 효과 트랜지스터를 포함하는 반도체 소자는 고집적화에 최적화되고 고속으로 동작할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급 되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 2a는 Ⅰ-Ⅰ'을 따라 취해진 단면도이며, 도 2b는 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 활성부들(104)을 정의하는 소자분리 패턴(102)이 반도체 기판(100)에 배치된다. 상기 활성부(104)는 상기 소자분리 패턴(102)에 의해 둘러싸인 반도체 기판(100)의 일부분에 해당한다. 상기 활성부(104)는 제1 형의 도펀트로 도핑될 수 있다. 상기 활성부들(104)은 제1 방향을 따라 나란히 연장될 수 있다. 상기 활성부들(104)은 상기 제1 방향에 수직한 제2 방향으로 서로 이격되고, 상기 활성부들(104) 사이에 상기 소자분리 패턴(102)이 배치된다. 상기 제1 및 제2 방향들은 상기 반도체 기판(100)의 상면과 평행하다. 상기 반도체 기판(100)은 반도체 물질로 형성된다. 예컨대, 상기 반도체 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 소자분리 패턴(102)은 트렌치형 소자분리 패턴일 수 있다. 예컨대, 상기 소자분리 패턴(102)은 반도체 기판(100)에 형성된 트렌치를 채우는 충전 산화물을 포함할 수 있다. 또한, 상기 소자분리 패턴(102)은 상기 트렌치의 내면에 형성된 측벽 열 산 화물을 더 포함할 수 있다. 이에 더하여, 상기 소자분리 패턴(102)은 상기 트렌치의 내면 및 트렌치를 채우는 충전 산화물 사이에 개재된 라이너(liner)를 더 포함할 수 있다. 상기 라이너는 질화물, 산화질화물 및/또는 상기 충전 산화물보다 치밀한 산화물 등으로 형성될 수 있다. 상기 충전 산화물은 갭필 특성이 우수한 산화물로 형성될 수 있다. 예컨대, 상기 충전 산화물은 고밀도 플라즈마 산화물 및/또는 SOG(Spin On Glass) 등으로 형성될 수 있다.
상기 각 활성부(104) 내에 도핑 영역(106, doped region)이 배치된다. 상기 도핑 영역(106)은 제2 형의 도펀트로 역도핑(counter doping)된다. 상기 제1 형의 도펀트 및 상기 제2 형의 도펀트 중에서 어느 하나는 n형 도펀트이고, 다른 하나는 p형 도펀트이다. 상기 도핑 영역(106)은 상기 활성부(104)의 길이방향을 따라 연장된 라인 형태일 수 있다. 즉, 상기 도핑 영역(106)은 상기 제1 방향으로 연장된다. 상기 도핑 영역(106)의 바닥면은 상기 소자분리 패턴(102)의 바닥면보다 높은 것이 바람직하다. 상기 도핑 영역(106)의 상면은 상기 활성부(104)의 상면과 동일한 높이일 수 있다. 또한, 상기 도핑 영역(106)은 상기 활성부(104) 내에 자기정렬적으로 형성될 수 있다. 이로써, 상기 도핑 영역(106)의 상기 제2 방향으로의 폭은 상기 활성부(104)의 상기 제2 방향으로의 폭과 동일할 수 있다.
상기 활성부(104)의 상면(top surface)보다 낮은 바닥면을 갖는 함몰 영역(112, recessed region) 내에 저저항 도전 패턴(116)이 배치된다. 상기 저저항 도전 패턴(116)은 상기 도핑 영역(106)과 접촉된다. 상기 함몰 영역(112)은 상기 제1 방향으로 연장된 그루브 형태(groove-shaped)일 수 있다. 이때, 상기 저저항 도전 패턴(116)도 상기 함몰 영역(112)을 따라 연장된다. 이에 따라, 상기 저저항 도전 패턴(116) 및 도핑 영역(106)은 상기 제1 방향으로 나란히 연장됨과 더불어 서로 접촉될 수 있다. 상기 저저항 도전 패턴(116) 및 도핑 영역(106) 사이의 접촉면은 상기 제1 방향으로 연장될 수 있다. 상기 저저항 도전 패턴(116)은 상기 함몰 영역(112)을 완전히 채울 수 있다. 일 실시예에 따르면, 상기 저저항 도전 패턴(116)은 상기 함몰 영역(112)을 부분적으로 채울 수도 있다. 또는 전체적으로 채울 수 있다.
상기 함몰 영역(112)은 바닥면, 제1 내측벽 및 제2 내측벽을 포함할 수 있다. 상기 소자분리 패턴(102)은 상면(103a) 및 상기 상면(103a)보다 낮은 리세스된 면(103b, recessed surface)을 포함할 수 있다. 상기 소자분리 패턴(102)의 리세스된 면(103b)은 상기 활성부(104)의 상면보다 낮다. 상기 소자분리 패턴(102)의 상면(103a) 및 리세스된 면(103b)은 실질적으로 평행할 수 있다. 상기 함몰 영역(112)의 바닥면은 상기 소자분리 패턴(102)의 리세스된 면(103b)을 포함할 수 있다. 상기 소자분리 패턴(102)은 상기 상면(103a) 및 리세스된 면(103b)을 연결하는 측벽을 포함할 수 있다. 상기 함몰 영역(112)의 제1 내측벽은 상기 상면(103a) 및 리세스된 면(103b)을 연결하는 상기 소자분리 패턴(102)의 측벽을 포함할 수 있다. 상기 함몰 영역(112)의 제2 내측벽은 상기 활성부(104)의 일 측벽의 일부로 이루어질 수 있다. 이때, 상기 함몰 영역(112)의 제2 내측벽을 이루는 상기 활성부(104)의 일 측벽은 상기 도핑 영역(106)의 일 측벽의 일부이다. 상기 저저항 도전 패턴(116)은 상기 함몰 영역(112)의 제2 내측벽을 이루는 상기 도핑 영역(106)과 접 촉될 수 있다. 상기 함몰 영역(112)의 바닥면은 상기 소자분리 패턴(102)의 바닥면보다 높게 위치하는 것이 바람직하다. 상기 함몰 영역(112)의 바닥면은 상기 도핑 영역(106)의 바닥면보다 높을 수 있다. 이로써, 상기 함몰 영역(112)에 인접한 상기 도핑 영역(106)의 일 측벽은 상기 저저항 도전 패턴(116) 및 소자분리 패턴(102)과 접촉될 수 있다.
상기 저저항 도전 패턴(116)은 상기 도핑 영역(106)보다 낮은 비저항을 갖는 도전물질을 포함하는 것이 바람직하다. 예컨대, 상기 저저항 도전 패턴(116)은 금속(ex, 텅스텐, 티타늄, 탄탈늄, 귀금속, 알루미늄, 구리 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄, 질화텅스텐 등) 및 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
채널 필라(126, channel pillar)가 상기 활성부(104)의 상면 상에 배치된다. 복수의 채널 필라들(126)이 상기 반도체 기판(100) 상에 상기 제1 방향 및 제2 방향을 따라 2차원적으로 배열된다. 상기 채널 필라들(126)은 서로 이격 된다. 하나의 활성부(104) 상에 복수의 채널 필라들(126)이 배치될 수 있다. 상기 하나의 활성부(104) 상에 배치된 복수의 채널 필라들(126)은 상기 제1 방향으로 배열되어 하나의 열을 이룰 수 있다. 상기 채널 필라(126)는 상기 활성부(104)의 상면과 접촉된다. 이로써, 상기 채널 필라(126)는 상기 도핑 영역(106)과 연결될 수 있다. 상기 채널 필라(126)는 반도체 물질로 형성될 수 있다. 상기 채널 필라(126)는 상기 반도체 기판(100)과 동일한 반도체 물질로 형성되는 것이 바람직하다. 상기 채널 필라(126)는 단결정 상태일 수 있다. 상기 채널 필라(126)는 상기 도핑 영역(106)과 다른 타입의 도펀트로 도핑될 수 있다. 즉, 상기 채널 필라(126)는 상기 제1 형의 도펀트로 도핑될 수 있다. 이와는 달리, 상기 채널 필라(126)는 언도프트(undoped) 상태일 수도 있다. 도 1에서, 상기 채널 필라(126)의 상면은 평면적 관점(plan view)에서 원형으로 도시되어 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 채널 필라(126)의 상면은 평면적 관점에서 타원 형태 또는 다각형 형태 등으로 구현될 수도 있다.
게이트 전극(130a)이 상기 채널 필라(126)의 측벽을 둘러싼다. 복수의 게이트 전극들(130a)이 상기 제2 방향으로 나란히 연장되어 상기 활성부들(104)을 가로지른다. 상기 각 게이트 전극(130a)은 상기 제2 방향으로 배열되어 하나의 행을 이루는 복수의 채널 필라들(126)의 측벽들을 둘러싼다. 상기 채널 필라(126)의 측벽 및 게이트 전극(130a) 사이에 게이트 유전막(128)이 개재된다. 상기 채널 필라(126)는 상기 게이트 전극(130a)의 상면보다 위로 돌출된 부분을 갖는 것이 바람직하다. 즉, 상기 채널 필라(126)의 상면은 상기 게이트 전극(130a)의 상면보다 높은 것이 바람직하다. 상기 채널 필라(126)의 돌출된 부분 내에 소오스/드레인 영역(138)이 배치될 수 있다. 상기 소오스/드레인 영역(138)은 상기 도핑 영역(106)과 동일한 타입의 도펀트로 도핑될 수 있다. 즉, 상기 소오스/드레인 영역(138)은 상기 제2 형의 도펀트로 도핑될 수 있다. 상기 채널 필라(126) 및 채널 필라(126)의 측벽을 둘러싸는 게이트 전극(130a)으로 인하여, 수직형 전계 효과 트랜지스터가 구현될 수 있다. 상기 수직형 전계 효과 트랜지스터는 상기 도핑 영역(106), 채 널 필라(126), 게이트 전극(130a) 및 소오스/드레인 영역(138)을 포함할 수 있다. 상기 수직형 전계 효과 트랜지스터의 동작시에, 채널은 상기 채널 필라(126)의 측벽에 생성될 수 있다.
상기 게이트 유전막(128)은 열산화막, 질화막 및/또는 산화질화막 등을 포함할 수 있다. 상기 게이트 전극(130a)은 도핑된 반도체, 금속(ex, 텅스텐, 알루미늄, 티타늄, 탄탈늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄, 질화텅스텐 등) 및 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
하드마스크 패턴(101)이 상기 활성부(104)의 상면 상에 배치될 수 있다. 상기 하드마스크 패턴(101)은 상기 게이트 전극(130a) 아래에 배치된다. 상기 채널 필라(126)는 상기 하드마스크 패턴(101)을 관통하여 상기 활성부(104)의 상면에 접촉될 수 있다. 상기 활성부(104)의 상면은 상기 하드마스크 패턴(101)에 자기정렬될 수 있다. 상기 하드마스크 패턴(101)의 상면은 상기 소자분리 패턴(102)의 상면(103a)과 공면(coplanar)을 이룰 수 있다. 상기 저저항 도전 패턴(116)이 상기 함몰 영역(112)을 완전히 채우는 경우에, 상기 하드마스크 패턴(101)의 상면은 소자분리 패턴(102)의 상면(103a) 및 저저항 도전 패턴(116)의 상면과 공면을 이룰 수 있다. 상기 하드마스크 패턴(101)은 상기 활성부(104)에 대하여 식각선택비를 갖는 절연물질을 포함할 수 있다. 예컨대, 상기 하드마스크 패턴(101)은 산화물, 또는 산화물/질화물 등으로 형성될 수 있다.
절연막(118)이 게이트 전극(130a) 및 활성부(104) 사이, 상기 게이트 전 극(130a) 및 저저항 도전 패턴(116) 사이, 및 게이트 전극(130a) 및 소자분리 패턴(102)의 상면(103a) 사이에 개재될 수 있다. 이에 더하여, 상기 절연막(118)은 실질적으로 상기 반도체 기판(100)의 전면을 덮을 수 있다. 상기 채널 필라(126)는 상기 절연막(118) 및 하드마스크 패턴(101)을 연속적으로 관통하여 상기 활성부(104)의 상면과 접촉될 수 있다. 상기 절연막(118)은 질화물 및/또는 산화질화물 등으로 형성될 수 있다.
도 2a 및 도 2b에 개시된 바와 같이, 캐핑 절연 패턴(132a)이 상기 게이트 전극(130a) 상에 배치될 수 있다. 상기 캐핑 절연 패턴(132a)은 상기 채널 필라(126)의 상기 돌출된 부분의 측벽을 둘러싸고, 상기 게이트 전극(130a)의 상면 전체 상에 배치될 수 있다. 상기 캐핑 절연 패턴(132a)은 상기 게이트 전극(130a)의 측벽에 자기정렬된 측벽을 가질 수 있다. 상기 캐핑 절연 패턴(132a)은 상기 채널 필라(126)의 측벽 및 상기 게이트 전극(130a)의 상면을 따라 콘포말(conformal)하게 배치될 수 있다. 이로써, 하나의 상기 행 내에서 인접한 한 쌍의 채널 필라들(126) 사이에 상기 캐핑 절연 패턴(132a)에 의한 오목한 영역이 배치될 수 있다. 층간 유전막(136)이 상기 오목한 영역 및 게이트 전극들(130a) 사이를 채울 수 있다. 상기 층간 유전막(136)은 평탄화된 상면을 가질 수 있다. 상기 층간 유전막(136)은 상기 채널 필라(126)의 상면을 덮지 않는다. 또한, 상기 층간 유전막(136)은 상기 캐핑 절연 패턴(132a)의 상기 채널 필라(126)를 둘러싸는 부분의 최상면도 덮지 않을 수 있다. 도 2a 및 도 2b에 상기 층간 유전막(136)의 상면이 상기 채널 필라(126)의 상면 및 상기 캐핑 절연 패턴(132a)의 상기 채널 필라(126) 를 둘러싸는 부분의 상면과 실질적으로 동일한 높이를 갖도록 도시되어 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 층간 유전막(136)의 상면은 상기 채널 필라(126)의 상면 및/또는 상기 캐핑 절연 패턴(132a)의 상기 채널 필라(126)를 둘러싸는 부분의 상면보다 높을 수도 있다. 상기 층간 유전막(136)은 산화물로 형성될 수 있다. 상기 캐핑 절연 패턴(132a)은 질화물 및/또는 산화질화물 등으로 형성될 수 있다.
상기 게이트 전극(130a)은 상기 채널 필라(126)를 둘러싸는 제1 부분, 및 상기 제1 부분 옆 및 상기 소자분리 패턴(102) 상부에 배치된 제2 부분을 포함할 수 있다. 상기 게이트 전극(130a)의 상기 제1 부분은 상기 제1 방향으로 제1 폭을 갖고, 상기 게이트 전극(130a)의 상기 제2 부분은 상기 제1 방향으로 제2 폭을 갖는다. 상기 게이트 전극(130a)의 상기 제1 부분의 제1 폭은 상기 제2 부분의 상기 제2 폭보다 클 수 있다. 상기 캐핑 절연 패턴(132a)의 상기 채널 필라(126)를 둘러싸는 부분은 상기 게이트 전극(130a)의 상기 제1 부분 상에 배치될 수 있다. 상기 캐핑 절연 패턴(132a)의 다른 부분은 상기 게이트 전극(130a)의 상기 제2 부분 상에 배치될 수 있다.
데이터 저장 요소(DSE)가 상기 각 채널 필라(126)의 상면에 전기적으로 접속될 수 있다. 복수의 상기 데이터 저장 요소들(DSE)이 상기 반도체 기판(100) 상부에 2차원적으로 배열될 수 있다. 상기 데이터 저장 요소(DSE)는 데이터를 저장하는 요소이다. 상기 각 데이터 저장 요소(DSE)는 상기 각 채널 필라(126) 내에 형성된 소오스/드레인 영역(138)과 전기적으로 접속될 수 있다. 상기 각 데이터 저장 요 소(DSE)는 상기 각 채널 필라(126)의 상면에 직접 접촉될 수 있다.
상술한 반도체 소자에 따르면, 상기 채널 필라(126)는 상기 활성부(104)의 상면에 접촉됨으로써, 상기 채널 필라(126)는 단결정 상태로 구현될 수 있다. 또한, 상기 채널 필라(126)의 하면과 연결되는 상기 도핑 영역(106)은 상기 활성부(104)의 상면보다 낮은 바닥면을 갖는 상기 함몰 영역(112) 내의 저저항 도전 패턴(116)과 접촉된다. 상기 도핑 영역(106) 및 저저항 도전 패턴(116)의 접촉면은 상기 도핑 영역(106)의 길이방향으로 연장된다. 상기 저저항 도전 패턴(116)에 의하여 상기 도핑 영역(106)의 저항이 감소된다. 이로써, 우수한 특성을 갖고 고속으로 동작하는 수직형 전계 효과 트랜지스터를 구현할 수 있다. 상기 수직형 전계 효과 트랜지스터는 고집적화에 매우 유리하다. 결과적으로, 상기 수직형 전계 효과 트랜지스터를 포함하는 반도체 소자는 고집적화에 최적화되고 고속으로 동작할 수 있다.
또한, 상기 저저항 도전 패턴(116)은 상기 함몰 영역(112) 내에 배치되어 상기 저저항 도전 패턴(116)에 의한 단차가 발생되지 않는다. 그 결과, 상기 반도체 소자의 제조 공정들의 마진이 향상될 수 있다.
상기 데이터 저장 요소(DSE)는 다양한 형태로 구현될 수 있다. 상기 데이터 저장 요소(DSE)의 다양한 실시예들을 도면을 참조하여 설명한다.
도 3a는 도 1의 데이터 저장 요소의 일 형태를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 3a를 참조하면, 일 실시예에 따른 데이터 저장 요소(DSE')는 캐패시터일 수 있다. 상기 데이터 저장 요소(DSE')는 하부 전극(150), 상부 전극(154) 및 상기 하부 및 상부 전극들(150 및 154) 사이에 개재된 캐패시터 유전막(152)을 포함할 수 있다. 복수의 상기 하부 전극들(150)이 복수의 채널 필라들(126)의 상면들에 각각 접속될 수 있으며, 하나의 상기 상부 전극(154)은 상기 복수의 하부 전극들(150)의 표면들을 덮을 수 있다. 상기 데이터 저장 요소(DSE')가 캐패시터인 경우에, 상기 도핑 영역(106) 및 이에 접촉된 저저항 도전 패턴(116)은 비트라인에 해당할 수 있으며, 상기 게이트 전극(130a)은 워드라인에 해당할 수 있다.
상기 하부 전극(150)은 도시된 바와 같이 실린더 형태로 구현될 수 있다. 이와는 다르게, 상기 하부 전극(150)은 스택 형태 또는 평판 형태 등일 수도 있다. 상기 층간 유전막(136) 상에 식각 정지층(149)이 배치될 수 있다. 상기 하부 전극(150)은 상기 식각 정지층(149)을 관통하여 상기 채널 필라(126)의 상면에 접속될 수 있다. 상기 식각 정지층(149)은 상기 층간 유전막(136)의 상면 전체를 덮는 것이 바람직하다. 상기 식각 정지층(149)은 상기 층간 유전막(136)에 대하여 식각선택비를 갖는 절연물질로 형성될 수 있다. 예컨대, 상기 식각 정지층(149)은 질화물 및/또는 산화질화물 등으로 형성될 수 있다.
상기 하부 전극(150)은 도핑된 반도체, 금속(ex, 백금 이리듐, 티타늄, 탄탈늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 및 도전성 금속산화물(ex, 산화이리듐 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 상부 전극(154)은 도핑된 반도체, 금속(ex, 백금 이리듐, 티타늄, 탄탈늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 및 도전성 금속산화물(ex, 산화이리듐 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 캐패시터 유전막(152)은 산화물, 질화물, 산화질화물, 고유전물질(ex, 산화하프늄, 산화알루미늄 등과 같은 금속산화물 등) 및/또는 강유전물질 등을 포함할 수 있다.
도 3b는 도 1의 데이터 저장 요소의 다른 형태를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 3b를 참조하면, 일 실시예에 따르면, 데이터 저장 요소(DSE")는 서로 다른 비저항을 갖는 복수의 저항 상태들로 변환 가능한 가변 저항체일 수 있다. 상기 데이터 저장 요소(DSE") 상에 캐핑 전극(160)이 배치될 수 있다. 상기 캐핑 전극(160)은 상기 데이터 저장 요소(DSE")의 측벽과 자기정렬된 측벽을 가질 수 있다. 상부 층간 유전막(162)이 상기 데이터 저장 요소들(DSE") 상에 배치될 수 있다. 콘택 플러그(164)가 상기 상부 층간 유전막(162)을 관통하여 상기 캐핑 전극(160)에 접속될 수 있다. 상기 상부 층간 유전막(162) 상에 상기 콘택 플러그(164)에 접속된 배선 라인(166)이 배치될 수 있다. 상기 배선 라인(166)은 도 1의 제1 방향으로 연장될 수 있다. 상기 상부 층간 유전막(162) 상에 복수의 배선 라인들(166)이 상기 제1 방향으로 나란히 연장될 수 있다. 하나의 상기 배선 라인(166)은 도 1에서 설명한 상기 제1 방향으로 배열되어 하나의 열을 이루는 복수의 데이터 저장 요소들(DSE")과 접속될 수 있다. 상기 데이터 저장 요소(DSE")가 가변저항체인 경우에, 상기 배선 라인(166) 및 도핑 영역(106) 중에서 어느 하나는 비트라인에 해당하고, 다른 하나는 소오스 라인에 해당할 수 있다. 물론, 상기 게이트 전극(130a)은 워드라인에 해당할 수 있다.
일 실시예에 따르면, 상기 데이터 저장 요소(DSE")는 자기 터널 접합 패턴(Magnetic Tunnel Junction pattern)일 수 있다. 구체적으로, 상기 데이터 저장 요소(DSE")는 고정된 자화방향을 갖는 기준층, 자화방향이 변경가능한 자유층, 및 상기 기준층 및 자유층 사이에 개재된 터널 배리어를 포함할 수 있다. 상기 자유층 및 기준층 중에 어느 하나는 상기 채널 필라(126)의 상면에 전기적으로 접속되고, 다른 하나는 상기 캐핑 전극(160)에 접속될 수 있다. 상기 자유층의 자화방향은 상기 터널 접합 패턴을 통하여 흐르는 전류 내 전자들의 스핀들을 이용하여 변경시킬 수 있다. 상기 자유층은 강자성체로 형성될 수 있다. 상기 기준층은 단일층 또는 다층으로 형성될 수 있다. 상기 기준층이 다층으로 형성되는 경우에, 상기 기준층은 피닝층(pinning layer) 및 핀드층(pinned layer)을 포함할 수 있다. 상기 피닝층은 반강자성체로 형성될 수 있으며, 상기 핀드층은 강자성체로 형성될 수 있다. 상기 핀드층의 자화방향은 상기 피닝층에 의하여 고정될 수 있다. 상기 피닝층은 단일층 또는 다층일 수 있다. 상기 피닝층이 다층인 경우에, 상기 피닝층은 제1 핀드층, 제2 핀드층 및 제1 및 제2 핀드층들 사이에 개재된 비자성층을 포함할 수 있다. 상기 제1 핀드층은 상기 피닝층에 의하여 자화방향이 고정되고, 상기 비자성층은 상기 제1 및 제2 핀드층들의 자화방향들을 교환결합시킬 수 있다. 예컨대, 상기 비자성층은 루세늄 등으로 형성될 수 있다. 상기 터널 배리어는 산화알루미늄 및/또는 산화마그네슘 등을 포함할 수 있다. 상기 데이터 저장 요소(DSE")가 상기 자기 터널 접합 패턴인 경우에, 상기 데이터 저장 요소(DSE")와 상기 채널 필라(126)의 상면 사이에 하부 전극이 개재될 수도 있다.
일 실시예에 따르면, 상기 데이터 저장 요소(DSE")는 내부에 적어도 하나의 필라멘트의 생성 및 소멸되는 것에 의하여 저항 상태가 변경 가능한 가변 저항체로 형성될 수 있다. 예컨대, 상기 데이터 저장 요소(DSE")는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nickel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다. 상기 필라멘트의 양단은 상기 데이터 저장 요소(DSE")의 하면 및 상면에 각각 접속될 수 있다. 상기 필라멘트가 생성된 데이터 저장 요소(DSE")의 비저항이 상기 필라멘트가 소멸된 데이터 저장 요소(DSE")의 비저항보다 낮을 수 있다. 상기 데이터 저장 요소(DSE") 내 생성되는 필라멘트의 개수에 따라 상기 데이터 저장 요소(DSE")는 멀티 비트의 데이터를 저장할 수 있다.
일 실시예에 따르면, 상기 데이터 저장 요소(DSE")는 상변화 물질로 형성될 수 있다. 상변화 물질은 격자 구조의 상태에 따라 비저항값이 변경되는 물질일 수 있다. 예컨대, 결정 상태의 상변화 물질은 비정질 상태의 상변화 물질보다 낮은 비저항값을 가질 수 있다. 상기 상변화 물질은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 포함할 수 있다. 예컨대, 상기 상변화 물질은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb, In-Sb, Ga-Sb 및 doped Ge-Sb-Te 등에서 선택된 적어도 하나를 포함할 수 있다. 여기서, 상기 doped Ge-Sb-Te는 C, N, B, Bi, Si, P, Al, Dy 또는 Ti 등으로 도핑될 수 있다.
상술한 바와 같이, 상기 채널 필라(126)의 상면에 접속된 데이터 저장 요소(DSE)는 캐패시터(도 3a의 DSE') 또는 가변저항체(도 3b의 DSE")로 구현될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 데이터 저장 요소(DSE)는 캐패시터 및 가변 저항체 이외에 다른 형태로 구현될 수 있다. 예컨대, 상기 데이터 저장 요소(DSE)는 서로 직렬로 연결된 복수의 기억 셀들을 포함하는 수직형 셀 스트링일 수도 있다. 구체적으로, 상기 데이터 저장 요소(DSE)는 상기 채널 필라의 상면에 접속된 수직형 채널부, 수직형 채널부의 측벽을 가로지르고 적층된 복수의 데이터 라인들, 및 수직형 채널부의 측벽 및 각 데이터 라인 사이에 개재된 데이터 저장막을 포함할 수 있다.
한편, 상기 함몰 영역(112) 및 저저항 도전 패턴(116)은 다른 형태일 수도 있다. 이를 도면들을 참조하여 설명한다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 함몰 영역 및 저저항 도전 패턴의 다른 형태를 나타내는 평면도이고, 도 5a는 도 4의 Ⅲ-Ⅲ'을 따라 취해진 단면도이며, 도 5b는 도 4의 반도체 소자의 변형예를 설명하기 위하여 도 4의 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 4 및 도 5a를 참조하면, 일 실시예에 따르면, 함몰 영역(112a)은 소자분리 패턴(102)의 일부분 및 활성부(104)의 일부분 내에 형성될 수 있다. 다시 말해서, 상기 함몰 영역(112a)은 상기 소자분리 패턴(102) 내에 형성되고 상기 활성부(104) 내로 옆으로 확장될 수 있다. 상기 활성부(104)는 상기 활성부(104)의 상면(107a)에 비하여 낮은 리세스된 면(107b)을 포함할 수 있다. 상기 활성부(104)의 상면(107a) 및 리세스된 면(107b)은 실질적으로 서로 평행할 수 있다. 상기 활성부(104)의 리세스된 면(107b)은 상기 함몰 영역(112a)의 바닥면에 포함된다. 즉, 상기 함몰 영역(112a)의 바닥면은 상기 활성부(104)의 리세스된 면(107b) 및 상기 소자분리 패턴(102)의 리세스된 면(103b)을 포함할 수 있다. 상기 활성부(104)의 리세스된 면(107b) 및 상기 소자분리 패턴(102)의 리세스된 면(103b)은 실질적으로 동일한 레벨(level)일 수 있다. 상기 함몰 영역(112a)은 제1 내측벽 및 제2 내측벽을 포함할 수 있다. 상기 함몰 영역(112a)의 제1 내측벽은 상기 소자분리 패턴(102)의 상면(103a) 및 리세스된 면(103b)을 연결하는 상기 소자분리 패턴(102)의 측벽을 포함할 수 있다. 상기 함몰 영역(112a)의 제2 내측벽은 상기 활성부(104)의 상면(107a) 및 리세스된 면(107b)을 연결하는 상기 활성부(104)의 측벽을 포함할 수 있다.
저저항 도전 패턴(116a)이 상기 함몰 영역(112a) 내에 배치되어 도핑 영역(106a)과 접촉된다. 상기 도핑 영역(106a)의 하면은 상기 함몰 영역(112a)의 바닥면보다 낮은 것이 바람직하다. 상기 도핑 영역(106a)은 상기 활성부(104)의 상면(107a), 리세스된 면(107b) 및 상면(107a) 및 리세스된 면(107b)을 연결하는 측 벽 아래에 배치된다. 상기 저저항 도전 패턴(116a)은 상기 함몰 영역(112a)의 일부분 또는 전체를 채울 수 있다. 상기 저저항 도전 패턴(116a)은 활성부(104)의 리세스된 면(107b)과 상면(107a) 및 리세스된 면(107b)을 연결하는 측벽과 접촉되어, 상기 도핑 영역(106a)과 접촉될 수 있다. 이로써, 상기 저저항 도전 패턴(116a) 및 도핑 영역(106a) 사이의 접촉면적을 향상시킬 수 있다.
상기 함몰 영역(112a), 도핑 영역(106a) 및 저저항 도전 패턴(116a)은 도 4의 제1 방향으로 나란히 연장되면서 접촉될 수 있다. 즉, 상기 도핑 영역(106a) 및 저저항 도전 패턴(116a)의 접촉면은 도 1의 제1 방향으로 연장될 수 있다. 상기 도핑 영역(106a)은 도 2a 및 도 2b의 도핑 영역(106)과 동일한 타입의 도펀트로 도핑될 수 있다. 상기 저저항 도전 패턴(116a)은 상기 도핑 영역(106a)에 비하여 낮은 비저항을 갖는 도전 물질을 포함할 수 있다. 예컨대, 상기 저저항 도전 패턴(116a)은 도 1, 도 2a 및 도 2b에 개시된 저저항 도전 패턴(126)과 동일한 물질로 형성될 수 있다.
도 5b를 참조하면, 일 실시예에 따르면, 측벽 스페이서(145)가 저저항 도전 패턴(116a) 및 함몰 영역(112a)의 제1 내측벽 사이, 및 저저항 도전 패턴(116a) 및 함몰 영역(112a)의 제2 내측벽 사이에 개재될 수 있다. 상술된 바와 같이, 상기 함몰 영역(112a)의 제1 내측벽은 상기 소자분리 패턴(102)의 상면(103a) 및 리세스된 면(103b)을 연결하는 측벽을 포함할 수 있으며, 상기 함몰 영역(112a)의 제2 내측벽은 상기 활성부(104)의 상면(107a) 및 리세스된 면(107b)을 연결하는 측벽을 포함할 수 있다. 이 경우에, 상기 저저항 도전 패턴(116a)은 상기 측벽 스페이 서(145) 및 소자분리 패턴(102)의 리세스된 면(103b) 사이에 위치한 활성부(104)의 리세스된 면(107b)과 접촉될 수 있다. 이로써, 상기 저저항 도전 패턴(116a)은 상기 도핑 영역(106a)과 접촉될 수 있다. 상기 측벽 스페이서(145)는 절연물질을 포함할 수 있다. 예컨대, 상기 측벽 스페이서(145)는 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 측벽 스페이서(145)로 인하여 상기 저저항 도전 패턴(116a) 및 이웃한 도핑 영역(106a) 사이의 이격 거리를 증가시킬 수 있다. 이로써, 서로 이웃한 도핑 영역들(106a) 사이의 격리 특성을 향상시킬 수 있다.
도 4, 도 5a 및 도 5b의 데이터 저장 요소(DSE)는 도 3a의 데이터 저장 요소(DSE') 또는 도 3b의 데이터 저장 요소(DSE")로 대체될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 함몰 영역 및 저저항 도전 패턴의 또 다른 형태를 나타내는 평면도이고, 도 7은 도 6의 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 6 및 도 7을 참조하면, 일 실시예에 따르면, 저저항 도전 패턴(116b)은 상기 활성부(104) 내에 형성된 함몰 영역(112b) 내에 배치될 수 있다. 상기 활성부(104)는 상면(107a) 및 상면(107a)보다 낮은 리세스된 면(107b)을 포함할 수 있다. 상기 활성부(104)의 리세스된 면(107b)은 상기 함몰 영역(112b)의 바닥면을 이룰 수 있다. 상기 함몰 영역(112b)의 바닥면은 도핑 영역(106a)의 바닥면보다 높은 것이 바람직하다. 상기 함몰 영역(112b)은 제1 내측벽 및 제2 내측벽을 포함할 수 있다. 상기 함몰 영역(112b)의 제1 내측벽은 상기 활성부(104)의 상면(107a) 및 리세스된 면(107b)을 연결하는 측벽(상기 활성부(104)로 이루어짐)을 포함할 수 있 다. 상기 함몰 영역(112b)의 제2 내측벽은 상기 함몰 영역(112b)에 인접한 상기 소자분리 패턴(102)의 일 측벽의 일부를 포함할 수 있다. 상기 소자분리 패턴(104)은 리세스된 면을 포함하지 않을 수 있다.
상기 저저항 도전 패턴(116b)은 상기 함몰 영역(112b)의 일부분 또는 전체를 채울 수 있다. 상기 저저항 도전 패턴(116b) 및 함몰 영역(112b)은 도 6에 도시된 바와 같이, 제1 방향으로 나란히 연장되면서 상기 도핑 영역(106a)과 접촉될 수 있다. 상기 저저항 도전 패턴(116b)은 상기 도핑 영역(106a)에 비하여 낮은 비저항을 갖는 도전 물질을 포함할 수 있다. 예컨대, 상기 저저항 도전 패턴(116b)은 도 2a 및 도 2b에 개시된 저저항 도전 패턴(116)과 동일한 물질로 형성될 수 있다.
도 6 및 도 7의 데이터 저장 요소(DSE)는 도 3a의 데이터 저장 요소(DSE') 또는 도 3b의 데이터 저장 요소(DSE")로 대체될 수 있다.
다음으로, 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 8a 내지 도 8j는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 8a를 참조하면, 반도체 기판(100) 상에 활성부들을 정의하는 하드마스크 패턴들(101)을 형성한다. 상기 하드마스크 패턴들(101)은 도 1의 제1 방향으로 나란히 연장될 수 있다. 상기 하드마스크 패턴들(101)은 도 1의 제2 방향으로 서로 이격될 수 있다. 상기 하드마스크 패턴들(101)은 상기 반도체 기판(100)에 대하여 식각선택비를 갖는 절연물질로 형성될 수 있다. 예컨대, 상기 하드마스크 패턴 들(101)은 산화물, 질화물 및/또는 산화질화물 등으로 형성될 수 있다.
상기 하드마스크 패턴들(101)을 식각 마스크로 사용하여 상기 반도체 기판(100)을 식각하여 활성부들(104)을 정의하는 트렌치를 형성한다. 상기 트렌치를 채우는 소자분리 패턴(102)을 형성한다. 상기 소자분리 패턴(102)을 형성하는 방법을 좀더 구체적으로 설명한다. 상기 트렌치를 형성한 후에, 상기 트렌치의 측벽 및 바닥면에 열 산화 공정을 수행하여 측벽 열 산화막을 형성할 수 있다. 상기 측벽 열 산화막 상에 라이너를 형성하고, 상기 라이너 상에 상기 트렌치를 채우는 충전 산화막을 형성할 수 있다. 적어도 상기 충전 산화막을 평탄화하여 상기 소자분리 패턴(102)을 형성할 수 있다. 상기 평탄화 공정시에, 상기 하드마스크 패턴(101) 상의 라이너막도 제거될 수 있다. 상기 소자분리 패턴(102)은 상기 트렌치 내의 측벽 열 산화막, 라이너 및 평탄화된 충전 산화막을 포함할 수 있다.
상기 활성부(104) 내에 도핑 영역(106)을 형성할 수 있다. 일 실시예에 따르면, 상기 도핑 영역(106)은 상기 활성부(104)가 정의된 후에 형성될 수 있다. 예컨대, 상기 소자분리 패턴(102)을 형성한 후에, 상기 활성부(104)에 제2 형의 도펀트를 이온 주입하여 상기 도핑 영역(106)을 형성할 수 있다.
이와는 다른 방법으로, 다른 실시예에 따르면, 상기 반도체 기판(100)은 도 1, 도 2a 및 도 2b에 개시된 수직형 트랜지스터들이 형성되는 영역을 포함할 수 있다. 상기 수직형 트랜지스터들이 형성되는 영역 전체의 반도체 기판(100) 내에 제2 형의 도펀트들을 주입하여 예비 도핑 영역을 형성할 수 있다. 상기 예비 도핑 영역을 형성한 후에, 상기 하드마스크 패턴(101) 및 소자분리 패턴(102)을 형성할 수 있다. 이 방법에 따르면, 상기 소자분리 패턴(102)을 형성할 때, 상기 활성부(104) 및 상기 도핑 영역(106)이 함께 정의될 수 있다.
도 8b를 참조하면, 상기 소자분리 패턴(102)을 갖는 반도체 기판(100) 상에 개구부들(110)을 갖는 마스크 패턴(108)을 형성한다. 상기 각 개구부(110)는 상기 소자분리 패턴(102)의 일부분 및 이에 인접한 활성부(104)의 일부분과 중첩될 수 있다. 상기 각 개구부(110)는 소자분리 패턴(102)의 상기 중첩된 일부분을 노출시키고, 또한, 상기 활성부(104)의 상기 중첩된 일부분 상의 하드마스크 패턴(101)을 노출시킬 수 있다. 상기 개구부들(110)은 도 1의 제1 방향으로 나란히 연장될 수 있으며, 도 1의 제2 방향으로 서로 이격될 수 있다. 상기 마스크 패턴(108)은 상기 소자분리 패턴(102)에 대하여 식각선택비를 가질 수 있다. 또한, 상기 마스크 패턴(108)은 상기 활성부(104)에 대하여 식각선택비를 가질 수도 있다. 이에 더하여, 상기 마스크 패턴(108)은 상기 하드마스크 패턴(101)에 대하여 식각선택비를 가질 수도 있다. 예컨대, 상기 마스크 패턴(108)은 감광막 등으로 형성될 수 있다.
도 8c를 참조하면, 상기 마스크 패턴(108)을 식각 마스크로 사용하여 상기 개구부(110)에 노출된 소자분리 패턴(102)을 식각한다. 이에 따라, 상기 소자분리 패턴(102) 내에 함몰 영역(112)이 형성될 수 있다. 상기 식각 공정에 의하여 상기 소자분리 패턴(102)은 상면(103a)보다 낮은 리세스된 면(103b)이 형성되며, 상기 리세스된 면(103b)은 상기 함몰 영역(112)의 바닥면에 해당할 수 있다. 상기 함몰 영역(112)의 일 측벽에 상기 활성부(104)가 노출된다.
상기 식각 공정시에, 상기 개구부(110)에 노출된 상기 하드마스크 패턴(101) 도 식각 마스크로 사용될 수 있다. 즉, 상기 식각 공정시에, 상기 개구부(110)에 중첩된 활성부를 그대로 둔 채로 상기 소자분리 패턴(102)을 식각할 수 있다. 상기 식각 공정은 상기 하드마스크 패턴(101) 및/또는 활성부(104)에 대한 식각율들이 상기 소자분리 패턴(102)에 대한 식각율보다 작도록 수행하는 것이 바람직하다.
도 8d를 참조하면, 이어서, 상기 마스크 패턴(108)을 제거할 수 있다. 이어서, 상기 함몰 영역(112)을 채우는 저저항 도전막(114)을 상기 반도체 기판(100) 전면 상에 형성될 수 있다. 상기 저저항 도전막(114)은 화학기상 증착법, 원자층 적층법 및/또는 금속-반도체 반응 공정 등으로 형성될 수 있다. 상기 금속-반도체 반응 공정은 상기 함몰 영역(112)에 노출된 상기 활성부(104)과 접촉하는 금속막을 증착하고, 상기 금속막 및 상기 활성부(104)를 반응시켜 금속-반도체 화합물을 형성하는 공정이다. 상기 금속-반도체 화합물을 형성한 후에, 미반응된 금속막은 제거할 수 있다. 상기 금속-반도체 반응 공정을 수행하기 전에, 상기 함몰 영역(112)에 노출된 상기 활성부(104)를 시드층으로 사용하는 에피택시얼 공정을 수행하여 상기 함몰 영역(112) 내에 버퍼 반도체를 형성할 수 있다. 이 경우에, 상기 금속-반도체 반응 공정의 금속막은 상기 버퍼 반도체와 접촉 및 반응하여 상기 금속-반도체 화합물이 형성될 수 있다. 예컨대, 상기 금속-반도체 반응 공정은 금속 실리사이드화 공정일 수 있다.
도 8e를 참조하면, 상기 저저항 도전막(114)을 상기 소자분리 패턴(102) 및 하드마스크 패턴(101)이 노출될 때까지 평탄화시키어 상기 함몰 영역(112) 내에 저저항 도전 패턴(116)을 형성할 수 있다. 상기 평탄화 공정시에, 상기 하드마스크 패턴(101)의 일부분 및 상기 소자분리 패턴(102)의 일부분도 평탄화될 수 있다. 상기 평탄화 공정에 의하여 상기 저저항 도전 패턴(116), 소자분리 패턴(102) 및 하드마스크 패턴(101)의 상면들은 공면을 이룰 수 있다.
이어서, 상기 반도체 기판(100) 상에 절연막(118) 및 몰드층(120)을 차례로 형성할 수 있다. 상기 절연막(218)은 상기 몰드층(120)에 대하여 식각선택비를 갖는 절연물질을 포함할 수 있다. 예컨대, 상기 몰드층(120)은 산화막으로 형성할 수 있으며, 상기 절연막(118)은 질화막 및/또는 산화질화막 등으로 형성될 수 있다.
도 8f를 참조하면, 상기 몰드층(120), 절연막(118) 및 하드마스크 패턴(101)을 연속적으로 패터닝하여 상기 활성부(104)의 상면을 노출시키는 홀(122)을 형성한다. 상기 반도체 기판(100) 상에 복수의 홀들(122)이 형성될 수 있다. 상기 몰드층(120)의 두께를 조절하여 상기 홀(122)의 높이를 조절할 수 있다.
도 8g를 참조하면, 상기 홀(122)의 측벽에 홀 스페이서(124)를 형성할 수 있다. 상기 홀 스페이서(124)는 산화막, 질화막 및/또는 산화질화막 등으로 형성될 수 있다. 이어서, 상기 홀(122)을 채우는 채널 필라(126)를 형성한다. 상기 홀 스페이서(124)는 상기 채널 필라(126)와 활성부(104)의 상면 사이의 정렬 마진을 향상시키기 위하여 형성될 수 있다. 경우에 따라, 상기 홀 스페이서(124)는 생략될 수도 있다. 상기 채널 필라(126)는 반도체 물질로 형성된다. 상기 채널 필라(126)는 상기 활성부(104)와 동일한 반도체 물질로 형성하는 것이 바람직하다. 상기 채널 필라(126)는 상기 홀(122)에 노출된 활성부(104)의 상면과 접촉된다. 상기 활성부(104)로 인하여 상기 채널 필라(126)는 단결정 상태로 형성될 수 있다. 상기 채 널 필라(126)는 상기 홀(122)에 노출된 상기 활성부(104)의 상면을 시드층(seed layer)으로 사용하여 선택적 에피택시얼 성장 공정으로 형성될 수 있다.
이와는 다른 방법으로, 상기 홀(122)에 노출된 상기 활성부(104)와 접촉하는 비정질 상태 또는 다결정 상태의 반도체막을 증착하고, 열 처리 공정을 수행할 수 있다. 상기 반도체막은 화학기상 증착법 또는 원자층 적층법 등으로 증착될 수 있다. 상기 열 처리 공정시에, 상기 접촉된 활성부(104)가 시드층으로 작용되어 상기 반도체막이 단결정 상태로 변환될 수 있다. 상기 열 처리 공정은 급속 열처리 공정 또는 레이저 열 처리 공정 등으로 수행할 수 있다. 상기 홀(122) 외부에 위치하는 반도체막을 제거하는 평탄화 공정을 수행할 수 있다. 상기 열 처리 공정을 수행한 후에, 상기 홀(122) 외부의 반도체막을 제거하는 평탄화 공정을 수행할 수 있다. 이와는 달리, 상기 홀(122) 외부의 반도체막을 제거하는 평탄화 공정을 수행한 후에 상기 열 처리 공정을 수행할 수도 있다.
도 8h를 참조하면, 상기 채널 필라들(126)을 형성한 후에, 상기 몰드층(120) 및 홀 스페이서(124)를 제거하여 채널 필라들(126)의 표면을 노출시킨다. 상기 몰드층(120)은 등방성 식각(ex, 습식 식각 등)으로 제거할 수 있다. 이때, 상기 절연막(118)은 상기 몰드층(120)에 대하여 식각선택비를 가짐으로써, 상기 절연막(118)이 상기 절연막(118) 아래의 구조물을 보호할 수 있다. 상기 홀 스페이서(124)도 등방성 식각(ex, 습식 식각 등)으로 제거할 수 있다. 도시된 바와 같이, 상기 절연막(118) 및 상기 채널 필라(126) 사이에 위치하는 상기 홀 스페이서(124)의 일부분은 잔존될 수도 있다.
다음으로, 상기 채널 필라(126)의 측벽을 둘러싸는 게이트 전극 및 게이트 전극과 채널 필라(126) 사이에 개재된 게이트 유전막을 형성하는 방법을 설명한다. 이 방법은 도 8i 및 도 8j와 도 9a 및 도 9b를 참조하여 설명한다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법에서 게이트 전극의 형성 방법을 설명하기 위하여 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다. 도 8i 및 도 9a는 게이트 마스크 패턴(134)이 형성된 상태에서 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 각각 절취한 도면들이며, 도 8j 및 도 9b는 게이트 전극(130a)이 형성된 상태에서 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 각각 절취한 도면들이다.
도 8i 및 도 9a를 참조하면, 상기 노출된 채널 필라(126)의 표면 상에 게이트 유전막(128)을 형성한다. 상기 게이트 유전막(128)은 열산화 공정, 열산질화 공정 및/또는 질화 공정 등으로 형성될 수 있다. 상기 게이트 유전막(128)은 상기 채널 필라(126)가 노출된 측벽 및 상면 상에 형성될 수 있다.
상기 게이트 유전막(128)을 갖는 반도체 기판(100) 상에 게이트 도전막을 형성한다. 상기 게이트 도전막은 상기 채널 필라들(126) 사이의 공간을 채우도록 형성하는 것이 바람직하다. 상기 게이트 도전막을 상기 채널 필라들(126)의 상면 상에 배치된 게이트 유전막(128)을 식각 정지층으로 사용하여 평탄화시킬 수 있다. 이어서, 상기 평탄화된 게이트 도전막의 상면을 상기 채널 필라(126)의 상면보다 낮게 리세스(recess) 시킬 수 있다. 이에 따라, 상기 채널 필라(126)는 상기 리세스된 게이트 도전막(130)의 상면보다 높게 돌출된 부분을 포함할 수 있다.
상기 리세스된 게이트 도전막(130)을 갖는 반도체 기판(100) 상에 캐핑 절연 막(132)을 콘포말하게 형성할 수 있다. 상기 캐핑 절연막(132)은 상기 채널 필라(126)의 돌출된 부분의 측벽 및 상면을 덮는다. 상기 캐핑 절연막(132) 상에 게이트 전극을 정의하는 게이트 마스크 패턴(134)을 형성한다. 상기 캐핑 절연막(132) 상에 복수의 게이트 마스크 패턴들(134)이 도 1의 제2 방향으로 나란히 연장된 라인 형태일 수 있다. 상기 게이트 마스크 패턴(134)은 실질적으로 균일한 폭을 가질 수 있다.
상기 캐핑 절연막(132)은 제1 부분 및 제2 부분을 포함할 수 있다. 상기 캐핑 절연막(132)의 제1 부분은 상기 채널 필라(126)의 돌출된 부분을 둘러싸는 부분에 해당한다. 상기 캐핑 절연막(132)의 제2 부분은 상기 채널 필라들(126) 사이의 리세스된 게이트 도전막(130) 상에 배치되고 상기 제1 부분의 상면보다 낮은 상면을 갖는다. 상기 게이트 마스크 패턴(134)도 제1 부분 및 제2 부분을 포함할 수 있다. 상기 게이트 마스크 패턴(134)의 제1 부분은 상기 캐핑 절연막(132)의 제1 부분 상에 배치되고, 상기 게이트 마스크 패턴(134)의 제2 부분은 상기 캐핑 절연막(132)의 제2 부분 상에 배치된다. 상술된 바와 같이, 상기 게이트 마스크 패턴(134)의 제1 부분의 폭 및 제2 부분의 폭은 서로 실질적으로 동일할 수 있다. 이때, 상기 게이트 마스크 패턴(134)의 제1 부분의 폭은 상기 캐핑 절연막(132)의 제1 부분의 폭(도 1의 제1 방향으로 폭)에 비하여 작을 수 있다. 이에 따라, 상기 게이트 마스크 패턴(134)의 제1 부분의 양측에 상기 캐핑 절연막(132)의 제1 부분의 일부가 노출될 수 있다. 상기 게이트 마스크 패턴(134)은 상기 캐핑 절연막(132) 및 게이트 도전막(130)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예컨 대, 상기 게이트 마스크 패턴(134)은 감광막으로 형성될 수 있다.
도 8j 및 도 9b를 참조하면, 상기 게이트 마스크 패턴(134)을 식각 마스크로 사용하여 상기 캐핑 절연막(132) 및 게이트 도전막(130)을 연속적으로 식각하여 차례로 적층된 게이트 전극(130a) 및 캐핑 절연 패턴(132a)을 형성한다. 상기 캐핑 절연 패턴(132a)은 제1 부분 및 제2 부분을 갖는다. 상기 캐핑 절연 패턴(132a)의 제1 부분 및 제2 부분은 상기 캐핑 절연막(132)의 제1 부분 및 제2 부분에 각각 대응된다.
상기 캐핑 절연막(132)의 제1 부분은 상기 반도체 기판(100)의 상면에 수직한(vertical) 방향으로 제1 두께를 갖고, 상기 캐핑 절연막(132)의 제2 부분은 상기 수직한 방향(vertical direction)으로 제2 두께를 갖는다. 상기 제1 두께는 상기 제2 두께에 비하여 두껍다. 이에 따라, 상기 캐핑 절연막(132)의 제1 부분의 노출된 부분은 스페이서 형태로 식각되며, 상기 게이트 도전막(130)에 대하여 식각 마스크로 사용될 수 있다. 그 결과, 도 1에 개시된 바와 같이, 상기 캐핑 절연 패턴(132a)의 제1 부분 아래에 위치한 게이트 전극(130a)의 제1 부분은 상기 캐핑 절연 패턴(132b)의 제2 부분 아래에 위치한 게이트 전극(130a)의 제2 부분보다 큰 폭을 가질 수 있다. 상기 게이트 마스크 패턴(134) 아래에 위치한 상기 캐핑 절연 패턴(132a)의 제1 부분은 상기 채널 필라(126)의 상면을 덮을 수 있다.
이어서, 상기 게이트 마스크 패턴(134)을 제거하고, 층간 유전막을 반도체 기판(100) 전면 상에 형성할 수 있다. 상기 층간 유전막을 상기 채널 필라(126)의 상면 상에 배치된 캐핑 절연 패턴(132a)이 노출될 때까지 평탄화시킬 수 있다. 이 로써, 도 2a 및 도 2b의 층간 유전막(136)이 형성될 수 있다. 상기 노출된 캐핑 절연 패턴(132a)을 제거하여 상기 채널 필라(126)의 상면 상에 위치한 상기 게이트 유전막(128)을 노출시킬 수 있다. 상기 노출된 게이트 유전막(128)을 제거하여 상기 채널 필라(126)의 상면을 노출시킬 수 있다. 상기 채널 필라(126) 상의 게이트 유전막(128) 및 캐핑 절연 패턴(132a)을 선택적 식각 공정(ex, 습식 식각 등)으로 제거하는 경우에, 상기 평탄화된 층간 유전막(136)의 상면은 상기 채널 필라(126)의 상면보다 높을 수 있다. 이와는 다르게, 상기 층간 유전막(136), 캐핑 절연 패턴(132a) 및 게이트 유전막(128)을 화학적기계적 연마 공정으로 연속적으로 평탄화할 수 있다. 이 경우에, 도 2a 및 도 2b에 개시된 바와 같이 평탄화된 층간 유전막(136)의 상면, 채널 필라(126)의 상면 및 캐핑 절연 패턴(132a)의 채널 필라(126)의 돌출된 부분을 둘러싸는 부분의 상면은 공면을 이룰 수 있다.
상기 채널 필라(126)의 윗부분에 제2 형의 도펀트들을 주입하여 도 2a 및 도 2b의 소오스/드레인 영역(138)을 형성할 수 있다. 상기 소오스/드레인 영역(138)은 채널 필라(126)의 상면 상의 캐핑 절연 패턴(132a)을 제거한 후에 형성될 수 있다. 이와는 다르게, 상기 소오스/드레인 영역(138)은 도 8g를 참조하여 설명한 홀(122) 내에 채널 필라(126)를 형성한 후 및 몰드층(120)을 제거하기 전에 형성될 수 있다.
상기 채널 필라(126)의 상면에 전기적으로 접속된 데이터 저장 요소(DSE)를 형성하여 도 1, 도 2a 및 도 2b를 참조하여 설명한 반도체 소자를 구현할 수 있다.
도 3a에 도시된 데이터 저장 요소(DSE')의 형성 방법을 도 3a를 참조하여 설 명한다. 채널 필라(126)의 상면 상의 캐핑 절연 패턴(132a) 및 게이트 유전막(128)을 제거한 후에, 반도체 기판(100) 식각 정지층(149) 및 캐패시터 몰드층을 형성할 수 있다. 캐패시터 몰드층 및 식각 정지층(149)을 연속적으로 패터닝하여 상기 채널 필라(126)의 상면을 노출시키는 캐패시터 홀을 형성하고, 상기 캐패시터 홀 내에 하부 전극(150)을 형성한다. 이어서, 상기 캐패시터 몰드층을 제거하여 상기 하부 전극(150)의 표면을 노출시키고, 캐패시터 유전막(152) 및 상부 전극(154)을 차례로 형성한다. 이로써, 도 3a의 데이터 저장 요소(DSE')를 형성할 수 있다.
도 3b에 도시된 데이터 저장 요소(DSE')를 형성하는 방법을 도 3b를 참조하여 설명한다. 채널 필라(126)의 노출된 상면을 갖는 반도체 기판(100) 상에 가변 저항체막 및 캐핑 전극막을 차례로 형성하고, 상기 캐핑 전극막 및 가변 저항체막을 연속적으로 패터닝하여 상기 채널 필라(126)의 상면 상에 차례로 적층된 데이터 저장 요소(DSE") 및 캐핑 전극(160)을 형성한다. 이어서, 상부 층간 유전막(162)을 형성하고, 상기 상부 층간 유전막(162)을 관통하여 상기 캐핑 전극(160)과 접촉된 콘택 플러그(164)를 형성하고, 상기 상부 층간 유전막(162) 상에 배선 라인(166)을 형성한다. 이로써, 도 3b에 도시된 가변 저항체인 데이터 저장 요소(DSE")를 갖는 반도체 소자를 구현할 수 있다.
다음으로, 도 4 및 도 5a에 도시된 반도체 소자의 형성 방법을 설명한다. 이 방법은 상술된 도 8a 및 도 8b를 참조하여 설명한 형성 방법들을 포함할 수 있다.
도 10은 도 4에 도시된 반도체 소자의 형성 방법을 설명하기 위하여 도 4의 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 8b 및 도 10을 참조하면, 마스크 패턴(108)을 식각 마스크로 사용하여 상기 개구부(110)에 중첩된 활성부(104) 및 소자분리 패턴(102)을 식각하여 함몰 영역(112a)을 형성할 수 있다. 상기 식각 공정시에, 상기 개구부(110)에 노출된 하드마스크 패턴(101)도 식각될 수 있다. 상기 식각 공정에 의한 상기 활성부(104)의 식각율은 상기 식각 공정에 의한 상기 소자분리 패턴(102)의 식각율과 실질적으로 동일할 수 있다. 또한, 상기 식각 공정에 의한 상기 활성부(104)의 식각율은 상기 식각 공정에 의한 상기 하드마스크 패턴(101)의 식각율도 실질적으로 동일할 수 있다. 이 후의 후속 공정들은 도 8d 내지 도 8j, 도 9a 및 도 9b를 참조하여 설명한 공정들과 동일하게 수행할 수 있다. 이어서, 데이터 저장 요소(DSE, DSE' 또는 DSE")를 형성할 수 있다. 이로써, 도 5a에 도시된 반도체 소자를 구현할 수 있다.
상기 후속 공정들을 수행하기 전에, 상기 함몰 영역(112a)의 양 측벽 상에 도 5b의 측벽 스페이서(145)를 형성할 수 있다. 이로써, 도 5b에 개시된 반도체 소자를 구현할 수 있다.
다음으로, 도 6 및 도 7에 도시된 반도체 소자의 형성 방법을 설명한다. 이 방법은 상술된 도 8a 및 도 8b를 참조하여 설명한 형성 방법들을 포함할 수 있다.
도 11은 도 6에 도시된 반도체 소자의 형성 방법을 설명하기 위하여 도 6의 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 8b 및 도 11을 참조하면, 마스크 패턴(108)을 식각 마스크로 사용하여 상기 개구부(110)에 중첩된 활성부(104)를 식각하여 함몰 영역(112b)을 형성할 수 있다. 상기 개구부(110)에 중첩된 소자분리 패턴(102)도 식각 마스크로 작용할 수 있 다. 상기 식각 공정(110)에 의하여 상기 개구부(110)에 노출된 하드마스크 패턴(101) 및 활성부(104)가 연속적으로 식각되어 상기 함몰 영역(112b)이 형성될 수 있다. 상기 식각 공정에 의한 상기 활성부(104)의 식각율은 상기 식각 공정에 의한 상기 소자분리 패턴(102)의 식각율보다 클 수 있다. 또한, 상기 식각 공정에 의한 상기 하드마스크 패턴(101)의 식각율은 상기 식각 공정에 의한 상기 소자분리 패턴(102)의 식각율보다 클 수 있다. 상기 식각 공정에 의한 상기 하드마스크 패턴(101)의 식각율은 상기 식각 공정에 의한 상기 활성부(104)의 식각율은 서로 같거나, 서로 다를 수 있다. 이 후의 후속 공정은 도 8c 내지 도 8j, 도 9a 및 도 9b를 참조하여 설명한 방법들과 동일하게 수행할 수 있다. 이어서, 데이터 저장 요소(DSE, DSE' 또는 DSE")를 형성할 수 있다. 이로써, 도 6 및 도 7에 도시된 반도체 소자를 구현할 수 있다.
(제2 실시예)
도 12는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 13a는 도 12의 Ⅴ-Ⅴ'을 따라 취해진 단면도이며, 도 13b는 도 12의 Ⅵ-Ⅵ'을 따라 취해진 단면도이다.
도 12, 도 13a 및 도 13b를 참조하면, 반도체 기판(200)에 소자분리 패턴(202)이 배치되어 복수의 활성부들(204)을 정의한다. 상기 반도체 기판(200)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 각 활성부(204)는 상기 소자분리 패턴(202)에 의하여 둘러싸인 상기 반도체 기판(1200)의 일부분에 해당한다. 상기 활성부들(204)은 제1 방향 및 상기 제1 방향에 수직한 제 2 방향을 따라 2차원적으로 배열될 수 있다. 상기 활성부들(204)은 상기 제1 방향 및 제2 방향으로 서로 이격된다. 상기 각 활성부(204)는 상기 제1 방향에 비평행 및 비수직한 제3 방향으로 연장된다. 복수의 활성부들(202)이 상기 제1 방향으로 연장되어 하나의 열을 이룰 수 있으며, 복수의 활성부들(202)이 상기 제2 방향으로 연장되어 하나의 행을 이룰 수 있다. 상기 활성부들(204)은 복수의 상기 열들 및 복수의 상기 행들을 따라 배열될 수 있다. 상기 활성부들(204)은 제1 형의 도펀트로 도핑될 수 있다. 상기 소자분리 패턴(202)은 상술된 제1 실시예의 소자분리 패턴(102)과 동일한 물질로 형성될 수 있다. 상기 제1 방향, 제2 방향 및 제3 방향은 상기 반도체 기판(100)의 상면과 평행하다.
상기 각 활성부(204) 내에 도핑 영역(206)이 배치된다. 상기 도핑 영역(206)은 제2 형의 도펀트로 도핑된다. 상기 도핑 영역(206)은 상기 활성부(204)의 길이 방향(즉, 상기 제3 방향)으로 연장된다. 상기 각 활성부(204)의 상면 및 상기 각 활성부(204) 내 도핑 영역(206)의 상면은 서로 동일한 높이를 가질 수 있으며, 서로 동일한 형태를 가질 수 있다. 상기 도핑 영역(206)의 하면은 상기 소자분리 패턴(202)의 하면보다 높을 수 있다.
저저항 도전 패턴(216)이 상기 도핑 영역(206)에 접촉된다. 상기 저저항 도전 패턴(216)은 상기 활성부(204)의 상면보다 낮은 바닥면을 갖는 함몰 영역(212) 내에 배치된다. 상기 저저항 도전 패턴(216)은 상기 도핑 영역(206)에 비하여 낮은 비저항을 갖는 도전물질을 포함하는 것이 바람직하다. 상기 저저항 도전 패턴(216)은 도 1, 도 2a 및 도 2b에 도시된 저저항 도전 패턴(116)과 동일한 물질을 포함할 수 있다. 상기 저저항 도전 패턴(216) 및 함몰 영역(212)은 상기 제1 방향으로 연장되어 상기 활성부(204)의 일부분의 일 측벽과 접촉될 수 있다. 상기 소자분리 패턴(202)은 상면(203a) 및 상면(203a)보다 낮은 리세스된 면(203b)을 포함할 수 있다. 상기 소자분리 패턴(202)의 리세스된 면(203b)은 상기 활성부(204)의 상면보다 낮다. 상기 함몰 영역(212)의 바닥면은 상기 소자분리 패턴(202)의 리세스된 면(203b)을 포함할 수 있다. 상기 도핑 영역(206)의 하면은 상기 함몰 영역(212)의 바닥면보다 낮을 수 있다.
상기 저저항 도전 패턴(216)은 상기 각 열 내에 배치되어 상기 활성부(204)의 중앙부의 일 측벽과 접촉될 수 있다. 이 경우에, 상기 활성부(204)의 전체는 하나의 평탄한 상면을 가질 수 있다. 상기 저저항 도전 패턴(216) 및 상기 활성부(204)의 접촉면은 상기 제3 방향으로 연장될 수 있다. 상기 각 열 내에 배치되고 서로 인접한 한 쌍의 활성부들(204) 사이에 상기 저저항 도전 패턴(216)이 배치될 수 있다. 상기 저저항 도전 패턴(216)의 양단은 상기 한 쌍의 활성부들(204)에 각각 접촉될 수 있다. 상기 각 열 내에 복수의 상기 저저항 도전 패턴들(216)이 배치될 수 있다. 상기 각 열 내에 배치된 저저항 도전 패턴들(216)은 상기 제1 방향을 따라 정렬될 수 있다. 상기 각 활성부(204)의 중앙부의 양 측벽들은 상기 각 열 내에 배치되고 인접한 한 쌍의 상기 저저항 도전 패턴들(216)과 각각 접촉될 수 있다. 상기 각 열 내에 배치된 상기 활성부들(204)의 중앙부들 및 상기 저저항 도전 패턴들(216)은 하나의 신호 라인(ex, 비트 라인 등)을 구성할 수 있다.
한 쌍의 채널 필라들(226)이 상기 각 활성부(204)의 상면의 양 가장자리에 각각 접촉될 수 있다. 즉, 상기 한 쌍의 채널 필라들(226) 사이에 상기 저저항 도전 패턴(216)과 접촉된 상기 활성부(204)의 중앙부가 개재될 수 있다. 상기 한 쌍의 채널 필라들(226)은 상기 도핑 영역(206)과 접속된다. 상기 한 쌍의 채널 필라들(226)은 반도체 물질로 형성될 수 있다. 특히, 상기 한 쌍의 채널 필라들(226)은 상기 활성부(204)와 동일한 반도체 물질로 형성될 수 있다. 상기 한 쌍의 채널 필라들(226)은 단결정 상태인 것이 바람직하다. 상기 한 쌍의 채널 필라들(226)은 상기 도핑 영역(206)과 다른 타입의 도펀트(즉, 상기 제1 형의 도펀트)로 도핑되거나, 언도프트(undoped) 상태일 수 있다. 상기 각 행 내에는 한 쌍의 채널 필라 행들이 배치될 수 있다. 상기 각 채널 필라 행은 상기 제2 방향으로 배열된 복수의 채널 필라들(216)을 포함할 수 있다.
한 쌍의 게이트 전극들(230a)이 상기 한 쌍의 채널 필라들(226)의 측벽들을 각각 둘러싼다. 상기 한 쌍의 게이트 전극들(230a)은 상기 제1 방향으로 서로 이격된다. 상기 한 쌍의 게이트 전극(230a)은 상기 제2 방향으로 나란히 연장될 수 있다. 상기 한 쌍의 게이트 전극들(230a) 중 하나는 상기 각 행 내의 한 쌍의 채널 필라 행들의 하나에 포함된 채널 필라들(216)의 측벽들을 둘러싸고, 상기 한 쌍의 게이트 전극들(230a) 중 다른 하나는 상기 각 행 내의 한 쌍의 채널 필라 행들의 다른 하나에 포함된 채널 필라들(216)의 측벽들을 둘러싼다.
절연막(218)이 상기 게이트 전극(230a) 및 활성부(204) 사이, 상기 게이트 전극(230a) 및 저저항 도전 패턴(216) 사이, 및 상기 게이트 전극(230a) 및 소자분리 패턴(202)의 상면(203a) 사이에 개재될 수 있다. 상기 절연막(218)은 도 2a 및 도 2b의 절연막(118)과 동일한 물질을 포함할 수 있다. 상기 채널 필라(226)는 상기 절연막(218)을 관통하여 상기 활성부(204)의 상면에 접촉될 수 있다. 상기 활성부(204)의 상면 상에 하드마스크 패턴(201)이 배치될 수 있다. 상기 하드마스크 패턴(201)은 상기 절연막(218) 및 활성부(204)의 상면 사이에 개재될 수 있다. 상기 채널 필라(226)는 상기 절연막(218) 및 하드마스크 패턴(201)을 연속적으로 관통하여 상기 활성부(204)의 상면과 접촉될 수 있다. 상기 소자분리 패턴(202)의 상면(203a)은 저저항 도전 패턴(216)의 상면과 공면을 이룰 수 있다. 이에 더하여, 상기 소자분리 패턴(202)의 상면(203a)은 상기 저저항 도전 패턴(216)의 상면 및 상기 하드마스크 패턴(201)의 상면과 공면을 이룰 수 있다. 상기 하드마스크 패턴(201)은 도 2a 및 도 2b의 하드마스크 패턴(101)과 동일한 물질을 포함할 수 있다. 홀 스페이서(224)가 상기 절연막(218) 및 채널 필라(216) 사이, 및 상기 하드마스크 패턴(201) 및 채널 필라(216) 사이에 개재될 수 있다. 상기 홀 스페이서(224)는 도 2a 및 도 2b의 홀 스페이서(124)와 동일한 물질로 형성될 수 있다.
상기 채널 필라(216)는 상기 게이트 전극(230a)의 상면보다 높게 돌출된 부분을 포함할 수 있다. 즉, 상기 채널 필라(216)의 상면은 상기 게이트 전극(230a)의 상면보다 높을 수 있다. 상기 게이트 전극(230a) 상에 캐핑 절연 패턴(232a)이 배치될 수 있다. 상기 캐핑 절연 패턴(232a)은 상기 게이트 전극(230a)의 상면 전체 상에 배치될 수 있다. 또한, 상기 캐핑 절연 패턴(232a)은 상기 채널 필라(216)의 돌출된 부분을 둘러싼다. 상기 캐핑 절연 패턴(232a)은 상기 게이트 전극(230a)의 측벽에 자기정렬된 측벽을 갖는다. 상기 게이트 유전막(228)은 위로 연장되어 상기 캐핑 절연 패턴(232a) 및 상기 채널 필라(216)의 돌출된 부분의 측벽 사이에 개재될 수 있다. 상기 캐핑 절연 패턴(232a)은 도 2a 및 도 2b에 개시된 캐핑 절연 패턴(132a)과 동일한 물질을 포함할 수 있다.
상기 게이트 전극(230a)은 제1 부분 및 제2 부분을 포함할 수 있다. 상기 게이트 전극(230a)의 제1 부분은 상기 채널 필라(216)의 측벽을 둘러싸고 상기 제1 방향으로 제1 폭을 갖는다. 상기 게이트 전극(230a)의 제2 부분은 상기 게이트 전극(230a)의 제2 부분의 옆에 배치되며 상기 제1 방향으로 제2 폭을 갖는다. 이때, 상기 제1 폭은 상기 제2 폭보다 클 수 있다. 상기 게이트 전극(230a)의 제2 부분은 상기 저저항 도전 패턴(216)의 상부에 배치될 수 있다.
층간 유전막(236)이 상기 게이트 전극들(230a) 사이를 채운다. 또한, 층간 유전막(236)은 하나의 게이트 전극(230a)에 둘러싸인 채널 필라들(216) 사이의 캐핑 절연 패턴(232a)으로 둘러싸인 공간을 채울 수 있다. 상기 층간 유전막(236)의 상면은 상기 채널 필라(216)의 상면과 실질적으로 동일한 높이이거나, 상기 채널 필라(216)의 상면보다 높을 수 있다. 상기 층간 유전막(236)은 산화물 등으로 형성될 수 있다.
데이터 저장 요소(DSE)가 상기 각 채널 필라(226)의 상면과 전기적으로 접속된다. 상기 채널 필라(226)의 윗부분 내에 소오스/드레인 영역(238)이 배치될 수 있다. 상기 소오스/드레인 영역(238)은 상기 제2 형의 도펀트로 도핑될 수 있다. 상기 데이터 저장 요소(DSE)는 상기 소오스/드레인 영역(238)에 접속될 수 있다. 상기 데이터 저장 요소(DSE)는 다양한 형태로 구현될 수 있다. 상기 데이터 저장 요소(DSE)는 도 3a의 데이터 저장 요소(DSE') 또는 도 3b의 데이터 저장 요소(DSE")로 대체될 수 있다. 이와는 달리, 상기 데이터 저장 요소(DSE)는 상술한 제1 실시예와 같이 다른 형태로 구현될 수도 있다.
상술된 반도체 소자에 따르면, 상기 도핑 영역(206)이 상기 저저항 도전 패턴(216)과 접촉됨으로써 저항이 감소되어 반도체 소자가 고속으로 동작할 수 있다. 또한, 상기 저저항 패턴(216)은 상기 소자분리 패턴(202) 내에 형성된 함몰 영역(212) 내에 배치됨으로써, 단차가 발생되지 않으며 고집적화에 최적화될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 함몰 영역 및 저저항 도전 패턴의 다른 형태를 나타내는 평면도이고, 도 15a는 도 14의 Ⅶ-Ⅶ'을 따라 취해진 단면도이며, 도 15b는 도 14의 Ⅷ-Ⅷ'을 따라 취해진 단면도이다.
도 14, 도 15a 및 도 15b를 참조하면, 저저항 도전 패턴(216a)이 활성부(204)의 상면(207a)보다 낮은 바닥면을 갖는 함몰 영역(212a) 내에 배치되어 활성부(204) 내에 형성된 도핑 영역(206a)과 접촉된다. 상기 함몰 영역(212a)의 바닥면은 상기 도핑 영역(206a)의 하면보다 높을 수 있다. 상기 함몰 영역(212a) 및 상기 저저항 도전 패턴(216a)은 제1 방향으로 연장되어 상기 활성부(204)의 중앙부를 관통할 수 있다. 하나의 상기 저저항 도전 패턴(216a)이 상기 제1 방향으로 연장되어 각 열 내의 복수의 활성부들(204)을 관통할 수 있다. 상기 함몰 영역(212a)이 상기 활성부(204)를 관통하는 것에 의하여, 상기 활성부(204)는 상기 활성부(204)의 상면(207a)보다 낮은 리세스된 면(207b)을 가질 수 있다. 상기 활성부(204)의 리세스된 면(207b)은 상기 도핑 영역(206a)의 하면보다 높을 수 있다. 상기 활성부(204)의 리세스된 면(207b) 및 상기 소자분리 패턴(202)의 리세스된 면(203b)은 상기 함몰 영역(212a)의 바닥면에 포함된다. 상기 활성부(204)의 리세스된 면(207b) 및 상기 소자분리 패턴(202)의 리세스된 면(203b)은 실질적으로 동일한 높이일 수 있다. 상기 함몰 영역(212a)은 상기 활성부(204) 내의 제1 부분 및 상기 소자분리 패턴(202) 내의 제2 부분을 포함할 수 있다. 상기 함몰 영역(212a)의 제1 부분의 양 내측벽 및 바닥면은 상기 활성부(204, 특히, 도핑 영역(206))로 형성되어 있으며, 상기 함몰 영역(212a)의 제2 부분의 양 내측벽 및 바닥면은 상기 소자분리 패턴(202)으로 형성되어 있다.
상기 저저항 도전 패턴(216a)도 제1 부분 및 제2 부분을 포함할 수 있다. 상기 저저항 도전 패턴(216a)의 제1 부분 및 제2 부분은 상기 함몰 영역(212a)의 제1 부분 및 제2 부분 내에 각각 배치될 수 있다. 상기 저저항 도전 패턴(216a)의 제1 부분은 상기 함몰 영역(212a)의 제1 부분의 양 내측벽 및 바닥면과 접촉됨으로써, 상기 저저항 도전 패턴(216a) 및 도핑 영역(206a) 사이의 접촉면이 증가될 수 있다.
상술된 바와 같이, 하나의 상기 저저항 도전 패턴(216a)은 상기 각 열 내 복수의 활성부들(204, 즉, 도핑 영역들(206a))과 접촉될 수 있다. 상기 반도체 기판(200) 내에 복수의 상기 열들에 각각 대응되는 복수의 상기 저저항 도전 패턴들(216a)이 배치될 수 있다. 상기 도핑 영역(206a)은 제2 형의 도펀트로 도핑되고, 상기 저저항 도전 패턴(216a)은 상기 도핑 영역(206a)에 비하여 낮은 비저항을 갖 는 도전 물질을 포함한다. 상기 저저항 도전 패턴(216a)은 도 1, 도 2a 및 도 2b를 참조하여 설명한 저저항 도전 패턴(116)과 동일한 물질을 포함할 수 있다.
도 16a 내지 도 20a는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 12의 Ⅴ-Ⅴ'을 따라 취해진 단면도들이고, 도 16b 내지 도 20b는 는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 12의 Ⅵ-Ⅵ'을 따라 취해진 단면도들이다.
도 16a 및 도 16b를 참조하면, 반도체 기판(200) 상에 활성부들(204)을 정의하는 하드마스크 패턴들(201)을 형성하고, 상기 하드마스크 패턴들(201)을 식각 마스크로 사용하여 상기 반도체 기판(200)을 식각하여 활성부들(204)을 정의하는 트렌치를 형성할 수 있다. 상기 트렌치를 채우는 소자분리 패턴(202)을 형성한다. 상기 활성부들(204)은 제1 형의 도펀트로 도핑될 수 있다. 상기 하드마스크 패턴(201)은 상기 반도체 기판(200)에 대하여 식각선택비를 갖는 절연물질로 형성될 수 있다. 상기 하드마스크 패턴(201)은 도 8a의 하드마스크 패턴(101)과 동일한 물질로 형성될 수 있다. 상기 소자분리 패턴(202)은 도 8a의 소자분리 패턴(102)과 동일한 방법 및 동일한 물질로 형성될 수 있다. 상기 하드마스크 패턴(201)의 상면 및 소자분리 패턴(202)의 상면은 공면을 이룰 수 있다.
상기 활성부(204) 내에 제2 형의 도펀트로 도핑된 도핑 영역(206)을 형성할 수 있다. 상기 도핑 영역(206)은 도 8a를 참조하여 설명한 도핑 영역(106)과 동일한 방법으로 형성될 수 있다. 예컨대, 상기 도핑 영역(206)은 상기 활성부(204)를 정의한 후에 형성되거나, 상기 활성부(204)와 동시에 형성될 수 있다.
상기 소자분리 패턴(202)을 갖는 반도체 기판(200) 상에 개구부(210)를 갖는 마스크 패턴(208)을 형성한다. 상기 각 개구부(210)는 상기 소자분리 패턴(202)의 일부분 및 이에 인접한 활성부(204)의 일부분과 중첩될 수 있다. 상기 각 개구부(210)는 상기 중첩된 소자분리 패턴(202) 및 상기 중첩된 활성부(204) 상의 하드마스크 패턴(201)을 노출시킬 수 있다. 상기 개구부(210)와 중첩된 활성부(204)의 일부분은 상기 활성부(204)의 중앙부일 수 있다. 상기 각 개구부(210)는 도 12의 제1 방향으로 연장된 그루브 형태일 수 있다. 상기 각 개구부(210)는 도 12의 각 열 내에 배치된 활성부들(204)을 가로지른다. 상기 마스크 패턴(208)은 감광막으로 형성될 수 있다.
도 17a 및 도 17b를 참조하면, 상기 마스크 패턴(208)을 식각 마스크로 사용하여 상기 개구부(210)에 노출된 소자분리 패턴(202)을 식각하여, 상기 소자분리 패턴(202) 내에 함몰 영역(212)을 형성할 수 있다. 상기 식각 공정에 의해 상기 소자분리 패턴(202)은 상면(203a)보다 낮은 리세스된 면(203b)이 형성되고, 상기 리세스된 면(203b)은 상기 함몰 영역(212)의 바닥면에 해당한다. 상기 함몰 영역(212)의 일 내측벽에 상기 활성부(204)의 중앙부의 일 측벽이 노출된다. 상기 식각 공정시에, 상기 개구부(210)에 노출된 상기 하드마스크 패턴(201)도 식각 마스크로 사용될 수 있다. 다시 말해서, 상기 식각 공정시에, 상기 개구부(210)에 중첩된 활성부를 그대로 둔 채로 상기 소자분리 패턴(202)을 식각할 수 있다. 상기 식각 공정에 의한 상기 하드마스크 패턴(201) 및 활성부(204)의 식각율이 상기 식각 공정에 의한 상기 소자분리 패턴(202)의 식각율보다 작을 수 있다.
도 18a 및 도 18b를 참조하면, 이어서, 상기 마스크 패턴(208)을 제거하고, 상기 함몰 영역(212)을 채우는 저저항 도전막을 반도체 기판(200) 상에 형성할 수 있다. 상기 저저항 도전막은 도 8d를 참조하여 설명한 저저항 도전막(114)의 형성 방법과 동일한 방법으로 수행될 수 있다. 상기 저저항 도전막을 상기 하드마스크 패턴(201) 및 소자분리 패턴(202)이 노출될 때까지 평탄화시키어 상기 함몰 영역(212) 내에 저저항 도전 패턴(216)을 형성할 수 있다. 상기 평탄화 공정시에, 상기 하드마스크 패턴(201)의 일부분 및 상기 소자분리 패턴(202)의 일부분도 평탄화될 수 있다.
이어서, 상기 반도체 기판(200) 상에 절연막(218) 및 몰드층(220)을 차례로 형성하고, 상기 몰드층(220), 절연막(218) 및 하드마스크 패턴(201)을 연속적으로 패터닝하여 상기 활성부(204)의 상면을 노출시키는 홀(222)을 형성한다. 상기 절연막(218)은 상기 몰드층(220)에 대하여 식각선택비를 갖는 절연물질을 포함할 수 있다. 예컨대, 상기 몰드층(220)은 산화막으로 형성할 수 있으며, 상기 절연막(218)은 질화막 및/또는 산화질화막 등으로 형성될 수 있다.
상기 홀(222)의 측벽 상에 홀 스페이서(224)를 형성할 수 있다. 상기 홀 스페이서(224)는 산화물, 질화물 및/또는 산화질화물 등으로 형성될 수 있다. 이어서, 상기 홀(222) 내에 상기 홀(222)에 노출된 활성부(204)의 상면과 접촉되는 채널 필라(204)를 형성한다. 상기 홀 스페이서(224)에 의하여 상기 채널 필라(204)의 폭이 조절될 수 있으며, 상기 채널 필라(204) 및 활성부(204) 사이의 정렬 마진을 향상시킬 수 있다. 상기 채널 필라(204)는 단결정 상태의 반도체 물질로 형성하는 것이 바람직하다. 상기 채널 필라(204)는 도 8g를 참조하여 설명한 채널 필라(104)의 형성 방법과 동일한 방법으로 형성시킬 수 있다. 예컨대, 상기 채널 필라(204)는 선택적 에피택시얼 성장 공정으로 형성될 수 있다. 이와는 다른 방법으로, 상기 채널 필라(204)는 비정질 또는 다결정 상태의 반도체막을 증착하는 것, 열 처리 공정을 수행하여 증착된 반도체막을 단결정 상태로 변환시키는 것, 및 홀(222) 외부의 반도체막을 제거하는 것으로 형성될 수도 있다.
도 19a 및 도 19b를 참조하면, 이어서, 상기 몰드층(220) 및 홀 스페이서(224)를 제거하여 채널 필라(226)의 표면을 노출시킨다. 상기 몰드층(220) 및 홀 스페이서(224)는 등방성 식각(ex, 습식 식각 등)으로 제거할 수 있다. 이때, 상기 절연막(218)은 잔존된다. 상기 절연막(218) 및 채널 필라(226) 사이의 홀 스페이서(224)의 일부는 잔존될 수도 있다. 상기 노출된 채널 필라(226)의 표면 상에 게이트 유전막(228)을 형성한다. 상기 게이트 유전막(228)은 열산화 공정, 열산질화 공정 및/또는 질화 공정 등으로 형성될 수 있다. 이어서, 상기 반도체 기판(200) 상에 게이트 도전막을 형성하고, 상기 게이트 도전막을 상기 채널 필라들(226)의 상면 상에 배치된 게이트 유전막(228)을 식각 정지층으로 사용하여 평탄화시킬 수 있다. 이어서, 상기 평탄화된 게이트 도전막의 상면을 상기 채널 필라(226)의 상면보다 낮게 리세스(recess)시킬 수 있다. 이에 따라, 상기 채널 필라(226)는 상기 리세스된 게이트 도전막(230)의 상면보다 높게 돌출된 부분을 포함할 수 있다.
이어서, 상기 반도체 기판(200) 상에 캐핑 절연막(232)을 콘포말하게 형성할 수 있으며, 상기 캐핑 절연막(232) 상에 게이트 전극을 정의하는 게이트 마스크 패 턴(234)을 형성한다. 상기 게이트 마스크 패턴(234)은 실질적으로 균일한 폭을 가질 수 있다. 상술된 도 8i 및 도 9a의 게이트 마스크 패턴(134)과 같이, 상기 게이트 마스크 패턴(234)의 폭은 상기 채널 필라(226)의 돌출된 부분을 둘러싸는 상기 캐핑 절연막(232)의 부분의 폭보다 작을 수 있다. 상기 게이트 마스크 패턴(234)은 상기 캐핑 절연막(232) 및 게이트 도전막(230)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 게이트 마스크 패턴(234)은 감광막으로 형성될 수 있다.
도 20a 및 도 20b를 참조하면, 상기 게이트 마스크 패턴(234)을 식각 마스크로 사용하여 상기 캐핑 절연막(232) 및 게이트 도전막(230)을 연속적으로 식각하여 차례로 적층된 게이트 전극(230a) 및 캐핑 절연 패턴(232a)을 형성한다. 상술된 제1 실시예와 마찬가지로, 상기 게이트 마스크 패턴(234)의 폭이 상기 채널 필라(226)의 돌출된 부분을 둘러싸는 캐핑 절연막(132)의 부분보다 작은 폭을 가짐으로써, 상기 게이트 전극(230a)은 상기 채널 필라(226)를 둘러싸고 제1 폭을 갖는 제1 부분, 및 상기 제1 폭보다 작은 폭을 갖는 제2 부분을 포함할 수 있다. 상기 캐핑 절연 패턴(232a)은 상기 채널 필라(216)의 상면을 덮을 수 있다.
이어서, 상기 게이트 마스크 패턴(234)을 제거하고, 층간 유전막을 반도체 기판(200) 전면 상에 형성할 수 있다. 상기 층간 유전막을 상기 채널 필라(226)의 상면 상에 배치된 캐핑 절연 패턴(232a)이 노출될 때까지 평탄화시킬 수 있다. 이로써, 도 13a 및 도 13b의 층간 유전막(236)이 형성될 수 있다. 이어서, 상기 채널 필라(216)의 상면 상에 위치한 캐핑 절연 패턴(232a) 및 게이트 유전막(228)을 제 거하여 채널 필라(216)의 상면을 노출시킬 수 있다. 상기 층간 유전막의 평탄화 공정, 채널 필라(226) 상의 캐핑 절연 패턴(232a)의 제거 공정, 및 채널 필라(226) 상의 게이트 유전막(228)의 제거 공정은 선택적 식각 공정들에 의하여 수행될 수 있다. 이 경우에, 상기 층간 유전막(236)의 상면은 상기 채널 필라(226)의 상면보다 높을 수 있다. 이와는 다르게, 상기 층간 유전막(236), 캐핑 절연 패턴(232a) 및 게이트 유전막(228)을 화학적기계적 연마 공정으로 연속적으로 평탄화시킬 수 있다. 이 경우에, 도 13a 및 도 13b에 개시된 바와 같이 평탄화된 층간 유전막(236)의 상면, 채널 필라(226)의 상면 및 캐핑 절연 패턴(232a)의 채널 필라(226)의 돌출된 부분을 둘러싸는 부분의 상면은 공면을 이룰 수 있다.
상기 채널 필라(226)의 윗부분에 제2 형의 도펀트들을 주입하여 도 13a 및 도 13b의 소오스/드레인 영역(238)을 형성할 수 있다. 상기 소오스/드레인 영역(238)은 채널 필라(226)의 상면 상의 캐핑 절연 패턴(132a)을 제거한 후에 형성될 수 있다. 이와는 다르게, 상기 소오스/드레인 영역(238)은 도 18a 및 도 18b를 참조하여 설명한 홀(222) 내에 채널 필라(226)를 형성한 후 및 몰드층(220)을 제거하기 전에 형성될 수 있다. 상기 노출된 채널 필라(216)의 상면에 전기적으로 접속된 데이터 저장 요소(DSE)를 형성할 수 있다. 상기 데이터 저장 요소(DSE)의 형성 방법은 상술된 도 3a의 데이터 저장 요소(DSE')의 형성 방법 또는 도 3b의 데이터 저장 요소(DSE")의 형성 방법으로 수행될 수 있다. 이로써, 도 12, 도 13a 및 도 13b에 도시된 반도체 소자를 구현할 수 있다.
다음으로, 도 14, 도 15a 및 도 15b에 도시된 반도체 소자의 형성 방법을 설 명한다. 이 방법은 도 16a 및 도 16b를 참조하여 설명한 방법들을 포함할 수 있다.
도 21a는 도 14에 개시된 반도체 소자의 형성 방법을 설명하기 위하여 도 14의 Ⅶ-Ⅶ'을 따라 취해진 단면도이고, 도 21b는 도 14에 개시된 반도체 소자의 형성 방법을 설명하기 위하여 도 14의 Ⅷ-Ⅷ'을 따라 취해진 단면도이다.
도 16a, 도 16b, 도 21a 및 도 21b를 참조하면, 마스크 패턴(208)을 식각 마스크로 사용하여 상기 개구부(210)에 중첩된 활성부(204) 및 소자분리 패턴(202)을 식각하여 함몰 영역(212a)을 형성할 수 있다. 상기 식각 공정시에, 상기 개구부(210)에 노출된 하드마스크 패턴(201)도 식각될 수 있다. 상기 식각 공정에 의한 상기 활성부(204)의 식각율은 상기 식각 공정에 의한 상기 소자분리 패턴(202)의 식각율과 실질적으로 동일할 수 있다. 또한, 상기 식각 공정에 의한 상기 활성부(204)의 식각율은 상기 식각 공정에 의한 상기 하드마스크 패턴(201)의 식각율도 실질적으로 동일할 수 있다.
이 후의 후속 공정들은 도 18a 내지 도 20a 및 도 18b 내지 도 20b를 참조하여 설명한 공정들과 동일하게 수행할 수 있다. 이로써, 도 14, 도 15a 및 도 15b에 도시된 반도체 소자를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도.
도 2a는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 2b는 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도.
도 3a는 도 1의 데이터 저장 요소의 일 형태를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 3b는 도 1의 데이터 저장 요소의 다른 형태를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 함몰 영역 및 저저항 도전 패턴의 다른 형태를 나타내는 평면도.
도 5a는 도 4의 Ⅲ-Ⅲ'을 따라 취해진 단면도.
도 5b는 도 4의 반도체 소자의 변형예를 설명하기 위하여 도 4의 Ⅲ-Ⅲ'을 따라 취해진 단면도.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 함몰 영역 및 저저항 도전 패턴의 또 다른 형태를 나타내는 평면도.
도 7은 도 6의 Ⅳ-Ⅳ'을 따라 취해진 단면도.
도 8a 내지 도 8j는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법에서 게이트 전극의 형성 방법을 설명하기 위하여 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면 도들.
도 10은 도 4에 도시된 반도체 소자의 형성 방법을 설명하기 위하여 도 4의 Ⅲ-Ⅲ'을 따라 취해진 단면도.
도 11은 도 6에 도시된 반도체 소자의 형성 방법을 설명하기 위하여 도 6의 Ⅳ-Ⅳ'을 따라 취해진 단면도.
도 12는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도.
도 13a는 도 12의 Ⅴ-Ⅴ'을 따라 취해진 단면도.
도 13b는 도 12의 Ⅵ-Ⅵ'을 따라 취해진 단면도.
도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 함몰 영역 및 저저항 도전 패턴의 다른 형태를 나타내는 평면도.
도 15a는 도 14의 Ⅶ-Ⅶ'을 따라 취해진 단면도.
도 15b는 도 14의 Ⅷ-Ⅷ'을 따라 취해진 단면도.
도 16a 내지 도 20a는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 12의 Ⅴ-Ⅴ'을 따라 취해진 단면도들.
도 16b 내지 도 20b는 는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 12의 Ⅵ-Ⅵ'을 따라 취해진 단면도들.
도 21a는 도 14에 개시된 반도체 소자의 형성 방법을 설명하기 위하여 도 14의 Ⅶ-Ⅶ'을 따라 취해진 단면도.
도 21b는 도 14에 개시된 반도체 소자의 형성 방법을 설명하기 위하여 도 14의 Ⅷ-Ⅷ'을 따라 취해진 단면도.

Claims (15)

  1. 반도체 기판에 형성되어 활성부를 정의하는 소자분리 패턴;
    상기 활성부 내에 형성된 도핑 영역;
    상기 활성부의 상면보다 낮은 바닥면을 갖는 함몰 영역 내에 배치되어 상기 도핑 영역과 접촉된 저저항 도전 패턴;
    상기 도핑 영역과 전기적으로 연결된 채널 필라;
    상기 채널 필라의 측벽을 둘러싸는 게이트 전극;
    상기 게이트 전극 및 채널 필라의 측벽 사이에 개재된 게이트 유전막; 및
    상기 활성부의 상면 상에 하드마스크 패턴을 포함하되,
    상기 채널 필라는 상기 하드마스크 패턴을 관통하여 상기 활성부의 상면에 접촉되고,
    상기 하드마스크 패턴의 상면은 상기 소자분리 패턴의 상면 및 상기 저저항 도전 패턴의 상면과 공면을 이루며,
    상기 저저항 도전 패턴은 상기 도핑 영역에 비하여 낮은 비저항을 갖는 도전물질을 포함하는 반도체 소자.
  2. 청구항 1항에 있어서,
    상기 도핑 영역, 함몰 영역 및 저저항 도전 패턴은 제1 방향을 따라 나란히 연장되고,
    상기 게이트 전극은 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 연장된 반도체 소자.
  3. 청구항 1항에 있어서,
    상기 소자분리 패턴은 상면 및 리세스된 면을 포함하고,
    상기 소자분리 패턴의 리세스된 면은 상기 소자분리 패턴의 상면 및 상기 활성부의 상면보다 낮고,
    상기 함몰 영역의 바닥면은 상기 소자분리 패턴의 리세스된 면을 포함하는 반도체 소자.
  4. 청구항 3항에 있어서,
    상기 함몰 영역은 상기 활성부 내로 옆으로 확장되어, 상기 활성부는 상기 활성부의 상면보다 낮은 리세스된 면을 갖고,
    상기 함몰 영역의 바닥면은 상기 소자분리 패턴의 리세스된 면 및 상기 활성부의 리세스된 면을 포함하는 반도체 소자.
  5. 청구항 4항에 있어서,
    상기 함몰 영역 내에 배치된 측벽 스페이서를 더 포함하되,
    상기 함몰 영역은 상기 활성부의 상면 및 리세스된 면을 연결하는 측벽을 포함하는 제1 내측벽, 및 상기 소자분리 패턴의 상면 및 리세스된 면을 연결하는 측벽을 포함하는 제2 내측벽을 포함하고,
    상기 측벽 스페이서는 상기 제1 내측벽 및 상기 저저항 도전 패턴 사이, 및 상기 제2 내측벽 및 상기 저저항 도전 패턴 사이에 개재되고,
    상기 저저항 도전 패턴은 상기 측벽 스페이서와 상기 소자분리 패턴의 리세스된 면 사이에 위치한 상기 활성부의 리세스된 면과 접촉된 반도체 소자.
  6. 청구항 1항에 있어서,
    상기 활성부는 상기 상면보다 낮은 리세스된 면을 포함하고,
    상기 함몰 영역의 바닥면은 상기 활성부의 리세스된 면을 포함하는 반도체 소자.
  7. 청구항 1항에 있어서,
    상기 함몰 영역 및 저저항 도전 패턴은 제1 방향으로 연장되고,
    상기 게이트 전극은 상기 제1 방향에 수직한 제2 방향으로 연장되고,
    상기 도핑 영역 및 활성부는 상기 제1 방향에 비수직하고 비평행한 제3 방향으로 연장된 반도체 소자.
  8. 청구항 7항에 있어서,
    상기 저저항 도전 패턴은 상기 활성부의 일부분의 일 측벽에 접촉되고,
    상기 활성부의 전체는 하나의 평탄한 상면을 갖는 반도체 소자.
  9. 청구항 1항에 있어서,
    상기 도핑 영역의 바닥면은 상기 함몰 영역의 바닥면보다 낮은 반도체 소자.
  10. 청구항 1항에 있어서,
    상기 채널 필라의 상면에 전기적으로 접속된 데이터 저장 요소를 더 포함하는 반도체 소자.
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