KR101563408B1 - Complementary colpitts voltage controlled oscillator with low power and low phase noise - Google Patents
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Abstract
저 전력과 저 위상 잡음의 특성을 가지는 컴플리멘터리 콜피츠 전압 제어 발진기가 개시된다. 개시된 컴플리멘터리 콜피츠 전압 제어 발진기는 제1 PMOS 트랜지스터, 제1 전류원, 제1 캐패시터, 제2 캐패시터 및 제1 인덕터가 포함된 PMOS 콜피츠 전압 제어 발진기에서 상기 제1 인덕터가 제외된, 제1 회로; 제1 NMOS 트랜지스터, 제2 전류원, 제3 캐패시터, 제4 캐패시터 및 제2 인덕터가 포함된 NMOS 콜피츠 전압 제어 발진기에서 상기 제2 인덕터가 제외된, 제2 회로; 및 상기 제1 회로와 상기 제2 회로 사이에 구비된 제1 변압기 및 제2 변압기;를 포함한다. A complementary pulse Fitz voltage controlled oscillator with low power and low phase noise characteristics is disclosed. The disclosed complimentor Kolch Pitts voltage controlled oscillator includes a first PMOS transistor, a first current source, a first capacitor, a second capacitor, and a first inductor, 1 circuit; A second circuit in which the second inductor is removed from an NMOS Colpitts voltage-controlled oscillator including a first NMOS transistor, a second current source, a third capacitor, a fourth capacitor, and a second inductor; And a first transformer and a second transformer provided between the first circuit and the second circuit.
Description
본 발명의 실시예들은 콜피츠 전압 제어 발진기에 관한 것으로서, 보다 상세하게는 저 전력과 저 위상 잡음의 특성을 가지는 컴플리멘터리(complementary) 콜피츠 전압 제어 발진기에 관한 것이다. Embodiments of the present invention relate to a Colpitts voltage-controlled oscillator, and more particularly to a complementary-Colpitts voltage-controlled oscillator having characteristics of low power and low phase noise.
전압 제어 발진기(VCO: Voltage Controlled Oscillator)는 외부에서 인가되는 전압을 변화시켜 원하는 주파수 신호를 발생시키는 장치를 의미하는 것으로, 아날로그 음향 합성장치, 이동통신 단말기 등 무선통신에 주로 사용된다.Voltage Controlled Oscillator (VCO) refers to a device that generates a desired frequency signal by varying a voltage applied from the outside, and is mainly used for wireless communication such as an analog sound synthesizer and a mobile communication terminal.
도 1은 종래의 콜피츠(Colpitts) 전압 제어 발진기를 도시한 회로도이다.1 is a circuit diagram showing a conventional Colpitts voltage-controlled oscillator.
도 1에 도시된 종래의 콜피츠 하틀리 전압 발진기는 PMOS 콜피츠 전압 제어 발진기(도 1의 (A)) 및 NMOS 콜피츠 전압 제어 발진기(도 1의 (B))로서, MOS 트랜지스터(Q), 2개의 캐패시터(C1, C2), 하나의 인덕터(L)를 포함하고, 바이어스를 위한 전류원(IB)를 더 포함한다. The conventional Coulombic Hartley voltage oscillator shown in FIG. 1 is a PMOS Coulombic voltage-controlled oscillator (FIG. 1 (A)) and an NMOS Colpitts voltage-controlled oscillator 2 further includes two capacitors (C 1, C 2), a current source (I B) for including one inductor (L), and bias.
종래의 콜피츠(Colpitts) 전압 제어 발진기는 주기정상성/주기적인(cyclo-stationary) 통계적 특성을 가지고, 플리커 및 능동 소자의 열 잡음에 대한 고유 내성으로 인해 낮은 위상 잡음 특성을 가진다. Conventional Colpitts voltage-controlled oscillators have cyclic-stationary statistical properties and low phase noise characteristics due to inherent immunity to thermal noise of flicker and active devices.
그러나, 종래의 콜피츠 전압 제어 발진기는 차동 크로스-커플링 오실레이터(Differential Cross-Coupled Oscillator)보다 동일한 네거티브-Gm 생성을 위해 비교적 많은 전류를 필요로 하는 단점이 있다. 따라서, 전력과 위상 잡음의 특성이 향상된 콜피츠 전압 제어 발진기의 개발이 요구되고 있다. However, the conventional Colpitts voltage-controlled oscillator has a disadvantage in that it requires a relatively large current for generating the same negative-G m than a differential cross-coupled oscillator (Differential Cross-Coupled Oscillator). Therefore, it is required to develop a Colpitts voltage-controlled oscillator having improved characteristics of power and phase noise.
상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 저 전력과 저 위상 잡음의 특성을 가지는 컴플리멘터리(complementary) 콜피츠 전압 제어 발진기를 제안하고자 한다. In order to solve the problems of the prior art as described above, the present invention proposes a complementary Coulombic voltage controlled oscillator having characteristics of low power and low phase noise.
본 발명의 다른 목적들은 하기의 실시예를 통해 당업자에 의해 도출될 수 있을 것이다.Other objects of the invention will be apparent to those skilled in the art from the following examples.
상기한 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따르면, 컴플리멘터리 콜피츠 전압 제어 발진기에 있어서, 제1 PMOS 트랜지스터, 제1 전류원, 제1 캐패시터, 제2 캐패시터 및 제1 인덕터가 포함된 PMOS 콜피츠 전압 제어 발진기에서 상기 제1 인덕터가 제외된, 제1 회로; 제1 NMOS 트랜지스터, 제2 전류원, 제3 캐패시터, 제4 캐패시터 및 제2 인덕터가 포함된 NMOS 콜피츠 전압 제어 발진기에서 상기 제2 인덕터가 제외된, 제2 회로; 및 상기 제1 회로와 상기 제2 회로 사이에 구비된 제1 변압기 및 제2 변압기;를 포함하는 것을 특징으로 하는 컴플리멘터리 콜피츠 전압 제어 발진기가 제공된다.To achieve the above object, according to a preferred embodiment of the present invention, there is provided a complementary frequency control oscillator comprising a first PMOS transistor, a first current source, a first capacitor, a second capacitor, and a first inductor A first circuit in which said first inductor is removed from an included PMOS Colpitts voltage-controlled oscillator; A second circuit in which the second inductor is removed from an NMOS Colpitts voltage-controlled oscillator including a first NMOS transistor, a second current source, a third capacitor, a fourth capacitor, and a second inductor; And a first transformer and a second transformer provided between the first circuit and the second circuit. ≪ RTI ID = 0.0 > [10] < / RTI >
상기 제1 변압기의 1차측 권선의 일단은 상기 제1 PMOS 트랜지스터의 게이트 전극과 연결되고, 상기 제1 변압기의 2차측 권선의 일단은 상기 제1 PMOS 트랜지스터의 드레인 전극과 연결되고, 상기 제1 변압기의 1차측 권선의 타단 및 상기 제1 변압기의 2차측 권선의 타단은 AC 그라운드와 대응되는 노드 A와 연결되고, 상기 제2 변압기의 1차측 권선의 일단은 상기 제1 NMOS 트랜지스터의 게이트 전극과 연결되고, 상기 제2 변압기의 2차측 권선의 일단은 상기 제1 NMOS 트랜지스터의 드레인 전극과 연결되고, 상기 제2 변압기의 1차측 권선의 타단 및 상기 제2 변압기의 2차측 권선의 타단은 상기 노드 A와 연결된다. One end of the primary winding of the first transformer is connected to the gate electrode of the first PMOS transistor, one end of the secondary winding of the first transformer is connected to the drain electrode of the first PMOS transistor, And the other end of the primary winding of the first transformer and the other end of the secondary winding of the first transformer are connected to the node A corresponding to the AC ground and one end of the primary winding of the second transformer is connected to the gate electrode of the first NMOS transistor One end of the secondary winding of the second transformer is connected to the drain electrode of the first NMOS transistor and the other end of the primary winding of the second transformer and the other end of the secondary winding of the second transformer are connected to the node A Lt; / RTI >
상기 제1 전류원의 입력단은 상기 제1 캐패시터의 일단과 연결되고, 상기 제1 전류원의 출력단은 상기 제1 PMOS 트랜지스터의 소소 전극, 상기 제1 캐패시터의 타단 및 상기 제2 캐패시터의 일단과 연결되고, 상기 제2 캐패시터의 타단은 상기 제1 PMOS 트랜지스터의 드레인 전극 및 상기 제1 변압기의 2차측 권선의 일단과 연결되고, 상기 제2 전류원의 입력단은 상기 제1 NMOS 트랜지스터의 소소 전극, 상기 제3 캐패시터의 타단 및 상기 제4 캐패시터의 일단과 연결되고, 상기 제2 전류원의 출력단은 상기 제4 캐패시터의 타단과 연결되고, 상기 제3 캐패시터의 일단은 상기 제1 NMOS 트랜지스터의 드레인 전극 및 상기 제2 변압기의 2차측 권선의 타단과 연결된다. An input terminal of the first current source is connected to one end of the first capacitor, an output terminal of the first current source is connected to a source electrode of the first PMOS transistor, the other end of the first capacitor and one end of the second capacitor, The other end of the second capacitor is connected to the drain electrode of the first PMOS transistor and one end of the secondary winding of the first transformer, the input terminal of the second current source is connected to the source electrode of the first NMOS transistor, And the output terminal of the second current source is connected to the other end of the fourth capacitor, and the one end of the third capacitor is connected to the drain electrode of the first NMOS transistor and the drain of the second transformer, Is connected to the other end of the secondary side winding.
상기 제1 전류원은 제2 PMOS 트랜지스터로 구성되되, 상기 제2 PMOS 트랜지스터의 소스 전극은 상기 제1 전류원의 입력단과 대응되고, 상기 제2 PMOS 트랜지스터의 드레인 전극은 상기 제1 전류원의 출력단과 대응되고, 상기 제2 PMOS 트랜지스터의 게이트 전극은 상기 노드 A와 연결되고, 상기 제2 전류원은 제2 NMOS 트랜지스터로 구성되되, 상기 제2 NMOS 트랜지스터의 드레인 전극은 상기 제2 전류원의 입력단과 대응되고, 상기 제2 NMOS 트랜지스터의 소스 전극은 상기 제2 전류원의 출력단과 대응되고, 상기 제2 NMOS 트랜지스터의 게이트 전극은 상기 노드 A와 연결된다. Wherein the first current source comprises a second PMOS transistor, the source electrode of the second PMOS transistor corresponds to the input terminal of the first current source, the drain electrode of the second PMOS transistor corresponds to the output terminal of the first current source The gate electrode of the second PMOS transistor is connected to the node A, the second current source is composed of a second NMOS transistor, the drain electrode of the second NMOS transistor corresponds to the input terminal of the second current source, The source electrode of the second NMOS transistor corresponds to the output terminal of the second current source, and the gate electrode of the second NMOS transistor is connected to the node A.
또한, 본 발명의 다른 실시예에 따르면, 콜피츠 전압 제어 발진기에 있어서, 상보적으로 연결된 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터; 1차측 권선의 일단은 상기 제1 PMOS 트랜지스터의 게이트 전극과 연결되고, 2차측 권선의 일단은 상기 제1 PMOS 트랜지스터의 드레인 전극과 연결되고, 1차측 권선의 타단 및 2차측 권선의 타단은 AC 그라운드와 대응되는 노드 A와 연결되는 제1 변압기; 및 1차측 권선의 일단은 상기 제1 NMOS 트랜지스터의 게이트 전극과 연결되고, 2차측 권선의 일단은 상기 제1 NMOS 트랜지스터의 드레인 전극과 연결되고, 1차측 권선의 타단 및 2차측 권선의 타단은 상기 노드 A와 연결되는 제2 변압기;를 포함하는 것을 특징으로 하는 콜피츠 전압 제어 발진기가 제공된다.According to another embodiment of the present invention, there is also provided a Colpitts voltage-controlled oscillator comprising: a first PMOS transistor and a first NMOS transistor complementarily connected; One end of the primary winding is connected to the gate electrode of the first PMOS transistor, one end of the secondary winding is connected to the drain electrode of the first PMOS transistor, the other end of the primary winding and the other end of the secondary winding are connected to the AC ground A first transformer connected to the corresponding node A; And one end of the primary winding is connected to the gate electrode of the first NMOS transistor, one end of the secondary winding is connected to the drain electrode of the first NMOS transistor, and the other end of the primary winding and the other end of the secondary winding are connected And a second transformer connected to the node A, wherein the second transformer is connected to the node A.
본 발명에 따른 컴플리멘터리 콜피츠 전압 제어 발진기는 저 전력과 저 위상 잡음의 특성을 가지는 장점이 있다. The complementary frequency control oscillator according to the present invention is advantageous in that it has characteristics of low power and low phase noise.
도 1은 종래의 콜피츠(Colpitts) 전압 제어 발진기를 도시한 회로도이다.
도 2 및 도 3는 본 발명의 일 실시예에 따른 컴플리멘터리(complementary) 콜피츠 전압 제어 발진기를 도시한 회로도이다.
도 4는 도 2의 컴플리멘터리 콜피츠 전압 제어 발진기를 형성하는 개념을 설명하기 위한 도면이다.
도 5는 도 3의 개념도에서, 주파수 튜닝이 되는 바랙터 및 출력 버퍼를 포함하는 회로 구성을 도시한 도면이다.
도 6는 도 5의 회로 구성의 하프 등가회로를 도시한 도면이다.
도 7에서는 제1 변압기(230) 및 제2 변압기(240)의 모델링한 회로 구성의 도시한 도면이다.1 is a circuit diagram showing a conventional Colpitts voltage-controlled oscillator.
2 and 3 are circuit diagrams illustrating a complementary Coulombic voltage-controlled oscillator according to an embodiment of the present invention.
4 is a diagram for explaining the concept of forming the complementary pulse fits voltage-controlled oscillator of FIG.
FIG. 5 is a diagram showing a circuit configuration including a varactor and an output buffer which are subjected to frequency tuning in the conceptual view of FIG. 3. FIG.
Fig. 6 is a diagram showing a half equivalent circuit in the circuit configuration of Fig. 5; Fig.
Fig. 7 is a diagram showing the circuit configuration of the
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will herein be described in detail. It should be understood, however, that the invention is not intended to be limited to the particular embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 일 실시예에 따른 컴플리멘터리(complementary) 콜피츠 전압 제어 발진기를 도시한 회로도이다. 2 is a circuit diagram showing a complementary Coulombic voltage-controlled oscillator according to an embodiment of the present invention.
도 2를 참고하면, 본 발명의 일 실시예에 따른 컴플리멘터리 콜피츠 전압 제어 발진기(200)는 제1 PMOS 트랜지스터(Q1), 제1 NMOS 트랜지스터(Q2), 4개의 캐패시터(C1, C2, C3 , C4), 2개의 전류원(IB1, IB2), 제1 변압기 및 제2 변압기를 포함한다. Referring to FIG. 2, the complementary
즉, 컴플리멘터리 콜피츠 전압 제어 발진기(200)는, 제1 PMOS 트랜지스터(Q1), 제1 전류원(IB1), 제1 캐패시터(C1), 제2 캐패시터(C2) 및 제1 인덕터가 포함된 종래의 PMOS 콜피츠 전압 제어 발진기에서 제1 인덕터가 제외된 제1 회로(210), 제1 NMOS 트랜지스터(Q2), 제2 전류원(IB2), 제3 캐패시터(C3), 제4 캐패시터(C4) 및 제2 인덕터가 포함된 종래의 NMOS 콜피츠 전압 제어 발진기에서 제2 인덕터가 제외된 제2 회로(220), 제1 변압기(230) 및 제2 변압기(240)를 포함한다.That is, the complimentarial charge Fitz voltage controlled
이하, 컴플리멘터리 콜피츠 전압 제어 발진기(200)의 연결 구성에 대해 살펴보면 다음과 같다. Hereinafter, a connection configuration of the complementary pulse-frequency voltage controlled
PMOS 트랜지스터(Q1)와 NMOS 트랜지스터(Q2)는 서로 상보적(complementary)으로 연결된다. The PMOS transistor Q 1 and the NMOS transistor Q 2 are complementarily connected to each other.
제1 변압기(230)의 1차측 권선(L1T)의 일단은 제1 PMOS 트랜지스터(Q1)의 게이트 전극과 연결되고, 제1 변압기(230)의 2차측 권선(L1T)의 일단은 제1 PMOS 트랜지스터(Q1)의 드레인 전극과 연결되고, 제1 변압기(230)의 1차측 권선(L1T)의 타단 및 제1 변압기(230)의 2차측 권선(L2T)의 타단은 AC 그라운드(Alternating Current Ground)와 대응되는 노드 A와 연결된다. One end of the primary winding L 1T of the
제2 변압기(240)의 1차측 권선(L1T)의 일단은 제1 NMOS 트랜지스터(Q2)의 게이트 전극과 연결되고, 제2 변압기(240)의 2차측 권선(L2T)의 일단은 제1 NMOS 트랜지스터(Q2)의 드레인 전극과 연결되고, 제2 변압기(240)의 1차측 권선(L1T)의 타단 및 제2 변압기(240)의 2차측 권선(L2T)의 타단은 노드 A와 연결된다. One end of the primary winding L 1T of the
제1 전류원(IB1)의 입력단은 제1 캐패시터(C1)의 일단과 연결되고, 제1 전류원(IB1)의 출력단은 제1 PMOS 트랜지스터(Q1)의 소소 전극, 제1 캐패시터(C1)의 타단 및 제2 캐패시터(C2)의 일단과 연결되고, 제2 캐패시터(C2)의 타단은 제1 PMOS 트랜지스터(Q1)의 드레인 전극 및 제1 변압기(230)의 2차측 권선(L2T)의 일단과 연결된다. The input terminal of the first current source I B1 is connected to one end of the first capacitor C 1 and the output terminal of the first current source I B1 is connected to the source electrode of the first PMOS transistor Q 1 , 1) the other end and the second is connected with one end of the capacitor (C 2), a second other end of the capacitor (C 2) is a secondary winding of the drain electrode and the
제2 전류원(IB2)의 입력단은 제1 NMOS 트랜지스터(Q2)의 소소 전극, 제3 캐패시터(C3)의 타단 및 제4 캐패시터(C4)의 일단과 연결되고, 제2 전류원(IB2)의 출력단은 제4 캐패시터(C4)의 타단과 연결되고, 제3 캐패시터(C3)의 일단은 제1 NMOS 트랜지스터(Q2)의 드레인 전극 및 제2 변압기(240)의 2차측 권선(L2T)의 타단과 연결된다. The input terminal of the second current source I B2 is connected to the source electrode of the first NMOS transistor Q 2 , the other end of the third capacitor C 3 and one end of the fourth capacitor C 4 , B2 is connected to the other end of the fourth capacitor C 4 and one end of the third capacitor C 3 is connected to the drain electrode of the first NMOS transistor Q 2 and the secondary winding of the
한편, 제1 전류원(IB1) 및 제2 전류원(IB2)는 도 3에 도시된 바와 같이 각각 트랜지스터로 구성될 수 있다. Meanwhile, the first current source I B1 and the second current source I B2 may be formed of transistors, respectively, as shown in FIG.
도 3을 참조하면, 제1 전류원(IB1)은 제2 PMOS 트랜지스터(QB1)로 구성되되, 제2 PMOS 트랜지스터(QB1)의 소스 전극은 제1 전류원(IB1)의 입력단과 대응되고, 제2 PMOS 트랜지스터(QB1)의 드레인 전극은 제1 전류원(IB1)의 출력단과 대응되고, 제2 PMOS 트랜지스터(QB1)의 게이트 전극은 노드 A와 연결된다. 3, the first current source (I B1) of the second doedoe composed of a PMOS transistor (Q B1), a second source electrode of the PMOS transistor (Q B1) is corresponding to the input terminal of the first current source (I B1) a second drain electrode of the PMOS transistor (Q B1) is corresponding to the output terminal of the first current source (I B1), the second is the gate electrode of the PMOS transistor (Q B1) is connected to the node a.
또한, 제2 전류원(IB2)은 제2 NMOS 트랜지스터(QB2)로 구성되되, 제2 NMOS 트랜지스터(QB2)의 드레인 전극은 제2 전류원(IB2)의 입력단과 대응되고, 제2 NMOS 트랜지스터(QB2)의 소스 전극은 제2 전류원(IB2)의 출력단과 대응되고, 제2 NMOS 트랜지스터(QB2)의 게이트 전극은 노드 A와 연결된다. In addition, the second current source (I B2) is the second doedoe composed of a NMOS transistor (Q B2), the drain electrode of the second NMOS transistor (Q B2) is corresponding to the input terminal of the second current source (I B2), a second NMOS The source electrode of the transistor Q B2 corresponds to the output terminal of the second current source I B2 and the gate electrode of the second NMOS transistor Q B2 is connected to the node A. [
이하에서는 도 4를 참고하여, 본 발명의 일실시예에 따른 컴플리멘터리 콜피츠 전압 제어 발진기(200)를 형성하는 개념을 보다 상세히 설명하기로 한다.
Hereinafter, with reference to FIG. 4, the concept of forming a complimentarial collision Fitz-voltage controlled
도 4는 도 2의 컴플리멘터리 콜피츠 전압 제어 발진기(200)를 형성하는 개념을 설명하기 위한 도면이다.4 is a diagram for explaining the concept of forming the complementary pulse fits
앞서 도 1 및 도 4의 (A)에서 설명한 바와 같이, 종래의 PMOS 콜피츠 전압 제어 발진기 및 NMOS 콜피츠 전압 제어 발진기는 하나의 PMOS/NMOS 트랜지스터(Q), 전류원(IB), 2개의 트랜지스터(C1, C2) 및 인덕터(L)로 구성된다. As described above with reference to FIGS. 1 and 4A, the conventional PMOS Colpitts voltage-controlled oscillator and NMOS Colpitts voltage-controlled oscillator includes one PMOS / NMOS transistor Q, a current source I B , (C 1 , C 2 ) and an inductor (L).
이 때, 도 4의 (A)에 도시된 바와 같이, PMOS 콜피츠 전압 제어 발진기와 NMOS 콜피츠 전압 제어 발진기가 서로 인덕터(L)를 공유함으로써, 도 4의 (B)와 같은 종래의 컴플리멘터리 콜피츠 전압 제어 발진기가 형성된다. 그러나, 도 4의 (B)와 같은 종래의 컴플리멘터리 콜피츠 전압 제어 발진기의 경우, 3개의 바이어스(VB, IB1, IB2)가 추가되는 문제점이 있다. At this time, as shown in FIG. 4 (A), the PMOS Colpitts voltage-controlled oscillator and the NMOS Colpitts voltage-controlled oscillator share the inductor L with each other, A menthol Coultz voltage controlled oscillator is formed. However, in the case of the conventional complicated-charge-Fitz voltage-controlled oscillator as shown in FIG. 4B , there is a problem that three biases (V B , I B1 , and I B2 ) are added.
따라서, 이러한 문제점을 해결하기 위해, 도 2와 같은 본 발명의 컴플리멘터리 콜피츠 전압 제어 발진기(200)를 이용한다. Therefore, in order to solve such a problem, the complementary pulse fits
즉, 도 2와 같은 본 발명의 컴플리멘터리 콜피츠 전압 제어 발진기(200)의 경우, PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트 전극에 전압(즉, VB)이 인가되지 않으며, 상호 연결된 제1 변압기(230) 및 제2 변압기(240)로 인해 셀프 바이어싱(Self Biasing)이 수행되므로, 인가되는 바이어스를 줄이게 되는 효과를 가진다. That is, in the complementary
보다 상세하게, 제1 변압기(230)와 제2 변압기(240)가 연결되는 노드 A는 AC 입장으로 보았을 때 그라운드가 되지만, DC 입장에 보았을 때는 수 mV의 전압, 예를 들어 약 40~50mV의 DC 전압이 인가되며, 노드 A의 DC 전압으로 인해 셀프 바이어싱이 수행된다. More specifically, the node A, to which the
또한, 노드 A의 DC 전압이 실시간으로 변하면서 Gm의 미스매치(Gmp≠Gmn) 현상도 보상받을 수 있게 된다. 이 때, PMOS 트랜지스터의 Gm(Gmp)와 NMOS 트랜지스터의 Gm(Gmn)이 같아지는 지점에서 노드 A의 DC 전압이 결정된다.Also, the DC voltage of the node A changes in real time, and the mismatch of G m (G mp ≠ G mn ) phenomenon can be compensated. At this time, the DC voltage of the node A is determined at a point where G m (G mp ) of the PMOS transistor and G m (G mn ) of the NMOS transistor become equal to each other.
그리고, 도 3에 도시된 바와 같이, 제1 전류원(IB1) 및 제2 전류원(IB2)는 MOS 트랜지스터로 구성될 수 있는데, 이 경우 3개의 게이트 바이어스를 인가하지 않아도 되는 이점이 있다.As shown in FIG. 3, the first current source I B1 and the second current source I B2 may be formed of a MOS transistor. In this case, there is an advantage that three gate biases need not be applied.
정리하면, 본 발명의 일 실시예에 따른 컴플리멘터리 콜피츠 전압 제어 발진기(200)는 PMOS 트랜지스터 내지 NMOS 트랜지스터의 드레인 전극에 연결되어 있는 인덕터를 각각 2개의 변압기로 대체하고, 제1 변압기(230)와 제2 변압기(240)가 만나는 노드 A의 DC 전압을 이용하여 셀프 바이어스를 수행함으로써 인가된 바이어스를 줄일 수 있게 된다. In summary, the complementary-capacitor-fits voltage-controlled
한편, 도 5는 도 3의 개념도에서, 주파수 튜닝이 되는 바랙터(varactor) 및 출력 버퍼를 포함하는 회로 구성을 도시한 도면이고, 도 6는 도 5의 회로 구성의 하프 등가회로(즉, 노드 A을 기준으로 윗단 또는 아랫단의 등가회로)를 도시한 도면이다. 5 is a diagram showing a circuit configuration including a varactor and an output buffer to be tuned in frequency in the conceptual view of Fig. 3, and Fig. 6 is a circuit diagram of a half equivalent circuit of the circuit configuration of Fig. 5 (Equivalent circuit at the upper end or the lower end based on A).
먼저, 도 6를 참조하면, 출력 전압은 변압기(230, 240)의 2차측 권선(L2T)과 대응되는 인덕터(L2T)에 흐르는 전류의 변화량에 따라 생성되며, 이는 하기의 수학식 1와 같이 표현된다.
6, the output voltage is generated in accordance with the amount of change in the current flowing in the inductor L 2T corresponding to the secondary winding L 2T of the
이 때, PMOS 트랜지스터 또는 NMOS 트랜지스터의 드레인 전극이 출력노드가 되며, 이는 하기의 수학식 2와 같이 표현된다.
At this time, the drain electrode of the PMOS transistor or the NMOS transistor becomes the output node, which is represented by the following equation (2).
그리고, MOS 트랜지스터의 게이트 전극으로 들어가는 전류는 없게 되며, 이에 따라 변압기(230, 240)의 1차측 권선과 대응되는 인덕터(L1T)에는 전압이 생기지 않으며, 게이트 전극에 생기는 전압은 전부 Vgs에 인가된다. 이는 하기의 수학식 3와 같이 표현된다.
There is no current flowing into the gate electrode of the MOS transistor, so that no voltage is generated in the inductor L 1T corresponding to the primary winding of the
여기서, gmVgs는 "공급해주는 전류의 양"이 되며, 상기의 수학식 3을 Vgs에 대입하면, 하기의 수학식 4와 같다.
Here, g m V gs is the "amount of current that supply", by substituting the above equation (3) on V gs, shown in Equation (4) below.
한편, 본 발명의 일 실시예에 따른 컴플리멘터리 콜피츠 전압 제어 발진기(200)의 음의 Gm(negative- Gm)의 특성을 가지는데, 이는 2개의 피드백으로부터 생성될 수 있다. 하나는 2개의 캐패시터(C1, C2)을 통한 피드백(캐패시티브 피드백)이고, 다른 하나는 변압기를 이용한 자기장 커플링이다. Cgs의 임피던스가 L2T보다 더 크기 때문에, Vgs는 피드백 전압과 피드백 전류의 임피던스 분할 비율(Impedance Dividing Ratio)에 의해 하기의 수학식 5와 같이 결정된다.
On the other hand, it has negative Gm (negative- Gm ) characteristics of the complimentarialcolitics voltage-controlled
이 때, 게이트 전류 ig가 매우 작기 때문에, 하프 등가회로의 총 음의 Gm은 하기의 수학식 6와 같이 표현할 수 있다.
At this time, since the gate current i g is very small, the total negative G m of the half equivalent circuit can be expressed by Equation (6) below.
여기서, 수학식 4와 수학식 6을 비교하면, 등호의 오른쪽 항이 유사함을 확인할 수 있다. Here, when the equations (4) and (6) are compared, it can be confirmed that the right term of the equal sign is similar.
또한, 음의 Gm은 변압기의 상호 결합 계수(mutual coupling factor)에 의해 부스팅되고, 음의 Gm를 최대화하기 위해 게이트 인덕턴스는 드레인 인덕턴스 보다 더 크게 형성된다. 따라서, 향상된 음의 Gm은 컴플리멘터리 콜피츠 전압 제어 발진기(200)의 소비 전류를 감소시킬 수 있다. 콜피츠 전압 제어 발진기(200)의 발진 주파수는 주로 드레인의 공진 주파수에 의해 결정되며, 이는 하기의 수학식 7과 같이 표시된다.
In addition, the negative G m is boosted by the mutual coupling factor of the transformer, and the gate inductance is formed to be larger than the drain inductance in order to maximize the negative G m . Therefore, the improved negative Gm can reduce the consumption current of the complementary-frequency Fouled voltage-controlled
한편, 도 7에서는 제1 변압기(230) 및 제2 변압기(240)의 모델링한 회로 구성의 도시한 도면이다. 여기서, Port1는 제1 PMOS 트랜지스터(Q1)의 드레인 전극, Port2는 제1 NMOS 트랜지스터(Q2)의 드레인 전극, Port3는 제1 PMOS 트랜지스터(Q1)의 게이트 전극, Port4는 제1 NMOS 트랜지스터(Q2)의 게이트 전극을 각각 의미한다. 7 is a diagram showing the circuit configuration of the
요컨대, 본 발명의 일 실시예에 따른 컴플리멘터리 콜피츠 전압 제어 발진기(200)는 PMOS 트랜지스터 내지 NMOS 트랜지스터의 드레인 전극에 연결되어 있는 인덕터를 각각 2개의 변압기로 대체함으로써 셀프 바이어스를 수행하여 바이어스를 줄일 수 있게 되며, Gm의 미스매치(Gmp≠Gmn) 현상도 보상받을 수 있게 된다.In other words, the complementary collision FITC voltage-controlled
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.As described above, the present invention has been described with reference to particular embodiments, such as specific elements, and specific embodiments and drawings. However, it should be understood that the present invention is not limited to the above- And various modifications and changes may be made thereto by those skilled in the art to which the present invention pertains. Accordingly, the spirit of the present invention should not be construed as being limited to the embodiments described, and all of the equivalents or equivalents of the claims, as well as the following claims, belong to the scope of the present invention .
Claims (6)
제1 PMOS 트랜지스터, 제1 전류원, 제1 캐패시터, 제2 캐패시터 및 제1 인덕터가 포함된 PMOS 콜피츠 전압 제어 발진기에서 상기 제1 인덕터가 제외된, 제1 회로;
제1 NMOS 트랜지스터, 제2 전류원, 제3 캐패시터, 제4 캐패시터 및 제2 인덕터가 포함된 NMOS 콜피츠 전압 제어 발진기에서 상기 제2 인덕터가 제외된, 제2 회로; 및
상기 제1 회로와 상기 제2 회로 사이에 구비된 제1 변압기 및 제2 변압기;를 포함하되,
상기 제1 변압기의 1차측 권선의 일단은 상기 제1 PMOS 트랜지스터의 게이트 전극과 연결되고, 상기 제1 변압기의 2차측 권선의 일단은 상기 제1 PMOS 트랜지스터의 드레인 전극과 연결되고, 상기 제1 변압기의 1차측 권선의 타단 및 상기 제1 변압기의 2차측 권선의 타단은 AC 그라운드와 대응되는 노드 A와 연결되고, 상기 제2 변압기의 1차측 권선의 일단은 상기 제1 NMOS 트랜지스터의 게이트 전극과 연결되고, 상기 제2 변압기의 2차측 권선의 일단은 상기 제1 NMOS 트랜지스터의 드레인 전극과 연결되고, 상기 제2 변압기의 1차측 권선의 타단 및 상기 제2 변압기의 2차측 권선의 타단은 상기 노드 A와 연결되는 것을 특징을 하는 컴플리멘터리 콜피츠 전압 제어 발진기.CLAIMS What is claimed is: 1. A complimentarial collision-free voltage controlled oscillator comprising:
A first circuit in which a first PMOS transistor, a first current source, a first capacitor, a second capacitor, and a first inductor are excluded from a PMOS Colpitts voltage-controlled oscillator including a first inductor;
A second circuit in which the second inductor is removed from an NMOS Colpitts voltage-controlled oscillator including a first NMOS transistor, a second current source, a third capacitor, a fourth capacitor, and a second inductor; And
A first transformer and a second transformer provided between the first circuit and the second circuit,
One end of the primary winding of the first transformer is connected to the gate electrode of the first PMOS transistor, one end of the secondary winding of the first transformer is connected to the drain electrode of the first PMOS transistor, And the other end of the primary winding of the first transformer and the other end of the secondary winding of the first transformer are connected to the node A corresponding to the AC ground and one end of the primary winding of the second transformer is connected to the gate electrode of the first NMOS transistor One end of the secondary winding of the second transformer is connected to the drain electrode of the first NMOS transistor and the other end of the primary winding of the second transformer and the other end of the secondary winding of the second transformer are connected to the node A Wherein the voltage controlled oscillator is coupled to the voltage controlled oscillator.
상기 제1 전류원의 입력단은 상기 제1 캐패시터의 일단과 연결되고, 상기 제1 전류원의 출력단은 상기 제1 PMOS 트랜지스터의 소소 전극, 상기 제1 캐패시터의 타단 및 상기 제2 캐패시터의 일단과 연결되고, 상기 제2 캐패시터의 타단은 상기 제1 PMOS 트랜지스터의 드레인 전극 및 상기 제1 변압기의 2차측 권선의 일단과 연결되고,
상기 제2 전류원의 입력단은 상기 제1 NMOS 트랜지스터의 소소 전극, 상기 제3 캐패시터의 타단 및 상기 제4 캐패시터의 일단과 연결되고, 상기 제2 전류원의 출력단은 상기 제4 캐패시터의 타단과 연결되고, 상기 제3 캐패시터의 일단은 상기 제1 NMOS 트랜지스터의 드레인 전극 및 상기 제2 변압기의 2차측 권선의 타단과 연결되는 것을 특징으로 하는 컴플리멘터리 콜피츠 전압 제어 발진기.The method according to claim 1,
An input terminal of the first current source is connected to one end of the first capacitor, an output terminal of the first current source is connected to a source electrode of the first PMOS transistor, the other end of the first capacitor and one end of the second capacitor, The other end of the second capacitor is connected to the drain electrode of the first PMOS transistor and one end of the secondary winding of the first transformer,
The input terminal of the second current source is connected to the source electrode of the first NMOS transistor, the other end of the third capacitor, and the one end of the fourth capacitor, the output terminal of the second current source is connected to the other end of the fourth capacitor, And one end of the third capacitor is connected to the drain electrode of the first NMOS transistor and the other end of the secondary winding of the second transformer.
상기 제1 전류원은 제2 PMOS 트랜지스터로 구성되되, 상기 제2 PMOS 트랜지스터의 소스 전극은 상기 제1 전류원의 입력단과 대응되고, 상기 제2 PMOS 트랜지스터의 드레인 전극은 상기 제1 전류원의 출력단과 대응되고, 상기 제2 PMOS 트랜지스터의 게이트 전극은 상기 노드 A와 연결되고,
상기 제2 전류원은 제2 NMOS 트랜지스터로 구성되되, 상기 제2 NMOS 트랜지스터의 드레인 전극은 상기 제2 전류원의 입력단과 대응되고, 상기 제2 NMOS 트랜지스터의 소스 전극은 상기 제2 전류원의 출력단과 대응되고, 상기 제2 NMOS 트랜지스터의 게이트 전극은 상기 노드 A와 연결되는 것을 특징으로 하는 컴플리멘터리 콜피츠 전압 제어 발진기.The method of claim 3,
Wherein the first current source comprises a second PMOS transistor, the source electrode of the second PMOS transistor corresponds to the input terminal of the first current source, the drain electrode of the second PMOS transistor corresponds to the output terminal of the first current source A gate electrode of the second PMOS transistor is connected to the node A,
Wherein the second current source comprises a second NMOS transistor, the drain electrode of the second NMOS transistor corresponds to the input terminal of the second current source, the source electrode of the second NMOS transistor corresponds to the output terminal of the second current source , And a gate electrode of the second NMOS transistor is connected to the node (A).
상보적으로 연결된 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터;
1차측 권선의 일단은 상기 제1 PMOS 트랜지스터의 게이트 전극과 연결되고, 2차측 권선의 일단은 상기 제1 PMOS 트랜지스터의 드레인 전극과 연결되고, 1차측 권선의 타단 및 2차측 권선의 타단은 AC 그라운드와 대응되는 노드 A와 연결되는 제1 변압기; 및
1차측 권선의 일단은 상기 제1 NMOS 트랜지스터의 게이트 전극과 연결되고, 2차측 권선의 일단은 상기 제1 NMOS 트랜지스터의 드레인 전극과 연결되고, 1차측 권선의 타단 및 2차측 권선의 타단은 상기 노드 A와 연결되는 제2 변압기;를 포함하는 것을 특징으로 하는 콜피츠 전압 제어 발진기.In a colpitts voltage-controlled oscillator,
A complementary first PMOS transistor and a first NMOS transistor;
One end of the primary winding is connected to the gate electrode of the first PMOS transistor, one end of the secondary winding is connected to the drain electrode of the first PMOS transistor, the other end of the primary winding and the other end of the secondary winding are connected to the AC ground A first transformer connected to the corresponding node A; And
One end of the primary winding is connected to the gate electrode of the first NMOS transistor, one end of the secondary winding is connected to the drain electrode of the first NMOS transistor, and the other end of the primary winding and the other end of the secondary winding are connected to the node And a second transformer connected to the second power supply.
상기 콜피츠 전압 제어 발진기는,
상기 제1 PMOS 트랜지스터의 소소 전극과 연결되어 전류를 공급하는 제1 전류원;
상기 제2 PMOS 트랜지스터의 소소 전극으로 연결되어 전류를 공급하는 제2 전류원;
일단이 상기 제1 전류원의 입력단과 연결되고, 타단이 상기 제1 전류원의 출력단 및 상기 제1 PMOS 트랜지스터의 소스 전극과 연결되는 제1 캐패시터;
일단이 상기 제1 전류원의 출력단, 상기 제1 PMOS 트랜지스터의 소스 전극 및 상기 제1 캐패시터의 타단과 연결되고, 타단이 상기 제1 PMOS 트랜지스터의 드레인 전극 및 상기 제1 변압기의 2차측 권선의 일단과 연결되는 제2 캐패시터;
일단이 상기 제1 NMOS 트랜지스터의 드레인 전극 및 상기 제2 변압기의 2차측 권선의 타단과 연결되고, 타단이 상기 제2 전류원의 입력단 및 상기 제1 NMOS 트랜지스터의 소스 전극과 연결되는 제3 캐패시터; 및
일단이 상기 제2 전류원의 입력단, 상기 제1 NMOS 트랜지스터의 소스 전극 및 상기 제3 캐패시터의 타단과 연결되고, 타단이 상기 제2 전류원의 출력단과 연결되는 제4 캐패시터;를 더 포함하는 것을 특징으로 하는 콜피츠 전압 제어 발진기.6. The method of claim 5,
Wherein the colpitts voltage-controlled oscillator comprises:
A first current source connected to a source electrode of the first PMOS transistor to supply a current;
A second current source connected to a source electrode of the second PMOS transistor to supply a current;
A first capacitor having one end connected to an input terminal of the first current source and the other end connected to an output terminal of the first current source and a source electrode of the first PMOS transistor;
A first PMOS transistor having one end connected to the output terminal of the first current source, a source electrode of the first PMOS transistor and the other end of the first capacitor, and the other end connected to the drain electrode of the first PMOS transistor and one end of the secondary winding of the first transformer, A second capacitor connected to the first capacitor;
A third capacitor having one end connected to the drain electrode of the first NMOS transistor and the other end of the secondary winding of the second transformer and the other end connected to the input terminal of the second current source and the source electrode of the first NMOS transistor; And
And a fourth capacitor having one end connected to the input terminal of the second current source, the source electrode of the first NMOS transistor, and the third capacitor, and the other end connected to the output terminal of the second current source. A colpitts voltage controlled oscillator.
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