KR101551449B1

KR101551449B1 - 비휘발성 메모리 장치 및 그것을 포함한 메모리 시스템

Info

Publication number: KR101551449B1
Application number: KR1020090015933A
Authority: KR
Inventors: 김수한; 김대한
Original assignee: 삼성전자주식회사
Priority date: 2009-02-25
Filing date: 2009-02-25
Publication date: 2015-09-08
Anticipated expiration: 2029-02-25
Also published as: CN101814319B; KR20100096863A; US20100214843A1; US8238160B2; CN101814319A

Abstract

본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 복수의 워드라인들 및 복수의 비트라인들의 교차 영역에 형성되는 복수의 메모리 셀들을 갖는 셀 어레이, 어드레스에 응답하여 상기 복수의 워드라인들 중 어느 하나를 선택하는 어드레스 디코더, 상기 선택된 워드라인에 연결된 메모리 셀들에 프로그램 데이터를 쓰기 위한 쓰기 회로, 및 쓰기 동작시 복수의 밴드 프로그램 동작들이 순차적으로 수행되도록 상기 어드레스 디코더 및 쓰기 회로를 제어하는 제어회로를 포함하되, 상기 제어 회로는 밴드 프로그램 동작시 다음 밴드 프로그램의 쓰기 조건을 선택할 수 있다.

트림, 밴드 프로그램, 쓰기

Description

비휘발성 메모리 장치 및 그것을 포함한 메모리 시스템{NONVALATILE MEMORY DEVICE AND MEMORY SYSTEM HAVING ITS}

본 발명은 비휘발성 메모리 장치 및 그것을 포함한 메모리 시스템에 관한 것이다.

일반적으로, 플래시 메모리 장치(Flash Memory Device)는 전기적으로 프로그램 및 소거 동작이 가능한 비휘발성 반도체 메모리 장치이다.

최근에는 모바일 기기의 대용량 저장장치나 코드 메모리(Coded Memory) 등의 적용에서 대용량 혹은 고속 특성이 요구됨에 따라 플래시 메모리가 많은 호응을 얻고 있다. 플래시 메모리 장치는 낸드형(NAND type) 플래시 메모리와 노어형(NOR type) 플래시 메모리로 분류될 수 있다.

이 중에서 노어형 플래시 메모리 장치의 셀 어레이는 하나의 비트라인에 복수의 메모리 셀들이 병렬로 배열되는 구조를 갖는다. 반면, 낸드형 플래시 메모리는 하나의 비트 라인에 복수의 메모리 셀들이 직렬로 배열되는 구조를 갖는다.

노어형 플래시 메모리 반도체 장치는 낸드형 플래시 메모리와 비교할 때, 프로그램 및 읽기 동작에 있어서 월등하게 빠른 속도를 갖기 때문에 빠른 속도 특성 을 요하는 분야에서 폭넓게 이용되고 있다.

그러나 소자 배열 특성에 따라 집적도면에서 낸드형 플래시 메모리보다 매우 불리하다. 저장 용량의 한계를 극복하기 위한 대안으로 멀티 레벨 셀(Multi level cell: 이하 MLC) 방식이 보편적으로 채택되고 있다. MLC는 한 개의 메모리 셀에 다수 비트를 저장함으로 물리적 집적도의 한계를 극복하는 수단을 제공한다. 이러한 MLC 방식의 노아 플래시 메모리 장치는 셀의 문턱전압 마진 확보를 위해 최적화된 쓰기 조건이 요구되고 있다.

본 발명의 목적은 쓰기 동작시 문턱전압 마진을 확대할 수 있는 비휘발성 메모리 장치를 제공하는데 있다.

본 발명의 또 다른 목적은 쓰기 동작시 쓰기 조건을 가변할 수 있는 비휘발성 메모리 장치를 제공하는 데 있다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 복수의 워드라인들 및 복수의 비트라인들의 교차 영역에 형성되는 복수의 메모리 셀들을 갖는 셀 어레이, 어드레스에 응답하여 상기 복수의 워드라인들 중 어느 하나를 선택하는 어드레스 디코더, 상기 선택된 워드라인에 연결된 메모리 셀들에 프로그램 데이터를 쓰기 위한 쓰기 회로, 및 쓰기 동작시 복수의 밴드 프로그램 동작들이 순차적으로 수행되도록 상기 어드레스 디코더 및 쓰기 회로를 제어하고 제어회로를 포함하되, 상기 제어 회로는 밴드 프로그램 동작시 다음 밴드 프로그램의 쓰기 조건을 선택할 수 있다.

실시 예에 있어서, 상기 복수의 밴드 프로그램 동작들 각각은 쓰기 조건을 조절하는 트림 정보에 따라 수행된다.

실시 예에 있어서, 상기 제어 회로는, 상기 트림 정보를 저장하는 복수의 밴드 레지스터들을 갖는 트림 블록, 및 상기 밴드 프로그램 동작시 다음 밴드 프로그램에 사용될 트림 정보가 저장된 밴드 레지스터를 선택하는 선택 회로를 포함한다.

실시 예에 있어서, 상기 트림 정보에는 상기 밴드 프로그램 동작시 다음 밴드 프로그램에 사용될 트림 정보가 저장된 밴드 레지스터의 선택 여부를 포함한다.

실시 예에 있어서, 상기 밴드 프로그램 동작시 상기 트림 정보가 저장된 밴드 레지스터는 검증 동작 결과에 따라 선택된다.

실시 예에 있어서, 상기 검증 동작은 복수의 검증 레벨들로 수행된다.

실시 예에 있어서, 상기 검증 동작은 상한 검증 동작을 수행함으로써 문턱 전압의 산포폭을 확보한다.

실시 예에 있어서, 상기 복수의 밴드 프로그램 동작들 각각은 프로그램될 셀이 있는 지를 판별한다.

실시 예에 있어서, 상기 제어회로는 밴드 프로그램 동작시 선택된 쓰기 조건이 없을 경우에는 디폴트의 쓰기 조건을 이용한다.

본 발명의 실시 예에 따른 메모리 시스템은, 비휘발성 메모리 장치, 및 상기 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하되, 상기 비휘발성 메모 리 장치는, 복수의 워드라인들 및 복수의 비트라인들의 교차 영역에 형성되는 복수의 메모리 셀들을 갖는 셀 어레이, 어드레스에 응답하여 상기 복수의 워드라인들 중 어느 하나를 선택하는 어드레스 디코더, 상기 선택된 워드라인에 연결된 메모리 셀들에 프로그램 데이터를 쓰기 위한 쓰기 회로, 및 쓰기 동작시 복수의 밴드 프로그램 동작들이 순차적으로 수행되도록 상기 어드레스 디코더 및 쓰기 회로를 제어하는 제어회로를 포함하되, 상기 제어 회로는 밴드 프로그램 동작시 다음 밴드 프로그램의 쓰기 조건을 선택할 수 있다.

상술한 바와 같이 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 쓰기 동작시 최적의 쓰기 조건을 선택할 수 있도록 구현된다. 이로써, 본 발명의 비휘발성 메모리 장치는 최적의 상태로 쓰기 동작을 수행할 수 있게 된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치는 쓰기 동작시 복수의 밴드 프로그램 동작을 순차적으로 수행하고, 밴드 프로그램 동작시 다음 밴드 프로그램 동작에 사용될 최적의 쓰기 조건을 자동으로 선택하도록 구현될 것이다. 이에, 본 발명의 비휘발성 메모리 장치는 최적화된 쓰기 조건으로 쓰기 동작을 수행할 수 있게 된다.

도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 블록도이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 셀 어레이(110), 어드레스 디코더(120), 쓰기/읽기 회로(130), 및 제어 로직(140)을 포함할 것이다. 본 발명의 실시 예에 따른 제어 로직(140)은 쓰기 동작 중에 최적화 쓰기 조건을 저장한 밴드 레지스터를 선택하고, 선택된 밴드 레지스터에 따라 구동되도록 구현될 것이다.

셀 어레이(110)는 복수의 워드라인들 및 복수의 비트라인들의 교차 영역에 형성되는 복수의 메모리 셀들을 포함할 것이다. 선택된 워드라인으로 공급되는 전압에 따라 메모리 셀은 턴온 혹은 턴오프될 것이다. 메모리 셀들의 온/오프 상태는 비트라인의 전류 흐름을 결정할 것이다. 메모리 셀의 프로그램 데이터는 비트라인 전류를 감지하는 것으로 감지 및 출력될 것이다.

어드레스 디코더(120)는 입력된 어드레스(ADDR)에 응답하여 셀 어레이(110)의 블록을 선택하고, 선택된 블록의 워드라인을 선택할 것이다. 어드레스 디코더(120)는 선택된 워드라인에 인가될 워드라인 전압을 발생하는 워드 라인 전압 발생기(도시되지 않음)를 포함할 것이다.

쓰기/읽기 회로(130)는 셀 어레이(110)에 프로그램 데이터를 쓰기 위한 쓰기 회로(도시되지 않음) 및 셀 어레이(110)로부터 저장된 데이터를 읽기 위한 읽기 회로(도시되지 않음)를 포함할 것이다.

제어 로직(140)은 비휘발성 메모리 장치(100)의 전반적인 동작을 제어할 것이다. 특히, 본 발명의 제어 로직(140)은 복수의 밴드 프로그램 동작이 순차적으로 수행되도록 어드레스 디코더(120) 및 쓰기/읽기 회로(130)를 제어할 것이다. 각 밴 드 프로그램 동작에 대한 자세한 설명은 도 3에서 하도록 하겠다.

제어 로직(140)은 밴드 프로그램 동작시 최적화된 트림 정보가 저장된 밴드 레지스터를 자동으로 선택하도록 구현될 것이다. 여기서 트림 정보는 쓰기 동작을 수행하기 위해 필요한 정보로써, 예를 들어, 시작 전압 레벨, 스텝 레벨, 루프 반복 회수, 프로그램 시간 등이 포함될 것이다.

제어 로직(140)은 선택회로(142) 및 트림 블록(144)을 포함할 것이다. 선택회로(142)는 밴드 프로그램 동작시 쓰기 동작 중에 최적화된 쓰기 조건을 갖는 트림 블록(144)의 밴드 레지스터를 선택할 것이다. 트림 블록(144)은 복수의 밴드 레지스터들(BR0~BRN)을 포함할 것이다. 여기서 복수의 밴드 레지스터들(BR0~BRN) 각각은 쓰기 조건을 조절하는 트림 정보를 포함할 것이다.

일반적인 비휘발성 메모리 장치는 고정된 트림 조건에 따라 쓰기 동작이 수행되었다. 반면에, 본 발명의 비휘발성 메모리 장치(100)는 쓰기 동작 중에 최적화된 쓰기 조건을 선택하고, 선택된 쓰기 조건에 따라 쓰기 동작이 수행될 것이다. 여기서 쓰기 조건이 최적화된다는 것은 문턱 전압의 마진을 확대하거나, 시간을 단축하는 것 등이 될 수 있을 것이다. 이에 따라, 본 발명의 비휘발성 메모리 장치는 쓰기 동작시 최적화된 쓰기 조건으로 구동됨으로써, 쓰기 성능 향상을 꾀할 수 있다.

도 2는 본 발명의 비휘발성 메모리 장치에서 쓰기 동작시 프로그램 순서를 보여주는 도면이다. 도 2를 참조하면, 본 발명의 쓰기 동작은 복수의 밴드(BAND 0 ~ BANDN) 프로그램 동작들이 순차적으로 수행될 것이다. 각 밴드들(BAND0 ~ BANDN)은 제어 로직(140)에서 선택된 밴드 레지스터의 트림 정보에 따라 프로그램 동작을 진행할 것이다.

본 발명의 쓰기 동작은, 도 2에 도시된 바와 같이, 디폴트 순서의 밴드 프로그램 동작이 수행될 수도 있고, 적응형 순서로 밴드 프로그램 동작이 수행될 수도 있을 것이다. 제어 로직(140)의 선택회로(142)의 선택에 따라 다양한 경로들을 통하여 프로그램 동작이 수행될 것이다. 즉, 각 밴드에서는 디폴트 밴드 레지스터의 트림 정보에 따라 프로그램 동작이 수행되거나 혹은 선택된 밴드 레지스터의 트림 정보에 따라 프로그램 동작이 수행될 것이다.

본 발명의 쓰기 동작은 각 밴드마다 최적의 쓰기 조건을 저장한 밴드 레지스터가 선택되도록 구현될 것이다. 그러나 본 발명의 쓰기 동작이 반드시 여기에 국한될 필요는 없다. 본 발명의 쓰기 동작은 각 밴드마다 최적의 쓰기 조건을 저장한 밴드 레지스터의 선택 여부를 결정하도록 구현될 수도 있다.

아래에서는 밴드 프로그램 동작시 최적화된 쓰기 조건을 선택하기 위하여, 검증 동작이 이용될 것이다. 이러한 검증 동작을 통하여 프로그램 셀의 문턱 전압의 산포를 파악하고, 이에 따라 최적의 쓰기 조건을 선택하기 위함이다. 하지만 본 발명의 최적화된 쓰기 조건이 반드시 검증 동작에 한정될 필요가 없다.

도 3은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 쓰기 동작시 각 밴드에서 인가되는 전압들에 대한 실시 예를 보여주는 도면이다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치(100)의 셀 어레이(110)는 노아 플래시 셀 구조로 구현되었다고 가정하겠다. 도 3을 참조하면, 쓰기 동작시 워드라인, 비트라 인, 및 벌크로 다음와 같이 고전압이 인가될 것이다.

제 1 밴드(BAND0)에서는, 제 1 밴드 레지스터(BR0)의 트림 정보에 따라 프로그램 동작이 수행될 것이다. 이때 제 1 밴드 레지스터(BR0)의 트림 정보에는 시작 전압 레벨(Vstart0), 검증 유무, 스텝 레벨(Vstep0), 멀티 검증 유무, 동시 프로그램 셀의 개수, 프로그램 시간(tpgm0), 밴드 최대 루프 회수 등이 포함될 것이다.

프로그램되는 셀의 경우에는 비트라인(BL)으로 프로그램 시간(tpgm0) 동안 비트라인 전압이 인가될 것이다. 프로그램이 진행되는 동안에 벌크(Bulk)로 음전압이 인가될 것이다. 제 1 밴드(BAND0)에서는 검증 및 멀티 검증 동작이 수행되지 않는다.

도 3에 도시된 바와 같이 제 1 밴드(BNAD0)에서 밴드 최대 루프 회수는 2이다. 따라서, 워드라인으로 소정의 시간 동안 고전압(Vstart+Vstep)이 인가된 후, 제 1 밴드(BAND0)의 프로그램 동작이 완료될 것이다. 이후, 제 2 밴드(BAND 1)의 프로그램 동작이 시작될 것이다.

제 2 밴드(BAND1)에서는, 디폴트 제 2 밴드 레지스터(BR1)의 트림 정보에 따라 프로그램 동작이 수행될 것이다. 이때 제 2 밴드 레지스터(BR1)에는 시작 전압 레벨(Vstart1), 검증 유무, 스텝 레벨(Vstep1), 멀티 검증 유무, 동시 프로그램 셀의 개수, 프로그램 시간(tpgm1), 밴드 최대 루프 회수 등이 포함할 될 것이다. 프로그램되는 셀의 경우에는 비트라인(BL)으로 프로그램 시간(tpgm1) 동안 비트라인 전압이 인가될 것이다. 프로그램이 진행되는 동안에 벌크(Bulk)로 음전압이 인가될 것이다.

제 2 밴드(BAND1)에서는, 워드라인으로 소정의 시간 동안 시작 전압(Vstart1)이 인가된 후, 다음 밴드에서 이용될 최적화된 밴드 레지스터를 선택하기 위한 복수의 검증 동작이 수행될 것이다. 이때 사용되는 검증 레벨은 제 1 검증 레벨(Vfy1_B1), 제 2 검증 레벨(Vfy2_B1)이다. 이러한 검증 동작을 통해 프로그램되는 셀의 문턱 전압 산포가 파악되고, 그 파악된 결과를 근거로 하여 다음 단계의 밴드(BAND2)에서 사용될 최적의 밴드 레지스터가 선택될 것이다.

예를 들어, 제 3 밴드(BAND2)에서는 워드라인으로 세 가지 트림 정보에 따라 전압이 인가될 수 있는데, 그 세가지 트림 정보에 중에 어느 하나가 최적의 트림 정보가 저장된 밴드 레지스터가 선택될 것이다. 이때, 선택된 밴드 레지스터는 현재 사용되는 밴드 레지스터이거나 혹은 새로운 밴드 레지스터일 수 있다.

이러한 검증 동작이 수행되는 동안에는 벌크(Bulk)로 0V이 인가될 것이다. 제 2 밴드(BAND0)의 프로그램 동작이 완료되면, 선택된 최적의 밴드 레지스터의 트림 정보에 따라 제 3 밴드(BAND2) 프로그램 동작이 시작될 것이다.

제 3 밴드(BAND 2)에서는, 선택된 최적의 밴드 레지스터의 트림 정보에 따라 프로그램 동작이 수행될 것이다. 선택된 밴드 레지스터에는 제 2 밴드(BAND1)의 검증 결과로써 파악된 문턱 전압 산포 특성에 따른 최적의 트림 정보가 저장될 것이다. 제 3 밴드(BAND2)의 프로그램 동작이 완료되면, 제 4 밴드(BAND3)의 프로그램 동작이 시작될 것이다.

제 4 밴드(BAND3)에서는, 디폴트 제 4 밴드 레지스터(BR3)의 트림 정보에 따라 프로그램 동작이 수행될 것이다. 프로그램되는 셀의 경우에는 비트라인(BL)으로 프로그램 시간(tpgm0) 동안 비트라인 전압이 인가될 것이다. 프로그램이 진행되는 동안에 벌크(Bulk)로 음전압이 인가될 것이다.

제 4 밴드(BAND3)에서는 다음 단계의 밴드(BAND5)의 최적화된 밴드 레지스터를 선택하기 위한 복수의 검증 동작이 수행될 것이다. 이때 사용되는 검증 레벨은 제 1 검증 레벨(Vfy1_B3), 제 2 검증 레벨(Vfy2_B3), 제 3 검증 레벨(Vfy3_B3)이다. 검증 동작을 통해 프로그램되는 셀의 문턱 전압 산포가 파악되고, 그 파악된 결과를 근거로 하여 다음 단계의 밴드(BAND4)에서 사용될 최적의 밴드 레지스터가 선택될 것이다. 즉, 제 5 밴드(BAND4)에서 사용 가능한 세 가지 트림 정보 중에 어느 하나가 최적의 트림 정보로 선택될 것이다.

이러한 검증 동작이 수행되는 동안에는 벌크(Bulk)로 0V이 인가될 것이다. 제 4 밴드(BAND3)의 프로그램 동작이 완료되면, 선택된 최적의 밴드 레지스터의 트림 정보에 따라 제 5 밴드(BAND4) 프로그램 동작이 시작될 것이다.

제 5 밴드(BAND4)에서는, 선택된 최적의 밴드 레지스터의 트림 정보에 따라 프로그램 동작이 수행될 것이다. 선택된 밴드 레지스터에는 제 4 밴드(BAND3)의 검증 결과로써 파악된 문턱 전압 산포 특성에 따른 최적의 트림 정보가 저장될 것이다. 제 5 밴드(BAND 4)의 프로그램 동작이 완료되면, 제 6 밴드(BAND5) 프로그램 동작이 시작될 것이다.

상술 된 방법으로 제 N+1 밴드(BANDN)까지 프로그램 동작이 수행될 것이다. 만약, 이전 밴드(BAND0~BANDN-1)에서 프로그램되는 셀이 없는 경우에는 프로그램이 완료되었다고 판별될 것이다. 만약, 마지막 밴드(BANDN)까지 프로그램 동작이 진행 되었음에도 불구하고 프로그램되는 셀이 있을 경우에는 제 1 밴드(BAND0)부터 프로그램 동작이 다시 시작될 것이다. 한편, 이러한 재 프로그램 동작이 무한 루프에 빠지는 것을 막기 위하여, 재시작 프로그램의 최대 회수는 소정의 값으로 결정될 것이다.

본 발명의 쓰기 동작은 복수의 밴드 프로그램 동작들이 순차적으로 진행될 것이다. 각 밴드에서는 디폴트 밴드 레지스터에 저장된 트림 정보에 따라 프로그램 동작이 수행되고, 경우에 따라서 자동으로 선택된 최적의 밴드 레지스터에 저장된 트림 정보에 따라 프로그램 동작이 수행될 것이다. 이로써, 본 발명의 쓰기 동작은 최적화된 쓰기 조건으로 수행될 것이다.

상술 된 최적의 쓰기 조건은 프로그램 셀의 특성에 한정되었다. 그러나 본 발명의 최적의 쓰기 조건이 반드시 여기에 국한될 필요는 없다. 본 발명의 최적의 쓰기 조건에는 프로그램 시간 단축, 기타 칩의 동작에 좋은 영향을 미치는 어떤 요소들이 포함될 수 있을 것이다.

도 4는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 제 1 쓰기 방법을 보여주는흐름도이다. 도 1 내지 도 4를 참조하면, 본 발명의 쓰기 방법은 아래와 같이 진행될 것이다.

우선, K=0인 제 1 밴드(BAND0)에서는 프로그램 동작을 위하여 디폴트 제 1 밴드 레지스터(BR0)가 선택될 것이다(S11). 제 K+1 밴드(BANDK)에서는 선택된 밴드 레지스터의 트림 정보에 따라 프로그램 동작이 수행될 것이다(S12).

이후, 다음 단계의 밴드(BAND(K+1)) 프로그램 동작을 위한 최적의 밴드 레지 스터의 선택 여부가 판별될 것이다(S13). 여기서 최적의 밴드 레지스터의 선택 여부의 판별 동작은 선택된 밴드 레지스터에 저장된 트림 정보로부터 알 수 있을 것이다. 즉, 트림 정보에는 최적의 밴드 레지스터의 선택 여부에 대한 정보를 포함하고 있다. 예를 들어, 멀티 검증은 최적의 밴드 레지스터를 선택할지 대한 판별 여부로 이용될 것이다. 멀티 검증을 통하여 프로그램되는 셀의 문턱 전압의 산포가 파악되고, 그 결과에 따라 최적의 밴드 레지스터 선택 여부가 결정될 것이다.

만약, 최적의 밴드 레지스터가 선택될 필요가 없다면, 다음 밴드(BAND(K+1))에 사용될 밴드 레지스터는 디폴트로 선택될 것이다(S14).

반면에, 최적의 밴드 레지스터가 선택될 필요가 있다면, 다음 밴드(BAND(K+1))에 사용될 최적의 밴드 레지스터가 자동으로 선택될 것이다(S15).

이후 K는 1 만큼 증가될 것이다(S16). 만약, K가 N이 아니면, 다음 밴드의 프로그램 동작이 진행될 것이고(S17), 만약, K가 N이면, 프로그램 동작이 종료될 것이다.

도 5는 도 4에 도시된 S12 단계의 프로그램 방법에 대한 흐름도이다. 도 5를 참조하면, S12 단계의 프로그램 방법은 다음과 같이 진행될 것이다.

밴드 프로그램 동작시 선택된 밴드 레지스터의 트림 정보에 따라 고전압이 설정될 것이다(S121). 예를 들어, 고전압 발생기(도시되지 않음)는, 도 3에 도시된 바와 같이, 선택된 밴드 레지스터의 트림 정보에 따라 워드라인, 비트라인, 벌크로 인가될 전압을 생성할 것이다.

이후, 프로그램되는 셀이 존재 여부가 판별될 것이다(S122). 여기서 프로그 램되는 셀의 존재 여부는 일반적인 검증 동작을 통하여 수행될 것이다. 만약, 프로그램되는 셀이 존재하지 않으면, 프로그램 동작이 완료될 것이다. 반면에, 프로그램되는 셀이 존재할 경우에는, 예를 들어, 도 3에 도시된 바와 같이, 선택된 밴드 레지스터의 트림 정보에 따라 생성된 전압들을 워드라인, 비트라인, 벌크로 인가함으로써 프로그램 동작이 수행될 것이다(S123).

각 밴드 프로그램 동작은 ISPP(Increment Step Pluse Program) 방식으로 수행될 것이다. 각 밴드는 최대 루프가 수행되었는지를 판별할 것이다(S124). 만약, 최대 루프까지 프로그램 동작이 수행되지 않았다면, 루프 카운트가 증가되고, S121 단계에 진입하게 될 것이다(S125). 만약, 최대 루프까지 프로그램 동작이 수행되었다면, S13 단계가 진행될 것이다.

도 6은 도 4에 도시된 S13 단계의 제 1 검증 방법을 보여주는 흐름도이다. 도 6을 참조하면, 각 밴드 프로그램 동작에서 제 1 검증 방법(S13(A))은 다음과 같이 진행될 것이다.

각 밴드의 어느 하나의 루프 동작이 완료되면, 프로그램 리커버리 동작이 수행될 것이다(S131). 이후, 멀티 검증 여부가 판별될 것이다(S132). 여기서 멀티 검증 동작은, 도 7에 도시된 바와 같이, 서로 다른 검증 동작을 수차례 진행하는 것을 의미한다.

만약, 멀티 검증 동작이 수행되면, S140 단계가 진행될 것이다. 반면에 멀티 검증 동작이 수행되지 않으면, S150 단계가 진행될 것이다.

아래에서는 S140 단계를 상세히 설명하도록 하겠다. S140 단계는 다음과 같 이 진행될 것이다. 제 1 검증 전압(Vfy1)으로 프로그램 셀의 검증 동작이 수행되고(S141), 그것의 검증 패스가 판별될 것이다(S142). 만약, 검증 패스가 되면, 제 2 검증 전압(Vfy2)으로 프로그램 셀의 검증 동작이 수행되고(S142), 그것의 검증 패스가 판별될 것이다(S143). 만약, 검증 패스가 되면, 제 3 검증 전압(Vfy3)으로 프로그램 셀의 검증 동작이 수행되고, 그것의 검증 패스가 판별될 것이다. 이와 같은 방법으로, 제 N 검증 전압(VfyN)으로 프로그램 셀의 검증 동작이 수행되고, 그것의 검증 패스가 판별될 것이다.

이때 검증 패스가 되면, S14 단계가 진행될 것이다. 즉, 검증 패스되면, 다음 밴드에서는 디폴트 밴드 레지스터가 선택될 것이다. 반면에, 각 검증 패스 단계에서 검증 페일이면, S15 단계가 진행될 것이다. 즉, 검증 페일이면, 다음 밴드에서는 최적의 밴드 레지스터가 자동으로 선택될 것이다.

아래에서는 S150 단계를 상세히 설명하도록 하겠다. S150 단계는 다음과 같이 진행될 것이다. 검증 전압으로 프로그램 셀의 검증 동작이 수행되고(S151), 그것의 검증 패스가 판별될 것이다(S152). 만약, 검증 패스가 되면, 디폴트의 밴드 레지스터가 선택될 것이다.

이때 검증 패스가 되면, S14 단계가 진행될 것이다. 즉, 검증 패스되면, 다음 밴드에서는 디폴트의 밴드 레지스터가 선택될 것이다. 반면에, 각 검증 패스 단계에서 검증 페일이면, S15 단계가 진행될 것이다. 즉, 검증 페일이면, 다음 밴드에서는 최적의 밴드 레지스터가 자동으로 선택될 것이다.

도 8은 도 4에 도시된 S13 단계의 제 2 검증 방법에 대한 흐름도이다. 도 8 을 참조하면, 제 2 검증 방법(S13(B))은 도 6에 도시된 검증 방법(S13(A))과 비교할 때 멀티 검증 동작에서 상한 검증(Upper Verify) 동작(S171)이 추가로 수행될 것이다. 여기서 상한 검증 동작은, 도 9에 도시된 바와 같이, 프로그램 상한을 확보하기 위한 상한 검증의 산포폭을 확인하는데 이용된다. 이러한 상한 검증의 산포폭은 다음 밴드 레지스터를 선택하는 사용될 것이다.

상술 된 쓰기 방법은 마지막 밴드의 프로그램 동작이 수행되면, 프로그램 페일임에도 불구하고 프로그램 동작이 완료되었다. 그러나 본 발명의 쓰기 방법이 반드시 여기에 국한될 필요는 없다. 본 발명의 쓰기 방법은 마지막 밴드 프로그램 동작이 진행될지라도, 프로그램되는 셀이 제대로 프로그램되지 않을 수 있다. 이를 위하여 본 발명의 쓰기 방법은 마지막 밴드의 프로그램 동작이 수행됨에도 불구하고 프로그램되는 셀이 제대로 프로그램되지 않았을 때 제 1 밴드 프로그램 동작부터 다시 시작되도록 구현될 수 있다.

도 10은 본 발명의 비휘발성 메모리 장치의 제 2 쓰기 방법에 대한 흐름도이다. 도 1, 도 2, 도 3, 및 도 10을 참조하면, 비휘발성 메모리 장치의 제 2 쓰기 방법은 다음과 같이 진행될 것이다.

제 1 밴드(BAND0) 프로그램 동작시, 디폴트 밴드 레지스터(BR0)가 선택될 것이다(S21). 선택된 밴드 레지스터의 트림 정보에 따라 고전압이 설정될 것이다(S22). 이후 프로그램될 셀이 존재하는 지가 판별될 것이다(S23). 이 판별 결과로써 프로그램 셀이 존재하지 않으면, 프로그램 동작은 완료될 것이다. 반면에, 판별 결과로써 프로그램될 셀이 존재하면, 설정된 고전압들이, 도 3에 도시된 바와 같이, 워드라인, 비트라인, 및 벌크로 인가됨으로써 밴드 프로그램 동작이 수행될 것이다(S24).

이후, 프로그램 루프가 최대인지 판별될 것이다(S25). 판별결과로써, 현재의 밴드 프로그램이 최대 루프까지 진행되었다면, 재시작 회수가 최대인지 판별될 것이다(S26). 재시작 회수가 최대가 아니라면, 고전압 루프의 재 설정하고(S27), 처음부터 프로그램 동작이 다시 시작될 것이다. 반면에, 재시작 회수가 최대라면, 프로그램 페일로써 프로그램 동작이 완료될 것이다.

한편, 판별결과로써, 현재의 밴드 프로그램이 최대 루프까지 진행되지 않았다면, 루프 카운트 값을 증가시키면서 프로그램을 계속 진행할 것이다. 우선, 현재 밴드 프로그램에서 검증 억세스 여부가 판별될 것이다(S31). 이러한 검증 억세스의 여부는 선택된 밴드 레지스터의 트림 정보로부터 알 수 있을 것이다. 즉, 밴드 레지스터의 트림 정보에는 검증 억세스 수행 여부에 대한 정보가 포함될 것이다. 이러한 검증 억세스 동작은 다음 밴드에서 최적의 쓰기 조건을 선택하는데 이용될 것이다.

만약, 검증 억세스 동작이 수행된다면, 프로그램 리커버리 동작이 수행될 것이다(S32). 이러한 프로그램 리커버리 동작에는 활성화된 워드라인의 전압을 접지전압으로 방전하는 것이 포함될 것이다. 프로그램 리커버리 동작이 수행되면, 검증 동작을 수행하고, 수행된 검증 동작의 결과에 따라 다음 밴드에서 사용될 밴드 레지스터를 선택하게 될 것이다(S33). 이후 루프 카운트 값이 증가될 것이다(S36).

한편, 검증 억세스 동작이 수행되지 않는다면, 진행 중인 밴드의 밴드 최대 루프 회수인지가 판별될 것이다(S34). 여기서, 밴드 최대 루프 회수는 밴드 레지스터의 트림 정보에 포함될 것이다. 만약, 밴드 루프 회수가 최대 루프 회수라면, 다음 밴드의 밴드 레지스터로 디폴트가 선택될 것이다(S35). 반면에, 밴드 루프 회수가 최대 루프 회수가 아니면, 루프 카운트 값이 증가될 것이다(S36).

도 11은 도 10에 도시된 검증 동작시 다음 밴드에서 사용될 밴드 레지스터를 선택하는 제 1 방법을 보여주는 흐름도이다. 도 11을 참조하면, 다음 밴드에서 사용될 밴드 레지스터를 선택하는 제 1 방법(S33(A))은 다음과 같이 진행될 것이다.

프로그램 리커버리 동작(S32)이 수행된 후, 멀티 검증 동작이 수행되는지가 판별될 것이다(S331).

만약, 멀티 검증 동작이 수행된다면(S340), 먼저 제 1 검증 전압(Vfy1)으로 검증 동작이 수행될 것이다(S341). 이후 검증 패스인지가 판별될 것이다(S342). 만약 검증 패스이면, 제 2 검증 전압(Vfy2)으로 검증 동작이 수행될 것이다(S343). 이후 검증 패스인지가 판별될 것이다(S344). 이러한 동작이 반복되어, 제 N 검증 전압(VfyN)으로 검증 동작이 수행될 것이다(S345). 이후 검증 패스인지가 판별될 것이다(S345).

만약, 검증 패스이면, 다음 밴드에서 디폴트의 밴드 레지스터가 선택될 것이다(S347). 반면에, 각 판별 단계에서 검증 패스가 아니면, 문턱 전압의 산포 특성에 따라 자동으로 다음 밴드에서 최적의 밴드 레지스터가 선택될 것이다(S348).

만약, 멀티 검증 동작이 수행되지 않는다면(S350), 검증 전압으로 검증 동작이 수행될 것이다(S351). 이후 검증 패스인지가 판별될 것이다(S352). 만약, 검증 패스이면, 다음 밴드에서 디폴트 밴드 레지스터가 선택될 것이다(S347). 반면에, 각 판별 단계에서 검증 패스가 아니면, 문턱 전압의 산포 특성에 따라 자동으로 다음 밴드에서 최적의 밴드 레지스터가 선택될 것이다(S348).

도 12은 도 10에 도시된 검증 동작시 다음 밴드에서 사용될 밴드 레지스터를 선택하는 제 2 방법을 보여주는 흐름도이다. 도 12을 참조하면,다음 밴드에서 사용될 밴드 레지스터의 제 2 선택 방법(S33(B)은 도 11에 도시된 방법(S33(A)와 비교하여 상한 검증 동작(S371)이 추가될 것이다.

도 13은 본 발명의 실시 예에 따른 트림 정보를 갖는 밴드 레지스터들의 실시 예를 보여주는 도면이다. 도 13을 참조하면, 트림 정보에는 시작 전압, 스텝 전압, 프로그램 시간, 프로그램 셀 개수, 검증 유무, 멀티 검증 유무, 검증 레벨, 제 1 검증 레벨,..., 제 N 검증 레벨, 밴드 루프 최대 회수, 최대 루프 회수가 포함될 것이다.

예를 들어, 제 1 밴드 레지스터(BR0)에는 시작 전압(Vstart)가 2V이고, 스텝 전압(Vstep)의 레벨이 2V이고, 프로그램 시간(tPGM)이 500ns이고, 프로그램 셀의 개수가 16개이고, 검증 동작이 수행되지 않고, 멀티 검증 동작이 수행되지 않고, 검증 레벨들이 존재하지 않으며, 밴드의 최대 루프 회수는 2이고, 최대 루프 회수는 64회이라는 정보가 저장되어 있다.

도 1 내지 도 13에서는 쓰기 동작 중 프로그램 방법에 대하여만 기술하였다. 그러나 본 발명의 쓰기 동작은 프고로그램 방법 뿐 아니라 소거 방법에도 동일하게/다양하게 적용가능하다. 즉, 본 발명의 소거 방법은 밴드 별로 최적의 소거 조건 을 저장하는 밴드 레지스터가 선택되고, 선택된 밴드 레지스터의 트림 정보에 따라 소거 동작이 수행될 것이다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치의 쓰기 방법은 자동으로 최적의 밴드 레지스터를 선택함으로써 최적의 문턱전압 산포 특성을 구현할 수 있게 된다. 이로써, 본 발명은 큰 문턱전압 마진을 확보할 수 있게 된다.

본 발명의 비휘발성 메모리 장치는 메모리 카드 및 SSD에 적용가능하다.

도 14는 본 발명의 실시 예에 따른 메모리 시스템(10)을 보여주는 도면이다. 도 14를 참조하면, 메모리 시스템(10)은 메모리 제어기(15)와 플래시 메모리(16)을 포함한다. 플래시 메모리(16)는 도 1에 도시된 비휘발성 메모리 장치(100)의 기능을 갖고, 도 1 내지 도 13에 상술된 바와 같이 쓰기 동작을 수행하도록 구현될 것이다.

다시 도 14를 참조하면, 프로세서(11)는 호스트로부터 명령어를 전달받아 호스트로부터의 데이터를 플래시 메모리(16)에 저장할지 혹은 플래시 메모리(16)의 저장 데이터를 읽어 호스트로 전송할 지의 여부를 결정하고 제어할 것이다. ATA 호스트 인터페이스(12)는 상술한 프로세서(11)의 제어에 따라 호스트 측과 데이터를 교환할 것이다.

ATA 호스트 인터페이스(12)는 호스트측으로부터 명령어 및 주소를 패치하여 CPU 버스를 통해서 프로세서(11)로 전달할 것이다. 여기서 ATA 호스트 인터페이스(12)는 SATA 인터페이스, PATA 인터페이스, 및 ESATA(External SATA) 인터페이스 등 중에서 어느 하나이다. ATA 호스트 인터페이스(12)를 통해 호스트로부터 입력되 는 데이터나 호스트로 전송되어야 할 데이터는 프로세서(11)의 제어에 따라 CPU 버스를 경유하지 않고 캐시 버퍼 램(14)를 통해 전달될 것이다.

램(13)은 메모리 시스템(10)의 동작에 필요한 데이터를 임시로 저장하는데 이용될 것이다. 이러한 램(13)는 휘발성 메모리 장치로써, DRAM, SRAM 등이 될 수 있다.

캐시 버퍼 램(14)은 호스트와 플래시 메모리(16) 간의 이동 데이터를 임시적으로 저장할 것이다. 또한 캐시 버퍼 램(13)은 프로세서(11)에 의해서 운용될 프로그램을 저장하는 데에도 사용될 것이다. 캐시 버퍼 램(13)은 일종의 버퍼 메모리로 간주할 수 있으며, SRAM으로 구현될 수 있다.

메모리 제어기(15)는 저장 장치로 사용되는 플래시 메모리(16)과 데이터를 주고받을 것이다. 메모리 제어기(15)는 노아 플래시, 낸드 플래시 메모리, 원내드(One-NAND) 플래시 메모리, 혹은 멀티-레벨 플래시 메모리를 지원하도록 구성될 수 있다.

본 발명의 실시 예에 따른 메모리 시스템은 이동형 저장 장치로서 사용될 수 있다. 따라서, MP3, 디지털 카메라, PDA, e-Book의 저장 장치로서 사용될 수 있다. 또한, 디지털 TV나 컴퓨터 등의 저장 장치로서 사용될 수 있다.

본 발명의 실시 예에 따른 메모리 시스템 또는 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들면, 본 발명의 실시 예에 따른 메모리 시스템 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 블록도.

도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 장치에서 쓰기 동작시 프로그램 순서를 보여주는 도면.

도 3은 본 발명의 실시 예 따른 비휘발성 메모리 장치의 쓰기 동작시 각 밴드에서 인가되는 전압들에 대한 실시 예를 보여주는 도면.

도 4는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 제 1 쓰기 방법을 보여주는흐름도.

도 5는 도 4에 도시된 S12 단계의 프로그램 방법에 대한 흐름도.

도 6은 도 4에 도시된 S13 단계의 제 1 검증 방법을 보여주는 흐름도.

도 7은 도 6에 도시된 검증 레벨들을 보여주는 도면.

도 8은 도 4에 도시된 S13 단계의 제 2 검증 방법을 보여주는 흐름도.

도 9는 도 7에 도시된 검증 레벨들을 보여주는 도면.

도 10은 본 발명의 비휘발성 메모리 장치의 제 2 쓰기 방법에 대한 흐름도.

도 11은 도 10에 도시된 검증 동작시 다음 밴드에서 사용될 밴드 레지스터를 선택하는 제 1 방법을 보여주는 흐름도.

도 12은 도 10에 도시된 검증 동작시 다음 밴드에서 사용될 밴드 레지스터를 선택하는 제 2 방법을 보여주는 흐름도.

도 13은 본 발명의 밴드 레지스터에 저장되는 트림 정보를 보여주는 도면.

도 14는 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 갖는 메모리 시 스템.

*도면의 주요부분에 대한 부호의 설명*

100: 비휘발성 메모리 장치 110: 셀 어레이

120: 어드레스 디코더 130: 쓰기/읽기 회로

140: 제어 로직 142: 선택 회로

144: 트림 블록

BR0~BRN: 밴드 레지스터

BAND0~BANDN: 밴드

Claims

복수의 워드라인들 및 복수의 비트라인들의 교차 영역에 형성되는 복수의 메모리 셀들을 갖는 셀 어레이;

어드레스에 응답하여 상기 복수의 워드라인들 중 어느 하나를 선택하는 어드레스 디코더;

상기 선택된 워드라인에 연결된 메모리 셀들에 프로그램 데이터를 쓰기 위한 쓰기 회로; 및

쓰기 동작시 복수의 밴드 프로그램 동작들을 순차적으로 수행하도록 상기 어드레스 디코더 및 쓰기 회로를 제어하는 제어회로를 포함하되,

상기 복수의 밴드 프로그램 동작들 각각은 적어도 두 개의 서로 다른 레벨들의 전압들 각각을 소정의 시간 동안에 상기 선택된 워드라인에 인가하고,

상기 제어 회로는 밴드 프로그램 동작시 다음 밴드 프로그램의 쓰기 조건을 선택하고,

상기 제어 회로는 밴드 프로그램 동작시 선택된 쓰기 조건이 없을 경우에는 디폴트의 쓰기 조건을 이용하는 비휘발성 메모리 장치.
제 1 항에 있어서,

상기 복수의 밴드 프로그램 동작들 각각은 쓰기 조건을 조절하는 트림 정보에 따라 수행되는 비휘발성 메모리 장치.
제 2 항에 있어서,

상기 제어 회로는,

상기 트림 정보를 저장하는 복수의 밴드 레지스터들을 갖는 트림 블록; 및

상기 밴드 프로그램 동작시 다음 밴드 프로그램에 사용될 트림 정보가 저장된 밴드 레지스터를 선택하는 선택 회로를 포함하는 비휘발성 메모리 장치.
제 3항에 있어서,

상기 트림 정보에는 상기 밴드 프로그램 동작시 다음 밴드 프로그램에 사용될 트림 정보가 저장된 밴드 레지스터의 선택 여부를 포함하는 비휘발성 메모리 장치.
제 3 항에 있어서,

상기 밴드 프로그램 동작시 상기 트림 정보가 저장된 밴드 레지스터는 검증 동작 결과에 따라 선택되는 비휘발성 메모리 장치.
제 5 항에 있어서,

상기 검증 동작은 복수의 검증 레벨들로 수행되는 비휘발성 메모리 장치.
제 5 항에 있어서,

상기 검증 동작은 검증 동작을 수행함으로써 문턱 전압의 산포폭을 확보하는 비휘발성 메모리 장치.
제 1 항에 있어서,

상기 복수의 밴드 프로그램 동작들 각각은 프로그램될 셀이 있는 지를 판별하는 비휘발성 메모리 장치.
삭제
적어도 하나의 비휘발성 메모리 장치; 및

상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하되,

상기 적어도 하나의 비휘발성 메모리 장치는,

복수의 워드라인들 및 복수의 비트라인들의 교차 영역에 형성되는 복수의 메모리 셀들을 갖는 셀 어레이;

어드레스에 응답하여 상기 복수의 워드라인들 중 어느 하나를 선택하는 어드레스 디코더;

상기 선택된 워드라인에 연결된 메모리 셀들에 프로그램 데이터를 쓰기 위한 쓰기 회로; 및

쓰기 동작시 복수의 밴드 프로그램 동작들을 순차적으로 수행하도록 상기 어드레스 디코더 및 쓰기 회로를 제어하는 제어회로를 포함하되,

상기 복수의 밴드 프로그램 동작들 각각은 적어도 두 개의 서로 다른 레벨들의 전압들 각각을 소정의 시간 동안에 상기 선택된 워드라인에 인가하고

상기 제어 회로는 밴드 프로그램 동작시 다음 밴드 프로그램의 쓰기 조건을 선택하거나, 선택된 쓰기 조건이 없을 경우에는 디폴트의 쓰기 조건을 이용하는 메모리 시스템.