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KR101549979B1 - 양방향 저항성 메모리 장치, 이를 포함하는 메모리 시스템,및 그것의 데이터 입력 방법 - Google Patents

양방향 저항성 메모리 장치, 이를 포함하는 메모리 시스템,및 그것의 데이터 입력 방법 Download PDF

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KR101549979B1
KR101549979B1 KR1020090017686A KR20090017686A KR101549979B1 KR 101549979 B1 KR101549979 B1 KR 101549979B1 KR 1020090017686 A KR1020090017686 A KR 1020090017686A KR 20090017686 A KR20090017686 A KR 20090017686A KR 101549979 B1 KR101549979 B1 KR 101549979B1
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Abstract

기입 데이터의 옵셋을 보상할 수 있는 양방향 저항성 메모리 장치 및 데이터 입력 방법이 개시된다. 양방향 저항성 메모리 장치는 가변저항 메모리 셀 어레이 및 입출력 회로를 포함한다. 입출력 회로는 정의 전압과 부의 전압을 발생시키고, 입력 데이터의 로직 상태에 응답하여 정의 전압 또는 부의 전압을 비트라인을 통해 가변저항 메모리 셀 어레이에 제공한다. 또한, 입출력 회로는 가변저항 메모리 셀 어레이에 기입된 데이터의 로직 값에 오프셋이 발생할 경우 정의 전압과 부의 전압의 크기를 조절한다. 따라서, 양방향 저항성 메모리 장치는 신뢰도가 높고 동작속도가 빠르다.

Description

양방향 저항성 메모리 장치, 이를 포함하는 메모리 시스템, 및 그것의 데이터 입력 방법{BI-DIRECTIONAL RESISTIVE MEMORY DEVICE, MEMORY SYSTEM HAVING THE BI-DIRECTIONAL RESISTIVE MEMORY DEVICE, AND METHOD OF INPUTTING DATA OF THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 가변저항 메모리 셀 어레이를 갖는 양방향 저항성 메모리 장치, 이를 포함하는 메모리 시스템, 및 그것의 데이터 입력 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하는 데 사용되며, 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 휘발성 반도체 메모리 장치는 커패시터의 충전 또는 방전에 의해 데이터가 저장된다. RAM(Random Access Memory) 등의 휘발성 반도체 메모리 장치는 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단되면 데이터는 손실된다. 휘발성 메모리 장치로서 주로 컴퓨터의 메인 메모리 장치로 사용된다.
비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 반도체 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 에서 프로그램 및 데이터를 저장하는 데 사용된다.
반도체 메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성(non-volatile)이며 리프레쉬(refresh)가 필요 없는 차세대 메모리 장치들이 연구되고 있다. 현재 각광을 받고 있는 차세대 메모리 장치로서는 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistive Random Access Memory)과 강자성 물질을 이용한 MRAM(Magnetic Random Access Memory) 등이 있다. 차세대 메모리 장치를 구성하는 물질들의 공통점은 전류 또는 전압에 따라 그 저항 값이 가변되며, 전류 또는 전압이 사라져도 그 저항 값을 그대로 유지하는 비휘발성 특성으로 리프레쉬가 필요 없다는 것이다.
이러한 저항성 메모리 장치에서, 단위 메모리 셀은 하나의 가변저항 소자와 하나의 스위칭 소자로 이루어지고, 가변저항 소자는 비트 라인과 스위칭 소자 사이에 연결되며, 스위칭 소자는 일반적으로 가변저항 소자와 워드 라인 사이에 연결된다. 저항성 메모리 장치는 이러한 단위 메모리 셀들로 구성된 가변 저항 메모리 셀 어레이를 포함한다.
저항성 메모리 장치는 메모리 셀을 구성하는 가변저항 소자의 종류에 따라 PRAM, RRAM, MRAM 등으로 분류될 수 있다. 예를 들어, 가변저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 가변저항 소자가 상부 전극, 하부 전극, 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항 성 메모리 장치는 RRAM이 될 수 있다. 가변저항 소자가 자성체의 상부 전극, 자성체의 하부 전극, 및 그 사이에 있는 유전체(dielectric material)로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
저항성 메모리 장치는 인가되는 전압 또는 전류의 크기에 따라 저항값이 변하는 단방향(unidirectional) 저항성 메모리 장치와 인가되는 전압 또는 전류의 크기 및 방향에 따라 저항값이 변하는 양방향(bidirectional) 저항성 메모리 장치로 구분된다.
본 발명의 목적은 조절 가능한 정의 전압과 부의 전압을 발생시켜 데이터의 오프셋을 보상할 수 있는 양방향 저항성 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 양방향 저항성 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 양방향 저항성 메모리 장치의 데이터 입력 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 양방향 저항성 메모리 장치는 가변저항 메모리 셀 어레이 및 입출력 회로를 포함한다.
입출력 회로는 정의 전압과 부의 전압을 발생시키고, 입력 데이터의 로직 상태에 응답하여 상기 정의 전압 또는 상기 부의 전압을 비트라인을 통해 상기 가변 저항 메모리 셀 어레이에 제공한다. 또한, 입출력 회로는 상기 가변저항 메모리 셀 어레이에 기입된 데이터의 로직 값에 오프셋(offset)이 발생할 경우 상기 정의 전압과 상기 부의 전압의 크기를 조절한다.
본 발명의 하나의 실시예에 의하면, 상기 가변저항 메모리 셀 어레이를 구성하는 메모리 셀들의 소스가 공통으로 연결된 공통 소스라인에 하나의 값을 갖는 기준전압이 인가될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 가변저항 메모리 셀 어레이의 상기 공통 소스라인에 접지전압이 인가될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 가변저항 메모리 셀 어레이를 구성하는 가변저항 소자는 양단에 인가되는 전압의 극성이 정의 값을 가질 때와 부의 값을 가질 때 상기 가변저항 소자를 통해 전류가 흐르고 소정의 저항 값을 갖는 양극성 소자일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 가변저항 소자는 나노믹 물질(non-ohmic material)로 이루어진 소자와 저항성 물질(resistive material)로 이루어진 소자가 직렬 연결된 소자일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 저항성 물질은 상변화 물질, 전이금속 산화물, 또는 강자성 물질일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 입출력 회로는 입력 회로 및 출력 회로를 포함할 수 있다.
입력 회로는 기입(write) 동작 모드에서 상기 입력 데이터에 대응하는 정의 전압 또는 부의 전압을 상기 가변저항 메모리 셀 어레이에 결합된 선택된 비트라인에 제공하고, 상기 가변저항 메모리 셀 어레이에 기입된 데이터의 로직 값에 오프셋이 발생할 경우 상기 정의 전압과 상기 부의 전압의 크기를 조절한다. 출력 회로는 베리파이 리드(verification read) 동작시 또는 독출(read) 동작 모드에서 선택된 비트라인을 통해 가변저항 메모리 셀 어레이에 저장된 데이터를 센싱하고 래치하고 출력한다.
본 발명의 하나의 실시예에 의하면, 상기 입력 회로는 정의 전압 발생회로, 부의 전압 발생회로 및 기입 구동회로를 포함할 수 있다.
정의 전압 발생회로는 정의 전압 제어신호에 응답하여 펌핑 동작을 수행하고 상기 정의 전압을 발생시킨다. 부의 전압 발생회로는 부의 전압 제어신호에 응답하여 펌핑 동작을 수행하고 상기 부의 전압을 발생시킨다. 기입 구동회로는 기입 동작 모드에서 입력 데이터(DI, DIB)를 수신하고, 제 1 데이터(DI)에 대응하는 정의 전압(VPOS)과 제 2 데이터(DIB)에 대응하는 부의 전압(NEG) 중에서 하나를 선택하여 비트라인을 통해 상기 가변저항 메모리 셀 어레이에 제공한다.
본 발명의 하나의 실시예에 의하면, 상기 입력 회로는 상기 정의 전압 제어신호를 출력하는 제 1 레지스터, 및 상기 부의 전압 제어신호를 출력하는 제 2 레지스터를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 정의 전압 제어신호 및 상기 부의 전압 제어신호는 기입 데이터에 오프셋이 발생한 경우 베리파이 리드(verification read)를 수행한 결과에 기초하여 발생될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 양방향 저항성 메모리 장치는 부(negative) 바이어스 전압을 발생시켜 반도체 집적회로의 p형 웰(p-well)에 바이어스로 제공하는 부 바이어스 전압 발생회로를 더 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 메모리 컨트롤러 및 양방향 저항성 메모리 장치를 포함할 수 있다.
메모리 컨트롤러는 어드레스 및 커맨드를 발생시킨다. 양방향 저항성 메모리 장치는 어드레스 및 커맨드에 기초하여 수신된 데이터를 저장하거나 저장되어 있던 데이터를 출력한다. 양방향 저항성 메모리 장치는 가변저항 메모리 셀 어레이 및 입출력 회로를 포함한다. 입출력 회로는 정의 전압과 부의 전압을 발생시키고, 입력 데이터의 로직 상태에 응답하여 상기 정의 전압 또는 상기 부의 전압을 비트라인을 통해 상기 가변저항 메모리 셀 어레이에 제공한다. 또한, 입출력 회로는 상기 가변저항 메모리 셀 어레이에 기입된 데이터의 로직 값에 오프셋(offset)이 발생할 경우 상기 정의 전압과 상기 부의 전압의 크기를 조절한다.
본 발명의 하나의 실시형태에 따른 양방향 저항성 메모리 장치의 데이터 입력 방법은 어드레스를 셋업(set-up)하고 데이터를 로딩하는 단계(STEP1), 양의 전압과 부의 전압의 초기값을 설정하는 단계(STEP2), 기입 동작을 수행하는 단계(STEP3), 베리파이 리드(verification read)를 수행하는 단계(STEP4), 상기 베리파이 리드를 수행한 결과가 입력 데이터와 일치하는지(pass) 또는 일치하지 않는지(fail)를 판단하는 단계(STEP5), 상기 베리파이 리드를 수행한 결과가 상기 입력 데이터와 일치하면 기입동작을 종료하는 단계(STEP6), 및 상기 베리파이 리드를 수 행한 결과가 상기 입력 데이터와 일치하지 않으면, 상기 양의 전압과 상기 부의 전압을 증가시키고 상기 기입 동작을 수행하는 단계(STEP7)를 포함한다.
본 발명의 다른 하나의 실시형태에 따른 양방향 저항성 메모리 장치의 데이터 입력 방법은 오프셋 전압 조절이 필요한지를 판단하는 단계, 오프셋 전압 조절이 필요하지 않은 경우, 기입 전압 정보를 사용하여 기입 동작을 수행하는 단계, 상기 오프셋 전압 조절이 필요한 경우, 조절 가능한 정의 전압과 부의 전압을 발생시키는 단계, 상기 오프셋 전압 조절이 필요한 경우, 상기 정의 전압과 상기 부의 전압을 기입 구동회로를 통해 가변저항 메모리 셀 어레이에 제공하여 기입 데이터의 옵셋을 조절하는 단계, 및 상기 데이터의 오프셋 조절이 완료된 후 상기 기입 동작을 수행하는 단계를 포함한다.
본 발명에 따른 양방향 저항성 메모리 장치는 조절 가능한 정의 전압과 부의 전압을 발생시키고, 정의 전압과 부의 전압을 기입 구동회로를 통해 가변저항 메모리 셀 어레이에 제공함으로써 기입 데이터의 옵셋을 조절할 수 있다. 기입 데이터에 옵셋이 발생하면, 입출력 회로 내에 구비된 정의 전압 발생회로와 부의 전압 발생회로를 사용하여 정의 전압 제어신호와 부의 전압 제어신호를 조절하여 정의 전압과 부의 전압의 크기를 조절할 수 있다. 따라서, 본 발명에 따른 양방향 저항성 메모리 장치는 입출력되는 데이터의 신뢰도가 높고 동작속도가 빠르다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기 능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 가변저항 메모리 셀 어레이를 갖는 양 방향 저항성 메모리 장치(1000)를 나타내는 블록도이다.
도 1을 참조하면, 양방향 저항성 메모리 장치(1000)는 입출력 회로(1100) 및 가변저항 메모리 셀 어레이(1700)를 포함한다.
입출력 회로(1100)는 제 1 데이터에 대응하는 정의 전압과 제 2 데이터에 대응하는 부의 전압을 발생시키고, 입력 데이터(DI)의 로직 상태에 응답하여 정의 전압 또는 부의 전압을 가변저항 메모리 셀 어레이(1700)에 제공한다. 또한, 입출력 회로(1100)는 가변저항 메모리 셀 어레이(1700)에 기입된 데이터의 로직 값에 오프셋(offset)이 발생할 경우 정의 전압과 부의 전압의 크기를 조절한다. 또한, 입출력 회로(1100)는 가변저항 메모리 셀 어레이(1700)에 저장된 데이터를 출력한다. 단방향(unidirectional) 저항성 메모리 장치의 가변저항 메모리 셀 어레이와 달리, 양방향(bidirectional) 저항성 메모리 장치(1000)의 가변저항 메모리 셀 어레이(1700)를 구성하는 메모리 셀들의 양단에 인가되는 전압은 입력되는 데이터 값에 따라 극성이 바뀔 수 있다.
또한, 입출력 회로(1100)는 어드레스 버퍼(1500), 프리 디코더(1550), 로우 디코더(1600) 및 칼럼 디코더(1650)를 포함한다.
어드레스 버퍼(1500)는 어드레스(ADD)를 출력한다. 프리 디코더(1450)는 어드레스(ADD)에 기초하여 로우 어드레스(Xadd)와 칼럼 어드레스(Yadd)를 발생시킨다. 로우 디코더(1500)는 로우 어드레스(Xadd)에 기초하여 워드라인 구동신호(WL0~WLn)를 발생시켜 가변저항 메모리 셀 어레이(1700)에 제공한다. 칼럼 디코더(1600)는 칼럼 어드레스(Yadd)를 디코딩하여 칼럼 선택신호를 발생시켜 가변저항 메모리 셀 어레이(1700)에 제공한다.
도 2는 도 1에 도시된 가변저항 메모리 셀 어레이를 구성하는 단위 메모리 셀의 구조의 하나의 예를 나타내는 회로도이다.
도 2를 참조하면, 단위 메모리 셀은 비트라인(BL)에 연결된 한 단자를 갖는 저항성 소자(RESD_BD) 및 저항성 소자(RESD_BD)와 소스라인(SL) 사이에 결합되고 워드라인(WL)에 의해 제어되는 NMOS 트랜지스터(MN1)를 포함한다.
도 3은 도 2에 도시된 단위 메모리 셀에 포함된 가변저항 소자(RESD_BD)의 하나의 예를 나타내는 도면이다.
도 3을 참조하면, 가변저항 소자(RESD_BD)는 나노믹 물질(non-ohmic material)로 이루어진 소자와 저항성 물질(resistive material)로 이루어진 소자를 직렬 연결하여 구현할 수 있다. 나노믹 물질은 소정의 전압 범위 내에서는 고저항 상태를 갖고 소정의 전압 범위 밖에서는 저저항 상태를 갖는다. 따라서, 가변저항 소자(RESD_BD)는 양단에 인가되는 전압의 극성이 정의 값을 가질 때와 부의 값을 가질 때 가변저항 소자를 통해 전류가 흐르고 소정의 저항 값을 갖는 양극성 소자이다. 따라서, 가변저항 소자(RESD_BD)가 연결된 비트라인의 전압이 정의 소정 전압을 가질 때를 데이터 "1"로, 가변저항 소자(RESD_BD)가 연결된 비트라인의 전압이 부의 소정 전압을 가질 때를 데이터 "0"으로 설정할 수 있다.
저항성 메모리 장치(resistive memory)에는 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistance Random Access Memory), 및 강자성 물질을 이 용한 MRAM(Magnetic Random Access Memory) 등이 있다.
도 4는 도 3의 가변저항 소자를 갖는 단위 메모리 셀의 특성을 나타내는 도면이다.
도 4에 도시된 바와 같이, 소정의 전압 범위(-1/2VW ~ 1/2VW) 내에서는 가변저항 소자(RESD_BD)를 통해 전류가 흐르지 않고 소정의 전압 범위(-1/2VW ~ 1/2VW) 밖에서는 가변저항 소자(RESD_BD)를 통해 전류가 흐른다. 도 4에서, VW는 기입전압을 나타낸다. 예를 들어, VW는 데이터"1"을 나타내고 -VW는 데이터"0"을 나타낸다.
도 5a 및 도 5b는 가변저항 메모리 셀 어레이에 데이터를 기입할 때 비트라인과 소스라인에 인가되는 전압의 예를 나타내는 도면이다. 도 5a는 데이터"0"을 기입할 때 비트라인과 소스라인에 인가되는 전압의 예를 나타내고, 도 5b는 데이터"1"을 기입할 때 비트라인과 소스라인에 인가되는 전압의 예를 나타낸다.
도 5a를 참조하면, 데이터"0"을 기입할 때 선택된 비트라인(BL)에는 -VW의 전압이 인가되고 선택된 셀의 소스라인(SL)에는 0V의 전압이 인가된다. 또한, 비선택된 셀의 소스라인(SL)에는 0V의 전압이 인가되고, 비선택된 비트라인(BL')에는 -1.2VW의 전압이 인가된다. 그러나, 데이터"0"을 기입할 때 비선택된 비트라인(BL')에는 -VW보다 큰 값을 갖는 임의의 기준 전압이 인가될 수도 있다.
도 5b를 참조하면, 데이터"1"을 기입할 때 선택된 비트라인(BL)에는 VW의 전압이 인가되고 선택된 셀의 소스라인(SL)에는 0V의 전압이 인가된다. 또한, 비선택된 셀의 소스라인(SL)에는 0V의 전압이 인가되고, 비선택된 비트라인(BL')에는 1.2VW의 전압이 인가된다. 그러나, 데이터"1"을 기입할 때 비선택된 비트라인(BL') 에는 VW보다 작은 값을 갖는 임의의 기준 전압이 인가될 수도 있다.
도 6은 도 1의 양방향 저항성 메모리 장치(1000)에 포함된 입출력 회로(1100)의 하나의 예를 나타내는 회로도이다.
도 6을 참조하면, 입출력 회로(1100)는 입력회로(1110) 및 출력회로(1170)를 포함한다.
입력회로(1110)는 기입(write) 동작 모드에서 입력 데이터(DI, DIB)에 대응하는 정의 전압(VPOS) 또는 부의 전압(VNEG)을 가변저항 메모리 셀 어레이(1700)에 결합된 선택된 비트라인에 제공하고, 가변저항 메모리 셀 어레이(1700)에 기입된 데이터의 로직 값에 오프셋이 발생할 경우 정의 전압(VPOS)과 상기 부의 전압(VNEG)의 크기를 조절한다. 출력회로(1170)는 베리파이 리드(verification read) 동작시 또는 독출(read) 동작 모드에서 비트라인을 통해 가변저항 메모리 셀 어레이에 저장된 데이터를 센싱하고 래치하여 출력한다.
입력회로(1110)는 기입 구동회로(1120), 정의(positive) 전압 발생회로(1130), 부의(negative) 전압 발생회로(1140), 제 1 레지스터(1150) 및 제 2 레지스터(1160)를 포함한다.
제 1 레지스터(1150)는 정의 전압 제어신호(PVCON<0:n>)를 출력하고, 제 2 레지스터(1160)는 부의 전압 제어신호(NVCON<0:n>)를 출력한다. 정의 전압 발생회로(1130)는 정의 전압 제어신호(PVCON<0:n>)에 응답하여 펌핑 동작을 수행하고 정의 전압(VPOS)을 발생시킨다. 부의 전압 발생회로(1140)는 부의 전압 제어신호(NVCON<0:n>)에 응답하여 펌핑 동작을 수행하고 부의 전압(NEG)을 발생시킨다.
기입 구동회로(1120)는 기입 동작 모드에서 입력 데이터(DI, DIB)를 수신하고, 제 1 데이터(DI)에 대응하는 정의 전압(VPOS)과 제 2 데이터(DIB)에 대응하는 부의 전압(VNEG) 중에서 하나를 선택하여 비트라인(BL)을 통해 가변저항 메모리 셀 어레이에 제공한다.
출력회로(1170)는 제 2 NMOS 트랜지스터(MN2), 비트라인 프리차지 회로(1171), 센스 앰프(1173), 제 1 래치 회로(1175) 및 독출 구동회로(1177)를 포함한다.
제 2 NMOS 트랜지스터(MN2)는 독출(read) 인에이블 신호(REN)에 응답하여 비트라인 프리차지 회로(1171)를 비트라인(BL)에 전기적으로 연결한다. 제 2 NMOS 트랜지스터(MN2)의 제 1 출력단자는 비트라인(BL)에 연결되고, 제 2 출력단자는 비트라인 프리차지 회로(1171)에 연결된다. 비트라인 프리차지 회로(1171)는 독출 인에이블 신호(REN)가 인에이블 상태일 때, 프리차지 제어신호(nPRG)에 응답하여 비트라인(BL)을 프리차지시키고 방전 제어신호(DIS)에 응답하여 비트라인(BL)을 방전시킨다. 센스 앰프(1173)는 비트라인(BL)의 전압을 센싱 기준전압(SVR)과 비교하고 센싱 출력전압(SAO)을 발생시킨다. 제 1 래치 회로(1175)는 센싱 출력전압(SAO)을 래치한다. 독출 구동회로(1177)는 제 1 래치 회로(1175)의 출력신호에 기초하여 출력 데이터(DO)를 출력한다.
비트라인 프리차지 회로(1171)는 제 1 PMOS 트랜지스터(MP1) 및 제 3 NMOS 트랜지스터(MN3)를 포함한다. 제 1 PMOS 트랜지스터(MP1)는 프리차지 전압(VPRG)이 인가되는 소스, 프리차지 제어신호(nPRG)가 인가되는 게이트, 및 제 3 NMOS 트랜지 스터(MN3)의 제 2 출력단자에 연결된 드레인을 갖는다. 제 3 NMOS 트랜지스터(MN3)는 접지에 연결된 소스, 방전 제어신호(DIS)가 인가되는 게이트, 및 제 2 NMOS 트랜지스터(MN2)의 제 2 출력단자에 연결된 드레인을 갖는다.
베리파이 리드(verification read)를 수행한 결과 기입 데이터에 오프셋이 발생하면, 그 결과는 제 1 레지스터(1150) 및 제 2 레지스터(1160)에 저장된다. 제 1 레지스터(1150) 및 제 2 레지스터(1160)는 베리파이 리드를 수행한 결과에 기초하여 정의 전압 제어신호(PVCON<0:n>) 및 부의 전압 제어신호(NVCON<0:n>)를 출력한다. 입출력 회로(1100)는 정의 전압 제어신호(PVCON<0:n>) 및 부의 전압 제어신호(NVCON<0:n>)를 증가시키면서 기입된 데이터와 베리파이 리드한 데이터가 일치할 때까지 옵셋 조절 동작을 계속한다.
도 7은 도 6의 입출력 회로(1100)에 포함된 기입 구동회로(1120)의 하나의 예를 나타내는 회로도이다.
도 7을 참조하면, 기입 구동회로(1120)는 선택 트랜지스터(MN6), 입력 버퍼(1221) 및 구동부(1123)를 포함한다.
입력 버퍼(1221)는 제 4 NMOS 트랜지스터(MN4), 제 5 NMOS 트랜지스터(MN5) 및 제 2 래치 회로(1122)를 포함한다. 제 2 래치 회로(1122)는 제 1 인버터(INV1) 및 제 2 인버터(INV2)를 포함하고 제 1 노드(N1)에 연결된 제 1 단자를 갖는다.
제 4 NMOS 트랜지스터(MN4)는 제 2 래치 회로(1122)의 제 2 단자에 연결된 드레인, 접지에 연결된 소스, 및 입력 데이터(DI)가 인가되는 게이트를 갖는다. 제 5 NMOS 트랜지스터(MN5)는 제 2 래치 회로(1122)의 제 1 단자에 연결된 드레인, 접 지에 연결된 소스, 및 반전 입력 데이터(DIB)가 인가되는 게이트를 갖는다.
구동부(1123)는 제 2 PMOS 트랜지스터(MP2) 및 제 7 NMOS 트랜지스터(MN7)를 포함한다. 제 2 PMOS 트랜지스터(MP2)는 제 2 노드(N2)에 연결된 소스, 제 1 노드(N1)에 연결된 게이트 및 부의 전압(NEG)이 인가되는 드레인을 갖는다. 제 7 NMOS 트랜지스터(MN7)는 제 2 노드(N2)에 연결된 소스, 제 1 노드(N1)에 연결된 게이트 및 정의 전압(VPOS)이 인가되는 드레인을 갖는다.
선택 트랜지스터(MN6)는 기입(write) 인에이블 신호(WEN)에 응답하여 비트라인(BL)을 제 2 노드(N2)에 전기적으로 연결한다. 입력 버퍼(1221)는 입력 데이터(DI, DIB)를 래치하고 버퍼링한다. 구동부(1123)는 입력 버퍼(1221)의 출력신호에 응답하여 정의 전압(VPOS)과 부의 전압(NEG) 중에서 하나를 제 2 노드(N2)에 출력한다. 기입(write) 인에이블 신호(WEN)가 인에이블 상태일 때, 정의 전압(VPOS)과 부의 전압(NEG) 중에서 하나가 비트라인(BL)을 통해 가변저항 메모리 셀 어레이에 제공된다.
도 8은 도 6의 입출력 회로(1100)에 포함된 정의 전압 발생회로(1130)의 하나의 예를 나타내는 회로도이다.
도 8을 참조하면, 정의 전압 발생회로(1130)는 제 1 펌핑 회로(1131), 제 1 클럭 발생기(1135), 제 1 비교기(1136), 제 1 기준 저항(RB1), 제 2 기준 저항(RB2) 및 제 1 저항 조절부(1137)를 포함한다. 제 1 저항 조절부(1137)는 저항들(R11, R12, R13, R14), 및 저항들(R11, R12, R13, R14) 각각에 병렬 연결된 NMOS 트랜지스터들(MN_R11, MN_R12, MN_R13, MN_R14)을 포함한다.
제 1 기준 저항(RB1)은 제 3 노드(N3)에 연결된 제 1 단자를 갖는다. 제 1 저항 조절부(1137)는 제 1 기준 저항(RB1)의 제 2 단자와 제 4 노드(N4) 사이에 결합되고, 제 2 기준 저항(RB2)은 제 4 노드(N4)와 접지 사이에 결합된다.
제 1 비교기(1136)는 제 4 노드(N4)에 연결된 반전 입력단자와 제 1 기준전압(VREF1)이 인가되는 비반전 입력단자를 갖고, 제 1 피드백 전압(VFB1)을 출력한다. 제 1 클럭 발생기(1135)는 제 1 피드백 전압(VFB1)에 응답하여 클럭신호(
Figure 112009012796918-pat00001
1,
Figure 112009012796918-pat00002
B1)를 발생시킨다.
Figure 112009012796918-pat00003
1과
Figure 112009012796918-pat00004
B1은 서로 반대의 위상을 가지는 신호이다. 제 1 펌핑 회로(1131)는 클럭신호(
Figure 112009012796918-pat00005
1,
Figure 112009012796918-pat00006
B1)에 응답하여 펌핑 동작을 수행하고 정의 전압(VPOS)을 발생시켜 제 3 노드(N3)에 제공한다. 제 1 저항 조절부(1137)는 정의 전압 제어신호(PVCON0, PVCON1, PVCON2, PVCON3)에 응답하여 저항 값을 조절하고 정의 전압(VPOS)의 크기를 조절한다.
도 8의 정의 전압 발생회로(1130)의 동작은 다음과 같다.
제 3 노드(N3)의 정의 전압(VPOS)의 크기가 감소하면, 제 1 비교기(1136)의 출력인 제 1 피드백 전압(VFB1)의 로직 "하이"상태가 된다. 제 1 클럭 발생기(1135)는 제 1 피드백 전압(VFB1)에 응답하여 클럭신호(
Figure 112009012796918-pat00007
1,
Figure 112009012796918-pat00008
B1)를 발생시켜 제 1 펌핑 회로(1131)에 제공한다. 제 1 펌핑 회로(1131)는 펌핑 동작을 수행하고 정의 전압(VPOS)의 크기를 증가시킨다.
제 3 노드(N3)의 정의 전압(VPOS)의 크기가 증가하면, 제 1 비교기(1136)의 출력인 제 1 피드백 전압(VFB1)의 로직 "로우"상태가 된다. 제 1 클럭 발생기(1135)는 제 1 피드백 전압(VFB1)에 응답하여 클럭신호(
Figure 112009012796918-pat00009
1,
Figure 112009012796918-pat00010
B1)를 디스에이블 시킨다. 제 1 펌핑 회로(1131)는 펌핑 동작을 수행하지 않고 정의 전압(VPOS)의 크기는 증가하지 않는다.
기입 데이터에 오프셋이 발생할 경우, 정의 전압 제어신호(PVCON0, PVCON1, PVCON2, PVCON3)를 조절하여 정의 전압(VPOS)의 크기를 조절한다. 예를 들어, 노말 동작(normal operation)시 정의 전압 제어신호(PVCON0, PVCON1, PVCON2, PVCON3)의 모든 비트는 로직"로우"상태이다.
정의 전압 제어신호(PVCON0, PVCON1, PVCON2, PVCON3) 중 제 1 비트(PVCON0)가 로직"하이"상태이고 나머지 비트들(PVCON1, PVCON2, PVCON3)이 로직"로우"상태이면, 도 8에 있는 NMOS 트랜지스터(MN_R11)가 온 상태가 되고 저항(R11)은 저항의 기능을 수행하지 못한다. 따라서, 정의 전압(VPOS) 크기의 펌핑 목표치가 줄어든다. 정의 전압 제어신호(PVCON0, PVCON1, PVCON2, PVCON3) 중 제 1 비트(PVCON0) 및 제 2 비트(PVCON1)가 로직"하이"상태이고 나머지 비트들(PVCON2, PVCON3)이 로직"로우"상태이면, 도 8에 있는 NMOS 트랜지스터(MN_R11)와 NMOS 트랜지스터(MN_R12)가 온 상태가 되고 저항(R11) 및 저항(R12)은 저항의 기능을 수행하지 못한다. 따라서, 정의 전압(VPOS) 크기의 펌핑 목표치가 더 줄어든다.
이런 식으로 정의 전압(VPOS) 크기의 펌핑 목표치를 조절하여 기입 데이터에 오프셋을 보상할 수 있다.
도 9는 도 8의 정의 전압 발생회로(1130)에 포함된 제 1 펌핑 회로(1131)의 하나의 예를 나타내는 회로도이다.
도 9를 참조하면, 제 1 펌핑 회로(1131)는 다이오드 형태로 연결된 PMOS 트 랜지스터들(MP11, MP12, MP13, MP14, MP15, MP16, MP17)이 캐스케이드(cascade) 형태로 연결되어 있다. PMOS 트랜지스터들(MP11, MP12, MP13, MP14, MP15, MP16)의 게이트에는 각각 커패시터가 연결되어 있다.
PMOS 트랜지스터(MP11)의 게이트에는 제 1 커패시터(C1)의 제 1 단자가 연결되어 있고, PMOS 트랜지스터(MP12)의 게이트에는 제 2 커패시터(C2)의 제 1 단자가 연결되어 있다. PMOS 트랜지스터(MP13)의 게이트에는 제 3 커패시터(C3)의 제 1 단자가 연결되어 있고, PMOS 트랜지스터(MP14)의 게이트에는 제 4 커패시터(C4)의 제 1 단자가 연결되어 있다. PMOS 트랜지스터(MP15)의 게이트에는 제 5 커패시터(C5)의 제 1 단자가 연결되어 있고, PMOS 트랜지스터(MP16)의 게이트에는 제 6 커패시터(C6)의 제 1 단자가 연결되어 있다. PMOS 트랜지스터(MP17)의 게이트에는 커패시터가 연결되지 않는다.
제 1 커패시터(C1)의 제 2 단자, 제 3 커패시터(C3)의 제 2 단자 및 제 5 커패시터(C5)의 제 2 단자에는 클럭신호(
Figure 112009012796918-pat00011
B1)가 인가되고, 제 2 커패시터(C2)의 제 2 단자, 제 4 커패시터(C4)의 제 2 단자 및 제 6 커패시터(C6)의 제 2 단자에는 클럭신호(
Figure 112009012796918-pat00012
1)가 인가된다.
PMOS 트랜지스터(MP11)의 소스에는 전원전압(VDD)이 인가되고, PMOS 트랜지스터(MP17)의 드레인으로 출력전압(VOUT)이 출력된다. PMOS 트랜지스터들(MP11, MP12, MP13, MP14, MP15, MP16, MP17)의 바디(body)(n-WELL)는 모두 플로팅(floating)되어 있다. 도 9에 나타나 있는 출력전압(VOUT)은 도 8에 나타나 있는 정의 전압(VPOS)에 대응하는 전압신호이다.
도 10은 반도체 집적회로로 구현시 도 9의 제 1 펌핑 회로(1131)의 일부분에 대한 수직 구조를 나타내는 단면도이다. 도 10에는 PMOS 트랜지스터(MP14), 제 4 커패시터(C4), PMOS 트랜지스터(MP15) 및 제 5 커패시터(C5)의 구조가 나타나 있다.
도 10을 참조하면, PMOS 트랜지스터들(MP14, MP15)은 p형 기판(p-SUB) 내에 형성된 n형 웰(n-WELL) 및 n형 웰(n-WELL) 내에 형성된 p형 소스 및 p형 드레인 영역들을 포함한다. PMOS 트랜지스터들(MP14, MP15)의 바디(body)를 이루는 n-WELL은 모두 플로팅(floating)되어 있다. 도 10에서, V(n-1), V(n), V(n+1)은 PMOS 트랜지스터들의 소스 및 드레인의 전압을 나타낸다.
도 11은 도 6의 입출력 회로(1100)에 포함된 부의(negative) 전압 발생회로(1140)의 하나의 예를 나타내는 회로도이다.
도 11을 참조하면, 부의 전압 발생회로(1140)는 제 2 펌핑 회로(1141), 제 2 클럭 발생기(1145), 제 2 비교기(1146), 제 3 기준 저항(RB3), 제 4 기준 저항(RB4) 및 제 2 저항 조절부(1147)를 포함한다. 제 2 저항 조절부(1147)는 저항들(R15, R16, R17, R18), 및 저항들(R15, R16, R17, R18) 각각에 병렬 연결된 NMOS 트랜지스터들(MN_R15, MN_R16, MN_R17, MN_R18)을 포함한다.
제 3 기준 저항(RB3)은 제 5 노드(N5)에 연결된 제 1 단자를 갖는다. 제 2 저항 조절부(1147)는 제 3 기준 저항(RB3)의 제 2 단자와 제 6 노드(N6) 사이에 결합되고, 제 4 기준 저항(RB4)은 제 6 노드(N6)와 접지 사이에 결합된다.
제 2 비교기(1146)는 제 6 노드(N6)에 연결된 반전 입력단자와 제 2 기준전 압(VREF2)이 인가되는 비반전 입력단자를 갖고, 제 2 피드백 전압(VFB2)을 출력한다. 제 2 클럭 발생기(1145)는 제 2 피드백 전압(VFB2)에 응답하여 클럭신호(
Figure 112009012796918-pat00013
2,
Figure 112009012796918-pat00014
B2)를 발생시킨다.
Figure 112009012796918-pat00015
2와
Figure 112009012796918-pat00016
B2는 서로 반대의 위상을 가지는 신호이다. 제 2 펌핑 회로(1141)는 클럭신호(
Figure 112009012796918-pat00017
2,
Figure 112009012796918-pat00018
B2)에 응답하여 펌핑 동작을 수행하고 부의 전압(VNEG)을 발생시켜 제 5 노드(N5)에 제공한다. 제 2 저항 조절부(1147)는 부의 전압 제어신호(NVCON0, NVCON1, NVCON2, NVCON3)에 응답하여 저항 값을 조절하고 부의 전압(VNEG)의 크기를 조절한다.
도 11의 부의 전압 발생회로(1140)의 동작은 다음과 같다.
제 5 노드(N3)의 정의 전압(VPOS)의 크기가 감소하면, 제 2 비교기(1146)의 출력인 제 2 피드백 전압(VFB2)의 로직 "하이"상태가 된다. 제 2 클럭 발생기(1145)는 제 2 피드백 전압(VFB2)에 응답하여 클럭신호(
Figure 112009012796918-pat00019
2,
Figure 112009012796918-pat00020
B2)를 발생시켜 제 2 펌핑 회로(1141)에 제공한다. 제 2 펌핑 회로(1141)는 펌핑 동작을 수행하고 부의 전압(VNEG)의 크기의 절대값을 증가시킨다.
제 5 노드(N5)의 부의 전압(VNEG)의 크기의 절대값이 증가하면, 제 2 비교기(1146)의 출력인 제 2 피드백 전압(VFB2)의 로직 "로우"상태가 된다. 제 2 클럭 발생기(1145)는 제 2 피드백 전압(VFB2)에 응답하여 클럭신호(
Figure 112009012796918-pat00021
2,
Figure 112009012796918-pat00022
B2)를 디스에이블시킨다. 제 2 펌핑 회로(1141)는 펌핑 동작을 수행하지 않고 부의 전압(VNEG)의 크기의 절대값은 증가하지 않는다.
기입 데이터에 오프셋이 발생할 경우, 부의 전압 제어신호(NVCON0, NVCON1, NVCON2, NVCON3)를 조절하여 부의 전압(VNEG)의 크기를 조절한다. 예를 들어, 노말 동작(normal operation)시 부의 전압 제어신호(NVCON0, NVCON1, NVCON2, NVCON3)의 모든 비트는 로직"로우"상태이다.
부의 전압 제어신호(NVCON0, NVCON1, NVCON2, NVCON3) 중 제 1 비트(NVCON0)가 로직"하이"상태이고 나머지 비트들(NVCON1, NVCON2, NVCON3)이 로직"로우"상태이면, 도 11에 있는 NMOS 트랜지스터(MN_R15)가 온 상태가 되고 저항(R15)은 저항의 기능을 수행하지 못한다. 따라서, 부의 전압(VNEG) 크기의 절대값의 펌핑 목표치가 줄어든다. 정의 전압 제어신호(NVCON0, NVCON1, NVCON2, NVCON3) 중 제 1 비트(NVCON0) 및 제 2 비트(NVCON1)가 로직"하이"상태이고 나머지 비트들(NVCON2, NVCON3)이 로직"로우"상태이면, 도 11에 있는 NMOS 트랜지스터(MN_R15)와 NMOS 트랜지스터(MN_R16)가 온 상태가 되고 저항(R15) 및 저항(R16)은 저항의 기능을 수행하지 못한다. 따라서, 부의 전압(VNEG) 크기의 절대값의 펌핑 목표치가 더 줄어든다.
이런 식으로 부의 전압(VNEG) 크기의 절대값의 펌핑 목표치를 조절하여 기입 데이터에 오프셋을 보상할 수 있다.
도 12는 도 11의 부의 전압 발생회로(1140)에 포함된 제 2 펌핑 회로(1141)의 하나의 예를 나타내는 회로도이다.
도 12를 참조하면, 제 2 펌핑 회로(1141)는 다이오드 형태로 연결된 NMOS 트랜지스터들(MN21, MN22, MN23, MN24, MN25, MN26, MN27)이 캐스케이드(cascade) 형태로 연결되어 있다. NMOS 트랜지스터들(MN21, MN22, MN23, MN24, MN25, MN26)의 게이트에는 각각 커패시터가 연결되어 있다.
NMOS 트랜지스터(MN21)의 게이트에는 제 7 커패시터(C11)의 제 1 단자가 연결되어 있고, NMOS 트랜지스터(MN22)의 게이트에는 제 8 커패시터(C12)의 제 1 단자가 연결되어 있다. NMOS 트랜지스터(MN23)의 게이트에는 제 9 커패시터(C13)의 제 1 단자가 연결되어 있고, NMOS 트랜지스터(MN24)의 게이트에는 제 10 커패시터(C14)의 제 1 단자가 연결되어 있다. NMOS 트랜지스터(MN25)의 게이트에는 제 11 커패시터(C15)의 제 1 단자가 연결되어 있고, NMOS 트랜지스터(MN26)의 게이트에는 제 12 커패시터(C16)의 제 1 단자가 연결되어 있다. NMOS 트랜지스터(MN27)의 게이트에는 커패시터가 연결되지 않는다.
제 7 커패시터(C11)의 제 2 단자, 제 9 커패시터(C13)의 제 2 단자 및 제 11 커패시터(C15)의 제 2 단자에는 클럭신호(
Figure 112009012796918-pat00023
B2)가 인가되고, 제 8 커패시터(C12)의 제 2 단자, 제 10 커패시터(C14)의 제 2 단자 및 제 12 커패시터(C16)의 제 2 단자에는 클럭신호(
Figure 112009012796918-pat00024
2)가 인가된다.
NMOS 트랜지스터(MN21)의 소스에는 접지전압이 인가되고, NMOS 트랜지스터(MN27)의 드레인으로 출력전압(VOUT)이 출력된다. NMOS 트랜지스터들(MN21, MN22, MN23, MN24, MN25, MN26, MN27)의 바디(body)(n-WELL)는 모두 플로팅(floating)되어 있다. 도 12에 나타나 있는 출력전압(VOUT)은 도 11에 나타나 있는 부의 전압(VNEG)에 대응하는 전압신호이다.
도 13은 반도체 집적회로로 구현시 도 12의 제 2 펌핑 회로(1141)의 일부분에 대한 수직 구조를 나타내는 단면도이다. 도 13에는 NMOS 트랜지스터(MN24), 제 10 커패시터(C14), NMOS 트랜지스터(MN25) 및 제 11 커패시터(C15)의 구조가 나타 나 있다.
도 13을 참조하면, NMOS 트랜지스터들(MN24, MN25)은 p형 기판(p-SUB) 내에 형성된 n형 웰(n-WELL), n형 웰(n-WELL) 내에 형성된 p형 웰(p-WELL), 및 p형 웰(p-WELL) 내에 형성된 n형 소스 및 n형 드레인 영역들을 포함한다. NMOS 트랜지스터들(MN24, MN25)의 바디(body)를 이루는 p-WELL은 모두 플로팅(floating)되어 있다. 도 13에서, Vpp(n-1), Vpp(n), Vpp(n+1)은 NMOS 트랜지스터들의 소스 및 드레인의 전압을 나타낸다.
도 14는 도 1에 도시된 가변저항 메모리 셀 어레이(1700)를 기입 구동회로와 공통소스라인 구동회로와 함께 도시한 회로도이다.
도 14를 참조하면, 가변저항 메모리 셀 어레이(1700)는 저항성 소자(RESD_BD)와 워드라인 선택 트랜지스터(MN1)로 구성된 복수의 단위 메모리 셀을 포함한다. 비트라인들(BL1, BL2)에는 각각 칼럼 선택 트랜지스터들(ST1, ST2)을 통해 기입 구동회로(1120a)가 결합되어 있고, 비트라인들(BL3, BL4)에는 각각 칼럼 선택 트랜지스터들(ST3, ST4)을 통해 기입 구동회로(1120b)가 결합되어 있다.
도 14의 예에서, 기입 구동회로(1120a)는 칼럼선택신호들(Y0, Y1)에 응답하여 인에이블되는 두 개의 비트라인(BL1, BL2)을 구동하고, 기입 구동회로(1120b)는 칼럼선택신호들(Y0, Y1)에 응답하여 인에이블되는 두 개의 비트라인(BL3, BL4)을 구동한다. 그러나, 기입 구동회로들은 각각 임의의 개수의 비트라인을 구동할 수 있다.
본 발명에 따른 양방향 저항성 메모리 장치의 가변저항 메모리 셀 어레 이(1700)는 단위 메모리 셀을 이루는 워드라인 선택 트랜지스터(MN1)의 소스들이 공통 소스라인 구동회로(1105)에 결합되어 있다.
기입 구동회로들(1120a, 1120b) 각각에는 정의 전압(VPOS)과 부의 전압(VNEG)이 인가되며, 기입 구동회로(1120a)는 정의 전압(VPOS)과 부의 전압(VNEG) 중에서 하나를 선택하여 칼럼 선택 트랜지스터들(ST1, ST2)을 통해 비트라인들(BL1, BL2)에 제공되고, 기입 구동회로(1120b)는 정의 전압(VPOS)과 부의 전압(VNEG) 중에서 하나를 선택하여 칼럼 선택 트랜지스터들(ST3, ST4)을 통해 비트라인들(BL1, BL2)에 제공된다.
본 발명에 따른 양방향 저항성 메모리 장치는 기입 구동회로를 통해 정의 전압(VPOS)과 부의 전압(VNEG)을 모두 공급하기 때문에, 메모리 셀들의 소스가 공통으로 연결된 공통 소스라인에 하나의 값을 갖는 기준전압이 인가될 수 있다. 예를 들어, 도 14에서, 공통 소스라인 구동회로(1105)는 메모리 셀들의 소스가 공통으로 연결된 공통 소스라인에 접지전압을 인가할 수 있다.
또한, 본 발명에 따른 양방향 저항성 메모리 장치는 기입 데이터에 옵셋이 발생할 경우, 정의 전압(VPOS)과 부의 전압(VNEG)의 크기를 조절할 수 있다. 정의 전압(VPOS)과 부의 전압(VNEG)의 크기를 조절하여 입력된 데이터와 출력된 데이터가 일치하도록 데이터의 옵셋을 보상할 수 있다.
도 15는 본 발명의 제 2 실시예에 따른 가변저항 메모리 셀 어레이를 갖는 양방향 저항성 메모리 장치(2000)를 나타내는 블록도이다.
도 15를 참조하면, 양방향 저항성 메모리 장치(2000)는 입출력 회로(2100), 가변저항 메모리 셀 어레이(2700) 및 부(negative) 바이어스 전압 발생회로(2800)를 포함한다.
입출력 회로(2100)는 제 1 데이터에 대응하는 정의 전압과 제 2 데이터에 대응하는 부의 전압을 발생시키고, 입력 데이터(DI)의 로직 상태에 응답하여 정의 전압 또는 부의 전압을 가변저항 메모리 셀 어레이에 제공한다. 또한, 입출력 회로(2100)는 가변저항 메모리 셀 어레이에 기입된 데이터의 로직 값에 오프셋(offset)이 발생할 경우 정의 전압과 부의 전압의 크기를 조절한다. 또한, 입출력 회로(2100)는 가변저항 메모리 셀 어레이(2700)에 저장된 데이터를 출력한다.
부 바이어스 전압 발생회로(2800)는 부 바이어스 전압(VB_NEG)을 발생시켜 입출력 회로(2100) 및 칼럼 디코더(2650)에 제공한다. 부 바이어스 전압(VB_NEG)은 입출력 회로(2100) 및 칼럼 디코더(2650)의 바디(body) 즉 p형 웰(p-well)의 바이어스로 사용된다. 그러나, 부 바이어스 전압(VB_NEG)은 양방향 저항성 메모리 장치(2000) 내에서 부 바이어스 전압이 필요한 회로 블록들의 바이어스로 사용될 수 있다.
또한, 양방향 저항성 메모리 장치(2000)는 어드레스 버퍼(2500), 프리 디코더(2550), 로우 디코더(2600) 및 칼럼 디코더(2650)를 포함한다.
어드레스 버퍼(2500)는 어드레스(ADD)를 출력한다. 프리 디코더(2450)는 어드레스(ADD)에 기초하여 로우 어드레스(Xadd)와 칼럼 어드레스(Yadd)를 발생시킨다. 로우 디코더(2500)는 로우 어드레스(Xadd)에 기초하여 워드라인 구동신호(WL0~WLn)를 발생시켜 가변저항 메모리 셀 어레이(2700)에 제공한다. 칼럼 디코 더(2600)는 칼럼 어드레스(Yadd)를 디코딩하여 칼럼 선택신호를 발생시켜 가변저항 메모리 셀 어레이(2700)에 제공한다.
도 16 내지 도 18은 본 발명의 실시예들에 따른 양방향 저항성 메모리 장치의 기입(write) 방법을 나타내는 흐름도들이다.
도 16은 본 발명의 제 1 실시예에 따른 양방향 저항성 메모리 장치의 기입 방법을 나타내는 흐름도이다.
도 16을 참조하면, 양방향 저항성 메모리 장치의 기입 방법은 다음과 같다.
1) 어드레스를 셋업(set-up)하고 데이터를 로딩한다(S1).
2) 양의 전압(VPOS)과 부의 전압(VNEG)의 초기값(+V1, -V1)을 설정하고, 기입 동작을 수행한다(S2).
3) 베리파이 리드(verification read)를 수행한다(S3).
4) 베리파이 리드를 수행한 결과가 입력 데이터와 일치하는지(pass) 일치하지 않는지(fail)를 판단한다(S4).
5) 베리파이 리드를 수행한 결과가 입력 데이터와 일치하면 기입동작을 종료한다.
6) 베리파이 리드를 수행한 결과가 입력 데이터와 일치하지 않으면, 양의 전압(VPOS)과 부의 전압(VNEG)을 증가시키면서 S2 단계를 수행한다. 베리파이 리드를 수행한 결과가 입력 데이터와 일치할 때까지 S2~S5 단계를 반복하여 수행한다.
도 17은 본 발명의 제 2 실시예에 따른 양방향 저항성 메모리 장치의 기입 방법을 나타내는 흐름도이다.
도 17을 참조하면, 양방향 저항성 메모리 장치의 기입 방법은 다음과 같다.
1) 옵셋 전압 조절이 필요한지를 판단한다(S6).
예를 들면, 옵셋 전압 조절은 파워 온(power-on)시 수행할 수 있다.
2) 옵셋 전압 조절이 필요한 경우, 조절 가능한 정의 전압과 부의 전압을 발생시키고, 정의 전압과 부의 전압을 기입 구동회로를 통해 가변저항 메모리 셀 어레이에 제공함으로써 기입 데이터의 옵셋을 조절한다(S7).
3) 기입 동작을 수행한다(S8).
4) 옵셋 전압 조절이 필요하지 않은 경우, S7을 수행하지 않고, 기입 전압 정보(write voltage information)를 사용하여 S8을 수행한다.
도 18은 도 17의 양방향 저항성 메모리 장치의 기입 방법에서, 기입 데이터의 옵셋을 조절하는 단계(S7)를 상세히 나타낸 흐름도이다.
도 18을 참조하면, 기입 데이터의 옵셋을 조절하는 단계(S7)는 다음과 같다.
1) 양의 전압(VPOS)과 부의 전압(VNEG)의 초기값(+V1, -V1)을 설정하고, 기입 동작을 수행한다(S9).
2) 베리파이 리드(verification read)를 수행한다(S10).
3) 베리파이 리드를 수행한 결과가 입력 데이터와 일치하는지(pass) 일치하지 않는지(fail)를 판단한다(S11).
4) 베리파이 리드를 수행한 결과가 입력 데이터와 일치하면, 기입 전압 즉 양의 전압(VPOS)과 부의 전압(VNEG)에 대한 정보를 저장하고 기입동작을 종료한다(S13).
5) 베리파이 리드를 수행한 결과가 입력 데이터와 일치하지 않으면, 양의 전압(VPOS)과 부의 전압(VNEG)을 증가시키면서 S8 단계를 수행한다(S12). 베리파이 리드를 수행한 결과가 입력 데이터와 일치할 때까지 S8~S11 단계를 반복하여 수행한다.
도 19는 본 발명의 양방향 저항성 메모리 장치를 포함하는 메모리 시스템(3000)의 하나의 예를 나타내는 블록도이다.
도 19를 참조하면, 메모리 시스템(3000)은 메모리 컨트롤러(3100) 및 양방향 저항성 메모리 장치(3200)를 포함한다.
메모리 컨트롤러(3100)는 어드레스(ADD) 및 커맨드(CMD)를 발생시키고 버스를 통해서 저항성 메모리 장치(3200)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(3100)에서 양방향 저항성 메모리 장치(3200)로 전송되거나, 버스를 통해서 양방향 저항성 메모리 장치(3200)에서 메모리 컨트롤러(3100)로 전송된다.
양방향 저항성 메모리 장치(3200)는 도 1 및 도 15에 도시된 저항성 메모리 장치(1000)의 회로 구성을 가질 수 있으며, 어드레스(ADD) 및 커맨드(CMD)에 기초하여 데이터(DQ)를 저장하거나 저장되어 있던 데이터를 출력한다. 상기와 같이, 양방향 저항성 메모리 장치(3200)는 조절 가능한 정의 전압과 부의 전압을 발생시키고, 정의 전압과 부의 전압을 기입 구동회로를 통해 가변저항 메모리 셀 어레이에 제공함으로써 기입 데이터의 옵셋을 조절할 수 있다. 기입 데이터에 옵셋이 발생하면, 입출력 회로 내에 구비된 정의 전압 발생회로와 부의 전압 발생회로를 사용하여 정의 전압 제어신호(PVCON0, PVCON1, PVCON2, PVCON3)와 부의 전압 제어신 호(NVCON0, NVCON1, NVCON2, NVCON3)를 조절하여 정의 전압과 부의 전압의 크기를 조절할 수 있다.
본 발명은 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 적용이 가능하며, 특히 RRAM, PRAM 등 저항성 메모리 장치 및 이를 포함하는 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 가변저항 메모리 셀 어레이를 갖는 양방향 저항성 메모리 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 가변저항 메모리 셀 어레이를 구성하는 단위 메모리 셀의 구조의 하나의 예를 나타내는 회로도이다.
도 3은 도 2에 도시된 단위 메모리 셀에 포함된 가변저항 소자의 하나의 예를 나타내는 도면이다.
도 4는 도 3의 가변저항 소자를 갖는 단위 메모리 셀의 특성을 나타내는 도면이다.
도 5a 및 도 5b는 가변저항 메모리 셀 어레이에 데이터를 기입할 때 비트라인과 소스라인에 인가되는 전압의 예를 나타내는 도면이다.
도 6은 도 1의 양방향 저항성 메모리 장치에 포함된 입출력 회로의 하나의 예를 나타내는 회로도이다.
도 7은 도 6의 입출력 회로에 포함된 기입 구동회로의 하나의 예를 나타내는 회로도이다.
도 8은 도 6의 입출력 회로에 포함된 정의 전압 발생회로의 하나의 예를 나타내는 회로도이다.
도 9는 도 8의 정의 전압 발생회로에 포함된 펌핑 회로의 하나의 예를 나타내는 회로도이다.
도 10은 반도체 집적회로로 구현시 도 9의 펌핑 회로의 일부분에 대한 수직 구조를 나타내는 단면도이다.
도 11은 도 6의 입출력 회로에 포함된 부의 전압 발생회로의 하나의 예를 나타내는 회로도이다.
도 12는 도 11의 부의 전압 발생회로에 포함된 펌핑 회로의 하나의 예를 나타내는 회로도이다.
도 13은 반도체 집적회로로 구현시 도 12의 펌핑 회로의 일부분에 대한 수직 구조를 나타내는 단면도이다.
도 14는 도 1에 도시된 가변저항 메모리 셀 어레이를 기입 구동회로와 공통소스라인 구동회로와 함께 도시한 회로도이다.
도 15는 본 발명의 제 2 실시예에 따른 가변저항 메모리 셀 어레이를 갖는 양방향 저항성 메모리 장치를 나타내는 블록도이다.
도 16 내지 도 18은 본 발명의 실시예들에 따른 양방향 저항성 메모리 장치의 기입(write) 방법을 나타내는 흐름도들이다.
도 19는 본 발명의 양방향 저항성 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
1000, 2000 : 양방향 저항성 메모리 장치 1100 : 입출력 회로
1110 : 입력 회로 1120 : 기입 구동회로
1130 : 정의 전압 발생회로 1140 : 부의 전압 발생회로
1150, 1160 : 레지스터 1170: 출력 회로
1500 : 어드레스 버퍼 1550 : 프리 디코더
1600 : 로우 디코더 1650 : 칼럼 디코더
1700 : 가변저항 메모리 셀 어레이 3000 : 메모리 시스템
3100 : 메모리 컨트롤러 3200 : 양방향 저항성 메모리 장치

Claims (22)

  1. 가변저항 메모리 셀 어레이; 및
    정의 전압과 부의 전압을 발생시키고, 입력 데이터의 로직 상태에 응답하여 상기 정의 전압 또는 상기 부의 전압을 비트라인을 통해 상기 가변저항 메모리 셀 어레이에 제공하고, 상기 가변저항 메모리 셀 어레이에 기입된 데이터의 로직 값에 오프셋(offset)이 발생할 경우 상기 정의 전압과 상기 부의 전압의 크기를 조절하는 입출력 회로를 포함하는 양방향 저항성 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 가변저항 메모리 셀 어레이를 구성하는 가변저항 소자는 양단에 인가되는 전압의 극성이 정의 값을 가질 때와 부의 값을 가질 때 상기 가변저항 소자를 통해 전류가 흐르고 소정의 저항 값을 갖는 양극성 소자이고, 상기 가변저항 소자는
    나노믹 물질(non-ohmic material)로 이루어진 소자와 저항성 물질(resistive material)로 이루어진 소자가 직렬 연결된 소자인 것을 특징으로 하는 양방향 저항성 메모리 장치.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서, 상기 입출력 회로는
    기입(write) 동작 모드에서 상기 입력 데이터에 대응하는 정의 전압 또는 부의 전압을 상기 가변저항 메모리 셀 어레이에 결합된 선택된 비트라인에 제공하고, 상기 가변저항 메모리 셀 어레이에 기입된 데이터의 로직 값에 오프셋이 발생할 경우 상기 정의 전압과 상기 부의 전압의 크기를 조절하는 입력 회로; 및
    베리파이 리드(verification read) 동작시 또는 독출(read) 동작 모드에서 선택된 비트라인을 통해 가변저항 메모리 셀 어레이에 저장된 데이터를 센싱하고 래치하고 출력하는 출력회로를 포함하는 것을 특징으로 하는 양방향 저항성 메모리 장치.
  8. 제 7 항에 있어서, 상기 입력 회로는
    정의 전압 제어신호에 응답하여 펌핑 동작을 수행하고 상기 정의 전압을 발생시키는 정의 전압 발생회로;
    부의 전압 제어신호에 응답하여 펌핑 동작을 수행하고 상기 부의 전압을 발생시키는 부의 전압 발생회로;
    기입 동작 모드에서 입력 데이터(DI, DIB)를 수신하고, 제 1 데이터(DI)에 대응하는 정의 전압(VPOS)과 제 2 데이터(DIB)에 대응하는 부의 전압(NEG) 중에서 하나를 선택하여 비트라인을 통해 상기 가변저항 메모리 셀 어레이에 제공하는 기입 구동회로;
    상기 정의 전압 제어신호를 출력하는 제 1 레지스터; 및
    상기 부의 전압 제어신호를 출력하는 제 2 레지스터를 포함하고,
    상기 정의 전압 제어신호 및 상기 부의 전압 제어신호는
    기입 데이터에 오프셋이 발생한 경우 베리파이 리드(verification read)를 수행한 결과에 기초하여 발생되는 것을 특징으로 하는 양방향 저항성 메모리 장치.
  9. 삭제
  10. 삭제
  11. 제 8 항에 있어서, 상기 기입 구동회로는
    입력 데이터를 래치하고 버퍼링하는 입력 버퍼; 및
    상기 입력 버퍼의 출력신호에 응답하여 상기 정의 전압과 상기 부의 전압 중에서 하나를 선택하여 선택 트랜지스터를 통해 비트라인에 제공하는 출력구동부를 포함하는 것을 특징으로 하는 양방향 저항성 메모리 장치.
  12. 제 8 항에 있어서, 상기 정의 전압 발생회로는
    제 1 노드와 제 2 노드 사이에 결합되고, 상기 정의 전압 제어신호에 응답하여 상기 제 1 노드의 정의 전압의 크기를 조절하는 저항 조절부;
    상기 제 2 노드에 연결된 제 1 입력단자와 제 1 기준전압이 인가되는 제 2 입력단자를 갖고 제 1 피드백 전압을 출력하는 비교기;
    상기 제 1 피드백 전압에 응답하여 서로 반대의 위상을 가지는 2 개의 클럭신호를 발생시키는 클럭 발생기; 및
    상기 클럭신호들에 응답하여 펌핑 동작을 수행하고 상기 정의 전압을 발생시켜 상기 제 1 노드에 제공하는 펌핑 회로를 포함하고,
    상기 저항 조절부는 상기 정의 전압 제어신호에 응답하여 저항값을 변화시켜 상기 제 1 노드의 정의 전압의 크기를 조절하는 것을 특징으로 하는 양방향 저항성 메모리 장치.
  13. 삭제
  14. 제 8 항에 있어서, 상기 부의 전압 발생회로는
    제 1 노드와 제 2 노드 사이에 결합되고, 상기 부의 전압 제어신호에 응답하여 상기 제 1 노드의 부의 전압의 크기를 조절하는 저항 조절부;
    상기 제 2 노드에 연결된 제 1 입력단자와 제 1 기준전압이 인가되는 제 2 입력단자를 갖고 제 1 피드백 전압을 출력하는 비교기;
    상기 제 1 피드백 전압에 응답하여 서로 반대의 위상을 가지는 2 개의 클럭신호를 발생시키는 클럭 발생기; 및
    상기 클럭신호들에 응답하여 펌핑 동작을 수행하고 상기 부의 전압을 발생시켜 상기 제 1 노드에 제공하는 펌핑 회로를 포함하는 것을 특징으로 하는 양방향 저항성 메모리 장치.
  15. 삭제
  16. 어드레스 및 커맨드를 발생시키는 메모리 컨트롤러; 및
    상기 어드레스 및 상기 커맨드에 기초하여 수신된 데이터를 저장하거나 저장 되어 있던 데이터를 출력하는 양방향 저항성 메모리 장치를 포함하고,
    상기 양방향 저항성 메모리 장치는
    가변저항 메모리 셀 어레이; 및
    정의 전압과 부의 전압을 발생시키고, 입력 데이터의 로직 상태에 응답하여 상기 정의 전압 또는 상기 부의 전압을 비트라인을 통해 상기 가변저항 메모리 셀 어레이에 제공하고, 상기 가변저항 메모리 셀 어레이에 기입된 데이터의 로직 값에 오프셋(offset)이 발생할 경우 상기 정의 전압과 상기 부의 전압의 크기를 조절하는 입출력 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  17. 어드레스를 셋업(set-up)하고 데이터를 로딩하는 단계(STEP1);
    양의 전압과 부의 전압의 초기값을 설정하는 단계(STEP2);
    기입 동작을 수행하는 단계(STEP3);
    베리파이 리드(verification read)를 수행하는 단계(STEP4);
    상기 베리파이 리드를 수행한 결과가 입력 데이터와 일치하는지(pass) 또는 일치하지 않는지(fail)를 판단하는 단계(STEP5);
    상기 베리파이 리드를 수행한 결과가 상기 입력 데이터와 일치하면 기입동작을 종료하는 단계(STEP6); 및
    상기 베리파이 리드를 수행한 결과가 상기 입력 데이터와 일치하지 않으면, 상기 양의 전압과 상기 부의 전압을 증가시키고 상기 기입 동작을 수행하는 단계(STEP7)를 포함하는 양방향 저항성 메모리 장치의 데이터 입력 방법.
  18. 제 17 항에 있어서, 상기 베리파이 리드를 수행한 결과가 상기 입력 데이터와 일치하지 않으면, 상기 베리파이 리드를 수행한 결과가 상기 입력 데이터와 일치할 때까지 상기 STEP3 내지 상기 STEP5 단계를 반복하여 수행하는 것을 특징으로 하는 양방향 저항성 메모리 장치의 데이터 입력 방법.
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